JP3410922B2

JP3410922B2 - クロック制御回路

Info

Publication number: JP3410922B2
Application number: JP10049097A
Authority: JP
Inventors: 春希戸田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-04-23
Filing date: 1997-04-17
Publication date: 2003-05-26
Anticipated expiration: 2017-04-17
Also published as: DE69729908T2; DE69729908D1; EP0803875A2; US5867432A; US5986949A; JPH1069326A; EP0803875A3; EP0803875B1; US6034901A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、遅延アレイを用い
て、ＣＰＵが発生する外部クロックのタイミングとメモ
リ（ＩＣ）の内部で使用される内部クロックのタイミン
グを制御する制御回路に関する。

【０００２】

【従来の技術】最近のメモリは、クロックに同期させて
デ−タを転送することによって高速なデ−タ転送を達成
するものが増えている。例えば、シンクロナスＤＲＡＭ
などのクロック同期型のＤＲＡＭでは、それぞれ１００
ＭＨｚと２５０ＭＨｚのクロックに同期させ、ＣＰＵな
どのブロックとの間でデ−タのやりとりを行っている。

【０００３】このようなクロックに同期させてブロック
間でデ−タのやりとりを行うシステムでは、ＣＰＵなど
のブロックからメモリに与えられる外部クロックと、当
該メモリ内部で生成される内部クロックとの間に僅かな
タイミングのズレ、即ちスキュ−が発生することが問題
となる。

【０００４】例えば、１００ＭＨｚの外部クロックを用
いた場合、１サイクルは１０ｎｓｅｃ（ナノ秒）である
ため、外部クロックと内部クロックの間に１ｎｓｅｃの
ズレが発生すると、このズレは、１サイクルタイムの１
０％に相当し、高速同期制御の妨げとなる。

【０００５】特に、メモリから他のブロックへデ−タを
転送する場合には、外部クロックと内部クロックのスキ
ュ−は、直接、メモリのデ−タ出力時間に影響し、デ−
タ転送時間を遅くする。

【０００６】図４８は、高速クロックを用いて同期制御
するシステムの一例を示すものである。また、図４９
は、図４８のシステムにおける外部クロックと内部クロ
ックの関係を示すものである。

【０００７】メモリ（シンクロナスＤＲＡＭなどのクロ
ック同期型ＤＲＡＭ）１１には、例えばＣＰＵ１２によ
り生成される外部クロックＣＫが入力されている。外部
クロックＣＫは、バッファ１３により内部クロックＣＬ
Ｋに変換され、内部クロックＣＬＫは、入力回路１４、
出力回路１５や、書き込み・読み出し回路１６などに供
給され、デ−タの入出力動作を制御する。

【０００８】内部クロックＣＬＫは、外部クロックＣＫ
をトリガとしてバッファ１３により生成されるため、必
然的に外部クロックＣＫと内部クロックＣＬＫの間には
スキュ−が存在する。

【０００９】メモリ１１内部の動作を制御するのは、内
部クロックＣＬＫであるため、メモリ１１と他のブロッ
ク（ＣＰＵ１２など）との間でデ−タのやりとりを行う
場合には、外部クロックＣＫと内部クロックＣＬＫの間
のスキュ−を見込んだタイミングの設定が必要となる。

【００１０】しかし、スキュ−を見込んだタイミング設
定は、デ−タの転送速度を遅らせることは上述のとおり
である。

【００１１】そこで、最近では、このスキュ−をなくす
ための技術の開発が進められている。以下、現時点にお
ける当該技術の二つの例を説明する。

【００１２】一つめは、ＰＬＬ（フェ−ズ・ロック・ル
−プ）を用いる技術である。この技術は、ＰＬＬによ
り、スキュ−の幅を検出し、このスキュ−をゼロとする
ものである。また、この技術は、内部クロックにフィ−
ドバックをかけるため、メモリに与えられる外部クロッ
クが常に一定の周波数で、かつ、途切れることがない場
合に有効である。

【００１３】二つめは、所定の原理に基づいて、外部ク
ロックと一致する補正内部クロックを生成する回路を構
成する技術である。この技術は、外部クロックの周波数
が変化しても、また、外部クロックが途切れても、これ
らに即座に対応して外部クロックと内部クロックを一致
させることができるもので、非常に有望視されている。

【００１４】そこで、後者の技術について以下に詳細に
説明する。

【００１５】まず、図５０を参照しながら、この技術の
原理について説明する。

【００１６】外部クロックＣＫと内部クロックＣＬＫの
スキュ−の幅（遅延量）をＤ１とし、外部クロックＣＫ
及び内部クロックＣＬＫの周期をＴとする。

【００１７】ここで、内部クロックＣＬＫの１つめのパ
ルスが発生した時点（立ち上がった時点）から時間Ａが
経過した時点で遅延模倣パルスＦＣＬを発生させる。こ
の場合、遅延模倣パルスＦＣＬが発生した時点から、内
部クロックＣＬＫの２つめのパルスが発生する時点まで
の時間は、Δとなる。

【００１８】また、この時間Δをコピ−し、遅延模倣パ
ルスＦＣＬを発生させた時点から時間（２×Δ）が経過
した時点で遅延模倣パルスＲＣＬが発生するようにす
る。すると、遅延模倣パルスＲＣＬが発生した時点から
時間Ａが経過した時点は、内部クロックＣＬＫの３つめ
のパルスが発生する時点と一致することになる。

【００１９】但し、（Ａ＋Ｗ）＜Ｔとする。Ｗは、遅延
模倣パルスＦＣＬ，ＲＣＬの幅である。

【００２０】ここで、遅延模倣パルスＲＣＬが発生した
時点から外部クロックＣＫの３つめのパルスが発生する
時点までの時間をＤ２とすると、遅延模倣パルスＲＣＬ
を時間Ｄ２だけ遅延させてやれば、外部クロックＣＫの
タイミングに一致した補正内部クロックＣＫ´が得られ
る。

【００２１】つまり、遅延量Ａ，（２×Δ），Ｄ２を生
成する遅延回路を形成し、内部クロックＣＬＫを時間
Ａ＋（２×Δ）＋Ｄ２だけ遅らせれば、外部クロック
ＣＫのタイミングに一致した補正内部クロックＣＫ´が
得られることになる。

【００２２】なお、図５０から明らかなように、Ａ＝Ｄ
１＋Ｄ２という関係が存在するため、遅延量Ｄ２は、Ａ
及びＤ１から求めることができる。

【００２３】また、外部クロックＣＫ及び内部クロック
ＣＬＫの周期Ｔは、一定でないことを前提としているた
め、時間Δも、一定の値を有しない。従って、時間（２
×Δ）を生成する遅延回路は、外部クロックＣＫ及び内
部クロックＣＬＫの周期Ｔに応じて時間（２×Δ）を正
確に生成することができるように構成されていなければ
ならない。

【００２４】このような原理によれば、外部クロックＣ
Ｋ及び内部クロックＣＬＫの周期Ｔによらず、常に、補
正内部クロックの１つめのパルスを、外部クロックＣＫ
の３つめのパルスに一致させることができる。また、外
部クロックＣＫの３つめのパルス以降は、外部クロック
ＣＫのタイミングと補正内部クロックＣＬＫのタイミン
グは一致していることになるため、外部クロックＣＫが
途切れるような場合においても、これに即座に対応して
外部クロックと内部クロックを一致させることが可能に
なる。

【００２５】次に、上記原理に基づいて外部クロックと
内部クロックのタイミングを一致させるための回路構成
について検討する。

【００２６】図５１は、当該回路構成の一例を示すもの
である。

【００２７】外部クロックＣＫは、入力端子２１を経由
して入力バッファ２２に入力される。内部クロックＣＬ
Ｋは、入力バッファ２２から出力される。ここで、入力
バッファ２２は、遅延量Ｄ１を有しているため、外部ク
ロックＣＫと内部クロックＣＬＫの間には、遅延量Ｄ１
分のスキュ−が発生する。

【００２８】内部クロックＣＬＫは、遅延量Ａを有する
遅延回路２３を経由して前進遅延アレイ２４に入力され
る。前進遅延アレイ２４は、遅延量ｄを有する複数の遅
延回路２５−１，２５−２，〜２５−ｎから構成されて
いる。

【００２９】ミラ−制御回路２６は、遅延回路２５−
１，２５−２，〜２５−ｎの数に相当する数の制御素子
２７−１，２７−２，〜２７−ｎを有しいている。ミラ
−制御回路２６は、前進遅延アレイ２４における遅延量
Δｆを決定すると共に、後進遅延アレイ２８における遅
延量Δｂを遅延量Δｆに等しくする機能を有する。

【００３０】後進遅延アレイ２８は、前進遅延アレイ２
４と同様に、遅延量ｄを有する複数の遅延回路２９−
１，２９−２，〜２９−ｎから構成されている。

【００３１】後進遅延アレイ２８から出力されるクロッ
クは、遅延量Ｄ２を有する遅延回路３０を経由すること
により、外部クロックＣＫのタイミングと一致したタイ
ミングを有する補正内部クロックＣＫ´となる。

【００３２】上記構成の回路では、前進遅延アレイ２４
の構成と後進遅延アレイ２８の構成を同じにし、前進パ
ルスの遅延量Δｆをそのままコピ−して後進パルスの遅
延量Δｂとし、２Δ（Δｆ＝Δｂ＝Δ）を得るようにし
ている。

【００３３】しかし、上記構成の回路では、前進パルス
が一定のパルス幅を有していることに起因して、前進パ
ルスの遅延量Δｆと後進パルスの遅延量Δｂを完全に一
致させることが難しい欠点がある。

【００３４】この欠点について説明する。

【００３５】図５２は、図５０のｔの時点（即ち、遅延
量Δｆ，Δｂを決定する時点）における図５１の回路状
態を示したものである。

【００３６】ここで、前進パルスが前進遅延アレイの遅
延回路に入力されている状態を活性状態（斜線で示す）
とし、当該前進パルスが前進遅延アレイの遅延回路に入
力されていない状態を非活性状態とする。この場合にお
いて、例えば、前進パルスが遅延回路２５−ｋに入力さ
れると、遅延回路２５−ｋが活性状態になり、他の遅延
回路は、非活性状態となる。

【００３７】前進パルスが遅延回路２５−ｋに入力され
た後に、内部クロックＣＬＫのパルスが発生すると、後
進遅延アレイの遅延回路２９−ｋが活性状態となり、遅
延回路２９−ｋは、後進パルスを発生する。

【００３８】即ち、遅延アレイの先頭からｋ番目の制御
素子２７−ｋには、前進パルスと内部クロックＣＬＫの
パルスが入力されるため、制御素子２７−ｋは、後進遅
延アレイの遅延回路２９−ｋを活性状態にして、遅延回
路２９−ｋから後進パルスを発生させる。

【００３９】しかし、この場合、前進パルスが入力され
ている遅延回路２９−ｋの先頭からの位置と、後進パル
スを発生する遅延回路２９−ｋの先頭からの位置は、同
じである。

【００４０】従って、遅延量Δｆを決定する前進パルス
のフロントＦ１と、遅延量Δｂを決定する後進パルスの
フロントＦ２は、必然的に、遅延回路１段分の遅延量
（例えば、前進パルスのパルス幅Ｗ分）だけ相違するこ
とになる。つまり、図５１の構成を有する回路では、遅
延量Δｂは、最大で、遅延回路１段分の遅延量だけ遅延
量Δｆよりも短くなる欠点がある。

【００４１】

【発明が解決しようとする課題】このように、従来は、
所定の原理に基づいて、外部クロックに一致する補正内
部クロックを生成する回路を構成する技術において、所
定の遅延量を正確にコピ−する回路を構成することがで
きなかったため、補正内部クロックを外部クロックに完
全に一致させることが難しかった。

【００４２】本発明は、上記欠点を解決すべくなされた
もので、その目的は、所定の原理に基づいて、外部クロ
ックに一致する補正内部クロックを生成する回路を構成
する技術において、所定の遅延量を正確にコピ−するこ
とができる回路を構成し、補正内部クロックを外部クロ
ックに完全に一致させることである。

【００４３】また、本発明の目的は、所定の原理に基づ
いて、外部クロックに対して一定の位相関係を有する、
即ち、外部クロックに対して位相が所定量だけ遅れた補
正内部クロックを生成する回路を提供することである。

【００４４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の遅延アレイは、直列に接続された複数の遅
延ユニットから構成され、各々の遅延ユニットは、前進
パルスを一定の遅延量だけ遅らせて後段の遅延ユニット
に伝達する前進パルス遅延回路と、後進パルスを前記一
定の遅延量だけ遅らせて前段の遅延ユニットに伝達する
後進パルス遅延回路と、内部クロックのパルスが前記複
数の遅延ユニットに入力されていない場合に前記前進パ
ルスが入力されるとセット状態に設定され、前記内部ク
ロックのパルスが前記複数の遅延ユニットに入力されて
いる場合に前記後進パルスが入力されるとリセット状態
に設定される状態保持部とから構成され、前記前進パル
スは、初段の遅延ユニットに入力され、前記後進パルス
のフロントエッジは、前記内部クロックのパルスが前記
複数の遅延ユニットに入力された時に状態保持部がリセ
ット状態の遅延ユニットのうち最も前記初段の遅延ユニ
ットに近い遅延ユニットで形成され、前記後進パルス
は、前記初段の遅延ユニットから出力される。

【００４５】また、前記後進パルスのフロントエッジ以
外のエッジは、前記内部クロックのパルスが前記複数の
遅延ユニットに入力されなくなった時に状態保持部がリ
セット状態の遅延ユニットのうち最も前記初段の遅延ユ
ニットに近い遅延ユニットで形成される。

【００４６】本発明のクロック制御回路は、前記遅延ア
レイと、遅延量Ｄ１を有し、外部クロックに基づいて内
部クロックを発生するバッファと、前記内部クロックの
パルスを遅延量Ａだけ遅らせて前進パルスとして前記遅
延アレイの初段の遅延ユニットに供給する第１遅延回路
と、前記初段の遅延ユニットから出力される後進パルス
を遅延量Ｄ２だけ遅らせて補正内部クロックとして出力
する第２遅延回路とから構成され、前記遅延量Ｄ１、前
記遅延量Ｄ２及び前記遅延量Ａは、Ａ＝Ｄ１＋Ｄ２の関
係を有している。

【００４７】また、本発明のクロック制御回路は、前記
内部クロックのパルスが前記遅延アレイの複数の遅延ユ
ニットに入力されてから前記前進パルスが前記初段の遅
延ユニットに供給されるまでの期間内に、前記複数の遅
延ユニットの前進パルス遅延回路を初期化するための制
御パルスを発生する制御パルス発生回路を備えている。

【００４８】また、本発明のクロック制御回路は、前記
前進パルスが前記遅延アレイの最終段の遅延ユニットか
ら出力される場合に、前記初段の遅延ユニットから出力
される後進パルスを遮断し、前記後進パルスに代えて前
記内部クロックのパルスが前記第２遅延回路から出力さ
れるように制御する手段を備えている。

【００４９】前記手段は、前記内部クロックのパルスが
前記第２遅延回路から出力された後に、前記初段の遅延
ユニットから出力される後進パルスに基づいて前記第２
遅延回路を初期化する。

【００５０】前記遅延アレイは、前記バッファが配置さ
れる位置と前記第２遅延回路が配置される位置の中間に
配置される。前記第１遅延回路のパタ−ンは、前記バッ
ファ及び前記バッファから前記遅延アレイまでの配線の
パタ−ンに同様のパタ−ンと、前記第２遅延回路及び前
記遅延アレイから前記第２遅延回路までの配線のパタ−
ンに同様のパタ−ンとの組み合わせにより構成されるよ
うにレイアウトされる。

【００５１】本発明のメモリ回路は、メモリセルアレイ
と、前記メモリセルアレイに対してデ−タの書き込み又
は読み出しを行うための書き込み・読み出し回路と、前
記デ−タをバスから入力するための入力回路と、前記デ
−タを前記バスへ出力するための出力回路と、前記クロ
ック制御回路とから構成され、前記書き込み・読み出し
回路の動作は、前記クロック制御回路のバッファから出
力される内部クロックにより制御され、前記入力回路又
は前記出力回路の動作は、少なくとも前記クロック制御
回路の第２遅延回路から出力される補正内部クロックに
より制御される。

【００５２】本発明のクロック制御システムは、バス
と、前記バスに対してデ−タの授受を行うと共に外部ク
ロックを発生する制御ブロックと、前記メモリ回路を有
し、前記バスに対してデ−タの授受を行うと共に前記外
部クロックを受け取るメモリブロックとを備えている。

【００５３】本発明の遅延アレイは、直列に接続された
複数の第１及び第２遅延ユニットから構成される。各々
の第１遅延ユニットは、前進パルスを一定の遅延量だけ
遅らせて後段の遅延ユニットに伝達する前進パルス遅延
回路と、第１後進パルスを前記一定の遅延量だけ遅らせ
て前段の遅延ユニットに伝達する第１後進パルス遅延回
路と、内部クロックのパルスが前記複数の第１遅延ユニ
ットに入力されていない場合に前記前進パルスが入力さ
れると第１状態に設定され、前記内部クロックのパルス
が前記複数の第１遅延ユニットに入力されている場合に
前記第１後進パルスが入力されると第２状態に設定され
る状態保持部とから構成される。各々の第２遅延ユニッ
トは、第２後進パルスを前記一定の遅延量だけ遅らせて
前段の遅延ユニットに伝達する第２後進パルス遅延回路
から構成される。前記前進パルスは、初段の第１遅延ユ
ニットに入力され、前記第１後進パルスのフロントエッ
ジは、前記内部クロックのパルスが前記複数の第１遅延
ユニットに入力された時に状態保持部が第２状態の第１
遅延ユニットのうち最も前記初段の第１遅延ユニットに
近い第１遅延ユニットで形成され、前記第１後進パルス
は、前記初段の第１遅延ユニットから出力される。前記
第２後進パルスのフロントエッジは、前記第１後進パル
スのフロントエッジを形成する第１遅延ユニットに対応
する第２遅延ユニットで形成され、前記第２後進パルス
は、初段の第２遅延ユニットから出力される。前記第１
後進パルス遅延回路の遅延量と前記第２後進パルス遅延
回路の遅延量は、同じである。

【００５４】前記第１後進パルスのフロントエッジ以外
のエッジは、前記内部クロックのパルスが前記複数の第
１遅延ユニットに入力されなくなった時に状態保持部が
第２状態の第１遅延ユニットのうち最も前記初段の第１
遅延ユニットに近い第１遅延ユニットで形成される。

【００５５】前記第１遅延ユニットの数と前記第２遅延
ユニットの数は、互いに異なる。前記第２遅延ユニット
の数は、前記第１遅延ユニットの数よりも少ない方が効
果的である。

【００５６】前記複数の第１遅延ユニットのうち連続す
るｊ個の第１遅延ユニットにより１つの第１ブロックを
構成し、前記複数の第２遅延ユニットのうち連続するｋ
個の第２遅延ユニットにより前記第１ブロックに対応す
る１つの第２ブロックを構成し、前記第１ブロックの前
記ｊ個の第１遅延ユニットのうちのｋ個の動作を制御す
る制御パルスに基づいて、前記第２ブロックのｋ個の第
２遅延ユニットの動作を制御する。但し、ｊ，ｋは、互
いに素な自然数で、かつ、ｊ＞ｋである。

【００５７】前記第１遅延ユニットは、ｒ（ｒは自然
数）個のブロックを構成し、前記第１遅延ユニットの総
数は、ｎ（＝ｒ×ｊ）個であり、前記第２遅延ユニット
も、ｒ個のブロックを構成し、前記第２遅延ユニットの
総数は、ｍ（＝ｒ×ｊ）個であり、前記第１後進パルス
の遅延量をΔとした場合に、前記第２後進パルスの遅延
量は、（ｍ／ｎ）×Δである。

【００５８】本発明のクロック制御回路は、上述の遅延
アレイと、遅延量Ｄ１を有し、外部クロックに基づいて
前記内部クロックを発生するバッファと、前記内部クロ
ックのパルスを遅延量Ａだけ遅らせて前記前進パルスと
して前記初段の第１遅延ユニットに供給する第１遅延回
路と、前記初段の第１遅延ユニットから出力される前記
第１後進パルスを遅延量（ｊ−１）×Ｄ１＋ｊ×Ｄ２だ
け遅らせて第１補正内部クロックとして出力する第２遅
延回路と、前記初段の第２遅延ユニットから出力される
前記第２後進パルスを遅延量（ｋ−１）×Ｄ１＋ｋ×Ｄ
２だけ遅らせて第２補正内部クロックとして出力する第
３遅延回路とを備える。但し、ｊ，ｋは、互いに素な自
然数で、かつ、ｊ＞ｋである。

【００５９】前記遅延量Ｄ１、前記遅延量Ｄ２及び前記
遅延量Ａは、Ａ＝ｊ×（Ｄ１＋Ｄ２）の関係を有してい
る。

【００６０】本発明のクロック制御回路は、上述の遅延
アレイと、遅延量ｋ×Ｄ１を有し、外部クロックに基づ
いて前記内部クロックを発生するバッファと、前記内部
クロックのパルスを遅延量Ａだけ遅らせて前記前進パル
スとして前記初段の第１遅延ユニットに供給する第１遅
延回路と、前記初段の第１遅延ユニットから出力される
前記第１後進パルスを遅延量（ｊ−ｋ）×Ｄ１＋ｊ×Ｄ
２だけ遅らせて第１補正内部クロックとして出力する第
２遅延回路と、前記初段の第２遅延ユニットから出力さ
れる前記第２後進パルスを遅延量ｋ×Ｄ２だけ遅らせて
第２補正内部クロックとして出力する第３遅延回路とを
備える。但し、ｊ，ｋは、互いに素な自然数で、かつ、
ｊ＞ｋである。

【００６１】前記遅延量Ｄ１、前記遅延量Ｄ２及び前記
遅延量Ａは、Ａ＝ｊ×（Ｄ１＋Ｄ２）の関係を有してい
る。

【００６２】本発明のクロック制御回路は、前記内部ク
ロックのパルスが前記複数の第１遅延ユニットに入力さ
れてから前記前進パルスが前記初段の第１遅延ユニット
に供給されるまでの期間内に、前記複数の第１遅延ユニ
ットの前記前進パルス遅延回路を初期化するための制御
パルスを発生する制御パルス発生回路をさらに備える。

【００６３】前記第１遅延ユニットの数と前記第２遅延
ユニットの数は、互いに異なる。前記第２遅延ユニット
の数は、前記第１遅延ユニットの数よりも少ない方が効
果的である。

【００６４】前記複数の第１遅延ユニットのうち連続す
るｊ個の第１遅延ユニットにより１つの第１ブロックを
構成し、前記複数の第２遅延ユニットのうち連続するｋ
個の第２遅延ユニットにより前記第１ブロックに対応す
る１つの第２ブロックを構成し、前記第１ブロックの前
記ｊ個の第１遅延ユニットのうちのｋ個の動作を制御す
る制御パルスに基づいて、前記第２ブロックのｋ個の第
２遅延ユニットの動作を制御する。

【００６５】前記第１遅延ユニットは、ｒ（ｒは自然
数）個のブロックを構成し、前記第１遅延ユニットの総
数は、ｎ（＝ｒ×ｊ）個であり、前記第２遅延ユニット
も、ｒ個のブロックを構成し、前記第２遅延ユニットの
総数は、ｍ（＝ｒ×ｊ）個である。

【００６６】前記第２後進パルス遅延回路は、前記第１
後進パルス遅延回路が生成する遅延量のｍ／ｎ（＝ｋ／
ｊ）の遅延量を生成する。

【００６７】前記ｊは、２、前記ｋは、１であり、前記
第２遅延ユニットの前記第２後進パルス遅延回路は、前
記第１遅延ユニットの前記第１後進パルス遅延回路が生
成する遅延量の半分の遅延量を生成する。

【００６８】前記ｋは、１であり、前記第２遅延ユニッ
トの前記第２後進パルス遅延回路は、前記第１遅延ユニ
ットの前記第１後進パルス遅延回路が生成する遅延量の
１／ｊの遅延量を生成する。

【００６９】本発明のメモリシステムは、複数のメモリ
と、前記複数のメモリをコントロ−ルするコントロ−ラ
と、前記コントロ−ラから出力される外部クロックに関
して、前記複数のメモリの入力容量と同じ入力容量を有
するダミ−メモリと、前記コントロ−ラから前記複数の
メモリまでの前記外部クロックの遅延時間と前記コント
ロ−ラから前記ダミ−メモリまでの前記外部クロックの
遅延時間が等しくなるように配置される第１配線と、前
記外部クロックに対して一定の位相関係を有する内部ク
ロックに基づいて前記複数のメモリのうちの１つから前
記コントロ−ラにデ−タを導くデ−タバスと、前記ダミ
−メモリに与えられる前記外部クロックをリタ−ンクロ
ックとして再び前記コントロ−ラに戻す第２配線とを備
える。

【００７０】また、前記複数のメモリのうちの１つから
前記コントロ−ラまでの前記デ−タの遅延時間と前記ダ
ミ−メモリから前記コントロ−ラまでの前記リタ−ンク
ロックの遅延時間が等しく、かつ、前記コントロ−ラ
は、前記リタ−ンクロックに基づいて前記デ−タを取り
込む。

【００７１】本発明のクロック制御回路は、外部クロッ
クに対しＤ１だけ遅れた内部クロックが入力され、前記
内部クロックが入力されてから遅延時間Ａが経過した
後、前進パルスを出力する第１遅延回路と、前記前進パ
ルスを２×Δだけ遅延させた後、後進パルスを出力する
第２遅延回路と、前記後進パルスが入力され、前記後進
パルスが入力されてから遅延時間（ｊ−１）×Ｄ１＋ｊ
×Ｄ２が経過した後、前記外部クロックに対して位相が
一致している補正内部クロックを出力する第３遅延回路
とを備える。但し、ｊは、自然数、Δは、前記前進パル
スが発生した後、最初に前記内部クロックのパルスが発
生するまでの時間、Ａは、ｊ×（Ｄ１＋Ｄ２）である。

【００７２】本発明のクロック制御回路は、外部クロッ
クに対しｍ×Ｄ１だけ遅れた内部クロックが入力され、
前記内部クロックが入力されてから遅延時間Ａが経過し
た後、前進パルスを出力する第１遅延回路と、前記前進
パルスを２×Δだけ遅延させた後、後進パルスを出力す
る第２遅延回路と、前記後進パルスが入力され、前記後
進パルスが入力されてから遅延時間（ｊ−ｋ）×Ｄ１＋
ｊ×Ｄ２が経過した後、前記外部クロックに対して位相
が一致している補正内部クロックを出力する第３遅延回
路とを備える。但し、ｊ，ｋは、互いに素な自然数、ｊ
≧ｋ、Δは、前記前進パルスが発生した後、最初に前記
内部クロックのパルスが発生するまでの時間、Ａは、ｊ
×（Ｄ１＋Ｄ２）である。

【００７３】本発明のクロック制御回路は、外部クロッ
クに対しＤ１だけ遅れた内部クロックが入力され、前記
内部クロックが入力されてから遅延時間Ａが経過した
後、前進パルスを出力する第１遅延回路と、前記前進パ
ルスをΔ＋（ｋ／ｊ）×Δだけ遅延させた後、後進パル
スを出力する第２遅延回路と、前記後進パルスが入力さ
れ、前記後進パルスが入力されてから遅延時間（ｋ−
１）×Ｄ１＋ｋ×Ｄ２が経過した後、前記外部クロック
に対して位相が（ｋ／ｊ）×Ｔだけ遅れている補正内部
クロックを出力する第３遅延回路とを備える。但し、
ｊ，ｋは、互いに素な自然数、ｊ≧ｋ、Δは、前記前進
パルスが発生した後、最初に前記内部クロックのパルス
が発生するまでの時間、Ａは、ｊ×（Ｄ１＋Ｄ２）、Ｔ
は、外部クロックの周期である。

【００７４】本発明のクロック制御回路は、外部クロッ
クに対しｋ×Ｄ１だけ遅れた内部クロックが入力され、
前記内部クロックが入力されてから遅延時間Ａが経過し
た後、前進パルスを出力する第１遅延回路と、前記前進
パルスをΔ＋（ｋ／ｊ）×Δだけ遅延させた後、後進パ
ルスを出力する第２遅延回路と、前記後進パルスが入力
され、前記後進パルスが入力されてから遅延時間ｋ×Ｄ
２が経過した後、前記外部クロックに対して位相が（ｋ
／ｊ）×Ｔだけ遅れている補正内部クロックを出力する
第３遅延回路とを備える。但し、ｊ，ｋは、互いに素な
自然数、ｊ≧ｋ、Δは、前記前進パルスが発生した後、
最初に前記内部クロックのパルスが発生するまでの時
間、Ａは、ｊ×（Ｄ１＋Ｄ２）、Ｔは、外部クロックの
周期である。

【００７５】

【発明の実施の形態】以下、図面を参照しながら、本発
明のクロック制御回路について詳細に説明する。

【００７６】図１は、本発明のクロック制御回路を有す
るメモリブロックを備える同期制御システムの一例を示
すものである。

【００７７】メモリ（シンクロナスＤＲＡＭなどのクロ
ック同期型ＤＲＡＭ）１１には、例えばＣＰＵ１２によ
り生成される外部クロックＣＫが入力されている。外部
クロックＣＫは、バッファ１３により内部クロックＣＬ
Ｋに変換される。内部クロックＣＬＫは、書き込み・読
み出し回路１６に供給され、デ−タの書き込み・読み出
し動作を制御する。

【００７８】内部クロックＣＬＫは、外部クロックＣＫ
をトリガとしてバッファ１３により生成されるため、必
然的に外部クロックＣＫと内部クロックＣＬＫの間には
スキュ−が存在する。

【００７９】クロック制御回路３１は、内部クロックＣ
ＬＫに基づいて、外部クロックのタイミングに一致した
補正内部クロックＣＫ´を生成する。補正内部クロック
ＣＫ´は、入力回路１４及び出力回路１５に供給され、
デ−タの入出力動作を制御する。

【００８０】図２は、図１のメモリ１１内のクロック制
御回路３１の構成を示すものである。

【００８１】外部クロックＣＫは、メモリの入力端子３
０に与えられる。外部クロックＣＫは、遅延量Ｄ１を有
する入力バッファ１３に入力される。入力バッファ１３
は、外部クロックＣＫに対してＤ１のスキュ−を有する
内部クロックＣＬＫを出力する。内部クロックＣＬＫ
は、遅延量Ａを有する遅延回路３２に入力され、遅延回
路３２は、前進パルスＦＣＬ１（遅延模倣パルスＣＬ）
を出力する。

【００８２】内部クロックＣＬＫ、及び内部クロックＣ
ＬＫをインバ−タ３５により反転した反転内部クロック
／ＣＬＫは、それぞれｎ個の遅延ユニット３３−１，３
３−２，…３３−ｎに入力される。

【００８３】ｎ個の遅延ユニット３３−１，３３−２，
…３３−ｎは、互いに直列に接続されている。初段の遅
延ユニット３３−１には、前進パルスＦＣＬ１が入力さ
れ、また、初段の遅延ユニット３３−１からは、後進パ
ルスＲＣＬ１が出力される。

【００８４】後進パルスＲＣＬ１は、遅延量Ｄ２を有す
る遅延回路３４を経由することにより、補正内部クロッ
クＣＫ´となる。

【００８５】図３は、図２の遅延ユニットの構成を詳細
に示すものである。

【００８６】遅延ユニット３３−ｉは、前進パルス遅延
回路、状態保持回路及び後進パルス遅延回路の３つの部
分から構成される。

【００８７】前進パルス遅延回路は、３つのインバ−タ
４１〜４３から構成されている。インバ−タ４１，４２
は、直列接続され、インバ−タ４１には、前段の遅延ユ
ニットの出力信号ＦＣＬｉが入力され、インバ−タ４２
は、後段の遅延ユニットに出力信号ＦＣＬｉ＋１を出力
する。インバ−タ（クロックドインバ−タ）４１の動作
は、制御パルス／Ｐにより制御され、例えば、制御パル
ス／Ｐが“１”のとき、インバ−タ４１は、活性状態と
なる。

【００８８】また、インバ−タ４３の出力端は、インバ
−タ４２の入力端に接続され、インバ−タ４３の入力端
には、常に“０”の電位（例えば、接地電位）が印加さ
れている。インバ−タ（クロックドインバ−タ）４３の
動作は、制御パルスＰにより制御され、例えば、制御パ
ルスＰが“１”のとき、インバ−タ４３は、活性状態と
なる。

【００８９】後進パルス遅延回路は、３つのインバ−タ
４４〜４６から構成されている。インバ−タ４４，４５
は、直列接続され、インバ−タ４４には、後段の遅延ユ
ニットの出力信号ＲＣＬｉ＋１又は内部クロックＣＬＫ
が入力され、インバ−タ４５は、前段の遅延ユニットに
出力信号ＲＣＬｉを出力する。インバ−タ（クロックド
インバ−タ）４４の動作は、制御パルスＱにより制御さ
れ、例えば、制御パルスＱが“１”のときのみ、インバ
−タ４４は、活性状態となる。

【００９０】また、インバ−タ４６の出力端は、インバ
−タ４５の入力端に接続され、インバ−タ４６の入力端
には、常に、内部クロックＣＬＫが入力されている。イ
ンバ−タ（クロックドインバ−タ）４６の動作は、制御
パルス／Ｑにより制御され、例えば、制御パルス／Ｑが
“１”のとき、インバ−タ４６は、活性状態となる。

【００９１】状態保持回路は、状態保持部４７及びＮＡ
ＮＤ回路４８，４９から構成されている。ＮＡＮＤ回路
４８には、前段の遅延ユニットの出力信号ＦＣＬｉ及び
反転内部クロック／ＣＬＫが入力され、ＮＡＮＤ回路４
９には、インバ−タ４５の出力信号及び内部クロックＣ
ＬＫが入力される。

【００９２】ＮＡＮＤ回路４８の出力信号は、状態保持
部４７のセット入力／Ｓとなり、ＮＡＮＤ回路４９の出
力信号は、状態保持部４７のリセット入力／Ｒとなって
いる。従って、ＮＡＮＤ回路４８の出力信号（セット入
力）／Ｓが“０”となったとき、状態保持部４７はセッ
ト状態となり、ＮＡＮＤ回路４９の出力信号（リセット
入力）／Ｒが“０”となったとき、状態保持部４７はリ
セット状態となる。

【００９３】状態保持部４７は、制御パルスＱ，／Ｑを
出力するようにも構成されている。制御パルスＱは、状
態保持部４７がセット状態のときに“１”となり、制御
パルス／Ｑは、状態保持部４７がリセット状態のときに
“１”となる。

【００９４】図４は、図３の状態保持部の構成の一例を
示すものである。

【００９５】Ｐチャネル型ＭＯＳトランジスタ５１及び
Ｎチャネル型ＭＯＳトランジスタ５３，５４は、互いに
直列に接続され、その両端には、高電位ＶＤＤ及び低電
位ＶＳＳがそれぞれ印加されている。

【００９６】同様に、Ｐチャネル型ＭＯＳトランジスタ
５２及びＮチャネル型ＭＯＳトランジスタ５５，５６
は、互いに直列に接続され、その両端には、高電位ＶＤ
Ｄ及び低電位ＶＳＳがそれぞれ印加されている。

【００９７】セット入力／Ｓは、ＭＯＳトランジスタ５
１，５４のゲ−トに入力され、リセット入力／Ｒは、Ｍ
ＯＳトランジスタ５２，５６のゲ−トに入力されてい
る。

【００９８】ＭＯＳトランジスタ５３のゲ−トは、ＭＯ
Ｓトランジスタ５２のドレインに接続され、ＭＯＳトラ
ンジスタ５５のゲ−トは、ＭＯＳトランジスタ５１のド
レインに接続されている。

【００９９】制御パルスＱは、ＭＯＳトランジスタ５１
のドレインから出力され、制御パルス／Ｑは、ＭＯＳト
ランジスタ５２のドレインから出力される。

【０１００】図５は、制御パルスＰ，／Ｐの発生回路の
構成の一例を示すものである。

【０１０１】内部クロックＣＬＫは、遅延量Ａ´を有す
る遅延回路５７を経由してＮＯＲ回路５８の一方の入力
端に入力され、反転内部クロック／ＣＬＫは、ＮＯＲ回
路５８の他方の入力端に入力される。ＮＯＲ回路５８
は、制御パルスＰを出力する。また、制御パルスＰは、
インバ−タ５９を経由することにより制御パルス／Ｐと
なる。

【０１０２】制御パルスＰ，／Ｐのパルス幅は、遅延回
路５７の遅延量Ａ´により決定される。但し、この遅延
量Ａ´は、遅延模倣パルスを出力する遅延回路３２の遅
延量Ａよりも小さく設定される。これは、前進パルスが
初段の遅延ユニットに入力される前に、全ての遅延ユニ
ットの前進遅延回路を初期化しておく必要があるからで
ある。

【０１０３】次に、図６を参照しながら、本発明の原理
について確認しておく。

【０１０４】外部クロックＣＫと内部クロックＣＬＫの
スキュ−の幅（遅延量）をＤ１とし、外部クロックＣＫ
及び内部クロックＣＬＫの周期をＴとする。

【０１０５】内部クロックＣＬＫの１つめのパルスが発
生した時点（立ち上がった時点）から時間Ａが経過した
時点で遅延模倣パルスＦＣＬ１を発生させる。この場
合、遅延模倣パルスＦＣＬ１が発生した時点から、内部
クロックＣＬＫの２つめのパルスが発生する時点までの
時間は、Δｆとなる。

【０１０６】また、この時間Δｆをコピ−してΔｂを作
り、遅延模倣パルスＦＣＬ１を発生させた時点から時間
２×Δ（但し、Δｆ＝Δｂ＝Δ）が経過した時点で遅延
模倣パルスＲＣＬ１が発生するようにする。すると、遅
延模倣パルスＲＣＬ１が発生した時点から時間Ａが経過
した時点は、内部クロックＣＬＫの３つめのパルスが発
生する時点と一致することになる。但し、（Ａ＋Ｗ）＜
Ｔとする。Ｗは、遅延模倣パルスＦＣＬ，ＲＣＬの幅で
ある。

【０１０７】遅延模倣パルスＲＣＬ１が発生した時点か
ら外部クロックＣＫの３つめのパルスが発生する時点ま
での時間をＤ２とすると、遅延模倣パルスＲＣＬ１を時
間Ｄ２だけ遅延させてやれば、外部クロックＣＫのタイ
ミングに一致した補正内部クロックＣＫ´が得られる。

【０１０８】つまり、遅延量Ａ，（２×Δ），Ｄ２を生
成する遅延回路を形成し、内部クロックＣＬＫを時間
Ａ＋（２×Δ）＋Ｄ２だけ遅らせれば、外部クロック
ＣＫのタイミングに一致した補正内部クロックＣＫ´が
得られることになる。

【０１０９】なお、Ａ＝Ｄ１＋Ｄ２という関係が存在す
るため、遅延量Ｄ２は、Ａ及びＤ１から求めることがで
きる。また、制御パルスＰは、前進パルスが初段の遅延
ユニットに入力される前に、全ての遅延ユニットの前進
遅延回路を初期化しておくためのものである。

【０１１０】次に、図２乃至図５のクロック制御回路の
動作について説明する。

【０１１１】１．図７のタイミングチャ−トのａ時点
の状態図８に示すように、内部クロックＣＬＫが“１”となる
（立ち上がる）。従って、制御パルス発生回路６０の出
力信号は、Ｐ＝“１”、／Ｐ＝“０”となり、遅延量Ａ
´により決定されるパルス幅を有する制御パルスＰ、／
Ｐが生成され、各遅延ユニット３３−１，３３−２，〜
３３−ｎに入力される。

【０１１２】各遅延ユニット３３−１，３３−２，〜３
３−ｎにおいては、Ｐ＝“１”、／Ｐ＝“０”となるた
め、インバ−タ４３が活性状態となり、インバ−タ４１
が非活性状態となる。従って、全ての遅延ユニット３３
−１，３３−２，〜３３−ｎの前進パルス遅延回路の入
出力信号ＦＣＬ１〜ＦＣＬｎは、全て“０”となり、前
進パルスの伝達するラインが初期化される。

【０１１３】この後、各遅延ユニット３３−１，３３−
２，〜３３−ｎでは、Ｐ＝“０”、／Ｐ＝“１”になる
と、インバ−タ４１が活性状態となり、インバ−タ４３
が非活性状態となる。即ち、各遅延ユニット３３−１，
３３−２，〜３３−ｎの前進パルス遅延回路が互いに電
気的に接続されると共に、遅延ユニット３３−１の前進
パルス遅延回路の入力端が遅延回路３２に電気的に接続
され、前進パルスの伝達の準備が完了する。

【０１１４】なお、制御パルスＰ、／Ｐのパルス幅（Ｐ
が“１”、／Ｐが“０”の期間）は、遅延回路３２の遅
延量Ａにより決定される期間よりも短いことが必須の条
件である。前進パルス（遅延模倣パルス）ＦＣＬ１が遅
延ユニット３３−１に入力される前に、全ての遅延ユニ
ット３３−１，３３−２，〜３３−ｎの前進パルスの伝
達ラインを初期化しておく必要があるからである。

【０１１５】２．図７のタイミングチャ−トのｂ時点
の状態図９に示すように、内部クロックＣＬＫが“０”とな
り、反転内部クロック／ＣＬＫが“１”となる。内部ク
ロックＣＬＫ及び反転内部クロック／ＣＬＫは、全ての
遅延ユニット３３−１，３３−２，〜３３−ｎに共通と
なっているため、全ての遅延ユニット３３−１，３３−
２，〜３３−ｎのＮＡＮＤ回路４８の一方の入力が
“１”となる。

【０１１６】一方、各遅延ユニット３３−１，３３−
２，〜３３−ｎの状態保持部４７は、リセット状態Ｒに
なっており、状態保持部４７から出力される制御パルス
は、Ｑ＝“０”，／Ｑ＝“１”になっている。

【０１１７】従って、各遅延ユニット３３−１，３３−
２，〜３３−ｎのインバ−タ４６が活性状態となり、イ
ンバ−タ４４が非活性状態となり、全ての遅延ユニット
３３−１，３３−２，〜３３−ｎの後進パルス遅延回路
の入出力信号ＲＣＬ１〜ＲＣＬｎは、全て“０”とな
る。

【０１１８】３．図７のタイミングチャ−トのｃ時点
の状態図１０に示すように、遅延回路（遅延量Ａ）３２から前
進パルス（遅延模倣パルス）ＦＣＬ１が出力され、遅延
ユニット３３−１に入力される。なお、前進パルスのパ
ルス幅（“１”の期間）と遅延量Ａにより決定される期
間を足したものは、内部クロックＣＬＫの周期Ｔよりも
短くなるように設定することが必要である。

【０１１９】前進パルスＦＣＬ１（＝“１”）が遅延ユ
ニット３３−１に入力されると、遅延ユニット３３−１
のＮＡＮＤ回路４８の他方の入力が“１”となり、ＮＡ
ＮＤ回路４８の出力（セット入力／Ｓ）は、“０”とな
る。従って、状態保持部４７の状態は、セット状態Ｓに
変化する。

【０１２０】状態保持部４７がセット状態Ｓになった遅
延ユニット３３−１では、状態保持部４７から出力され
る制御パルスは、Ｑ＝“１”，／Ｑ＝“０”になるた
め、インバ−タ４４が活性状態になり、インバ−タ４６
が非活性状態になる。

【０１２１】４．図７のタイミングチャ−トのｄ，ｅ
時点の状態図１１に示すように、前進パルスは、遅延ユニット３３
−１，３３−２，〜３３−ｎを順次経由しながら進んで
いく。

【０１２２】前進パルスが通り過ぎた遅延ユニット３３
−１では、ＮＡＮＤ回路４８の他方の入力は再び“０”
となり、ＮＡＮＤ回路４８の出力（セット入力／Ｓ）は
“１”となるが、状態保持部４７の状態は、セット状態
Ｓに維持される。

【０１２３】同様に、前進パルスが遅延ユニット３３−
２に入力されると、遅延ユニット３３−２の状態保持部
４７は、セット状態Ｓに変わる。前進パルスが遅延ユニ
ット３３−２を通り過ぎても、遅延ユニット３３−２の
状態保持部４７は、セット状態Ｓを維持する。

【０１２４】内部クロックＣＬＫが再び“１”になり、
反転内部クロック／ＣＬＫが“０”になると、各遅延ユ
ニット３３−１，３３−２，〜３３−ｎには、この内部
クロックＣＬＫと反転内部クロック／ＣＬＫが入力され
る。

【０１２５】従って、全ての遅延ユニット３３−１，３
３−２，〜３３−ｎのＮＡＮＤ回路４８の一方の入力は
“０”になると共に、ＮＡＮＤ回路４９の一方の入力は
“１”になる。

【０１２６】また、状態保持部４７がセット状態Ｓの遅
延ユニット３３−１，３３−２では、Ｑ＝“１”であ
り、インバ−タ４４が活性状態であるため、後進パルス
遅延回路の出力信号ＲＣＬ１，ＲＣＬ２は、“０”の状
態を維持するが、状態保持部４７がリセット状態Ｒの遅
延ユニット３３−３〜３３−ｎでは、／Ｑ＝“１”であ
り、インバ−タ４６が活性状態であるため、後進パルス
遅延回路の出力信号ＲＣＬ３〜ＲＣＬｎは、“１”とな
る。

【０１２７】これにより、後進パルスのフロントエッジ
Ｆ２が形成される。

【０１２８】ここで、後進パルスのフロントエッジＦ２
は、内部クロックＣＬＫが“１”となったときに、状態
保持部がリセット状態Ｒの遅延ユニット３３−３〜３３
−ｎのうち最も初段の遅延ユニット３３−１側に位置す
る遅延ユニット３３−３で形成される。

【０１２９】この時、前進パルスのフロントエッジＦ１
は、遅延ユニット３３−３の直前に位置していると考え
られるため、前進パルスのフロントエッジＦ１と後進パ
ルスのフロントエッジＦ２は一致する。

【０１３０】従って、前進パルス（遅延模倣パルス）Ｆ
ＣＬ１が発生した時点から内部クロックＣＬＫのパルス
が発生するまでの時間Δｆと、当該内部クロックＣＬＫ
のパルスが発生してから（後進パルスが発生してから）
後進パルスＲＣＬ１が出力され、遅延回路３４に入力さ
れるまでの時間Δｂは、等しくなる。

【０１３１】この後、図１２に示すように、制御パルス
発生回路６０の出力信号は、Ｐ＝“１”、／Ｐ＝“０”
となり、遅延量Ａ´により決定されるパルス幅を有する
制御パルスＰ、／Ｐが生成され、各遅延ユニット３３−
１，３３−２，〜３３−ｎに入力される。

【０１３２】各遅延ユニット３３−１，３３−２，〜３
３−ｎにおいては、Ｐ＝“１”、／Ｐ＝“０”となるた
め、インバ−タ４３が活性状態となり、インバ−タ４１
が非活性状態となる。従って、全ての遅延ユニット３３
−１，３３−２，〜３３−ｎの前進パルス遅延回路の入
出力信号ＦＣＬ１〜ＦＣＬｎは、全て“０”となり、前
進パルスが消滅し、前進パルスの伝達するラインが初期
化される。

【０１３３】一方、後進パルス（＝“１”）のフロント
が遅延ユニット３３−１に入力されると、遅延ユニット
３３−２では、ＮＡＮＤ回路４９の２つの入力が共に
“１”になるため、ＮＡＮＤ回路４９の出力（リセット
入力／Ｒ）が“０”となり、状態保持部４７は、リセッ
ト状態Ｒに変化する（初期化される）。

【０１３４】各遅延ユニットの状態保持部４７の初期化
（リセット状態Ｒにすること）は、内部クロックＣＬＫ
が“１”の期間のみで行われる。即ち、内部クロックＣ
ＬＫが“１”のとき、後進パルス（＝“１”）が入力さ
れると、ＮＡＮＤ回路４９の２つの入力が共に“１”と
なるからである。

【０１３５】なお、各遅延ユニットの状態保持部４７の
初期化は内部クロックＣＬＫが“１”の期間のみで行わ
れるため、全ての遅延ユニットの状態保持部４７を初期
化、即ちリセット状態Ｒにすることができない場合もあ
るが、特に問題はない。これは、初期化されない遅延ユ
ニット３３−１には、次の前進パルスが通り過ぎること
が明らかだからである。

【０１３６】５．図７のタイミングチャ−トのｆ時点
の状態図１３に示すように、内部クロックＣＬＫが“０”とな
り、反転内部クロック／ＣＬＫが“１”となる。この内
部クロックＣＬＫと反転内部クロック／ＣＬＫは、全て
の遅延ユニット３３−１，３３−２，〜３３−ｎに入力
される。

【０１３７】また、各遅延ユニット３３−１，３３−
２，〜３３−ｎでは、Ｐ＝“０”、／Ｐ＝“１”になる
ため、インバ−タ４１が活性状態となり、インバ−タ４
３が非活性状態となる。即ち、各遅延ユニット３３−
１，３３−２，〜３３−ｎの前進パルス遅延回路が互い
に電気的に接続されると共に、遅延ユニット３３−１の
前進パルス遅延回路の入力端が遅延回路３２に電気的に
接続され、前進パルスの伝達の準備が完了する。

【０１３８】一方、状態保持部４７がリセット状態Ｒの
遅延ユニット３３−２〜３３−ｎでは、／Ｑ＝“１”で
あり、インバ−タ４６が活性状態である。このため、内
部クロックＣＬＫが“０”になると、状態保持部４７が
リセット状態Ｒの遅延ユニット３３−２〜３３−ｎの出
力信号ＲＣＬ２〜ＲＣＬｎが“０”となり、後進パルス
のバックエッジが形成される。

【０１３９】従って、後進パルスのパルス幅は、遅延ユ
ニット１段分の遅延量（インバ−タ２段分の遅延量）に
相当する期間と同じか、又はそれよりも短くなる。

【０１４０】もし、後進パルスのパルス幅を遅延ユニッ
ト１段分の遅延量よりも長くしたい場合には、図１７に
示すように、遅延回路３３−ｎのＮＡＮＤ回路４９の他
方の入力を、前段の遅延回路３３−（ｎ−１）の出力Ｒ
ＣＬｎ−１とすればよい。この場合、後進パルスの最大
のパルス幅は、遅延ユニット２段分の遅延量（インバ−
タ４段分の遅延量）に相当する期間となる。

【０１４１】なお、状態保持部４７がセット状態Ｓの遅
延ユニット３３−１では、Ｑ＝“１”であり、インバ−
タ４４が活性状態である。従って、後進パルスを遅延ユ
ニット３３−１経由で遅延回路３４に導くための準備が
完了する。

【０１４２】６．図７のタイミングチャ−トのｇ時点
の状態図１４に示すように、遅延回路（遅延量Ａ）３２から前
進パルス（遅延模倣パルス）ＦＣＬ１が出力され、遅延
ユニット３３−１に入力される。前進パルスＦＣＬ１
（＝“１”）が遅延ユニット３３−１に入力されると、
遅延ユニット３３−１のＮＡＮＤ回路４８の他方の入力
が“１”となり、ＮＡＮＤ回路４８の出力（セット入力
／Ｓ）は、“０”となる。

【０１４３】従って、遅延ユニット３３−１の状態保持
部４７がセット状態のときは、状態保持部４７は、セッ
ト状態Ｓを維持し、当該状態保持部４７がリセット状態
Ｒのときは、状態保持部４７は、セット状態Ｓに変化す
る。

【０１４４】状態保持部４７がセット状態Ｓになった遅
延ユニット３３−１では、状態保持部４７から出力され
る制御パルスは、Ｑ＝“１”，／Ｑ＝“０”になるた
め、インバ−タ４４が活性状態になり、インバ−タ４６
が非活性状態になる。

【０１４５】一方で、後進パルスは、初段の遅延ユニッ
ト３３−１に入力され、インバ−タ２段分の遅延を受け
て、初段の遅延ユニット３３−１から出力される。

【０１４６】７．図７のタイミングチャ−トのｈ時点
の状態図１５に示すように、前進パルスは、遅延ユニット３３
−１，３３−２，〜３３−ｎを順次経由しながら進んで
いく。

【０１４７】前進パルスが通り過ぎた遅延ユニット３３
−１では、ＮＡＮＤ回路４８の他方の入力は再び“０”
となり、ＮＡＮＤ回路４８の出力（セット入力／Ｓ）は
“１”となるが、状態保持部４７の状態は、セット状態
Ｓに維持される。

【０１４８】同様に、前進パルスが遅延ユニット３３−
２に入力されると、遅延ユニット３３−２の状態保持部
４７は、セット状態Ｓに変わる。前進パルスが遅延ユニ
ット３３−２を通り過ぎても、遅延ユニット３３−２の
状態保持部４７は、セット状態Ｓを維持する。

【０１４９】一方、後進パルスは、遅延回路３４入力さ
れる。遅延回路３４は、後進パルスを遅延量Ｄ２だけ遅
らせ、補正内部クロックＣＫ´のパルスを発生する。こ
の補正内部クロックＣＫ´のパルスのタイミングは、外
部クロックＣＫのパルスのタイミングと一致している。

【０１５０】８．図７のタイミングチャ−トのｉ時点
の状態図１６に示すように、内部クロックＣＬＫが再び“１”
になり、反転内部クロック／ＣＬＫが“０”になると、
各遅延ユニット３３−１，３３−２，〜３３−ｎには、
この内部クロックＣＬＫと反転内部クロック／ＣＬＫが
入力される。

【０１５１】従って、全ての遅延ユニット３３−１，３
３−２，〜３３−ｎのＮＡＮＤ回路４８の一方の入力は
“０”になると共に、ＮＡＮＤ回路４９の一方の入力は
“１”になる。

【０１５２】また、状態保持部４７がセット状態Ｓの遅
延ユニット３３−１，３３−２では、Ｑ＝“１”であ
り、インバ−タ４４が活性状態であるため、後進パルス
遅延回路の出力信号ＲＣＬ１，ＲＣＬ２は、“０”の状
態を維持するが、状態保持部４７がリセット状態Ｒの遅
延ユニット３３−３〜３３−ｎでは、／Ｑ＝“１”であ
り、インバ−タ４６が活性状態であるため、後進パルス
遅延回路の出力信号ＲＣＬ３〜ＲＣＬｎは、“１”とな
る。

【０１５３】これにより、後進パルスのフロントＦ１が
形成される。

【０１５４】この後は、図１２〜図１６の動作が繰り返
して行われることになる。

【０１５５】上記構成のクロック制御回路によれば、各
遅延ユニットが状態保持部を持つことにより、遅延模倣
パルス（前進パルス）ＦＣＬ１が発生してから内部クロ
ックＣＬＫのパルスが発生するまでの時間Δｆを正確に
コピ−してΔｂを形成し、当該内部クロックＣＬＫのパ
ルスが発生してから時間Δｂ（＝Δｆ）後に後進パルス
ＲＣＬ１を遅延量Ｄ２を有する遅延回路３４に入力させ
ることができる。

【０１５６】従って、外部クロックにＣＫに正確に同期
した補正内部クロックＣＫ´を発生することが可能とな
り、高速クロックを用いたデ−タ転送を達成できる。ま
た、本発明は、シンクロナスＤＲＡＭのように、内部ク
ロックが一時中断されることがあると共に、周波数が変
化する高速クロックに同期させてデ−タの授受を行うよ
うなメモリに有効である。

【０１５７】図１８は、図２のクロック制御回路の変形
例を示すものである。

【０１５８】このクロック制御回路は、図２の回路と比
べると、遅延回路３４に所定の機能を付加した点が異な
り、その他の構成は、図２の回路と同じである。

【０１５９】即ち、本実施の形態では、外部クロックＣ
Ｋ又は内部クロックＣＬＫの周期Ｔが所定値以上に長い
場合には、内部クロックＣＬＫのタイミングを外部クロ
ックＣＫのタイミングに合わせるという処理を行わず、
メモリの入出力回路の制御は、一定のスキュ−を有する
内部クロックＣＬＫにより行うようにしている。

【０１６０】これは、外部クロックＣＫの周波数が比較
的に低い（周期が長い）場合には、スキュ−自体があま
り問題とならないためである。また、クロック制御回路
を構成する遅延ユニットの数も、メモリチップ上の占有
面積との関係からあまり大きくでいないためである。

【０１６１】以下、本実施の形態の回路の構成を簡単に
説明しておく。

【０１６２】外部クロックＣＫは、メモリの入力端子３
０に与えられる。外部クロックＣＫは、遅延量Ｄ１を有
する入力バッファ１３に入力される。入力バッファ１３
は、外部クロックＣＫに対してＤ１のスキュ−を有する
内部クロックＣＬＫを出力する。内部クロックＣＬＫ
は、遅延量Ａを有する遅延回路３２に入力され、遅延回
路３２は、前進パルスＦＣＬ１（遅延模倣パルスＣＬ）
を出力する。

【０１６３】内部クロックＣＬＫ、及び内部クロックＣ
ＬＫをインバ−タ３５により反転した反転内部クロック
／ＣＬＫは、それぞれｎ個の遅延ユニット３３−１，３
３−２，…３３−ｎに入力される。

【０１６４】ｎ個の遅延ユニット３３−１，３３−２，
…３３−ｎは、互いに直列に接続されている。初段の遅
延ユニット３３−１には、前進パルスＦＣＬ１が入力さ
れ、また、初段の遅延ユニット３３−１からは、後進パ
ルスＲＣＬ１が出力される。

【０１６５】外部クロックＣＫの周期Ｔが所定値未満
（高速クロック）の場合には、後進パルスＲＣＬ１は、
遅延量Ｄ２を有する遅延回路３４を経由することによ
り、補正内部クロックＣＫ´となる。この補正内部クロ
ックＣＫ´のタイミングは、外部クロックＣＫのタイミ
ングと一致しているものである。

【０１６６】外部クロックＣＫの周期Ｔが所定値以上の
場合には、後進パルスＲＣＬ１は、遅延量Ｄ２を有する
遅延回路３４に入力されるが、遅延回路３４から出力さ
れることはない。その代わりに、内部クロックＣＬＫが
遅延回路３４から出力される。この場合、当然に内部ク
ロックＣＬＫは、外部クロックＣＫに対して一定のスキ
ュ−を有しているが、このスキュ−は、外部クロックＣ
Ｋの周期に対してあまり問題とならない程度の量となっ
ている。

【０１６７】制御パルス発生回路６１は、最終段の遅延
ユニット３３−ｎの前進パルス遅延回路の出力ＬＳＴ
と、初段の遅延ユニット３３−１の後進パルス遅延回路
の出力ＲＣＬ１に基づいて、制御パルスＬ，／Ｌを出力
する。制御パルスＬ，／Ｌは、補正内部クロックＣＫ´
を出力するか、又は内部クロックＣＬＫを出力するかを
決定する。

【０１６８】図１９は、図１８の遅延回路３４の構成を
詳細に示すものである。

【０１６９】遅延ユニット３３−１の出力ＲＣＬ１は、
遅延回路６２及びインバ−タ６３を経由してＮＡＮＤ回
路６４の一方の入力端に入力されると共に、直接、ＮＡ
ＮＤ回路６４の他方の入力端に入力されている。ＮＡＮ
Ｄ回路６４の出力信号は、３つのインバ−タ６５〜６７
を経由することにより、補正内部クロックＣＫ´とな
る。

【０１７０】インバ−タ６６は、制御クロック／Ｌが
“１”のときに活性状態となるようなクロックドインバ
−タである。即ち、制御クロック／Ｌが“１”のとき、
後進パルスを一定時間だけ遅らせて補正内部クロックＣ
Ｋ´を生成し、制御クロック／Ｌが“０”のとき、後進
パルスを遮断する。

【０１７１】内部クロックＣＬＫは、インバ−タ６８を
経由して遅延回路３４のインバ−タ６７に入力されてい
る。インバ−タ６８は、制御クロックＬが“１”のとき
に活性状態となるようなクロックドインバ−タである。
即ち、制御クロックＬが“１”のとき、内部クロックＣ
ＬＫをインバ−タ６７に導き、制御クロックＬが“０”
のとき、内部クロックＣＬＫを遮断する。

【０１７２】図２０は、図１８の制御パルス発生回路６
１の構成を示すものである。

【０１７３】ＮＯＲ回路６９の一方の入力端には、最終
段の遅延ユニット３３−ｎの前進パルス遅延回路の出力
ＬＳＴが入力され、他方の入力端には、ＮＯＲ回路７２
の出力が入力されている。ＮＯＲ回路７２の一方の入力
端には、ＮＯＲ回路６９の出力が入力され、他方の入力
端には、ＮＯＲ回路７１の出力が入力されている。

【０１７４】ＮＯＲ回路７１には、最終段の遅延ユニッ
ト３３−ｎの前進パルス遅延回路の出力ＬＳＴと、初段
の遅延ユニット３３−１の後進パルス遅延回路の出力Ｒ
ＣＬ１をインバ−タ７０で反転したものがそれぞれ入力
されている。

【０１７５】さらに、ＮＡＮＤ回路７３には、ＮＯＲ回
路６９の出力と、この出力を遅延回路７４により遅延量
Ｄ３だけ遅延させたものとがそれぞれ入力されている。
ＮＡＮＤ回路７３の出力は、制御クロックＬとなり、こ
の制御クロックＬをインバ−タ７５で反転したものが制
御クロック／Ｌとなる。

【０１７６】ＮＡＮＤ回路７３及び遅延回路７４は、Ｎ
ＯＲ回路６９の出力に対して、制御クロックＬの立ち上
げは遅らせず、制御クロックＬの立ち下げのみ遅延量Ｄ
３だけ遅らせて、遅延回路３４内の後進パルスを確実に
消滅させ、初期化するためのものである。

【０１７７】次に、図２１を参照しながら、図１８〜図
２０のクロック制御回路の原理について簡単に説明して
おく。

【０１７８】図２１は、外部クロックＣＫの１周期（サ
イクルタイム）が比較的長くなり、全遅延ユニットによ
る最大遅延量ｍａｘΔが、遅延模倣パルスが発生した時
点から内部クロックＣＬＫのパルスが発生する時点まで
の時間Δｆよりも短くなった場合におけるタイミングチ
ャ−トを示している。

【０１７９】外部クロックＣＫと内部クロックＣＬＫの
スキュ−の幅（遅延量）をＤ１とし、外部クロックＣＫ
の周期をＴとする。

【０１８０】内部クロックＣＬＫの１つめのパルスが発
生した時点（立ち上がった時点）から時間Ａが経過した
時点で遅延模倣パルスＦＣＬ１を発生させる。この場
合、遅延模倣パルスＦＣＬ１が発生した時点から、内部
クロックＣＬＫの２つめのパルスが発生する時点までの
時間は、Δｆとなる。

【０１８１】しかし、全遅延ユニットで形成できる最大
遅延量は、ｍａｘΔ（＜Δｆ）である。つまり、本発明
のクロック制御回路によりコピ−できる遅延量の最大値
は、ｍａｘΔであるため、内部クロックＣＬＫの２つめ
のパルスが発生する時点から時間ｍａｘΔが経過した時
点で遅延模倣パルスＲＣＬ１が発生することになり、遅
延量Δｆを正確にコピ−できなくなる。

【０１８２】従って、遅延模倣パルスＲＣＬ１が発生し
た時点から時間Ｄ２が経過した時点で補正内部クロック
ＣＫ´を発生させても、この補正内部クロックＣＫ´の
タイミングは、外部クロックＣＫのタイミングとずれて
いる。しかも、このずれは、もともと存在したスキュ−
よりも大きくなることもあり、かえって、メモリの性能
を劣化させる。

【０１８３】本実施の形態は、このような現象を回避す
るために考えられたものである。なお、図２の実施の形
態では、内部クロックＣＬＫのパルスが発生してから遅
延模倣パルスが発生するまでの時間をＡとし、全遅延ユ
ニットによる最大遅延量をｍａｘΔとした場合に、Ａ＋
ｍａｘΔ≦Ｔを満すことが必要であるが、本実施の形態
では、このような条件は必要とされなくなる。

【０１８４】次に、図２２のタイミングチャ−トを参照
しながら、図１８乃至図２０のクロック制御回路の動作
について説明する。

【０１８５】なお、Ａ＋ｍａｘΔ≦Ｔを満たすときの動
作は、図７に示すタイミングチャ−トと同じであるの
で、以下では、Ａ＋ｍａｘΔ＞Ｔの場合の動作について
のみ説明する。

【０１８６】内部クロックＣＬＫが“１”となると、Ｐ
＝“１”、／Ｐ＝“０”となり、全ての遅延ユニット３
３−１，３３−２，〜３３−ｎの前進パルス遅延回路の
入出力信号ＦＣＬ１〜ＦＣＬｎが全て“０”となり、前
進パルスの伝達するラインが初期化される。

【０１８７】この後、Ｐ＝“０”、／Ｐ＝“１”になる
と、各遅延ユニット３３−１，３３−２，〜３３−ｎの
前進パルス遅延回路が互いに電気的に接続されると共
に、遅延ユニット３３−１の前進パルス遅延回路の入力
端が遅延回路３２に電気的に接続され、前進パルスの伝
達の準備が完了する。

【０１８８】内部クロックＣＬＫが“０”となり、反転
内部クロック／ＣＬＫが“１”となった後、遅延回路
（遅延量Ａ）３２から前進パルス（遅延模倣パルス）Ｆ
ＣＬ１が出力され、遅延ユニット３３−１に入力され
る。

【０１８９】前進パルスＦＣＬ１（＝“１”）が遅延ユ
ニット３３−１に入力されると、遅延ユニット３３−１
の状態保持部４７の状態は、セット状態Ｓとなる。ま
た、前進パルスは、遅延ユニット３３−１，３３−２，
〜３３−ｎを順次経由しながら進んでいく。前進パルス
が通り過ぎた遅延ユニットでは、状態保持部４７の状態
がセット状態Ｓに維持される。

【０１９０】この後、前進パルスは、全ての遅延ユニッ
ト３３−１，３３−２，〜３３−ｎを経由し、遅延ユニ
ット３３−ｎから出力パルスＬＳＴ（＝“１”）として
出力される。

【０１９１】この出力パルスＬＳＴは、制御パルス発生
回路６１に入力される。その結果、制御パルス発生回路
６１は、Ｌ＝“１”，／Ｌ＝“０”のパス切替信号を発
生する。つまり、出力パルスＬＳＴが出力された時点で
Ｌ＝“１”，／Ｌ＝“０”となり、遅延回路３４が非活
性化され、遅延回路３４からは、内部クロックＣＬＫの
タイミングと一致した補正内部クロックＣＫ´が出力さ
れる。

【０１９２】また、内部クロックＣＬＫが再び“１”に
なった後、時間ｍａｘΔが経過したときに、遅延ユニッ
ト３３−１からは後進パルスＲＣＬ１が出力される。こ
の後進パルスＲＣＬ１が制御パルス発生回路６１に入力
されると、制御パルス発生回路６１は、後進パルスＲＣ
Ｌ１が遅延回路３４から出力されるタイミングの後、即
ち後進パルスＲＣＬ１が消滅した後に、Ｌ＝“０”，／
Ｌ＝“１”のパス切替信号を発生する。

【０１９３】つまり、遅延回路３４が初期化（活性化）
され、遅延回路３４は、遅延ユニット３３−１の出力信
号ＲＣＬ１を出力し得る状態に変化する。

【０１９４】なお、遅延回路６２、インバ−タ６３及び
ＮＡＮＤ回路６４は、遅延ユニット３３−１から出力さ
れる後進パルスのパルス幅を決定する。即ち、内部クロ
ックＣＬＫをメモリの入出力制御に用いる場合、後進パ
ルスが遅延回路３４内で消滅した後に、Ｌ＝“０”，／
Ｌ＝“１”となり、遅延回路３４が初期化（活性化）さ
れるように構成する。

【０１９５】但し、遅延回路３４，６２，７４の各遅延
量は、Ｄ３＞Ｄ２＋Ｄ２´の関係を有するように設定さ
れる。

【０１９６】上記構成のクロック制御回路によれば、外
部クロックにＣＫに正確に同期した補正内部クロックＣ
Ｋ´を発生することが可能となり、高速クロックを用い
たデ−タ転送を達成できる。

【０１９７】また、本実施の形態では、外部クロックＣ
Ｋの周波数に応じて、内部クロックＣＫをそのまま用い
るか、又は外部クロックＣＫに同期した補正内部クロッ
クＣＫ´を用いるかを決定することができる。

【０１９８】つまり、外部クロックＣＫと内部クロック
ＣＬＫのスキュ−が問題となるような高速クロックに同
期させてデ−タの授受を行う場合には、外部クロックＣ
Ｋに同期した補正内部クロックＣＫ´を用い、当該スキ
ュ−が問題とならないようなクロックに同期させてデ−
タの授受を行う場合には、通常どうり、内部クロックＣ
Ｋを用いるように構成している。

【０１９９】なお、内部クロックを用いるか又は補正内
部クロックを用いるかは、遅延ユニットの数により決定
される。

【０２００】従って、外部クロックＣＫの周期（サイク
ルタイム）が長い場合に、かえって外部クロックＣＫと
補正内部クロックＣＫ´のずれが大きくなるという事態
が生じることもない。

【０２０１】図２３は、本発明のクロック制御回路をチ
ップ上に配置する際のレイアウトを示すものである。

【０２０２】本発明のクロック制御回路を実際にＩＣと
してシスレムに組み込む場合には、配線容量に起因する
遅延（配線遅延）を考慮する必要がある。

【０２０３】そこで、まず、遅延ユニットのアレイ（以
下、ＳＴＢＤ、ＳｙｎｃｈｒｏｎｏｕｓＴｒａｃｅｄ
ＢａｃｋｗａｒｄｓＤｅｌａｙという）８０は、入
力バッファ１３からの距離（又は配線遅延量）と出力バ
ッファ（遅延回路）３４までの距離（又は配線遅延量）
が同じになるような位置に配置する。

【０２０４】次に、入力バッファ１３とＳＴＢＤ８０を
配線長Ｌの配線により接続する。ここで、実際のスキュ
−Ｄ１は、入力バッファ１３による遅延量と配線長Ｌの
配線による遅延量の合計となる。

【０２０５】次に、遅延量Ａを有する遅延回路３２につ
いて検討する。遅延量Ａは、上述したようにＤ１＋Ｄ２
で表される（例えば、図６参照）。また、遅延回路（出
力バッファ）３４の実際の遅延量Ｄ２は、出力バッファ
３４による遅延量と配線長Ｌの配線による遅延量の合計
となる。

【０２０６】そこで、遅延量Ａを有する遅延回路は、ス
キュ−Ｄ１を形成するパタ−ン８１に対して左右を逆に
したパタ−ン８２と、遅延量Ｄ２を形成するパタ−ン８
３と同一のパタ−ン８４により構成する。

【０２０７】このようなレイアウトにすることで、配線
遅延も考慮した上で、遅延量Ａ，Ｄ１，Ｄ２を決定する
ことができるため、より正確に、補正内部クロックＣＫ
´を外部クロックＣＫに同期させることが可能になる。

【０２０８】以上、説明したように、本発明のクロック
制御回路によれば、次のような効果を奏する。

【０２０９】各遅延ユニットが状態保持部を持つことに
より、遅延模倣パルス（前進パルス）ＦＣＬ１が発生し
てから内部クロックＣＬＫのパルスが発生するまでの時
間Δｆを正確にコピ−してΔｂを形成し、当該内部クロ
ックＣＬＫのパルスが発生してから時間Δｂ（＝Δｆ）
後に後進パルスＲＣＬ１を遅延量Ｄ２を有する遅延回路
に入力させることができる。

【０２１０】この様子を図２４〜図２７に概略的に示
す。

【０２１１】即ち、初期状態では、図２４に示すよう
に、遅延ユニット３３−１〜３３−ｎの前進パルス遅延
回路及び後進パルス遅延回路は、全て“０”を出力して
いる状態となっている。

【０２１２】また、図２５に示すように、前進パルスが
遅延ユニット３３−４に入力され、遅延ユニット３３−
４の状態保持部がセット状態Ｓになった後、内部クロッ
クＣＬＫのパルスが発生すると、状態保持部がリセット
状態Ｒの遅延ユニット３３−５〜３３−ｎは、“１”を
出力する。

【０２１３】つまり、前進パルスのフロントＦ１と後進
パルスのフロントＦ２は、一致することになるため、遅
延量Δｆと遅延量Δｂは、同じになる。

【０２１４】この後、図２６及び図２７に示すように、
遅延ユニット３３−４がリセット状態Ｒに初期化され、
さらに後進パルスが形成され、後進パルスは、遅延ユニ
ット３３−３，３３−２を経由して、遅延ユニット３３
−１から出力される。

【０２１５】このような動作により、外部クロックにＣ
Ｋに正確に同期した補正内部クロックＣＫ´を発生する
ことが可能となり、高速クロックを用いたデ−タ転送を
達成できる。

【０２１６】また、遅延ユニットの最終段から出力され
る信号をモニタすることにより、外部クロックＣＫの周
波数に応じて、内部クロックＣＫをそのまま用いるか、
又は外部クロックＣＫに同期した補正内部クロックＣＫ
´を用いるかを決定することができる。

【０２１７】つまり、外部クロックＣＫと内部クロック
ＣＬＫのスキュ−が問題となるような高速クロックに同
期させてデ−タの授受を行う場合には、外部クロックＣ
Ｋに同期した補正内部クロックＣＫ´を用い、当該スキ
ュ−が問題とならないようなクロックに同期させてデ−
タの授受を行う場合には、通常どうり、内部クロックＣ
Ｋを用いるように構成している。

【０２１８】なお、内部クロックを用いるか又は補正内
部クロックを用いるかは、遅延ユニットの数により決定
される。

【０２１９】従って、外部クロックＣＫの周期（サイク
ルタイム）が長い場合に、かえって外部クロックＣＫと
補正内部クロックＣＫ´のずれが大きくなるという事態
が生じることもない。

【０２２０】さらに、遅延量Ａが（Ｄ１＋Ｄ２）で表さ
れる点に着目し、配線遅延も考慮した上で、遅延量Ａの
パタ−ンを、遅延量Ｄ１，Ｄ２を形成するパタ−ンと同
一のパタ−ンにより形成している。

【０２２１】従って、簡略化されたレイアウトによっ
て、メモリチップ内に、正確に補正内部クロックＣＫ´
を外部クロックＣＫに同期させるシステムを構成するこ
とができる。

【０２２２】なお、本発明は、シンクロナスＤＲＡＭの
ように、内部クロックが一時中断されることがあると共
に、周波数が変化する高速クロックに同期させてデ−タ
の授受を行うようなメモリに有効である。

【０２２３】図２８は、図２のクロック制御回路を簡略
化して示している。

【０２２４】Ｄ１は、遅延量Ｄ１を有する遅延回路、Ｄ
２は、遅延量Ｄ２を有する遅延回路、Ａは、遅延量Ｄ１
＋Ｄ２を有する遅延回路、ＳＴＢＤ（Synchronous Trac
ed Backward Delay ）は、遅延ユニットのアレイであ
る。ＳＴＢＤは、ＦＤ（Forward Delay ）とＢＤ（Back
ward Delay ）から構成される。

【０２２５】このような構成のクロック制御回路によれ
ば、上述のように、外部クロックＣＫの位相と内部クロ
ックＣＫ´の位相は、完全に一致する（スキュ−がなく
なる）。よって、上記構成のクロック制御回路は、外部
クロックＣＫの立ち上がり時（“Ｌ”から“Ｈ”への移
行時）にデ−タを出力するような場合に有効である。

【０２２６】一方、近年では、外部クロックＣＫの周期
をＴとしたとき、スキュ−のない内部クロックＣＫ´に
加えて、外部クロックＣＫに対して（ｋ／ｊ）×Ｔだけ
位相が遅れた内部クロックＣＫＤを正確に発生させるこ
とが要求されている（ｋ，ｊは、互いに素な自然数、か
つ、ｊ＞ｋである）。

【０２２７】例えば、外部クロックＣＫの立ち上がり時
と立ち下がり時にそれぞれデ−タを出力するような場合
は、外部クロックＣＫに対して位相が一致した内部クロ
ックＣＫ´と共に、外部クロックＣＫに対して位相がＴ
／２（＝π）だけ遅れた内部クロックＣＫＤを生成する
必要がある。

【０２２８】また、このような場合、内部クロックＣＫ
Ｄの位相が外部クロックの位相に対して正確にＴ／２
（＝π）だけ遅れていないと、デ−タ出力時のデ−タウ
インドウ（デ−タが確定している期間）が短くなり、誤
デ−タを出力する可能性がある。

【０２２９】よって、以下では、外部クロックＣＫに対
して（ｋ／ｊ）×Ｔだけ位相が遅れた内部クロックＣＫ
Ｄを正確に発生させることができるクロック制御回路に
ついて説明する。

【０２３０】図２９は、本発明のクロック制御回路の構
成の第１例を示すものである。

【０２３１】このクロック制御回路は、外部クロックＣ
Ｋに対して位相が一致した内部クロックＣＫ´と共に、
外部クロックＣＫに対して位相がＴ／２（＝π）だけ遅
れた内部クロックＣＫＤを生成する（Ｔは、外部クロッ
クの周期）。

【０２３２】外部クロックＣＫは、遅延量Ｄ１を有する
入力バッファ１３に入力される。入力バッファ１３は、
外部クロックＣＫに対してＤ１のスキュ−を有する内部
クロックＣＬＫを出力する。内部クロックＣＬＫは、遅
延量Ａを有する遅延回路３２に入力され、遅延回路３２
は、遅延模倣パルスＣＬ（前進パルスＦＣＬ１）を出力
する。

【０２３３】遅延模倣パルスＣＬは、ＳＴＢＤ（Synchr
onous Traced Backward Delay ）のＦＤ（Forward Dela
y ）に入力される。ＦＤにおいて遅延模倣パルスＣＬが
遅延量Δ分だけ前進した後、ＢＤ（Backward Delay ）
及びＨＢＤ（Half BackwardDelay ）においてそれぞれ
後進パルスが生成される。

【０２３４】ＢＤ中の後進パルスＲＣＬは、正確に遅延
量Δ分だけ後進した後、ＢＤから出力される。また、Ｈ
ＢＤ中の後進パルスＨＣＬは、正確に遅延量Δ／２分だ
け後進した後、ＨＢＤから出力される。

【０２３５】内部クロックＣＬＫは、ＢＤ及びＨＢＤに
入力され、後進パルスの生成のタイミングを決定する。
内部クロックＣＬＫをインバ−タ３５により反転した反
転内部クロック／ＣＬＫは、ＦＤに入力され、前進パル
スが前進する期間（遅延量）を制御する。

【０２３６】後進パルスＲＣＬは、遅延量Ｄ１＋（Ｄ２
×２）を有する遅延回路３４を経由すると、外部クロッ
クＣＫの位相と一致した補正内部クロックＣＫ´とな
る。また、後進パルスＨＣＬは、遅延量Ｄ２を有する遅
延回路３６を経由すると、外部クロックＣＫに対して位
相がＴ／２（＝１８０°）だけ遅れた内部クロックＣＫ
Ｄとなる。

【０２３７】ここで、遅延回路３２の遅延量Ａは、２×
（Ｄ１＋Ｄ２）に設定されている。

【０２３８】図３０は、本発明のクロック制御回路の構
成の第２例を示すものである。

【０２３９】このクロック制御回路は、外部クロックＣ
Ｋに対して位相が一致した内部クロックＣＫ´と共に、
外部クロックＣＫに対して位相がＴ／ｊ（＝２π／ｊ）
だけ遅れた内部クロックＣＫＤを生成するものである
（Ｔは、外部クロックの周期，ｊは自然数）。

【０２４０】外部クロックＣＫは、遅延量Ｄ１を有する
入力バッファ１３に入力される。入力バッファ１３は、
外部クロックＣＫに対してＤ１のスキュ−を有する内部
クロックＣＬＫを出力する。内部クロックＣＬＫは、遅
延量Ａを有する遅延回路３２に入力され、遅延回路３２
は、遅延模倣パルスＣＬ（前進パルスＦＣＬ１）を出力
する。

【０２４１】遅延模倣パルスＣＬは、ＳＴＢＤ（Synchr
onous Traced Backward Delay ）のＦＤ（Forward Dela
y ）に入力される。ＦＤにおいて遅延模倣パルスＣＬが
遅延量Δ分だけ前進した後、ＢＤ（Backward Delay ）
及び１／ｊＢＤ（ BackwardDelay ）においてそれぞれ
後進パルスが生成される。

【０２４２】ＢＤ中の後進パルスＲＣＬは、正確に遅延
量Δ分だけ後進した後、ＢＤから出力される。また、１
／ｊＢＤ中の後進パルス１／ｊＣＬは、正確に遅延量Δ
／ｊ分だけ後進した後、１／ｊＢＤから出力される。

【０２４３】内部クロックＣＬＫは、ＢＤ及び１／ｊＢ
Ｄに入力され、後進パルスの生成のタイミングを決定す
る。内部クロックＣＬＫをインバ−タ３５により反転し
た反転内部クロック／ＣＬＫは、ＦＤに入力され、前進
パルスが前進する期間（遅延量）を制御する。

【０２４４】後進パルスＲＣＬは、遅延量（ｊ−１）×
Ｄ１＋ｊ×Ｄ２を有する遅延回路３４を経由すると、外
部クロックＣＫの位相と一致した補正内部クロックＣＫ
´となる。また、後進パルス１／ｊＣＬは、遅延量Ｄ２
を有する遅延回路３６を経由すると、外部クロックＣＫ
に対して位相がＴ／ｊ（＝３６０°／ｎ）だけ遅れた内
部クロックＣＫＤとなる。

【０２４５】ここで、遅延回路３２の遅延量Ａは、ｊ×
（Ｄ１＋Ｄ２）に設定されている。

【０２４６】図３１は、本発明のクロック制御回路の構
成の第３例を示すものである。

【０２４７】このクロック制御回路は、外部クロックＣ
Ｋに対して位相が一致した内部クロックＣＫ´と共に、
外部クロックＣＫに対して位相が（ｋ／ｊ）×Ｔ（＝２
π×ｋ／ｊ）だけ遅れた内部クロックＣＫＤを生成する
ものである（Ｔは、外部クロックの周期、ｋ，ｊは、互
いに素な自然数、ｊ＞ｋである）。

【０２４８】外部クロックＣＫは、遅延量ｋ×Ｄ１を有
する入力バッファ１３に入力される。入力バッファ１３
は、外部クロックＣＫに対してｋ×Ｄ１のスキュ−を有
する内部クロックＣＬＫを出力する。内部クロックＣＬ
Ｋは、遅延量Ａを有する遅延回路３２に入力され、遅延
回路３２は、遅延模倣パルスＣＬ（前進パルスＦＣＬ
１）を出力する。

【０２４９】遅延模倣パルスＣＬは、ＳＴＢＤ（Synchr
onous Traced Backward Delay ）のＦＤ（Forward Dela
y ）に入力される。ＦＤにおいて遅延模倣パルスＣＬが
遅延量Δ分だけ前進した後、ＢＤ（Backward Delay ）
及びｋ／ｊＢＤ（ BackwardDelay ）においてそれぞれ
後進パルスが生成される。

【０２５０】ＢＤ中の後進パルスＲＣＬは、正確に遅延
量Δ分だけ後進した後、ＢＤから出力される。また、ｋ
／ｊＢＤ中の後進パルスｋ／ｊＣＬは、正確に遅延量Δ
×（ｋ／ｊ）分だけ後進した後、ｋ／ｊＢＤから出力さ
れる。

【０２５１】内部クロックＣＬＫは、ＢＤ及びｋ／ｊＢ
Ｄに入力され、後進パルスの生成のタイミングを決定す
る。内部クロックＣＬＫをインバ−タ３５により反転し
た反転内部クロック／ＣＬＫは、ＦＤに入力され、前進
パルスが前進する期間（遅延量）を制御する。

【０２５２】後進パルスＲＣＬは、遅延量（ｊ−ｋ）×
Ｄ１＋ｊ×Ｄ２を有する遅延回路３４を経由すると、外
部クロックＣＫの位相と一致した補正内部クロックＣＫ
´となる。また、後進パルスｋ／ｊＣＬは、遅延量ｋ×
Ｄ２を有する遅延回路３６を経由すると、外部クロック
ＣＫに対して位相がＴ×（ｋ／ｊ）（＝３６０°×ｋ／
ｊ）だけ遅れた内部クロックＣＫＤとなる。

【０２５３】ここで、遅延回路３２の遅延量Ａは、ｊ×
（Ｄ１＋Ｄ２）に設定されている。

【０２５４】図３２は、本発明のクロック制御回路の構
成の第４例を示すものである。

【０２５５】このクロック制御回路は、外部クロックＣ
Ｋに対して位相が一致した内部クロックＣＫ´と共に、
外部クロックＣＫに対して位相がＴ×（ｋ／ｊ）（＝２
π×ｋ／ｊ）だけ遅れた内部クロックＣＫＤを生成する
ものである（Ｔは、外部クロックの周期、ｋ，ｊは、互
いに素な自然数、ｊ＞ｋである）。

【０２５６】外部クロックＣＫは、遅延量Ｄ１を有する
入力バッファ１３に入力される。入力バッファ１３は、
外部クロックＣＫに対してＤ１のスキュ−を有する内部
クロックＣＬＫを出力する。内部クロックＣＬＫは、遅
延量Ａを有する遅延回路３２に入力され、遅延回路３２
は、遅延模倣パルスＣＬ（前進パルスＦＣＬ１）を出力
する。

【０２５７】遅延模倣パルスＣＬは、ＳＴＢＤ（Synchr
onous Traced Backward Delay ）のＦＤ（Forward Dela
y ）に入力される。ＦＤにおいて遅延模倣パルスＣＬが
遅延量Δ分だけ前進した後、ＢＤ（Backward Delay ）
及びｋ／ｊＢＤ（ BackwardDelay ）においてそれぞれ
後進パルスが生成される。

【０２５８】ＢＤ中の後進パルスＲＣＬは、正確に遅延
量Δ分だけ後進した後、ＢＤから出力される。また、ｋ
／ｊＢＤ中の後進パルスｋ／ｊＣＬは、正確に遅延量Δ
×（ｋ／ｊ）分だけ後進した後、ｋ／ｊＢＤから出力さ
れる。

【０２５９】内部クロックＣＬＫは、ＢＤ及びｋ／ｊＢ
Ｄに入力され、後進パルスの生成のタイミングを決定す
る。内部クロックＣＬＫをインバ−タ３５により反転し
た反転内部クロック／ＣＬＫは、ＦＤに入力され、前進
パルスが前進する期間（遅延量）を制御する。

【０２６０】後進パルスＲＣＬは、遅延量（ｊ−１）×
Ｄ１＋ｊ×Ｄ２を有する遅延回路３４を経由すると、外
部クロックＣＫの位相と一致した補正内部クロックＣＫ
´となる。また、後進パルスｋ／ｊＣＬは、遅延量（ｋ
−１）×Ｄ１＋ｋ×Ｄ２を有する遅延回路３６を経由す
ると、外部クロックＣＫに対して位相がＴ×（ｋ／ｊ）
（＝３６０°×ｋ／ｊ）だけ遅れた内部クロックＣＫＤ
となる。

【０２６１】ここで、遅延回路３２の遅延量Ａは、ｊ×
（Ｄ１＋Ｄ２）に設定されている。

【０２６２】図３３は、本発明のクロック制御回路の構
成の第５例を示すものである。

【０２６３】このクロック制御回路は、外部クロックＣ
Ｋに対して位相が一致した内部クロックＣＫ´と共に、
外部クロックＣＫに対して位相がＴ／４（＝９０°）、
Ｔ／２（＝１８０°）、３Ｔ／４（＝２７０°）だけ遅
れた内部クロックＣＫＱ，ＣＫＨ，ＣＫ３Ｑをそれぞれ
生成する。

【０２６４】外部クロックＣＫは、遅延量Ｄ１を有する
入力バッファ１３に入力される。入力バッファ１３は、
外部クロックＣＫに対してＤ１のスキュ−を有する内部
クロックＣＬＫを出力する。内部クロックＣＬＫは、遅
延量Ａを有する遅延回路３２に入力され、遅延回路３２
は、遅延模倣パルスＣＬ（前進パルスＦＣＬ１）を出力
する。

【０２６５】遅延模倣パルスＣＬは、ＳＡＤ（Synchron
ous Adjustable Delay）のＦＤ（Forward Delay ）に入
力される。ＳＡＤには、ＳＴＢＤ（Synchronous Traced
Backward Delay ）などが含まれる。

【０２６６】ＦＤにおいて遅延模倣パルスＣＬが遅延量
Δ分だけ前進した後、ＢＤ（Backward Delay ）、ＱＢ
Ｄ（Quarter Backward Delay ）、ＨＢＤ（Half Backw
ardDelay ）及び３ＱＢＤ（3 Quarters Backward Delay
）においてそれぞれ後進パルスが生成される。

【０２６７】ＢＤ中の後進パルスＲＣＬは、遅延量Δ分
（遅延素子Ｘ個分）だけ後進した後、ＢＤから出力され
る。また、ＱＢＤ中の後進パルスＱＣＬは、遅延量Δ／
４分（遅延素子Ｘ／４個分）だけ後進した後、ＱＢＤか
ら出力され、ＨＢＤ中の後進パルスＨＣＬは、遅延量Δ
／２分（遅延素子Ｘ／２個分）だけ後進した後、ＨＢＤ
から出力され、３ＱＢＤ中の後進パルス３ＱＣＬは、遅
延量３Δ／４分（遅延素子３Ｘ／４個分）だけ後進した
後、３ＱＢＤから出力される。

【０２６８】内部クロックＣＬＫは、ＢＤ、ＱＢＤ、Ｈ
ＢＤ、３ＱＢＤにそれぞれ入力され、後進パルスの生成
のタイミングを決定する。内部クロックＣＬＫをインバ
−タ３５により反転した反転内部クロック／ＣＬＫは、
ＦＤに入力され、前進パルスが前進する期間（遅延量）
を制御する。

【０２６９】後進パルスＲＣＬは、遅延量（Ｄ１×３＋
Ｄ２×４）を有する遅延回路３４を経由すると、外部ク
ロックＣＫの位相と一致した補正内部クロックＣＫ´と
なる。

【０２７０】また、後進パルスＱＣＬは、遅延量Ｄ２を
有する遅延回路３６ａを経由すると、外部クロックＣＫ
に対して位相がＴ／４（＝９０°）だけ遅れた内部クロ
ックＣＫＱとなる。

【０２７１】また、後進パルスＨＣＬは、遅延量（Ｄ１
＋Ｄ２×２）を有する遅延回路３６ｂを経由すると、外
部クロックＣＫに対して位相がＴ／２（＝１８０°）だ
け遅れた内部クロックＣＫＨとなる。

【０２７２】さらに、後進パルス３ＱＣＬは、遅延量
（Ｄ１×２＋Ｄ２×３）を有する遅延回路３６ｃを経由
すると、外部クロックＣＫに対して位相が３Ｔ／４（＝
２７０°）だけ遅れた内部クロックＣＫＤとなる。

【０２７３】ここで、遅延回路３２の遅延量Ａは、４×
（Ｄ１＋Ｄ２）に設定されている。

【０２７４】図３４は、図３２のクロック制御回路の構
成を詳細に示すものである。

【０２７５】外部クロックＣＫは、メモリの入力端子３
０に与えられる。外部クロックＣＫは、遅延量Ｄ１を有
する入力バッファ１３に入力される。入力バッファ１３
は、外部クロックＣＫに対してＤ１のスキュ−を有する
内部クロックＣＬＫを出力する。内部クロックＣＬＫ
は、遅延量Ａを有する遅延回路３２に入力され、遅延回
路３２は、前進パルスＦＣＬ１（遅延模倣パルスＣＬ）
を出力する。

【０２７６】内部クロックＣＬＫ、及び内部クロックＣ
ＬＫをインバ−タ３５により反転した反転内部クロック
／ＣＬＫは、それぞれｎ（ｎは自然数）個の遅延ユニッ
ト３３−１，３３−２，…３３−ｎに入力される。

【０２７７】ｎ個の遅延ユニット３３−１，３３−２，
…３３−ｎは、互いに直列に接続されている。初段の遅
延ユニット３３−１には、前進パルスＦＣＬ１が入力さ
れ、また、初段の遅延ユニット３３−１からは、後進パ
ルスＲＣＬ１が出力される。

【０２７８】ｎ個の遅延ユニット３３−１，３３−２，
…３３−ｎには、制御パルス発生回路６０が出力する制
御パルスＰ，／Ｐが入力される。また、遅延ユニット３
３−ｉ（ｉは、１〜ｎ）は、制御パルスＱｉ，／Ｑｉを
出力する。制御パルスＱｉ，／Ｑｉは、ｋ／ｊＢＤ３７
に入力される。

【０２７９】後進パルスＲＣＬ１は、遅延量（ｊ−１）
×Ｄ１＋ｊ×Ｄ２を有する遅延回路３４を経由すること
により、補正内部クロックＣＫ´となる。

【０２８０】後進パルスｋ／ｊＣＬは、遅延量（ｋ−
１）×Ｄ１＋ｋ×Ｄ２を有する遅延回路３６を経由する
ことにより、外部クロックＣＫに対して位相がＴ×（ｋ
／ｊ）（＝３６０°×ｋ／ｊ）だけ遅れた内部クロック
ＣＫＤとなる。

【０２８１】図３５は、図３４の遅延ユニットの構成の
第１例を詳細に示すものである。

【０２８２】遅延ユニットＵｉ（ｉ＝１〜ｎ）は、前進
パルス遅延回路、状態保持回路及び後進パルス遅延回路
の３つの部分から構成される。

【０２８３】前進パルス遅延回路は、３つのインバ−タ
４１〜４３から構成されている。インバ−タ４１，４２
は、直列接続され、インバ−タ４１には、前段の遅延ユ
ニットの出力信号ＦＣＬｉが入力され、インバ−タ４２
は、後段の遅延ユニットに出力信号ＦＣＬｉ＋１を出力
する。インバ−タ（クロックドインバ−タ）４１の動作
は、制御パルス／Ｐにより制御され、例えば、制御パル
ス／Ｐが“１”のとき、インバ−タ４１は、活性状態と
なる。

【０２８４】また、インバ−タ４３の出力端は、インバ
−タ４２の入力端に接続され、インバ−タ４３の入力端
には、常に“０”の電位（例えば、接地電位）が印加さ
れている。インバ−タ（クロックドインバ−タ）４３の
動作は、制御パルスＰにより制御され、例えば、制御パ
ルスＰが“１”のとき、インバ−タ４３は、活性状態と
なる。

【０２８５】後進パルス遅延回路は、３つのインバ−タ
４４〜４６から構成されている。インバ−タ４４，４５
は、直列接続され、インバ−タ４４には、後段の遅延ユ
ニットの出力信号ＲＣＬｉ＋１又は内部クロックＣＬＫ
が入力され、インバ−タ４５は、前段の遅延ユニットに
出力信号ＲＣＬｉを出力する。インバ−タ（クロックド
インバ−タ）４４の動作は、制御パルスＱｉにより制御
され、例えば、制御パルスＱｉが“１”のときのみ、イ
ンバ−タ４４は、活性状態となる。

【０２８６】また、インバ−タ４６の出力端は、インバ
−タ４５の入力端に接続され、インバ−タ４６の入力端
には、常に、内部クロックＣＬＫが入力されている。イ
ンバ−タ（クロックドインバ−タ）４６の動作は、制御
パルス／Ｑｉにより制御され、例えば、制御パルス／Ｑ
ｉが“１”のとき、インバ−タ４６は、活性状態とな
る。

【０２８７】状態保持回路は、状態保持部４７及びＮＡ
ＮＤ回路４８，４９から構成されている。ＮＡＮＤ回路
４８には、前段の遅延ユニットの出力信号ＦＣＬｉ及び
反転内部クロック／ＣＬＫが入力され、ＮＡＮＤ回路４
９には、インバ−タ４５の出力信号及び内部クロックＣ
ＬＫが入力される。

【０２８８】ＮＡＮＤ回路４８の出力信号は、状態保持
部４７のセット入力／Ｓとなり、ＮＡＮＤ回路４９の出
力信号は、状態保持部４７のリセット入力／Ｒとなって
いる。従って、ＮＡＮＤ回路４８の出力信号（セット入
力）／Ｓが“０”となったとき、状態保持部４７はセッ
ト状態となり、ＮＡＮＤ回路４９の出力信号（リセット
入力）／Ｒが“０”となったとき、状態保持部４７はリ
セット状態となる。

【０２８９】状態保持部４７は、制御パルスＱ，／Ｑを
出力するようにも構成されている。制御パルスＱは、状
態保持部４７がセット状態のときに“１”となり、制御
パルス／Ｑは、状態保持部４７がリセット状態のときに
“１”となる。

【０２９０】状態保持部４７は、例えば、図４のような
構成のものを使用することができる。

【０２９１】前進パルスが通過した遅延ユニットＵｉで
は、制御パルスＱｉが“Ｈ”となり、／Ｑｉが“Ｌ”と
なる。一方、後進パルスが通過した遅延ユニットＵｉで
は、制御パルスＱｉが“Ｌ”となり、／Ｑｉが“Ｈ”と
なる。

【０２９２】図３６は、図３４の遅延ユニットの構成の
第２例を詳細に示すものである。

【０２９３】遅延ユニットＵｉ（ｉ＝１〜ｎ）は、前進
パルス遅延回路ｆｄｉ、状態保持回路ｓｒｉ及び後進パ
ルス遅延回路ｂｄｉの３つの部分から構成される。

【０２９４】前進パルス遅延回路ｆｄｉは、５つのイン
バ−タ９１〜９５から構成されている。インバ−タ９１
〜９３は、直列接続され、インバ−タ９１には、前段の
遅延ユニットの出力信号ＦＣＬｉが入力され、インバ−
タ９２は、後段の遅延ユニットに出力信号ＦＣＬｉ＋１
を出力する。インバ−タ（クロックドインバ−タ）９１
の動作は、制御パルス／Ｐにより制御され、例えば、制
御パルス／Ｐが“１”のとき、インバ−タ９１は、活性
状態となる。

【０２９５】また、インバ−タ９４の出力端は、インバ
−タ９１の出力端に接続されると共にインバ−タ９２，
９５の入力端に接続され、インバ−タ９４の入力端に
は、常に“０”の電位（例えば、接地電位）が印加され
ている。インバ−タ（クロックドインバ−タ）９４の動
作は、制御パルスＰにより制御され、例えば、制御パル
スＰが“１”のとき、インバ−タ９４は、活性状態とな
る。

【０２９６】後進パルス遅延回路ｂｄｉは、５つのイン
バ−タ９６〜１００から構成されている。インバ−タ９
６〜９８は、直列接続され、インバ−タ９６には、後段
の遅延ユニットの出力信号ＲＣＬｉ＋１又は内部クロッ
クＣＬＫが入力され、インバ−タ９７は、前段の遅延ユ
ニットに出力信号ＲＣＬｉを出力する。インバ−タ（ク
ロックドインバ−タ）９６の動作は、制御パルスＱｉに
より制御され、例えば、制御パルスＱｉが“１”のとき
のみ、インバ−タ９６は、活性状態となる。

【０２９７】また、インバ−タ９９の出力端は、インバ
−タ９６の出力端に接続されると共にインバ−タ９７，
１００の入力端に接続され、インバ−タ９９の入力端に
は、常に、内部クロックＣＬＫが入力されている。イン
バ−タ（クロックドインバ−タ）９９の動作は、制御パ
ルス／Ｑｉにより制御され、例えば、制御パルス／Ｑｉ
が“１”のとき、インバ−タ９９は、活性状態となる。

【０２９８】状態保持回路ｓｒｉは、ＰチャネルＭＯＳ
トランジスタ１０１，１０２、ＮチャネルＭＯＳトラン
ジスタ１０３，１０４及びインバ−タ１０５から構成さ
れている。

【０２９９】ＰチャネルＭＯＳトランジスタ１０１，１
０２は、電源端子とノ−ドＺの間に直列接続され、Ｎチ
ャネルＭＯＳトランジスタ１０３，１０４は、接地端子
とノ−ドＺの間に直列接続されている。

【０３００】ＭＯＳトランジスタ１０１，１０４のゲ−
トには、内部クロックＣＬＫを反転させたクロック信号
／ＣＬＫが入力され、ＭＯＳトランジスタ１０２のゲ−
トには、遅延ユニットＵｉ−３の出力信号／ＲＣＬｉ−
３が入力され、ＭＯＳトランジスタ１０３のゲ−トに
は、遅延ユニットＵｉ−１の出力信号ＦＦＣＬｉが入力
される。

【０３０１】インバ−タ１０５の入力端は、ノ−ドＺに
接続され、インバ−タ１０５の出力端からは制御パルス
Ｑｉ−２が出力される。ノ−ドＺからは、制御パルス／
Ｑｉ−２が出力される。

【０３０２】図３７及び図３８は、図３４のｋ／ｊＢＤ
の構成の一例を示している。

【０３０３】本例では、ｋが１、ｊが２の場合、即ち、
外部クロックに対して位相がＴ／２だけ遅れる場合につ
いて説明する。この場合、ｋ／ｊＢＤは、ＨＢＤ（Half
Backward Delay ）となる。

【０３０４】ＨＢＤは、直列接続されたｍ（ｍは自然
数）個の遅延ユニットｂｄｉ（ｉ＝１〜ｍ）から構成さ
れている。各遅延ユニットｂｄｉの構成は、ＳＡＤ（Sy
nchronous Adjustable Delay）の遅延ユニットＵｉの後
進パルス遅延回路ｂｄｉの構成と同じである。

【０３０５】よって、ＢＤにおける後進パルスの遅延量
とＨＢＤにおける後進パルスの遅延量の比は、ＢＤにお
ける遅延ユニット数とＨＢＤにおける遅延ユニット数の
比、正確には、１つのブロック内におけるＢＤの遅延ユ
ニット数とＨＢＤの遅延ユニット数の比に等しくなる。

【０３０６】具体的には、本例では、ｎ個の遅延ユニッ
トＵｉ（ｉ＝１〜ｎ）とｍ個の遅延ユニットｂｄｉ（ｉ
＝１〜ｍ）を、それぞれｒ（ｒは自然数）個のブロック
Ｂ（１），Ｂ（２），…Ｂ（ｒ）に均等に分けている。

【０３０７】例えば、ブロックＢ（１）を、２個の遅延
ユニットＵ１，Ｕ２と１つの遅延ユニットｂｄ１から構
成し、遅延ユニットＵ１を制御する制御パルスＱ１，／
Ｑ１及び遅延ユニットＵ２を制御する制御パルスＱ２，
／Ｑ２のうちのいずれか一方を遅延ユニットｂｄ１に与
えている。

【０３０８】同様に、ブロックＢ（ｒ）を、２個の遅延
ユニットＵｎ−１，Ｕｎと１つの遅延ユニットｂｄｍか
ら構成し、遅延ユニットＵｎ−１を制御する制御パルス
Ｑｎ−１，／Ｑｎ−１及び遅延ユニットＵｎを制御する
制御パルスＱｎ，／Ｑｎのうちのいずれか一方を遅延ユ
ニットｂｄｍに与えている。

【０３０９】つまり、本例では、ＳＡＤの２個の遅延ユ
ニットに対してＨＢＤの１個の遅延ユニットを設けてい
る。よって、ＢＤにおいては、後進パルスは、Δだけ遅
延するのに対し、ＨＢＤにおいては、後進パルスは、Δ
／２だけ遅延することになる。

【０３１０】なお、本例の場合、ｒとｍは、等しく、ｍ
＝ｎ／２の関係がある。また、上記説明において度々で
てくる互いに素な自然数ｊ，ｋは、それぞれｊ＝２（１
つのブロック内のＳＡＤの遅延ユニットの数に等し
い）、ｋ＝１（１つのブロック内のＨＢＤの遅延ユニッ
トの数に等しい）となる。

【０３１１】また、ＳＡＤの遅延ユニットの総数ｎは、
ｊ（本例では２）×ｒとなり、ＨＢＤの遅延ユニットの
総数ｍは、ｋ（本例では１）×ｒとなる。

【０３１２】また、ＨＢＤの遅延ユニットｂｄ１〜ｂｄ
ｍは、ＳＡＤの遅延ユニットＵ１〜Ｕｎに対して均等に
配置するのがよい。つまり、ＳＡＤの隣接する２つの遅
延ユニットに対してＨＢＤの１つの遅延ユニットを対応
させれば、正確にΔ／２の遅延を生成できるようにな
る。

【０３１３】図３９は、ＨＢＤにおける遅延ユニットｂ
ｄｉの構成の一例を示している。

【０３１４】本例は、図３５の遅延ユニットＵｉを用い
た場合の例である。即ち、遅延ユニットＵｉの後進パル
ス遅延回路は、３つのインバ−タ４４〜４６から構成さ
れているため、ＨＢＤにおける遅延ユニットｂｄｉも、
３つのインバ−タ４４´〜４６´から構成される。

【０３１５】インバ−タ４４´，４５´は、直列接続さ
れ、インバ−タ４４´には、後段の遅延ユニットの出力
信号ＨＣＬｉ＋１又は内部クロックＣＬＫが入力され、
インバ−タ４５´は、前段の遅延ユニットに出力信号Ｈ
ＣＬｉを出力する。インバ−タ（クロックドインバ−
タ）４４´の動作は、制御パルスＱｉにより制御され、
例えば、制御パルスＱｉが“１”のときのみ、インバ−
タ４４´は、活性状態となる。

【０３１６】また、インバ−タ４６´の出力端は、イン
バ−タ４５´の入力端に接続され、インバ−タ４６´の
入力端には、常に、内部クロックＣＬＫが入力されてい
る。インバ−タ（クロックドインバ−タ）４６´の動作
は、制御パルス／Ｑｉにより制御され、例えば、制御パ
ルス／Ｑｉが“１”のとき、インバ−タ４６´は、活性
状態となる。

【０３１７】図４０は、図３９の遅延ユニットｂｄｉを
シンボル化して示すものである。よって、図３９の回路
と図４０の回路は、同一のものを示している。

【０３１８】図４１は、図３４のｋ／ｊＢＤの構成の一
例を示している。

【０３１９】本例では、ｊが３、ｋが１の場合、即ち、
外部クロックに対して位相がＴ／３だけ遅れる場合につ
いて説明する。

【０３２０】１／３ＢＤは、直列接続されたｍ個の遅延
ユニットｂｄｉ（ｉ＝１〜ｍ）から構成されている。各
遅延ユニットｂｄｉの構成は、ＳＡＤ（Synchronous Ad
justable Delay）の遅延ユニットＵｉの後進パルス遅延
回路ｂｄｉの構成と同じである。

【０３２１】よって、ＢＤにおける後進パルスの遅延量
と１／３ＢＤにおける後進パルスの遅延量の比は、ＢＤ
における遅延ユニットの数と１／３ＢＤにおける遅延ユ
ニットの数の比、正確には、１つのブロック内における
ＢＤの遅延ユニット数と１／３ＢＤの遅延ユニット数の
比に等しくなる。

【０３２２】具体的には、本例では、ｎ個の遅延ユニッ
トＵｉ（ｉ＝１〜ｎ）とｍ個の遅延ユニットｂｄｉ（ｉ
＝１〜ｍ）を、ｒ個のブロックＢ（１），Ｂ（２），…
Ｂ（ｒ）に均等に分けている。

【０３２３】例えば、ブロックＢ（１）を、３個の遅延
ユニットＵ１〜Ｕ３と１つの遅延ユニットｂｄ１から構
成し、遅延ユニットＵ１を制御する制御パルスＱ１，／
Ｑ１を遅延ユニットｂｄ１に与えている。但し、制御パ
ルスＱ１，／Ｑ１に変えて、遅延ユニットＵ２又は遅延
ユニットＵ３を制御する制御パルスを遅延ユニットｂｄ
１に与えてもよい。

【０３２４】つまり、本例では、ＳＡＤの３個の遅延ユ
ニットに対して１／３ＢＤの１個の遅延ユニットを設け
ている。よって、ＢＤにおいては、後進パルスは、Δだ
け遅延するのに対し、１／３ＢＤにおいては、後進パル
スは、Δ／３だけ遅延することになる。

【０３２５】なお、本例の場合、ｒとｍは、等しく、ｍ
＝ｎ／３の関係がある。また、上記説明において度々で
てくる互いに素な自然数ｊ，ｋは、それぞれｊ＝３（１
つのブロック内のＳＡＤの遅延ユニットの数に等し
い）、ｋ＝１（１つのブロック内のＨＢＤの遅延ユニッ
トの数に等しい）となる。

【０３２６】また、ＳＡＤの遅延ユニットの総数ｎは、
ｊ（本例では３）×ｒとなり、ＨＢＤの遅延ユニットの
総数ｍは、ｋ（本例では１）×ｒとなる。

【０３２７】また、１／３ＢＤの遅延ユニットｂｄ１〜
ｂｄｍをＳＡＤの遅延ユニットＵ１〜Ｕｎに対して均等
に配置するのがよい。つまり、ＳＡＤの隣接する３つの
遅延ユニットに対して１／３ＢＤの１つの遅延ユニット
を対応させれば、正確にΔ／３の遅延を生成できるよう
になる。

【０３２８】図４２は、図３４のｋ／ｊＢＤの構成の一
例を示している。

【０３２９】本例では、ｋが２、ｊが３の場合、即ち、
外部クロックに対して位相が２Ｔ／３だけ遅れる場合に
ついて説明する。

【０３３０】２／３ＢＤは、直列接続されたｍ個の遅延
ユニットｂｄｉ（ｉ＝１〜ｍ）から構成されている。各
遅延ユニットｂｄｉの構成は、ＳＡＤ（Synchronous Ad
justable Delay）の遅延ユニットＵｉの後進パルス遅延
回路ｂｄｉの構成と同じである。

【０３３１】よって、ＢＤにおける後進パルスの遅延量
と２／３ＢＤにおける後進パルスの遅延量の比は、ＢＤ
における遅延ユニット数と２／３ＢＤにおける遅延ユニ
ット数の比、正確には、１つのブロック内におけるＢＤ
の遅延ユニット数と２／３ＢＤの遅延ユニット数の比に
等しくなる。

【０３３２】具体的には、本例では、ｎ個の遅延ユニッ
トＵｉ（ｉ＝１〜ｎ）とｍ個の遅延ユニットｂｄｉ（ｉ
＝１〜ｍ）を、ｒ個のブロックＢ（１），Ｂ（２），…
Ｂ（ｒ）に均等に分けている。

【０３３３】例えば、ブロックＢ（１）を、３個の遅延
ユニットＵ１〜Ｕ３と２つの遅延ユニットｂｄ１，ｂｄ
２から構成し、遅延ユニットＵ１を制御する制御パルス
Ｑ１，／Ｑ１を遅延ユニットｂｄ１に与え、遅延ユニッ
トＵ３を制御する制御パルスＱ３，／Ｑ３を遅延ユニッ
トｂｄ２に与えている。

【０３３４】但し、制御パルスＱ１，／Ｑ１，Ｑ３，／
Ｑ３に変えて、制御パルスＱ１，／Ｑ１，Ｑ２，／Ｑ２
を遅延ユニットｂｄ１，ｂｄ２に与えてもよいし、ま
た、制御パルスＱ２，／Ｑ２，Ｑ３，／Ｑ３を遅延ユニ
ットｂｄ１，ｂｄ２に与えてもよい。

【０３３５】つまり、本例では、ＳＡＤの３個の遅延ユ
ニットに対して２／３ＢＤの２個の遅延ユニットを設け
ている。よって、ＢＤにおいては、後進パルスは、Δだ
け遅延するのに対し、２／３ＢＤにおいては、後進パル
スは、２Δ／３だけ遅延することになる。

【０３３６】なお、本例の場合、ｍ＝２ｎ／３の関係が
ある。また、上記説明において度々でてくる互いに素な
自然数ｊ，ｋは、それぞれｊ＝３（１つのブロック内の
ＳＡＤの遅延ユニットの数に等しい）、ｋ＝２（１つの
ブロック内のＨＢＤの遅延ユニットの数に等しい）とな
る。

【０３３７】また、ＳＡＤの遅延ユニットの総数ｎは、
ｊ（本例では３）×ｒとなり、ＨＢＤの遅延ユニットの
総数ｍは、ｋ（本例では２）×ｒとなる。また、ｍ／ｎ
＝ｋ×ｒ／ｊ×ｒであるから、ｍ／ｎ＝ｋ／ｊの関係が
ある。

【０３３８】また、２／３ＢＤの遅延ユニットｂｄ１〜
ｂｄｍをＳＡＤの遅延ユニットＵ１〜Ｕｎに対して均等
に配置するのがよい。つまり、ＳＡＤの隣接する３つの
遅延ユニットに対して２／３ＢＤの２つの遅延ユニット
を対応させれば、正確に２Δ／３の遅延を生成できるよ
うになる。

【０３３９】図４３は、図３４のｋ／ｊＢＤの構成を一
般的に示している。図４４は、図４３の１つのブロック
Ｂ（ｉ）内におけるｋ／ｊＢＤの構成を示している。

【０３４０】ＳＡＤは、ｒ個のブロックＢ（１）〜Ｂ
（ｒ）から構成されている。ＳＡＤにおいて、各ブロッ
クは、ｊ個の遅延ユニットを含んでいる。同様に、ｋ／
ｊＢＤは、ｒ個のブロックＢ（１）〜Ｂ（ｒ）から構成
されている。ｋ／ｊＢＤにおいて、各ブロックは、ｋ個
の遅延ユニットを含んでいる。

【０３４１】ｊ及びｋは、互いに素な自然数であり、ｊ
＞ｋに設定するのが一般的である。ブロックがｒ個存在
するから、ＳＡＤの遅延ユニットの合計数ｎは、ｒ×ｊ
個となり、ｋ／ｊＢＤの遅延ユニットの合計数ｍは、ｒ
×ｋ個となる。

【０３４２】ＳＡＤのブロック数とｋ／ｊＢＤのブロッ
ク数は等しい。例えば、ＳＡＤのブロックＢ（１）は、
ｋ／ｊＢＤのブロック（１）に対応し、ＳＡＤのブロッ
クＢ（２）は、ｋ／ｊＢＤのブロック（２）に対応し、
ＳＡＤのブロックＢ（ｒ）は、ｋ／ｊＢＤのブロック
（ｒ）に対応している。

【０３４３】例えば、ＳＡＤのブロック（１）は、ｊ組
の制御パルスＱ１，／Ｑ１，Ｑ２，／Ｑ２，・・・Ｑ
ｊ，／Ｑｊにより制御されている。そこで、これらｊ組
の制御パルスのうちのｋ（＜ｊ）組のみを選択し、この
ｋ組の制御パルスをｋ／ｊＢＤのブロック（１）に供給
する。

【０３４４】ｋ組の制御パルスは、ｊ組の制御パルスＱ
１，／Ｑ１，Ｑ２，／Ｑ２，・・・Ｑｊ，／Ｑｊから規
則的かつ均等に選択される。

【０３４５】また、選択されたｋ組の制御パルスは、ｋ
／ｊＢＤの対応するｋ個の遅延ユニットに規則的に与え
られる。例えば、制御パルスＱ１，／Ｑ１，Ｑ２，／Ｑ
２が選択される場合には、制御パルスＱ１，／Ｑ１をｋ
／ｊＢＤの遅延ユニットｂｄ１に与え（ｂｄ２に与えな
い）、制御パルスＱ２，／Ｑ２をｋ／ｊＢＤの遅延ユニ
ットｂｄ２に与える（ｂｄ１に与えない）。

【０３４６】このような構成によれば、ＳＡＤの前進パ
ルスが到達する遅延ユニットの位置にかかわらず、常
に、ＳＡＤの遅延ユニット数とｋ／ｊＢＤの遅延ユニッ
ト数の比は、ｋ／ｊ＝ｍ／ｎを満たすようになる。よっ
て、前進パルスが到達する遅延ユニットの位置にかかわ
らず、ｋ／ｊＢＤにおいて正確にｋ／ｊΔの遅延量を生
成することができる。

【０３４７】次に、図４５を参照しながら、本発明（図
３１の例の場合）の原理について説明する。

【０３４８】外部クロックＣＫと内部クロックＣＬＫの
スキュ−の幅（遅延量）をｋ×Ｄ１とし、外部クロック
ＣＫ及び内部クロックＣＬＫの周期をＴとする。

【０３４９】内部クロックＣＬＫの１つめのパルスが発
生した時点（立ち上がった時点）から時間Ａが経過した
時点で遅延模倣パルスＣＬを発生させる。この場合、遅
延模倣パルスＣＬが発生した時点から、内部クロックＣ
ＬＫの２つめのパルスが発生する時点までの時間は、Δ
ｆとなる。

【０３５０】また、この時間Δｆをコピ−してΔｂを作
り、遅延模倣パルスＣＬを発生させた時点から時間２×
Δ（但し、Δｆ＝Δｂ＝Δ）が経過した時点で遅延模倣
パルスＲＣＬが発生するようにする。すると、遅延模倣
パルスＲＣＬが発生した時点から時間Ａが経過した時点
は、内部クロックＣＬＫの３つめのパルスが発生する時
点と一致することになる。但し、（Ａ＋Ｗ）＜Ｔとす
る。Ｗは、遅延模倣パルスＣＬ，ＲＣＬの幅である。

【０３５１】遅延模倣パルスＲＣＬが発生した時点から
外部クロックＣＫの３つめのパルスが発生する時点まで
の時間を（ｊ−ｋ）×Ｄ１＋ｊ×Ｄ２とすると、遅延模
倣パルスＲＣＬを時間（ｊ−ｋ）×Ｄ１＋ｊ×Ｄ２だけ
遅延させてやれば、外部クロックＣＫのタイミングに一
致した補正内部クロックＣＫ´が得られる。

【０３５２】つまり、遅延量Ａ，（２×Δ），（ｊ−
ｋ）×Ｄ１＋ｊ×Ｄ２を生成する遅延回路を形成し、内
部クロックＣＬＫを時間Ａ＋（２×Δ）＋｛（ｊ−
ｋ）×Ｄ１＋ｊ×Ｄ２｝だけ遅らせれば、外部クロック
ＣＫのタイミングに一致した補正内部クロックＣＫ´が
得られることになる。

【０３５３】遅延量（２×Δ）は、ＳＡＤにより生成さ
れ、また、遅延量（ｊ−ｋ）×Ｄ１＋ｊ×Ｄ２は、遅延
素子により生成される。遅延量Ａは、以下のようにして
決定される。

【０３５４】図４５の関係から、ｋ×Ｄ１＋Ａ＋Δ ＝Ｔ＋ｋ×Ｄ１ …（１）ｋ×Ｄ１＋Ａ＋２Δ＋（ｊ−ｋ）×Ｄ１＋ｊ×Ｄ２＝２Ｔ …（２）が導ける。

【０３５５】（１）式より、Ｔ＝Ａ＋Δ …（３）
が導け、（２）式より、Ａ＋２Δ＋ｊ（Ｄ１＋Ｄ２）
＝２Ｔ …（４）が導ける。

【０３５６】（３），（４）式より、Ａ＋２Δ＋ｊ（Ｄ１＋Ｄ２）＝２（Ａ＋Δ）Ａ＝ｊ（Ｄ１＋Ｄ２） …（５）となる。

【０３５７】また、外部クロックＣＫに対して（ｋ／
ｊ）×Ｔだけ遅延した内部クロックＣＫＤが生成される
原理は、以下の通りである。

【０３５８】時間（ｋ／ｊ）×Δ（Δ＝Δｆ＝Δｂ）を
作り、遅延模倣パルスＣＬを発生させた時点から時間Δ
＋（ｋ／ｊ）×Δが経過した時点で遅延パルスｋ／ｊＣ
Ｌが発生するようにする。また、遅延パルスｋ／ｊＣＬ
が発生した時点から時間ｋ×Ｄ２が経過した時点におい
て、内部クロックＣＫＤを発生させる。

【０３５９】この時、図４５から明らかなように、内部
クロックＣＫＤは、外部クロックＣＫに対して、ｋ×Ｄ１＋（ｋ／ｊ）×Δ＋ｋ×Ｄ２ …（６）だけ遅れていることになる。

【０３６０】（６）式を変形すると、（ｋ／ｊ）×（ｊ×Ｄ１＋Δ＋ｊ×Ｄ２）＝（ｋ／ｊ）×｛ｊ（Ｄ１＋Ｄ２）＋Δ｝ …（７）となる。

【０３６１】（７）式は、上記（３），（５）式より、（ｋ／ｊ）×Ｔ …（８）となる。

【０３６２】つまり、内部クロックＣＫＤは、外部クロ
ックＣＫに対して位相が（ｋ／ｊ）×Ｔだけ遅れている
ことを意味する。

【０３６３】よって、遅延量Ａ，Δ＋（ｋ／ｊ）×Δ，
ｋ×Ｄ２を生成する遅延回路を形成し、内部クロックＣ
ＬＫを時間Ａ＋｛Δ＋（ｋ／ｊ）×Δ｝＋ｋ×Ｄ２だ
け遅らせれば、外部クロックＣＫに対して位相が（ｋ／
ｊ）×Ｔだけ遅れた内部クロックＣＫＤが得られること
になる。

【０３６４】遅延量Δは、ＳＡＤのＦＤにより生成さ
れ、また、遅延量ｋ×Ｄ２は、遅延素子により生成され
る。遅延量Ａは、上述の手法によって、（５）式に示す
ように、ｊ（Ｄ１＋Ｄ２）に設定される。

【０３６５】次に、図４６を参照しながら、本発明（図
３２の例の場合）の原理について説明する。

【０３６６】外部クロックＣＫと内部クロックＣＬＫの
スキュ−の幅（遅延量）をＤ１とし、外部クロックＣＫ
及び内部クロックＣＬＫの周期をＴとする。

【０３６７】内部クロックＣＬＫの１つめのパルスが発
生した時点（立ち上がった時点）から時間Ａが経過した
時点で遅延模倣パルスＣＬを発生させる。この場合、遅
延模倣パルスＣＬが発生した時点から、内部クロックＣ
ＬＫの２つめのパルスが発生する時点までの時間は、Δ
ｆとなる。

【０３６８】また、この時間Δｆをコピ−してΔｂを作
り、遅延模倣パルスＣＬを発生させた時点から時間２×
Δ（但し、Δｆ＝Δｂ＝Δ）が経過した時点で遅延模倣
パルスＲＣＬが発生するようにする。すると、遅延模倣
パルスＲＣＬが発生した時点から時間Ａが経過した時点
は、内部クロックＣＬＫの３つめのパルスが発生する時
点と一致することになる。但し、（Ａ＋Ｗ）＜Ｔとす
る。Ｗは、遅延模倣パルスＣＬ，ＲＣＬの幅である。

【０３６９】遅延模倣パルスＲＣＬが発生した時点から
外部クロックＣＫの３つめのパルスが発生する時点まで
の時間を（ｊ−１）×Ｄ１＋ｊ×Ｄ２とすると、遅延模
倣パルスＲＣＬを時間（ｊ−１）×Ｄ１＋ｊ×Ｄ２だけ
遅延させてやれば、外部クロックＣＫのタイミングに一
致した補正内部クロックＣＫ´が得られる。

【０３７０】つまり、遅延量Ａ，（２×Δ），（ｊ−
１）×Ｄ１＋ｊ×Ｄ２を生成する遅延回路を形成し、内
部クロックＣＬＫを時間Ａ＋（２×Δ）＋｛（ｊ−
１）×Ｄ１＋ｊ×Ｄ２｝だけ遅らせれば、外部クロック
ＣＫのタイミングに一致した補正内部クロックＣＫ´が
得られることになる。

【０３７１】遅延量（２×Δ）は、ＳＡＤにより生成さ
れ、また、遅延量（ｊ−１）×Ｄ１＋ｊ×Ｄ２は、遅延
素子により生成される。遅延量Ａは、以下のようにして
決定される。

【０３７２】図４６の関係から、Ｄ１＋Ａ＋Δ ＝Ｔ＋Ｄ１ …（９）Ｄ１＋Ａ＋２Δ＋（ｊ−１）×Ｄ１＋ｊ×Ｄ２＝２Ｔ …（１０）が導ける。

【０３７３】（９）式より、Ｔ＝Ａ＋Δ …（１
１）が導け、（１０）式より、Ａ＋２Δ＋ｊ（Ｄ１＋Ｄ
２）＝２Ｔ …（１２）が導ける。

【０３７４】（１１），（１２）式より、Ａ＋２Δ＋ｊ（Ｄ１＋Ｄ２）＝２（Ａ＋Δ）Ａ＝ｊ（Ｄ１＋Ｄ２） …（１３）となる。

【０３７５】また、外部クロックＣＫに対して（ｋ／
ｊ）×Ｔだけ遅延した内部クロックＣＫＤが生成される
原理は、以下の通りである。

【０３７６】時間（ｋ／ｊ）×Δ（Δ＝Δｆ＝Δｂ）を
作り、遅延模倣パルスＣＬを発生させた時点から時間Δ
＋（ｋ／ｊ）×Δが経過した時点で遅延パルスｋ／ｊＣ
Ｌが発生するようにする。また、遅延パルスｋ／ｊＣＬ
が発生した時点から時間（ｋ−１）×Ｄ２＋ｋ×Ｄ２が
経過した時点において、内部クロックＣＫＤを発生させ
る。

【０３７７】この時、図４６から明らかなように、内部
クロックＣＫＤは、外部クロックＣＫに対して、Ｄ１＋（ｋ／ｊ）×Δ＋（ｋ−１）×Ｄ１＋ｋ×Ｄ２ …（１４）だけ遅れていることになる。

【０３７８】（１４）式を変形すると、（ｋ／ｊ）×（ｊ×Ｄ１＋Δ＋ｊ×Ｄ２）＝（ｋ／ｊ）×｛ｊ（Ｄ１＋Ｄ２）＋Δ｝ …（１５）となる。

【０３７９】（１５）式は、上記（１１），（１２）式
より、（ｋ／ｊ）×Ｔ …（１６）となる。

【０３８０】つまり、内部クロックＣＫＤは、外部クロ
ックＣＫに対して位相が（ｋ／ｊ）×Ｔだけ遅れている
ことを意味する。

【０３８１】よって、遅延量Ａ，Δ＋（ｋ／ｊ）×Δ，
ｋ×Ｄ２を生成する遅延回路を形成し、内部クロックＣ
ＬＫを時間Ａ＋｛Δ＋（ｋ／ｊ）×Δ｝＋ｋ×Ｄ２だ
け遅らせれば、外部クロックＣＫに対して位相が（ｋ／
ｊ）×Ｔだけ遅れた内部クロックＣＫＤが得られること
になる。

【０３８２】遅延量Δは、ＳＡＤのＦＤにより生成さ
れ、また、遅延量ｋ×Ｄ２は、遅延素子により生成され
る。遅延量Ａは、上述の手法によって、（１３）式に示
すように、ｊ（Ｄ１＋Ｄ２）に設定される。

【０３８３】図４７は、外部クロックを発生し、デ−タ
を受け取るコントロ−ラと、外部クロックから生成した
内部クロックに基づいてデ−タを出力するメモリとの接
続関係を示している。

【０３８４】上述の例では、外部クロックと内部クロッ
クの位相関係を明確に決定し、メモリから正確なデ−タ
を出力する技術について述べた。本例では、このような
メモリから読み出された正確なデ−タを、コントロ−ラ
が正確に受け取ることができる技術について説明する。

【０３８５】一般に、メモリシステムは、コントロ−ラ
（ＣＰＵ）と、複数のメモリ（ＩＣ）とを含んでいる。
また、外部クロックＣＫがコントロ−ラからメモリ１，
２に到達するまでには、一定の時間がかかる。そこで、
まず、コントロ−ラから各メモリ１，２までの外部クロ
ックの配線長を等しくする。

【０３８６】また、メモリ１又はメモリ２は、外部クロ
ックＣＫに対して一定の位相関係にある内部クロックに
基づいてデ−タを出力する。デ−タは、デ−タバスを経
由してコントロ−ラに導かれる。

【０３８７】コントロ−ラは、メモリ１又はメモリ２か
らデ−タを受け取るが、デ−タバスの配線長、配線容量
などにより、デ−タがメモリ１又はメモリ２から出力さ
れ、コントロ−ラに入力されるまでに一定の時間がかか
る。

【０３８８】即ち、コントロ−ラは、正確なデ−タを取
り込むため、デ−タバスのデ−タの伝搬時間を考慮した
タイミングによりデ−タを取り込む必要がある。

【０３８９】そこで、メモリ１，２に等しい外部クロッ
クの入力容量を持つダミ−メモリ（ＩＣ）を用意する。
コントロ−ラからダミ−メモリまでの外部クロックの配
線長は、コントロ−ラから各メモリ１，２までの外部ク
ロックの配線長に等しくする。

【０３９０】また、ダミ−ＩＣに入力される外部クロッ
クＣＫをさらにコントロ−ラに戻し、これをリタ−ンク
ロックとする。

【０３９１】リタ−ンクロックは、コントロ−ラがメモ
リ１又はメモリ２の出力デ−タを受け取るタイミングを
決定するものである。よって、ダミ−メモリからコント
ロ−ラまでのリタ−ンクロックの配線長は、メモリ１又
はメモリ２からコントロ−ラまでのデ−タバス長に等し
くする。

【０３９２】このように、コントロ−ラは、リタ−ンク
ロックに基づいて、メモリ１又はメモリ２からのデ−タ
を受け取る。よって、誤デ−タがコントロ−ラに入力さ
れることがない。

【０３９３】

【発明の効果】以上、説明したように、本発明のクロッ
ク制御回路によれば、次のような効果を奏する。

【０３９４】外部クロックに対し常に一定の位相関係に
なる内部クロックを安定して生成することができ、しか
も、外部クロックの周期が変化しても、外部クロックの
数サイクル目には、外部クロックに対して内部クロック
が常に一定の位相関係を有するようになる。

【０３９５】よって、本発明は、いわゆるシンクロナス
メモリのようなクロック同期型のＤＲＡＭのデ−タ入出
力回路の制御に最適である。

【０３９６】また、クロックのサイクルを分周してデ−
タ出力を行うような制御により、クロックの１周期で複
数のデ−タを出力するような場合には、外部クロックに
対して位相が所定量だけ正確にずれた内部クロックを複
数必要とするが、本発明によれば、このような複数の内
部クロックをＰＬＬなどの複雑なシステムを用いなくて
も、容易に生成することができる。

【図面の簡単な説明】

【図１】本発明の回路を有するメモリを備えたシステム
の主要部を示す図。

【図２】図１のメモリ内のクロック制御回路の構成を示
す図。

【図３】図２の回路内の遅延ユニットを詳細に示す回路
図。

【図４】図３の遅延ユニット内の状態保持部を詳細に示
す回路図。

【図５】図２の回路内の制御パルス発生回路を詳細に示
す図。

【図６】本発明の原理について示す図。

【図７】図２〜５の回路の動作を示すタイミング図。

【図８】図７のタイミング図のａの状態を示す図。

【図９】図７のタイミング図のｂの状態を示す図。

【図１０】図７のタイミング図のｃの状態を示す図。

【図１１】図７のタイミング図のｄの状態を示す図。

【図１２】図７のタイミング図のｅの状態を示す図。

【図１３】図７のタイミング図のｆの状態を示す図。

【図１４】図７のタイミング図のｇの状態を示す図。

【図１５】図７のタイミング図のｈの状態を示す図。

【図１６】図７のタイミング図のｉの状態を示す図。

【図１７】図２の回路の変形例を示す図。

【図１８】図２の回路の変形例を示す図、

【図１９】図１８の回路内の遅延回路３４を詳細に示す
図。

【図２０】図１８の回路内の制御パルス発生延回路６１
を詳細に示す図、

【図２１】図２の回路の動作の問題点を示す図。

【図２２】図１８〜図２０の回路の動作を示すタイミン
グ図。

【図２３】本発明の回路をチップに組み込む場合のレイ
アウトを示す図。

【図２４】図２及び図１８の回路の動作を示す図。

【図２５】図２及び図１８の回路の動作を示す図。

【図２６】図２及び図１８の回路の動作を示す図。

【図２７】図２及び図１８の回路の動作を示す図。

【図２８】図２のクッロック制御回路の概略の構成を示
す図。

【図２９】本発明のクロック制御回路の第１例を示す
図。

【図３０】本発明のクロック制御回路の第２例を示す
図。

【図３１】本発明のクロック制御回路の第３例を示す
図。

【図３２】本発明のクロック制御回路の第４例を示す
図。

【図３３】本発明のクロック制御回路の第５例を示す
図。

【図３４】図１のクロック制御回路の構成を詳細に示す
図。

【図３５】図３４の回路内の遅延ユニットＵｉの構成を
詳細に示す図。

【図３６】図３４の回路内の遅延ユニットＵｉの構成を
詳細に示す図。

【図３７】ＨＢＤの構成の第１例を示す図。

【図３８】ＨＢＤの構成の第２例を示す図。

【図３９】図３７又は図３８の遅延ユニットｂｄｉの構
成を示す図。

【図４０】図３９の回路をシンボル化して示す図。

【図４１】１／３ＢＤの構成の第１例を示す図。

【図４２】１／３ＢＤの構成の第２例を示す図。

【図４３】ｍ／ｎＢＤの構成を示す図。

【図４４】図４３のブロックＢ（ｉ）の構成を示す図。

【図４５】本発明の原理について示す図。

【図４６】本発明の原理について示す図。

【図４７】本発明のメモリシステムの構成を示す図。

【図４８】従来のシステムの主要部を示す図。

【図４９】図４８のシステムの外部クロックと内部クロ
ックのスキュ−を示す回路図。

【図５０】本発明の基礎となる同期システムの原理を示
す図。

【図５１】図５０の原理を達成するための回路の一例を
示す図。

【図５２】図５１の回路における遅延量Δｆ，Δｂの決
定の様子を示す図。

【符号の説明】

１１：メモリ、１２：ＣＰＵ、１３：バッファ、１４：入力回路、１５：出力回路、１６：書き込み・読み出し回路、１７：メモリセルアレイ、１８：デ−タバス、２１：入力端子、２２：入力バッファ、２３、２５−１〜２５−ｎ、２９−１〜２９−ｎ，３０
：遅延回路、２４：前進遅延アレイ、２６：ミラ−制御回路、２７−１〜２７−ｎ：制御素子、２８：後進遅延アレイ、３１：クロック同期遅延制御回
路、３２、３３−１〜３３−ｎ、３４，５７，６２：遅延
回路、４１〜４６，５９，６３，６６〜６８，７０：インバ
−タ、４７：状態保持部、４８，４９，６４：ＮＡＮＤ回路、５１，５２：Ｐチャネル型ＭＯＳトラン
ジスタ、５３〜５６：Ｎチャネル型ＭＯＳトラン
ジスタ、５８，６９，７１，７２：ＮＯＲ回路、６０，６１：制御パルス発生回路、７３：ＮＡＮＤ回路、７４：遅延回路、７５：インバ−タ、８１〜８４：回路パタ−ン。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０３Ｌ 7/00 Ｇ１１Ｃ 11/34 ３５４Ｃ３６２Ｓ (56)参考文献特開平９−238058（ＪＰ，Ａ) 特開平８−237091（ＪＰ，Ａ) 特開平９−186584（ＪＰ，Ａ) 特開平10−126254（ＪＰ，Ａ) 特開平10−145347（ＪＰ，Ａ) 特開平10−254580（ＪＰ，Ａ) 特開平11−110062（ＪＰ，Ａ) 特開2000−194440（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 1/10 G06F 13/42 350 G11C 11/407 G11C 19/00 H03K 5/13 H03L 7/00

Claims

(57)【特許請求の範囲】

【請求項１】直列に接続された複数の遅延ユニットか
ら構成され、各々の遅延ユニットは、前進パルスを一定の遅延量だけ
遅らせて後段の遅延ユニットに伝達する前進パルス遅延
回路と、後進パルスを前記一定の遅延量だけ遅らせて前
段の遅延ユニットに伝達する後進パルス遅延回路と、内
部クロックのパルスが前記複数の遅延ユニットに入力さ
れていない場合に前記前進パルスが入力されると第１状
態に設定され、前記内部クロックのパルスが前記複数の
遅延ユニットに入力されている場合に前記後進パルスが
入力されると第２状態に設定される状態保持部とから構
成され、前記前進パルスは、初段の遅延ユニットに入力され、前
記後進パルスのフロントエッジは、前記内部クロックの
パルスが前記複数の遅延ユニット内の前記後進パルス遅
延回路の全てに入力された時に状態保持部が第２状態の
遅延ユニットのうち最も前記初段の遅延ユニットに近い
遅延ユニットで形成され、前記後進パルスは、前記初段
の遅延ユニットから出力されることを特徴とする遅延ア
レイ。
【請求項２】請求項１記載の遅延アレイにおいて、前記後進パルスのフロントエッジ以外のエッジは、前記
内部クロックのパルスが前記複数の遅延ユニットに入力
されなくなった時に状態保持部が第２状態の遅延ユニッ
トのうち最も前記初段の遅延ユニットに近い遅延ユニッ
トで形成されることを特徴とする遅延アレイ。
【請求項３】請求項１記載の遅延アレイと、遅延量Ｄ
１を有し、外部クロックに基づいて内部クロックを発生
するバッファと、前記内部クロックのパルスを遅延量Ａ
だけ遅らせて前進パルスとして前記遅延アレイの初段の
遅延ユニットに供給する第１遅延回路と、前記初段の遅
延ユニットから出力される後進パルスを遅延量Ｄ２だけ
遅らせて補正内部クロックとして出力する第２遅延回路
とから構成され、前記遅延量Ｄ１、前記遅延量Ｄ２及び前記遅延量Ａは、Ａ＝Ｄ１＋Ｄ２の関係を有していることを特徴とするクロック制御回
路。
【請求項４】前記内部クロックのパルスが請求項１記
載の遅延アレイの複数の遅延ユニットに入力されてから
前記前進パルスが前記初段の遅延ユニットに供給される
までの期間内に、前記複数の遅延ユニットの前進パルス
遅延回路を初期化するための制御パルスを発生する制御
パルス発生回路を具備することを特徴とする請求項３記
載のクロック制御回路。
【請求項５】前記前進パルスが請求項１記載の遅延ア
レイの最終段の遅延ユニットから出力される場合に、前
記初段の遅延ユニットから出力される後進パルスを遮断
し、前記後進パルスに代えて前記内部クロックのパルス
が前記第２遅延回路から出力されるように制御する手段
を具備することを特徴とする請求項３記載のクロック制
御回路。
【請求項６】前記手段は、前記内部クロックのパルス
が前記第２遅延回路から出力された後に、前記初段の遅
延ユニットから出力される後進パルスに基づいて前記第
２遅延回路を初期化することを特徴とする請求項５記載
のクロック制御回路。
【請求項７】請求項１記載の遅延アレイは、前記バッ
ファが配置される位置と前記第２遅延回路が配置される
位置の中間に配置され、前記第１遅延回路のパタ−ンは、前記バッファ及び前記
バッファから前記遅延アレイまでの配線のパタ−ンに同
様のパタ−ンと、前記第２遅延回路及び前記遅延アレイ
から前記第２遅延回路までの配線のパタ−ンに同様のパ
タ−ンとの組み合わせにより構成されるようにレイアウ
トされることを特徴とする請求項３記載のクロック制御
回路。
【請求項８】メモリセルアレイと、前記メモリセルア
レイに対してデ−タの書き込み又は読み出しを行うため
の書き込み・読み出し回路と、前記デ−タをバスから入
力するための入力回路と、前記デ−タを前記バスへ出力
するための出力回路と、請求項３記載のクロック制御回
路とから構成され、前記書き込み・読み出し回路の動作は、前記クロック制
御回路のバッファから出力される内部クロックにより制
御され、前記入力回路又は前記出力回路の動作は、少な
くとも前記クロック制御回路の第２遅延回路から出力さ
れる補正内部クロックにより制御されることを特徴とす
るメモリ回路。
【請求項９】バスと、前記バスに対してデ−タの授受
を行うと共に外部クロックを発生する制御ブロックと、
請求項８記載のメモリ回路を有し、前記バスに対してデ
−タの授受を行うと共に前記外部クロックを受け取るメ
モリブロックとを具備することを特徴とする同期制御シ
ステム。
【請求項１０】直列接続された複数の遅延ユニットか
ら構成され、各々の遅延ユニットは、前進パルスを一定
の遅延量だけ遅延させて後段の遅延ユニットに伝達する
前進パルス遅延回路と、後進パルスを前記一定の遅延量
だけ遅延させて前段の遅延ユニットに伝達する後進パル
ス遅延回路と、前記前進パルスにより第１状態に設定さ
れ、前記後進パルスにより第２状態に設定される状態保
持部とを有し、前記前進パルスは、初段の遅延ユニットに入力され、前
記後進パルスのフロントエッジは、内部クロックのパル
スが前記複数の遅延ユニット内の前記後進パルス遅延回
路の全てに入力された時に状態保持部が第２状態の遅延
ユニットのうち最も前記初段の遅延ユニットに近い遅延
ユニットで形成され、前記後進パルスは、前記前進パル
スの進行方向とは逆の方向に進み、前記初段の遅延ユニ
ットから出力されることを特徴とする遅延アレイ。
【請求項１１】直列に接続された複数の第１及び第２
遅延ユニットから構成され、各々の第１遅延ユニットは、前進パルスを一定の遅延量
だけ遅らせて後段の遅延ユニットに伝達する前進パルス
遅延回路と、第１後進パルスを前記一定の遅延量だけ遅
らせて前段の遅延ユニットに伝達する第１後進パルス遅
延回路と、内部クロックのパルスが前記複数の第１遅延
ユニットに入力されていない場合に前記前進パルスが入
力されると第１状態に設定され、前記内部クロックのパ
ルスが前記複数の第１遅延ユニットに入力されている場
合に前記第１後進パルスが入力されると第２状態に設定
される状態保持部とから構成され、各々の第２遅延ユニットは、第２後進パルスを前記一定
の遅延量だけ遅らせて前段の遅延ユニットに伝達する第
２後進パルス遅延回路から構成され、前記前進パルスは、初段の第１遅延ユニットに入力さ
れ、前記第１後進パルスのフロントエッジは、前記内部
クロックのパルスが前記複数の第１遅延ユニット内の前
記第１後進パルス遅延回路の全てに入力された時に状態
保持部が第２状態の第１遅延ユニットのうち最も前記初
段の第１遅延ユニットに近い第１遅延ユニットで形成さ
れ、前記第１後進パルスは、前記初段の第１遅延ユニッ
トから出力され、前記内部クロックのパルスは、前記複数の第２遅延ユニ
ット内の前記第２後進パルス遅延回路の全てに入力さ
れ、前記第２後進パルスのフロントエッジは、前記第１
後進パルスのフロントエッジを形成する第１遅延ユニッ
トに対応する第２遅延ユニットで形成され、前記第２後
進パルスは、初段の第２遅延ユニットから出力され、前記第１後進パルス遅延回路と前記第２後進パルス遅延
回路は、同じ構造を有していることを特徴とする遅延ア
レイ。
【請求項１２】請求項１１記載の遅延アレイにおい
て、前記第１後進パルスのフロントエッジ以外のエッジは、
前記内部クロックのパルスが前記複数の第１遅延ユニッ
トに入力されなくなった時に状態保持部が第２状態の第
１遅延ユニットのうち最も前記初段の第１遅延ユニット
に近い第１遅延ユニットで形成されることを特徴とする
遅延アレイ。
【請求項１３】請求項１１記載の遅延アレイにおい
て、前記第１遅延ユニットの数と前記第２遅延ユニットの数
は、互いに異なることを特徴とする遅延アレイ。
【請求項１４】請求項１１記載の遅延アレイにおい
て、前記第２遅延ユニットの数は、前記第１遅延ユニットの
数よりも少ないことを特徴とする遅延アレイ。
【請求項１５】請求項１１記載の遅延アレイにおい
て、前記複数の第１遅延ユニットのうち連続するｊ個の第１
遅延ユニットにより１つの第１ブロックを構成し、前記
複数の第２遅延ユニットのうち連続するｋ個の第２遅延
ユニットにより前記第１ブロックに対応する１つの第２
ブロックを構成し、前記第１ブロックの前記ｊ個の第１
遅延ユニットのうちのｋ個の動作を制御する制御パルス
に基づいて、前記第２ブロックのｋ個の第２遅延ユニッ
トの動作を制御する（但し、ｊ，ｋは、互いに素な自然
数で、かつ、ｊ＞ｋである。）ことを特徴とする遅延ア
レイ。
【請求項１６】請求項１５記載の遅延アレイにおい
て、前記第１遅延ユニットは、ｒ（ｒは自然数）個のブロッ
クを構成し、前記第１遅延ユニットの総数は、ｎ（＝ｒ
×ｊ）個であり、前記第２遅延ユニットも、ｒ個のブロ
ックを構成し、前記第２遅延ユニットの総数は、ｍ（＝
ｒ×ｊ）個であり、前記第１後進パルスの遅延量をΔと
した場合に、前記第２後進パルスの遅延量は、（ｍ／
ｎ）×Δであることを特徴とする遅延アレイ。
【請求項１７】請求項１１記載の遅延アレイと、遅延
量Ｄ１を有し、外部クロックに基づいて前記内部クロッ
クを発生するバッファと、前記内部クロックのパルスを
遅延量Ａだけ遅らせて前記前進パルスとして前記初段の
第１遅延ユニットに供給する第１遅延回路と、前記初段
の第１遅延ユニットから出力される前記第１後進パルス
を遅延量（ｊ−１）×Ｄ１＋ｊ×Ｄ２だけ遅らせて第１
補正内部クロックとして出力する第２遅延回路と、前記
初段の第２遅延ユニットから出力される前記第２後進パ
ルスを遅延量（ｋ−１）×Ｄ１＋ｋ×Ｄ２だけ遅らせて
第２補正内部クロックとして出力する第３遅延回路とを
具備し（但し、ｊ，ｋは、互いに素な自然数で、かつ、
ｊ＞ｋである。）、前記遅延量Ｄ１、前記遅延量Ｄ２及び前記遅延量Ａは、Ａ＝Ｄ１＋Ｄ２の関係を有していることを特徴とするクロック制御回
路。
【請求項１８】請求項１１記載の遅延アレイと、遅延
量ｋ×Ｄ１を有し、外部クロックに基づいて前記内部ク
ロックを発生するバッファと、前記内部クロックのパル
スを遅延量Ａだけ遅らせて前記前進パルスとして前記初
段の第１遅延ユニットに供給する第１遅延回路と、前記
初段の第１遅延ユニットから出力される前記第１後進パ
ルスを遅延量（ｊ−ｋ）×Ｄ１＋ｊ×Ｄ２だけ遅らせて
第１補正内部クロックとして出力する第２遅延回路と、
前記初段の第２遅延ユニットから出力される前記第２後
進パルスを遅延量ｋ×Ｄ２だけ遅らせて第２補正内部ク
ロックとして出力する第３遅延回路とを具備し（但し、
ｊ，ｋは、互いに素な自然数で、かつ、ｊ＞ｋであ
る。）、前記遅延量Ｄ１、前記遅延量Ｄ２及び前記遅延量Ａは、Ａ＝Ｄ１＋Ｄ２の関係を有していることを特徴とするクロック制御回
路。
【請求項１９】請求項１７記載のクロック制御回路に
おいて、前記内部クロックのパルスが前記複数の第１遅延ユニッ
トに入力されてから前記前進パルスが前記初段の第１遅
延ユニットに供給されるまでの期間内に、前記複数の第
１遅延ユニットの前記前進パルス遅延回路を初期化する
ための制御パルスを発生する制御パルス発生回路をさら
に具備することを特徴とするクロック制御回路。
【請求項２０】請求項１８記載のクロック制御回路に
おいて、前記第１遅延ユニットの数と前記第２遅延ユニットの数
は、互いに異なることを特徴とするクロック制御回路。
【請求項２１】請求項１８記載のクロック制御回路に
おいて、前記第２遅延ユニットの数は、前記第１遅延ユニットの
数よりも少ないことを特徴とするクロック制御回路。
【請求項２２】請求項１７記載のクロック制御回路に
おいて、前記複数の第１遅延ユニットのうち連続するｊ個の第１
遅延ユニットにより１つの第１ブロックを構成し、前記
複数の第２遅延ユニットのうち連続するｋ個の第２遅延
ユニットにより前記第１ブロックに対応する１つの第２
ブロックを構成し、前記第１ブロックの前記ｊ個の第１
遅延ユニットのうちのｋ個の動作を制御する制御パルス
に基づいて、前記第２ブロックのｋ個の第２遅延ユニッ
トの動作を制御することを特徴とするクロック制御回
路。
【請求項２３】請求項２２記載のクロック制御回路に
おいて、前記第１遅延ユニットは、ｒ（ｒは自然数）個のブロッ
クを構成し、前記第１遅延ユニットの総数は、ｎ（＝ｒ
×ｊ）個であり、前記第２遅延ユニットも、ｒ個のブロ
ックを構成し、前記第２遅延ユニットの総数は、ｍ（＝
ｒ×ｊ）個であることを特徴とするクロック制御回路。
【請求項２４】請求項２３記載のクロック制御回路に
おいて、前記第２後進パルス遅延回路は、前記第１後進パルス遅
延回路が生成する遅延量のｍ／ｎ（＝ｋ／ｊ）の遅延量
を生成することを特徴とするクロック制御回路。
【請求項２５】請求項２３記載のクロック制御回路に
おいて、前記ｊは、２、前記ｋは、１であり、前記第２遅延ユニ
ットの前記第２後進パルス遅延回路は、前記第１遅延ユ
ニットの前記第１後進パルス遅延回路が生成する遅延量
の半分の遅延量を生成することを特徴とするクロック制
御回路。
【請求項２６】請求項２３記載のクロック制御回路に
おいて、前記ｋは、１であり、前記第２遅延ユニットの前記第２
後進パルス遅延回路は、前記第１遅延ユニットの前記第
１後進パルス遅延回路が生成する遅延量の１／ｊの遅延
量を生成することを特徴とするクロック制御回路。
【請求項２７】外部クロックに対しＤ１だけ遅れた内
部クロックが入力され、前記内部クロックが入力されて
から遅延時間Ａが経過した後、前進パルスを出力する第
１遅延回路と、前記前進パルスを２×Δだけ遅延させた
後、後進パルスを出力する第２遅延回路と、前記後進パ
ルスが入力され、前記後進パルスが入力されてから遅延
時間（ｊ−１）×Ｄ１＋ｊ×Ｄ２が経過した後、前記外
部クロックに対して位相が一致している補正内部クロッ
クを出力する第３遅延回路と（但し、ｊは、自然数、Δ
は、前記前進パルスが発生した後、最初に前記内部クロ
ックのパルスが発生するまでの時間、Ａは、ｊ×（Ｄ１
＋Ｄ２）である。）を具備し、前記第２遅延回路は、直
列に接続された複数の遅延ユニットから構成され、各々
の遅延ユニットは、前進パルスを一定の遅延量だけ遅ら
せて後段の遅延ユニットに伝達する前進パルス遅延回路
と、後進パルスを前記一定の遅延量だけ遅らせて前段の
遅延ユニットに伝達する後進パルス遅延回路とから構成
され、前記内部クロックは、前記複数の遅延ユニット内
の前記後進パルス遅延回路の全てに入力されることを特
徴とするクロック制御回路。
【請求項２８】外部クロックに対しｍ×Ｄ１だけ遅れ
た内部クロックが入力され、前記内部クロックが入力さ
れてから遅延時間Ａが経過した後、前進パルスを出力す
る第１遅延回路と、前記前進パルスを２×Δだけ遅延さ
せた後、後進パルスを出力する第２遅延回路と、前記後
進パルスが入力され、前記後進パルスが入力されてから
遅延時間（ｊ−ｋ）×Ｄ１＋ｊ×Ｄ２が経過した後、前
記外部クロックに対して位相が一致している補正内部ク
ロックを出力する第３遅延回路と（但し、ｊ，ｋは、互
いに素な自然数、ｊ＞ｋ、Δは、前記前進パルスが発生
した後、最初に前記内部クロックのパルスが発生するま
での時間、Ａは、ｊ×（Ｄ１＋Ｄ２）である。）を具備
し、前記第２遅延回路は、直列に接続された複数の遅延
ユニットから構成され、各々の遅延ユニットは、前進パ
ルスを一定の遅延量だけ遅らせて後段の遅延ユニットに
伝達する前進パルス遅延回路と、後進パルスを前記一定
の遅延量だけ遅らせて前段の遅延ユニットに伝達する後
進パルス遅延回路とから構成され、前記内部クロック
は、前記複数の遅延ユニット内の前記後進パルス遅延回
路の全てに入力されることを特徴とするクロック制御回
路。
【請求項２９】外部クロックに対しＤ１だけ遅れた内
部クロックが入力され、前記内部クロックが入力されて
から遅延時間Ａが経過した後、前進パルスを出力する第
１遅延回路と、前記前進パルスをΔ＋（ｋ／ｊ）×Δだ
け遅延させた後、後進パルスを出力する第２遅延回路
と、前記後進パルスが入力され、前記後進パルスが入力
されてから遅延時間（ｋ−１）×Ｄ１＋ｋ×Ｄ２が経過
した後、前記外部クロックに対して位相が（ｋ／ｊ）×
Ｔだけ遅れている補正内部クロックを出力する第３遅延
回路と（但し、ｊ，ｋは、互いに素な自然数、ｊ＞ｋ、
Δは、前記前進パルスが発生した後、最初に前記内部ク
ロックのパルスが発生するまでの時間、Ａは、ｊ×（Ｄ
１＋Ｄ２）、Ｔは、外部クロックの周期である。）を具
備し、前記第２遅延回路は、直列に接続された複数の遅延ユニ
ットから構成され、各々の遅延ユニットは、前進パルス
を一定の遅延量だけ遅らせて後段の遅延ユニットに伝達
する前進パルス遅延回路と、後進パルスを前記一定の遅
延量だけ遅らせて前段の遅延ユニットに伝達する後進パ
ルス遅延回路とから構成され、前記内部クロックは、前
記複数の遅延ユニット内の前記後進パルス遅延回路の全
てに入力されることを特徴とするクロック制御回路。
【請求項３０】外部クロックに対しｋ×Ｄ１だけ遅れ
た内部クロックが入力され、前記内部クロックが入力さ
れてから遅延時間Ａが経過した後、前進パルスを出力す
る第１遅延回路と、前記前進パルスをΔ＋（ｋ／ｊ）×
Δだけ遅延させた後、後進パルスを出力する第２遅延回
路と、前記後進パルスが入力され、前記後進パルスが入
力されてから遅延時間ｋ×Ｄ２が経過した後、前記外部
クロックに対して位相が（ｋ／ｊ）×Ｔだけ遅れている
補正内部クロックを出力する第３遅延回路と（但し、
ｊ，ｋは、互いに素な自然数、ｊ＞ｋ、Δは、前記前進
パルスが発生した後、最初に前記内部クロックのパルス
が発生するまでの時間、Ａは、ｊ×（Ｄ１＋Ｄ２）、Ｔ
は、外部クロックの周期である。）を具備し、前記第２
遅延回路は、直列に接続された複数の遅延ユニットから
構成され、各々の遅延ユニットは、前進パルスを一定の
遅延量だけ遅らせて後段の遅延ユニットに伝達する前進
パルス遅延回路と、後進パルスを前記一定の遅延量だけ
遅らせて前段の遅延ユニットに伝達する後進パルス遅延
回路とから構成され、前記内部クロックは、前記複数の
遅延ユニット内の前記後進パルス遅延回路の全てに入力
されることを特徴とするクロック制御回路。