KR100399070B1

KR100399070B1 - 링 오실레이터를 이용한 더블 록킹형 지연고정루프클럭 생성장치

Info

Publication number: KR100399070B1
Application number: KR10-1999-0047923A
Authority: KR
Inventors: 이성훈; 양정일
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-11-01
Filing date: 1999-11-01
Publication date: 2003-09-26
Also published as: KR20010044876A; TW508593B

Abstract

본 발명은 빠른 시간 내에 지터가 작은 지연고정루프클럭신호를 생성하면서 전체 면적을 줄인 지연고정루프클럭 생성장치를 구현하기 위한 것으로서, 본 발명의 일 측면에 따르면, 지연고정루프클럭 생성장치에 있어서, 외부클럭신호를 지연시켜 지연클럭신호를 생성하기 위한 지연모델; 상기 외부클럭신호와 상기 지연클럭신호에 응답하여 다수의 제어신호, 내부클럭신호, 지연된 내부클럭신호를 생성하기 위한 신호 생성 수단; 상기 제어신호에 응답하여 상기 지연된 내부클럭신호를 지연시켜 1차 지연고정클럭신호를 생성하기 위한 1차 지연 수단 -여기서, 상기 1차 지연 수단은 하기 2차 지연 수단에 비해 상대적으로 대단위지연을 가짐- ; 및 상기 제어신호에 응답하여 상기 1차 지연고정클럭신호를 지연시켜 2차 지연고정클럭신호를 생성하기 위한 상기 2차 지연 수단 -여기서, 상기 2차 지연 수단은 상기 1차 지연 수단에 비해 상대적으로 소단위지연을 가짐- 을 구비하며, 상기 신호 생성 수단은, 상기 외부클럭신호 및 상기 지연된 클럭신호에 응답하여 쉬프트신호, 복제신호, 복제인에이블신호를 생성하기 위한 제어 수단과, 상기 내부클럭신호 및 상기 지연된 내부클럭신호에 응답하여 측정오실레이션신호를 생성하기 위한 링 오실레이팅 수단과, 상기 복제신호 및 상기 복제인에이블신호에 응답하여 복제오실레이션신호를 생성하기 위한 미러 링 오실레이션 수단을 구비하는 것을 특징으로 하는 지연고정루프클럭 생성장치가 제공된다.

Description

링 오실레이터를 이용한 더블 록킹형 지연고정루프클럭 생성장치{Doulble locking delay locked loop clock generation device using ring oscillator}

본 발명은 반도체집적회로에 관한 것으로서, 특히 지연고정루프(delay locked loop : DLL)에 관한 것이다.

일반적으로, DDR(double data rate) SDRAM(Synchronous DRAM)과 같이 고속으로 동작하는 동기식 메모리 소자에 있어서 클럭(clock)과 데이터(data) 또는 외부 클럭과 내부 클럭간의 스큐(skew)를 보상하기 위한 클럭발생장치로서 지연고정루프를 사용하고 있다.

도1의 지연고정루프의 원리 설명을 위한 타이밍도를 참조하여 살펴본다.

클럭신호(clk)와 출력데이터(dout)간에 td1의 시간차를 보이는 경우 클럭신호(clk)를 td2(=tck-td1)만큼 지연시킨 내부클럭신호(dll_clk)을 사용하여 클럭신호(clk)와 출력데이터의 동기를 맞추어 주는 것이다.

디지털 방식의 지연고정루프는 수 십여 개의 단위지연소자를 직렬로 배열하여 그 중 적당한 출력을 뽑아낸다. 해상도를 높이기 위해서는 단위지연시간을 최소화해야 한다.

그러나, 단위지연시간이 작아질수록 전체 지연고정루프를 구성하기 위해서는 더 많은 개수의 단위지연소자가 필요하게 되어 면적 및 소모 전력의 증가가 불가피해진다.

이러한 단점을 보완하기 위하여 전체 지연 과정을 지연시간을 크게 하여 대략적으로 지연하는 거친지연부(coarse delay stage)와 미세한 지연소자를 통해 지연하는 미세지연부(fine delay stage)의 2단계를 거치는 방법을 사용하였으나, 이러한 경우 노이즈(noise)가 있을 때의 전체 지연루프의 지터(jitter)는 결국 지연시간이 큰 거친지연부와 같아져서 매우 큰 지터가 발생한다.

본 발명은 전술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 상기와 같이 이루어지는 본 발명은, 빠른 시간 내에 지터가 작은 지연고정루프클럭신호를 생성하면서 전체 면적을 줄인 지연고정루프클럭 생성장치를 구현하는데 그 목적이 있다.

또한, 본 발명의 다른 목적은 노이즈가 발생될 경우에도 전체 지터는 계속해서 미세지연부에 의해서만 제어되도록 하는 지연고정루프클럭 생성장치를 구현하는데 그 목적이 있다.

도1의 지연고정루프의 원리 설명을 위한 타이밍도.

도2는 본 발명의 일실시예에 따른 지연고정루프의 블록 다이아그램.

도3은 상기 도 2의 1차 지연부(260)의 상세 회로 예시도.

도4는 상기 도 3의 레지스터의 상세 회로 예시도

도5 내지 도7은 1차 지연부의 타이밍다이아그램.

도8은 상기 도 2의 2차 지연부의 상세 회로 예시도

도9는 상기 도 8의 플래그레지스터의 상세 회로 예시도

도10b 내지 도10c는 제2지연측정부의 전달 과정을 설명하기 위한 도면.

도11은 상기 도 2의 2차 지연부의 동작 타이밍도.

도12는 상기 도 2의 회로의 타이밍 다이아그램

* 도면의 주요 부분에 대한 부호의 설명

220 : 신호 생성부 230 : 제어부

240 : 링 오실레이터 250 : 미러 링 오실레이터

260 : 1차 지연부 270 : 2차 지연부

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 지연고정루프클럭 생성장치에 있어서, 외부클럭신호를 지연시켜 지연클럭신호를 생성하기 위한 지연모델; 상기 외부클럭신호와 상기 지연클럭신호에 응답하여 다수의 제어신호, 내부클럭신호, 지연된 내부클럭신호를 생성하기 위한 신호 생성 수단; 상기 제어신호에 응답하여 상기 지연된 내부클럭신호를 거친 지연시켜 1차 지연고정클럭신호를 생성하기 위한 1차 지연 수단 -여기서, 상기 1차 지연 수단은 대단위지연을 가짐- ; 및 상기 제어신호에 응답하여 상기 1차 지연고정클럭신호를 미세 지연시켜 2차 지연고정클럭신호를 생성하기 위한 2차 지연 수단 -여기서, 상기 2차 지연 수단은 상기 1차 지연 수단에 비해 상대적으로 소단위지연을 가짐- 을 구비하며, 상기 신호 생성 수단은, 상기 외부클럭신호 및 상기 지연된 클럭신호에 응답하여 쉬프트신호, 복제신호, 복제인에이블신호를 생성하기 위한 제어 수단과, 상기 내부클럭신호 및 상기 지연된 내부클럭신호에 응답하여 측정오실레이션신호를 생성하기 위한 링 오실레이팅 수단과, 상기 복제신호 및 상기 복제인에이블신호에 응답하여 복제오실레이션신호를 생성하기 위한 미러 링 오실레이션 수단을 구비하는 것을 특징으로 하는 지연고정루프클럭 생성장치가 제공된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2는 본 발명의 일실시예에 따른 지연고정루프의 블록 다이아그램이다.

도2를 참조하면, 본 실시예에 따른 지연고정루프는, 지연모델(210)과, 신호 생성부(220)와, 1차 지연부(260)와, 2차 지연부(270)를 구비한다.지연모델(210)은 외부클럭신호(CLK)와 데이터출력신호의 스큐(td1)만큼 외부클럭신호(CLK)를 지연시켜 지연모델클럭신호(CLK_D)를 생성한다.신호 생성부(220)는 제어부(230)와, 링 오실레이터(240)와, 미러 링 오실레이터(250)를 구비한다.제어부(230)는 외부클럭신호(CLK)와 지연모델클럭신호(CLK_D)를 입력 받아 다수의 제어신호 및 내부클럭을 생성한다. 제어부(230)에서 생성되는 신호들에 대해 간략히 살펴본다. 내부클럭신호(CLK2)는 외부클럭신호(CLK)의 첫번째 라이징 에지에서 두번째 라이징 에지까지 하이 레벨로 인에이블되어 외부클럭신호(CLK)에 비해 2배의 주기를 갖는다. 지연된 내부클럭신호(/CLK_D2)는 지연모델클럭신호(CLK_D)의 첫번째 라이징 에지에서 두번째 라이징 에지까지 로우 레벨로 인에이블 되어 지연모델클럭신호(CLK_D)에 비해 2배의 주기를 갖는다. 복제인에이블신호(REP_EN)는 미러 링 오실레이터(250)를 액티브시키는데 사용된다. 복제신호(/REPLICA)는 복제오실레이션신호(R_OSC)를 토글링하는데 사용되는 제어신호이다.링 오실레이터(240)는 내부클럭신호(CLK2) 및 지연된 내부클럭신호(/CLK_D2)에 응답하여 측정오실레이션신호(M_OSC)를 생성하기 위하여 오실레이션 동작을 수행한다. 측정오실레이션신호(M_OSC)는 내부클럭신호(CLK2) 및 지연된 내부클럭신호(/CLK_D2)가 모두 인에이블되는 동안 토글된다.미러 링 오실레이터(250)는 복제신호(/REPLICA) 및 복제인에이블신호(REP_EN)에 응답하여 복제오실레이션신호(R_OSC)를 생성하기 위하여 오실레이션 동작을 수행한다. 복제오실레이션신호(R_OSC)는 복제신호(/REPLICA) 및 복제인에이블신호(REP_EN)가 모두 인에이블되는 동안 토글된다.

1차 지연부(260)는 상기 제어신호들에 응답하여 외부클럭신호(CLK)를 거칠게 지연시키는 큰 단위 딜레이를 포함하며, 1차 지연고정클럭(DLL_CLK1)을 생성한다. 1차 지연부(260)는 또한 제1 지연측정부(261)와 제1 지연복제부(252)를 포함한다.2차 지연부(270)는 상기 제어신호들에 응답하여 1차 지연고정클럭(DLL_CLK1)을 미세하게 지연시키는 작은 단위 딜레이를 포함하며, 2차 지연고정클럭(DLL_CLK2)을 생성한다. 2차 지연부(270)는 또한 제2 지연측정부(271)와 제2 지연복제부(272)를 구비한다.

도3은 상기 도 2의 1차 지연부(260)의 상세 회로 예시도이다.

도3을 참조하면, 1차 지연부(260)는 측정오실레이션신호(M_OSC), 내부클럭신호(CLK2), 쉬프트신호(SHIFT)에 응답하여 지연된 내부클럭신호(/CLK_D2)가 지연되는 신호를 일정한 주기로 각각 저장하는 제1 지연측정부(261)와, 제1 지연측정부(261)의 출력신호와 복제신호(/REPLICA, 당 기술분야에서 딜레이 측정에 쓰인 오실레이터신호와 같은 것이라는 의미로 사용되며, 미러신호라는 표현으로 통용되기도 함)와 복제오실레이션신호(R-OSC)에 응답하여 바이패스신호(BYPASS), 플래그신호(/FLAG)와 1차 지연고정클럭(DLL_CLK1), 복제초기화신호(REF_RST)를 생성하는 제1 지연복제부(262)를 구비한다.

제1 지연측정부(261)는 측정오실레이션신호(M_OSC)에 응답하여 지연된 내부클럭신호(/CLK_D2)가 단계적으로 제1 내지 제5측정노드 N31, N32, N33, N34, N35로 전달되는 것을 제어하는 제1 내지 제5전달제어부(311, 312, …, 315)와, 지연된 내부클럭신호(/CLK_D2)와 제1 내지 제4측정노드신호를 각각 조합하여 제2 내지 제5전달제어부(312, 313, 314, 315)로 각각 전달하는 제1 내지 제4입력전달부(321, 322, 323, 324)와, 내부클럭신호(CLK2)와 쉬프트신호(SHIFT)에 응답하여 지연된 내부클럭신호(/CLK_D2)를 입력받아 저장하는 바이패스쉬프트레지스터(330)와, 내부클럭신호(CLK2)와 쉬프트신호(SHIFT)에 응답하여 제1 내지 제5측정노드 N31, N32, N33, N34, N35의 신호를 저장하는 제1 내지 제5레지스터(331, 332, …, 335)를 구비한다.

제1 지연복제부(262)는 바이패스레지스터(330)의 정/부출력신호와 제1레지스터(331)의 부출력신호에 응답하여 고주파에서 인에이블되어 1차 지연고정클럭(DLL_CLK1)의 생성을 제어하는 바이패스신호(BYPASS)를 생성하기 위한 바이패스신호생성부(340)와, 제1 내지 제5레지스터(331, 332, …, 335)의 정/부출력신호에 응답하여 복제할 지연량을 결정하기 위한 제1 내지 제5판단신호 I1, I2, I3, I4, I5를 생성하는 지연판단부(350)와, 제2 판단신호 I2 및 제4 판단신호 I4에 응답하여 플래그신호(/FLAG)를 생성하는 플래그신호생성부(341)와, 제1 내지 제5판단신호 I1, I2, I3, I4, I5 및 복제오실레이션신호(R-OSC), 그리고 복제신호(/REPLICA)에 응답하여 지연판단부(350)를 통해 전달된 복제지연시간을 제1 내지 제5복제노드 R31, R32, R33, R34, R35를 통해 지연하는 제1 내지 제5복제전달부(371, 372, …, 375)와, 복제오실레이션신호(R-OSC)에 응답하여 제1 내지 제5복제노드 R31, R32, R33, R34, R35가 전달되는 것을 제어하는 제1 내지 제5복제전달제어부(361, 362, …, 365)와, 복제신호(/REPLICA)와 복제오실레이션신호(R-OSC)에 응답하여 1차 지연고정클럭(DLL_CLK1)을 생성하는 제1지연복제출력부(380)와, 바이패스신호(BYPASS)와 1차 지연고정클럭(DLL_CLK1)에 응답하여 복제초기화신호(REF_RST)를 생성하는 복제초기화신호생성부(390)로 이루어진다.

지연판단부(350)는 제1쉬프트레지스터(331)의 정출력신호와 제2쉬프트레지스터(332)의 부출력신호에 응답하여 제1판단노드 I1의 신호를 생성하는 NOR게이트 NOR31과, 제2쉬프트레지스터(332)의 정출력신호와 제3쉬프트레지스터(333)의 부출력신호에 응답하여 제2판단노드 I2의 신호를 생성하는 NOR게이트 NOR32와, 같은 방법으로 각각 제3 내지 제5판단노드 I3, I4, I5 신호를 생성하는 NOR게이트 NOR33, NOR34, NOR35로 이루어진다.

제1지연복제출력부(380)는 제2복제노드 R32의 신호와 복제신호(/REPLICA)를 입력으로 하는 NOR게이트 NOR36과, 플래그신호(/FLAG)와 NOR게이트 NOR36의 출력신호에 응답하여 노드 R30의 신호를 생성하는 NAND게이트 ND31과, 노드 R30의 신호가 전달되어 노드 R301의 신호를 생성되는 것을 제어하는 전달제어부(381)와, 복제신호를 반전하는 인버터 INV31과, 게이트로 인버터 INV31의 출력신호를 입력받아 소스-드레인 경로를 통해 노드 R302에 공급전원을 전달하는 PMOS트랜지스터 PM31과, 노드 R301과 노드 R302의 신호에 응답하여 1차 지연고정클럭(DLL_CLK1)을 생성하는 NAND게이트 ND32로 구현할 수 있다.

도4는 상기 도 3의 레지스터의 상세 회로 예시도이다.

도4를 참조하면, 상기 도 3의 제1 내지 제5레지스터(331, 332, …, 335) 각각은, 내부클럭신호(CLK2)에 응답하여 입력신호(IN)를 전달하기 위한 제1 트랜스미션 게이트(TG1)와, 제1 트랜스미션 게이트(TG41)를 통해 전달된 신호를 래치하기 위한 제1 인버터 래치(430)와, 쉬프트신호(SHIFT)에 응답하여 제1 인버터 래치(430)에 저장된 신호를 전달하기 위한 제2 트랜스미션 게이트(TG42)와, 제2 트랜스미션 게이트(TG42)를 통해 전달된 신호를 래치하여 정출력신호(OUT) 및 부출력신호(/OUT)로 제공하기 위한 제2 인버터 래치(450)를 구비한다.

제1 내지 제5레지스터(331, 332, …, 335) 각각은 또한, 입력신호(IN)를 반전시키기 위한 인버터 INV41과, 내부클럭신호(CLK2)를 반전시키기 위한 인버터 INV42와, 쉬프트신호(SHIFT)를 반전시키기 위한 인버터 INV43를 구비한다.

도8은 상기 도 2의 2차 지연부(270)의 상세 회로 예시도이다.

도8을 참조하면, 2차 지연부(270)는 플래그신호(/FLAG), 내부클럭신호(CLK2), 쉬프트신호(SHIFT) 및 측정오실레이션신호(M_OSC)에 응답하여 미세지연할 시간을 측정하는 제2 지연측정부(271)와, 1차 지연고정클럭(DLL_CLK1)을 제2 지연측정부(271)에서 얻어낸 미세 지연시간동안 지연하여 2차 지연고정클럭(DLL_CLK2)을 생성하는 제2 지연복제부(272)를 구비한다.

제2 지연측정부(271)는 측정오실레이션신호(M_OSC)를 미세 지연한 지연노드신호 A1, B1, C1, …를 생성하는 다수의 단위지연소자(831, 832, …)와, 플래그신호(FLAG, /FLAG)와 내부클럭신호(CLK2) 그리고 쉬프트신호(SHIFT)에 응답하여 측정오실레이션신호(M_OSC) 및 지연노드신호 A1, B1, C1, …를 저장하는 다수의 플래그레지스터(811, 812, …)와, 다수의 플래그레지스터(811, 812, …)의 출력에 응답하여 지연정보량을 갖는 지연정보신호 M_IN2, A2, B2, C2, …를 생성하는 지연측정출력부(820)를 구비한다.

제2 지연복제부(272)는 1차 지연고정클럭(DLL_CLK1)와 지연정보신호 M_IN2, A2, B2, C2, …를 입력받아 복제지연량을 결정하는 지연복제입력부(840)와, 지연복제입력부(840)의 출력신호 및 전단의 출력신호에 응답하여 최종단에서 2차 지연고정클럭(DLL_CLK2)을 생성하는 다수의 미세단위복제지연소자(851, 852, 853, …)를 구비한다.

도9는 상기 도 8의 플래그레지스터의 상세 회로 예시도이다.

도9를 참조하면, 플래그레지스터(811, 812, …) 각각은, 정출력신호(OUT) 및 부출력신호(/OUT)를 생성하는 부분까지는 상기 도4의 레지스터와 동일한 구성을 가진다. 다만, 플래그레지스터는 플래그신호(/FLAG, FLAG)에 응답하여 정출력신호(out) 또는 부출력신호(/out)를 출력신호(OUTPUT)로서 선택적으로 출력하는 출력선택부(900)를 더 구비한다.

출력선택부(900)는 플래그신호(/FLAG, FLAG)에 제어 받는 제1 트랜스미션 게이트(TG91)와, 제1 트랜스미션 게이트(TG91)와 다른 극성으로 플래그신호(/FLAG, FLAG)에 제어 받는 제2 트랜스미션 게이트(TG92)를 구비한다.

도5 내지 도7은 1차 지연부의 타이밍다이아그램이며, 도10b 및 도10c는 제2지연측정부의 전달 과정을 설명하기 위한 도면이며, 도11은 2차 지연부의 타이밍 다이아그램이며, 도12는 상기 도 2의 회로의 타이밍 다이아그램이다. 이하, 이를 참조하여 동작을 살펴본다.

먼저, 1차 지연부(260)는 레지스터(331, 332, …)를 단위지연소자로 사용하며, 제1 지연측정부(261)에서 링 오실레이터(240)의 출력신호인 측정오실레이션신호(M_OSC)에 응답하여 지연된 내부클럭신호(/CLK_D2)를 통해 입력되는 폴링에지(falling edge)에 의한 로우 레벨을 왼쪽으로 쉬프트시키며 이렇게 전달된 로우 레벨은 각 스테이지(stage)에 연결된 레지스터(331, 332, …)에 저장된다.

레지스터(331, 332, …)는 내부클럭신호(CLK2)가 하이 레벨인 동안만 입력을 받아들여 저장하고 있다가, 쉬프트신호(SHIFT)가 하이 레벨인 동안 출력하는 기능을 한다.

제1 지연측정부(261)에서 측정해야 할 외부클럭신호(CLK)와 지연모델클럭신호(CLK_D) 간의 스큐(td2)는 도5에 도시된 바와 같이 지연된 내부클럭신호(/CLK_D2)의 폴링에지에서 내부클럭신호(CLK2)의 폴링에지 사이의 간격이 된다.

내부클럭신호(CLK2)가 로우 레벨인 동안 링 오실레이터(240)는 디스에이블되고, 지연된 내부클럭신호(/CLK_D2)가 하이 레벨인 동안 측정노드 N31, N32, N33, …은 하이 레벨로 리셋된다.

내부클럭신호(CLK2)가 하이 레벨이 되어 레지스터(331, 332, …)는 입력을 받아들일 수 있고, 지연된 내부클럭신호(/CLK_D2)가 로우 레벨로 떨어지면서 먼저 바이패스레지스터(330)에 저장하고, 측정오실레이션신호(M_OSC)에 응답하여 지연된 내부클럭신호(/CLK_D2)의 로우 레벨 신호가 측정노드 N31, N32, …로 전달된다. 이와 함께 레지스터(331, 332, …)에도 로우 레벨 신호가 저장된다.

도5를 참조하면, 제5측정노드 N35에 로우 레벨 신호가 전달되고 내부클럭신호(CLK2)가 디스에이블되면 제5레지스터(335)까지 로우 레벨 신호가 저장된다. 결국 제5판단노드 I5만 하이 레벨로 되고, 제1 내지 제4판단노드 I1, I2, I3, I4는 로우 레벨로 되어 플래그신호(/FLAG)는 로우 레벨이 된다.

도6을 참조하면, 복제신호(/REPLICA)가 로우 레벨로 액티브되면 복제오실레이션신호(R-OSC)가 토글하여 제5판단노드 I5의 하이 레벨 신호가 하이 레벨로 리셋되어 있던 제1 내지 제5복제노드에 R35, R34, R33, R32, R31의 순서대로 로직 로우 레벨 신호를 전달한다.

한편, 플래그신호(/FLAG)가 로우 레벨이므로 노드 R30은 하이 레벨이 되어 노드 R302는 하이 레벨을 유지하고, 노드 R302를 통해 전달된 제1복제노드 R31의 신호에 의해 1차 지연고정클럭(DLL_CLK1)가 복제오실레이션신호(R-OSC)의 5번째 천이 후에 하이 레벨로 액티브된다.

즉, 1차 지연부(260)에서 링 오실레이터(240)의 출력신호에 의해 구한 거친 지연시간은 링 오실레이터(240)의 5번째 천이에 소요되는 시간이고, 1차 지연부(260)의 해상도는 링 오실레이터(240)의 주기에 의해 결정된다.

전술한 바와 같이 1차 지연부(260)에서 대략적으로 지연시간을 구한 뒤에 2차 지연부(270)에서 미세하게 지연시켜 2차 지연고정클럭(DLL_CLK2)을 생성한다.

2차 지연부(270)의 설명에 앞서 플래그레지스터(811, 812, …)에 대하여 살펴보면, 플래그레지스터는 플래그신호(/FLAG)가 액티브되면 입력된 신호와 동일한 신호가 출력되고, 플래그신호(FLAG)가 액티브되면 입력된 신호의 반전 신호가 출력된다.

도10a와 같은 상황에서 먼저 1차 지연부(260)에서 5번째 천이가 인식된 경우가 도10b로서 플래그신호(/FLAG)는 로우 레벨로 액티브되어 플래그레지스터(811, 812, …)에서는 입력된 신호와 동일한 신호가 출력된다. 5번째 천이에 의한 신호가 전파되기 직전에 내부클럭신호(CLK2)가 디스에이블되어 노드 A1은 아직 5번째 천이의 하이 레벨 신호를 전달받지 못하여 노드 M_IN2만 하이 레벨로 되고 나머지 노드 A2, B2, C2, …는 로우 레벨이 되어 노드 M_IN2에서 록킹(locking)이 발생된다.

도10c는 1차지연부에서 5번째 천이를 인식하지 못한 경우로서, 플래그신호(/FLAG)가 하이 레벨로 디스에이블되어 플래그레지스터는 반전된 신호를 출력한다. 따라서 노드 H2만 하이 레벨이 되고 나머지 노드들을 로우 레벨이 되어 록킹은 노드 H2에서 발생된다.

도11에서는 노드 M_IN2와 노드 H2에서 록킹이 발생되는 것을 알 수 있는데, 이는 5번째 천이가 인식되기도 하고 인식되지 않기도 해서 발생하는 것으로서, 이는 천이에 필요한 시간이 쉬프트레지스터에서 입력을 받아들이기 위해 필요한 마진(margin)보다 충분히 크지 않을 때 노이즈에 의해 실제로 일어날 수 있다. 즉, 노이즈에 의해 레지스터(331, 332, …)가 입력을 받아들이기 위해 필요한 마진이 확보되거나 말거나 할 때 일어날 수 있는 상황이다.

그러나, 이런 상황에서도 전체 지연고정루프의 지터는 1차 지연부(260)가 아닌 2차 지연부(270)의 미세 단위 지연소자에 의해 결정된다.

도12를 참조하면, 5번째 천이의 인식이 안되거나 혹은 되거나 해서 1차 지연고정클럭(DLL_CLK1)도 복제오실레이션신호(R_OSC)의 4번째 천이와 5번째 천이에서 나온다. 그러나, 2차 지연부(270)의 록킹 위치가 플래그신호(/FLAG)에 따라 변화함으로써 최종적인 2차 지연고정클럭(DLL_CLK2)은 변함없이 외부클럭신호(CLK) 보다 td1 만큼 위상이 앞서는 것을 확인할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은 지연고정루프클럭 생성장치에서 빠른 시간 내에 지터가 작은 지연고정루프클럭신호를 생성할 수 있도록 하며, 지연고정루프클럭 생성장치의 전체 면적을 줄일 수 있는 효과가 있다.

Claims

지연고정루프클럭 생성장치에 있어서,

외부클럭신호를 지연시켜 지연클럭신호를 생성하기 위한 지연모델;

상기 외부클럭신호와 상기 지연클럭신호에 응답하여 다수의 제어신호, 내부클럭신호, 지연된 내부클럭신호를 생성하기 위한 신호 생성 수단;

상기 제어신호에 응답하여 상기 지연된 내부클럭신호를 지연시켜 1차 지연고정클럭신호를 생성하기 위한 1차 지연 수단 -여기서, 상기 1차 지연 수단은 하기 2차 지연 수단에 비해 상대적으로 대단위지연을 가짐- ; 및

상기 제어신호에 응답하여 상기 1차 지연고정클럭신호를 지연시켜 2차 지연고정클럭신호를 생성하기 위한 상기 2차 지연 수단 -여기서, 상기 2차 지연 수단은 상기 1차 지연 수단에 비해 상대적으로 소단위지연을 가짐- 을 구비하며,

상기 신호 생성 수단은,

상기 외부클럭신호 및 상기 지연된 클럭신호에 응답하여 쉬프트신호, 복제신호, 복제인에이블신호를 생성하기 위한 제어 수단과, 상기 내부클럭신호 및 상기 지연된 내부클럭신호에 응답하여 측정오실레이션신호를 생성하기 위한 링 오실레이팅 수단과, 상기 복제신호 및 상기 복제인에이블신호에 응답하여 복제오실레이션신호를 생성하기 위한 미러 링 오실레이션 수단을 구비하는 것을 특징으로 하는 지연고정루프클럭 생성장치.
제1항에 있어서,

상기 1차 지연 수단은,

상기 측정오실레이션신호에 응답하여 상기 지연된 내부클럭신호의 로우 레벨을 쉬프트시키고, 쉬프트된 로우 레벨을 저장하기 위한 제1 지연측정부와,

상기 복제오실레이션신호에 응답하여 상기 1차 지연고정클럭신호를 생성하기 위한 제1 지연복제부를 구비하며,

상기 내부클럭신호는 상기 외부클럭신호의 첫번째 라이징 에지로부터 두번째 라이징 에지까지 하이 레벨로 인에이블되며, 상기 지연된 내부클럭신호는 상기 내부클럭신호의 첫번째 라이징 에지로부터 두번째 라이징 에지까지 로우 레벨로 인에이블되는 것을 특징으로 하는 지연고정루프클럭 생성장치.
제2항에 있어서,

상기 제1 지연측정부는,

상기 측정오실레이션신호에 응답하여 상기 지연된 내부클럭의 로우 레벨을 각각의 측정 노드에 전달하기 위한 다수의 전달제어부;

상기 지연된 내부클럭신호 및 상기 측정 노드의 신호를 각각 논리 조합하여 상기 다수의 전달제어부로 전달하기 위한 다수의 입력전달부;

상기 내부클럭신호 및 상기 쉬프트신호에 응답하여 상기 지연된 내부클럭신호의 전압 레벨을 저장하기 위한 바이패스레지스터; 및

상기 내부클럭신호 및 상기 쉬프트신호에 응답하여 상기 다수의 측정 노드의 신호를 저장하기 위한 다수의 레지스터를 구비하는 것을 특징으로 하는 지연고정루프클럭 생성장치.
제3항에 있어서,

상기 다수의 레지스터는 각각,

상기 내부클럭신호에 응답하여 각각의 측정 노드의 전압 레벨을 전달하기 위한 제1 트랜스미션 게이트;

상기 제1 트랜스미션 게이트의 출력신호를 래치하기 위한 제1 인버터 래치;

상기 쉬프트신호에 응답하여 상기 제1 인버터 래치의 출력을 전달하기 위한 제2 트랜스미션 게이트; 및

상기 제2 트랜스미션 게이트의 출력신호를 래치하기 위한 제2 인버터 래치를 구비하는 것을 특징으로 하는 지연고정루프클럭 생성장치.
삭제
삭제
제3항에 있어서,

상기 제1 지연복제부는,

상기 바이패스레지스터의 출력신호와 첫번째 상기 레지스터의 출력신호에 응답하여 바이패스신호를 생성하기 위한 바이패스신호생성부;

상기 다수의 쉬프트레지스터의 출력신호에 응답하여 복제될 지연량을 결정하기 위한 다수의 판단노드신호를 생성하기 위한 지연판단부;

상기 다수의 판단노드신호, 상기 복제신호, 상기 복제오실레이션신호에 응답하여 상기 지연판단부를 통해 전달된 복제지연시간을 다수의 복제노드를 통해 지연하는 다수의 복제전달부;

상기 복제오실레이션신호에 응답하여 상기 다수의 복제노드신호가 전달되는 것을 제어하는 다수의 복제전달제어부;

상기 복제신호 및 상기 복제오실레이션신호에 응답하여 상기 1차지연클럭신호를 생성하는 지연복제출력부; 및

상기 바이패스신호와 상기 1차 지연고정클럭신호에 응답하여 상기 복제초기화신호를 생성하는 복제초기화신호생성부를 구비하는 것을 특징으로 하는 지연고정루프클럭 생성장치.
삭제
제2항에 있어서,

상기 2차 지연 수단은,

상기 플래그신호, 상기 내부클럭신호, 상기 쉬프트신호, 상기 측정오실레이션신호에 응답하여 미세지연할 시간을 측정하는 제2 지연측정부와,

상기 제2 지연측정부에서 얻어낸 미세지연시간 동안 상기 1차 지연고정클럭신호를 지연시켜 상기 2차 지연고정클럭신호를 생성하기 위한 제2 지연복제부를 구비하는 것을 특징으로 하는 지연고정루프클럭 생성장치.
제9항에 있어서,

상기 제2 지연측정부는,

상기 측정오실레이션신호를 지연시켜 지연된 측정오실레이션신호를 생성하기 위한 다수의 다수의 단위지연소자;

상기 내부클럭신호, 상기 쉬프트신호, 상기 플래그신호에 응답하여 상기 지연된 측정오실레이션신호를 저장하기 위한 다수의 플래그레지스터; 및

상기 다수의 플래그레지스터의 출력신호에 응답하여 지연정보량을 갖는 다수의 지연정보노드신호를 생성하기 위한 지연측정출력부를 구비하는 것을 특징으로 하는 지연고정루프클럭 생성장치.
제10항에 있어서,

상기 플래그레지스터는 각각,

상기 내부클럭신호에 응답하여 지연된 상기 측정오실레이션신호의 반전 신호를 전달하기 위한 제1 트랜스미션 게이트;

상기 제1 트랜스미션 게이트의 출력신호를 래치하기 위한 제1 인버터 래치;

상기 쉬프트신호에 응답하여 상기 제1 인버터 래치의 출력을 전달하기 위한 제2 트랜스미션 게이트;

상기 제2 트랜스미션 게이트의 출력신호를 래치하기 위한 제2 인버터 래치

상기 플래그신호에 응답하여 상기 제2 트랜스미션 게이트의 출력신호를 선택적으로 출력하기 위한 제3 트랜스미션 게이트; 및

상기 플래그신호에 응답하여 상기 제2 인버터 래치의 출력신호를 선택적으로 출력하기 위한 제4 트랜스미션 게이트를 구비하는 것을 특징으로 하는 지연고정루프클럭 생성장치.
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