KR100792379B1 - 여러 주파수의 동작이 가능한 지연고정루프 및지연고정루프의 주파수 분주방법. - Google Patents

여러 주파수의 동작이 가능한 지연고정루프 및지연고정루프의 주파수 분주방법. Download PDF

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Abstract

본 발명 여러 주파수의 동작이 가능한 지연고정루프는, 동작클럭을 지연고정루프의 고정에 필요한 지연값만큼 지연시켜 출력버퍼로 출력하는 지연라인부; 상기 동작클럭을 분주하여 출력하는데, 그 분주된 클럭의 '하이'펄스 폭을 상기 동작클럭 기준으로 2클럭이상 확보하는 주파수분주기; 및 상기 주파수분주기에서 분주된 클럭을 이용하여 상기 지연고정루프의 고정에 필요한 지연값을 설정하는 지연값설정부를 포함하여 동작 주파수가 변동하더라도 즉각적인 고정(locking)이 가능하다.
DLL(Delay Locked Loop), 여러 주파수 동작(Multy frequency opreation), 분주기(Divider)

Description

여러 주파수의 동작이 가능한 지연고정루프 및 지연고정루프의 주파수 분주방법.{Delay Locked Loop that is capable of multi frequency operation and Method for dividing frequency of the same}
도 1은 종래기술에 따른 DDR SDRAM의 레지스터 제어형 DLL의 블럭도
도 2는 도 1의 클럭버퍼부의 상세 회로도
도 3은 도 1의 주파수분주기의 상세 회로도
도 4는 도 1의 위상 비교부의 상세 회로도
도 5는 도 1의 지연 제어부의 상세 회로도
도 6은 도 1의 지연 라인부의 상세 회로도
도 7은 DLL의 지연라인부가 얼마만큼의 딜레이값을 가져야 하는 지를 보여주기 위한 도면
도 8은 분주된 클럭의 '하이' 대 '로우' 펄스비 변화가 어떠한 이점을 가져오는지를 설명하기 위한 도면
도 9는 본 발명 DLL의 주파수분주기 일실시예 구성도
도 10은 도 9의 주파수분주기의 각 노드의 타이밍도
*도면의 주요 부분에 대한 부호의 설명
91~94: D플립플롭 PG1~4: 패스게이트
HP1~4: 펄스비에 따른 출력 노드들
본 발명은 지연고정루프(DLL: Delay Locked Loop)에 관한 것으로, 외부 클럭과 내부 클럭과의 스큐(skew)를 보상하는 클럭 발생장치를 필요로 하는 모든 반도체 장치 및 컴퓨터 시스템 등에서 사용되는 DLL장치에 관한 것이다.
일반적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error)없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간지연(클럭스큐(clock skew))이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다. 즉, DLL은 반도체 메모리장치에서는 외부 클럭을 이용하여 센싱된 데이터가 데이터 출력 버퍼를 거쳐 출력되는 타이밍과 외부에서 들어오는 클럭의 타이밍을 일치시킨다.
DLL이 DDR SDRAM에 적용된 경우를 예로 들어 종래기술에 대하여 설명하기로 한다.
도 1은 종래기술에 따른 DDR SDRAM의 레지스터 제어형 DLL의 블럭도이다.
종래기술에 따른 DDR SDRAM의 레지스터 제어형 DLL은, 외부 클럭신호(clk, clkb)를 입력으로 하여 외부 클럭 신호(clk, clkb)의 라이징 에지 및 폴링 에지에 동기되어 발생하는 내부 클럭(rclk, fclk)을 생성하기 위한 클럭 버퍼부(11)와, 외부 클럭(clk)을 1/N(N은 양의 정수)로 분주하여 기준 클럭(ref) 을 출력하는 주파수분주기(12)와, 기준 클럭(ref)을 입력으로 하는 더미 지연라인부(13)와, 더미 지연라인부(13)로부터 출력되는 클럭(fbk_dly)이 실제 클럭 경로와 동일한 지연 조건을 거치도록 구성된 지연 모델부(14)와, 지연 모델부(14)의 출력(fbk)과 기준 클럭(ref)의 위상을 비교하여 쉬프트 제어신호를 출력하기 위한 위상 비교부(15)와, 위상 비교부(15)로부터 출력된 쉬프트 제어신호에 응답하여 지연 라인 및 더미 지연 라인의 클럭 위상을 쉬프트시키기 위한 신호를 출력하는 지연제어부(16)와, 입력받은 내부 클럭(rclk, fclk)을 지연 제어부(16)로부터 출력되는 신호에 의해 쉬프트시켜 출력하는 지연라인부(17)를 포함한다.
그 대략적인 동작을 보면, 지연라인부(17)는 동작클럭을 지연고정루프의 고정에 필요한 지연값만큼 지연시켜 출력버퍼(19)로 출력하는 지연고정루프(DLL)의 주된 기능을 수행한다. 주파수분주기(12)는 전력소모를 줄이기 위해 동작클럭의 주파수를 분주하여 출력하며, 지연값설정부(13,14,15,16)는 주파수분주기(12)에 의해 분주된 클럭을 이용하여 상기 지연라인부(17)가 가져야할 지연값을 설정한다.
이하에서는 상기 DLL을 구성하는 각 부분에 대하여 구체적으로 설명한다.
도 2는 도 1의 클럭버퍼부(11)의 상세 회로도이다.
도 2의 클럭 버퍼는 차동 비교회로에 외부 클럭(clk, clkb)을 입력받아 외부 클럭의 라이징 에지에 동기되어 발생하는 내부 클럭(rclk)을 생성한다. 더미 지연 라인부용 클럭 버퍼도 별도로 구비되어 있으나, 본 발명의 주요 부분이 아니며 당업자의 수준에서 당연히 이해되는 정도이므로 더 이상 구체적 언급은 않기로 한다.
도 3은 도 1의 주파수분주기(12)의 상세 회로도이다.
도 3의 주파수분주기는 클럭 버퍼를 통해 입력된 외부 클럭의 주파수를 1/N(N은 양의 정수, 보통 8 내지 4의 값을 갖는다.)으로 분주하는데, 분주를 하는 주된 이유는 저전력 소모를 위해서이다. 도 3의 분주기는 1/8 주파수분주기의 회로이며, 도 3의 하단의 타이밍도에서 외부클럭이 1/8로 분주되며 '하이'펄스와 '로우' 펄스의 비율이 1:7로 분주됨을 확인할 수 있다.
도 4는 도 1의 위상 비교부(15)의 상세 회로도이다.
위상 비교부는 DLL의 입력 클럭과 출력 클럭의 위상을 비교하여 두 클럭의 위상을 비교하여 두 클럭의 위상 차를 검출하는 장치이다. 위상 비교부는 주파수분주기로부터 출력되는 기준클럭(ref)과 지연 모델부(14)로부터 출력되는 피드백클럭(fbk)의 위상을 비교한다. 비교결과를 바탕으로 앞섬(lead), 뒤짐(lag) 및 고정(locking)의 3가지 정보를 도 1의 지연제어부(16)로 출력한다. 도 4에 따르면, 비교신호(PC1, PC3)에 의해 쉬프트 라이트되거나 비교신호(PC2, PC4)에 의해 쉬프트 레프트된다. 그리고, 분주되기 전의 클럭(rclk)을 이용하여 쉬프트 동작을 수행할 것인지 혹은 주파수분주기로부터 출력되는 기준클럭(ref)과 피드백클럭(fbk)간의 비교를 통해 분주된 기준 클럭에 대하여 쉬프트 동작을 수행할 것인지를 결정한 다. 즉, 피드백클럭(fbk)과 기준클럭(ref)의 위상차이가 롱 딜레이 셀(long delay cell)의 지연시간보다 클 경우 PC5 또는 PC6의 신호가 '하이' 상태를 가지게 된다. 이에따라 PC5와 PC6신호의 논리조합인 AC가 '하이' 상태가 되고, 분주되기 전의 클럭(rclk)과 논리결합되어 위상비교기(151)로부터 출력됨으로써 쉬프트 레지스터 제어신호 발생기(152)의 T플립플롭(F/F)을 동작시킬 수 있다. 다시 말해서, 피드백클럭(fbk)과 기준클럭(ref)의 위상 차이가 큰 상황에서는 분주전의 클럭을 이용해 쉬프트레지스터를 동작시킴으로써 피드백클럭(fbk)과 기준클럭(ref)의 위상차이를 빠른 속도로 좁히게 되고, 이후 두 위상의 차이가 소정 간격 내로 줄어들면 PC5와 PC6의 두 신호가 모두 '로우'상태로 천이하여 분주된 클럭에 맞추어 쉬프트 레지스터를 동작시키게 된다.
도 5는 도 1의 지연 제어부(16)의 상세 회로도이다.
지연 제어부는 지연라인부에서 클럭의 입력경로를 정할 수 있는 부분과 양방향 쉬프트 레지스터로 구성되어 경로의 위치를 변경할 수 있는 부분으로 구성된다. 지연 제어부 내 쉬프트 레지스터는 4개의 입력신호를 받아 쉬프트 동작을 수행하고, 초기 입력 조건은 최좌측이나 최우측의 신호가 '하이' 상태가 되도록 함으로써 최대 혹은 최소 지연을 갖게 할 수 있다. 쉬프트 레지스터에 입력되는 신호는 쉬프트 라이트 이븐(sre), 쉬프트 라이트 오드(sro), 쉬프트 레프트 이븐(sle) 및 쉬프트 레프트 오드(slo)의 4개로 구성되며, 쉬프트 동작을 수행하기 위해 '하이' 상태의 2개의 신호가 서로 오버랩되지 않도록 한다.
도 6은 도 1의 지연 라인부(17)의 상세 회로도이다.
지연 라인부는 외부에서 입력되는 클럭의 위상을 지연시키기 위한 회로이다. 이 때 위상 지연 정도는 위상 비교부에서 결정되며, 지연 제어부에 의해 제어를 받아 위상 지연을 결정하는 지연 경로를 형성하게 된다. 지연 라인부는 다수의 단위 지연 셀이 직렬로 연결되어 있다. 단위 지연 셀은 2개의 낸드게이트가 직렬 연결되어 구성된다. 각각의 단위 지연 셀의 입력은 지연 제어부 내 쉬프트 레지스터와 1대 1로 연결되어 있으며, 복수의 쉬프트 레지스터 중 어느 하나의 출력단자만이 '하이' 상태를 출력함으로써 기준클럭이 입력되도록 하는 경로를 만들어준다. 지연라인부는 DDR SDRAM의 경우 통상 라이징 클럭용 지연라인과 폴링 클럭용 지연라인으로 된 2개의 지연라인으로 구성된다. 이는 라이징 에지와 폴링 에지를 동일하게 처리하여 듀티비 왜곡(duty ratio distortion)을 최대한 억제하기 위함이다.
별도의 구체 회로는 제시되지 않았지만, 더미 지연 라인부는 위상 비교부에 입력되는 피드백 클럭을 위한 지연라인으로서, 도 6의 지연라인부의 구성과 동일하다. 다만, 분주된 클럭이 입력되므로 전력 소모가 적다. 지연 모델부는 칩 외부의 클럭이 입력되어 지연 라인부 전까지와 지연 라인부의 출력 클럭이 칩 외부까지 나갈 때까지의 지연 요소들을 모델링한 회로이다. 클럭 신호 라인은 지연라인부로부터 버퍼까지 클럭이 통과하는 경로이다. 출력 버퍼는 클럭 신호 라인에 실린 클럭에 데이터를 동기시켜 외부 출력 단자로 출력한다.
도 7은 DLL의 지연라인부(17)가 얼마만큼의 지연값을 가져야 하는 지를 보여주기 위한 도면이다.
위상 비교부(15)는 일반적으로 주파수분주기(12)를 통해 분주된 클럭을 반전 한 뒤(반전한 클럭을 '분주클럭b'라 한다.) 지연모델부(14)의 출력 클럭과의 위상을 비교하며, 이 차이만큼이 지연라인부(17)가 가져야 하는 지연값이 된다.
도면의 '분주클럭'은 1/8주파수분주기를 사용하여 외부클럭을 분주한 클럭을 나타내며, '지연모델부 클럭'은 지연라인부(17)의 지연값이 0일 때 지연모델부(14)로부터 출력된 클럭을 나타낸다. 위상 비교부(15)는 도면의 '지연모델부 클럭'의 라이징 에지(rising edge)와 '분주클럭b'의 라이징 에지를 비교하게 되며, 이 차이만큼이 바로 지연라인부(17)가 최종적으로 가져야 하는 지연값이 된다. 즉, DLL이 고정(locking)되기 위해 지연라인부가 가져야 하는 지연값은 1tck(1 클럭의 주기)-trep(지연모델부(14)의 지연값)가 된다.
상술한 바와 같은, 종래의 DLL은 지연라인부(17)가 1tck-trep만큼의 딜레이 값을 가져 DLL이 고정(locking)되게 되는데, 로우 파워 시스템(low power system)을 위해 동작중 클럭 주파수를 변경할 경우, 고정 지점(locking point)이 틀어지게 되며, 이로 인해 다시 DLL이 고정(locking)되기 위한 추가적인 시간이 필요하다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, DLL(지연고정루프)을 사용하는 시스템의 클럭 주파수가 변하더라도 추가적인 시간을 소모하지 않고 바로 DLL 고정(locking)이 가능한 DLL을 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 지연고정루프는, 동작클럭을 지연고정루프의 고정에 필요한 지연값만큼 지연시켜 출력버퍼로 출력하는 지연라인부; 상기 동작클럭을 분주하여 출력하는데, 그 분주된 클럭의 '하이'펄스 폭을 상기 동작클럭 기준으로 2클럭이상 확보하는 주파수분주기; 및 상기 주파수분주기에서 분주된 클럭을 이용하여 상기 지연고정루프의 고정에 필요한 지연값을 설정하는 지연값설정부 를 포함할 수 있다.
또한, 상기 지연고정루프를 사용하는 장치의 동작클럭이 1/X배로 변경되는 경우, 상기 주파수분주기가 분주하는 상기 '하이'펄스의 폭은 X클럭 이상인 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 지연고정루프는, 동작클럭을 지연고정루프의 고정에 필요한 지연값만큼 지연시켜 출력버퍼로 출력하는 지연라인부; 상기 동작클럭을 분주하는데, 그 분주된 클럭의 '하이'펄스 폭이 상기 동작클럭 기준으로 적어도 1클럭 이상이고 그 폭이 서로 다른 복수개의 분주된 클럭을 생성하며, 분주된 클럭 중 하나를 외부의 세팅에 의해 선택하여 출력하는 주파수분주기; 및 상기 주파수분주기에서 분주된 클럭을 이용하여 상기 지연고정루프의 고정에 필요한 지연값을 설정하는 지연값설정부를 포함할 수 있다.
또한, 상기 지연고정루프 외부의 세팅은 MRS세팅인 것을 특징으로 할 수 있다.
또한, 상기 지연고정루프 외부의 세팅은, 상기 지연고정루프를 사용하는 장 치의 동작클럭이 1/X배로 변경되는 경우, 상기 '하이'펄스의 폭이 적어도 X클럭 이상인 분주된 클럭을 선택하도록 세팅되는 것을 특징으로 할 수 있다.
본 발명에 의한 지연고정루프의 주파수 분주방법은, 지연고정루프에 있어서,
저전력 소모를 위한 분주를 하기 위해 동작클럭을 입력받는 단계; 및 지연고정루프의 고정에 필요한 딜레이값을 늘리기 위해 분주된 클럭의 '하이'펄스 폭을 상기 동작클럭 기준으로 적어도 2클럭이상 확보하여 분주하는 단계;를 포함할 수 있다.
또한, 상기 지연고정루프를 사용하는 장치의 동작클럭이 1/X배로 변경되는 경우, 상기 '하이'펄스의 폭을 X클럭 이상 확보하는 것을 특징으로 할 수 있다.
또한, 본 발명에 의한 지연고정루프의 주파수 분주방법은, 지연고정루프에 있어서, 저전력 소모를 위한 분주를 하기 위해 동작클럭을 입력받는 단계; 지연고정루프의 고정에 필요한 딜레이값을 변경시키기 위해 분주된 클럭의 '하이'펄스 폭이 상기 동작클럭 기준으로 적어도 1클럭 이상이고 그 폭이 서로 다른 복수개의 분주된 클럭을 생성하는 단계; 상기 분주된 클럭 선택을 위한 외부의 세팅값을 입력받는 단계; 및 상기 외부의 세팅값에 따라 상기 복수개의 분주된 클럭 중 하나를 선택하는 단계를 포함할 수 있다.
또한, 상기 외부의 세팅은, MRS세팅인 것을 특징으로 할 수 있다.
본 발명의 전체적인 구성은 도 1에 도시된 지연고정루프의 전체 구성과 동일하게 동작클럭을 지연고정루프의 고정에 필요한 지연값만큼 지연시켜 출력버퍼로 출력하는 지연라인부(도 1의 17); 주파수분주기(12); 및 주파수분주기에서 분주된 클럭을 이용하여 상기 지연고정루프의 고정에 필요한 지연값을 설정하는 지연값설정부(도 1의 13, 14, 15, 16)를 포함하여 구성될 수 있다.
그러나 그 분주기에 있어서 종래의 분주기가 '하이'펄스의 폭을 1클럭이 되게 주파수를 분주하는 반면, 본 발명의 분주기는 '하이'펄스 폭을 동작클럭 기준으로 2클럭이상 확보하는 것을 특징으로 한다.
본 발명은 종래의 DLL과 분주기에 차이를 두고 있으며, 따라서 그 분주방법에 있어서 종래와 다르다. 종래의 주파수분주기는 8 혹은 4 등의 분주 비를 가지며, '하이' 펄스와 '로우' 펄스의 폭이 8의 경우에는 1:7, 4의 경우에는 1:3의 비를 가지고 있다. 하지만 본 발명 DLL은, 동작클럭을 분주하며, 지연고정루프의 고정에 필요한 지연값을 늘리기 위해 분주된 클럭의 '하이'펄스 폭을 동작클럭 기준으로 적어도 2클럭 이상 확보하는 주파수분주기를 포함한다. 즉, 클럭을 1/8로 분주하는 주파수분주기의 경우, 분주된 클럭의 '하이' 대 '로우' 펄스의 비율을 2:6, 4:4등 다양하게 가질 수 있다는데 그 차이점이 있다.
도 8은 분주된 클럭의 '하이' 대 '로우' 펄스비 변화가 어떠한 이점을 가져오는지를 설명하기 위한 도면이다.
도면의 '외부클럭'은 DLL외부로 들어오는 클럭을 나타내고, '분주클럭'은 1/8주파수분주기로써 '하이' 대 '로우' 펄스의 비를 2:6으로 갖는 주파수분주기를 통해 분주된 클럭을 나타내며, '분주클럭b'는 '분주클럭'을 반전한 클럭을 나타낸다. '지연모델부 클럭'은 지연라인부의 지연값이 0일 때 지연모델부로부터 출력되는 클럭을 나타낸다.
위상비교부는 '지연모델부 클럭'의 라이징 에지(rising edge)와 '분주클럭b'의 라이징 에지를 비교하게 되며, 이 차이만큼이 바로 지연라인부가 최종적으로 갖게되는 지연값이 된다. 즉, 이 경우 도면에 도시된 바와 같이, DLL의 지연라인부는 2tck(2클럭의 주기)-trep(지연모델부의 지연값)의 지연값을 가진다.
상기 도 7에서 설명한 바와 같이 DLL이 고정되기 위해서는, 지연라인부는 1tck-trep의 지연값만 가져도 된다. 하지만, 본 발명과 같이 1/8분주기가 '하이' 대 '로우'의 펄스비를 2:6으로 갖는 경우에는 지연라인부는 2tck-trep의 지연값을 가지게 되는데, 이 경우 단순히 1tck만큼의 지연을 더 주었을 뿐이므로 이 경우에도 DLL의 고정(locking)은 이루어질 수가 있다. 즉, DLL 고정(locking)이 되기 위해 필요한 값보다 더 많은 지연을 갖게 되는 것이다.
1/8분주, 2:6의 펄스비를 갖는 주파수분주기가 400Mhz로 동작하다가 저전력 소모를 위해 200Mhz로 동작 클럭이 변하는 시스템에 사용되는 경우를 생각해보자. 처음에 시스템이 400Mhz로 동작하면 지연라인부는 2tck(400Mhz의 경우이므로 2.5ns*2=5ns)-trep만큼의 지연값을 가진후 DLL고정이 되게 된다. 이 상태에서 시스템의 클럭 주파수가 200Mhz로 변하면, 이때 DLL이 고정되기 위해 필요한 지연라인부의 지연값은 1tck(200Mhz의 경우이므로 5ns)-trep가 되는데 이는 이미 400Mhz동작시 확보된 지연값과 일치하므로 별도의 고정시간(locking time)을 필요로 하지 않는다. 즉, 400Mhz동작시 필요한 값보다 더 많은 지연을 확보해 놓은 결과 200Mhz동작으로 변경되어도 바로 DLL고정이 가능하다.
400Mhz에서 200Mhz로 또다시 100Mhz로 동작주파수가 변화하는 경우라면, 1/8 분주 4:4의 펄스비를 사용하는 주파수분주기를 사용한다면, 최초 400Mhz동작시 4tck-trep의 지연값을 갖게 되고 이는 200Mhz, 100Mhz 동작에서도 바로 DLL고정이 가능하게 해주는 지연값이 된다.
정리하면, 동작 클럭이 1/X배로 변하는 경우에는, 상기 '하이' 펄스의 폭이 X클럭 이상이기만 하면 동작 클럭의 변경에도 불구하고 바로 DLL고정이 가능해진다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 9는 본 발명 DLL의 주파수분주기 일실시예 구성도이며, 도 10은 도 9의 주파수분주기의 각 노드의 타이밍도이다.
상술한 바와 같이, 본 발명 DLL의 주파수분주기는 '하이' 대 '로우' 펄스의 폭이 2:6, 4:4등과 같이 되게 분주할 수 있는 것을 특징으로 하는데(즉, '하이'펄스의 폭을 2클럭 이상 확보할 수 있는 것을 특징으로 한다.), 도 9에 도시된 주파수분주기의 경우에는 1/8분주의 경우를 예시하고 있다.
주파수분주기는 직렬로 복수개의 D플립를롭을 연결하고 마지막 D플립플롭의 출력(Q)을 반전하여 첫번째 D플립플롭에 입력하는 형식으로 구현될 수 있으며, 이때 각각의 D플립플롭의 출력신호들을 논리조합하여 원하는 펄스폭을 가지는 분주된 클럭을 생성할 수 있다.
1/8 주파수분주기의 경우에는 도면에 도시된 바와 같이, 각각의 클럭단자에 동작 클럭(CLK)을 입력받는 4개의 D플립플롭(91, 92, 93, 94)을 직렬로 연결하고, 4번째 D플립플롭(94)의 출력(d 노드)을 첫번째 D플립플롭(91)의 D단자에 입력하여 구현될 수 있으며, 각 D플립플롭의 출력인 a,b,c,d 노드의 신호를 인버터와 노아(NOR)게이트를 이용 논리조합하여 원하는 펄스폭을 얻을 수 있다.
도 10의 타이밍도를 참조하여 보면, a,b,c,d노드에서는 도 10에 도시된 바와 같은 4:4로 분주된 클럭이 나오며, a노드를 반전한 클럭과 b노드의 클럭을 노아(NOR)연산하여 1:7의 비를 갖는 클럭(HP1), a노드를 반전한 클럭과 c노드의 클럭을 노아연산하여 2:6의 비를 갖는 클럭(HP2), a노드를 반전한 클럭과 d노드의 클럭을 노아연산하여 3:5의 비를 갖는 클럭(HP3), a노드를 반전한 클럭과 접지전압(VSS=0)을 노아연산하여 4:4의 비를 갖는 클럭(HP4)이 생성됨을 확인할 수 있다.
도 9에 도시된 주파수분주기는 출력단자를 4개(HP1, HP2, HP3, HP4) 구비하고 있고, 각각의 출력단자마다 NMOS 및 PMOS트랜지스터를 포함하는 패스게이트(PG1, PG2, PG3, PG4)를 구비하고 있다. 따라서 원하는 펄스비에 따라 HP1E, HP2E, HP3E, HP4E중 하나의 단자에 '하이'신호를 입력하여 패스게이트의 두 트랜지스터를 턴온하는 방법으로 펄스비의 선택이 가능하다. 상기한 HP1E~HP4E단자에 들어오는 신호는 DLL을 사용하는 시스템에서 필요한 펄스비에 따른 DLL외부의 세팅에 의해서 정해지는 신호일 수 있으며, 대표적으로 MRS(Mode Registor set)세팅에 의해 설정하는 것 등이 가능하다.
도 9에 도시된 실시예는 1:7, 2:6, 3:5, 4:4의 펄스비를 모두 생성해 내고 패스게이트를 4개(PG1, PG2, PG3, PG4) 구비하여 하나의 펄스비를 선택하는 구성을 가지고 있다. 하지만 400Mhz와 200Mhz동작을 하는 시스템의 경우라면, 2:6의 펄스비만을 출력하는 주파수분주기가 있으면 DLL의 요구 조건을 충족시킬 수 있다. 또한, 마찬가지로 300Mhz와 100Mhz동작을 하는 시스템의 경우라면, 3:5의 펄스비만을 출력하는 주파수분주기를 구비하면 된다. 따라서 도 9에 도시된 바와는 다르게, 본 발명 주파수분주기는 HP1, HP2, HP3, HP4중 하나의 라인만을 구비하고 패스게이트는 포함하지 아니하고 실시하는 것도 가능하다.
본 발명에 따른 지연고정루프의 주파수 분주방법을 단계별로 나누어보면, 저전력 소모를 위한 분주를 하기 위해 상기 동작 클럭을 입력받는 단계; 및 지연고정루프의 고정에 필요한 딜레이값을 늘리기 위해 분주된 클럭의 '하이'펄스 폭을 적어도 2클럭이상 확보하여 분주하는 단계로 나누어 볼 수 있다. 상술한 바와 같이, 주파수를 분주하면서 '하이'펄스의 폭을 적어도 2클럭 이상(즉, 1/8분주의 경우 펄스비를 2:6, 4:4 등으로 분주)확보하는 방법을 사용하여 저주파 동작시 추가적으로 고정시간을 소모하지 않게 한다.
또한, '하이'대 '로우'펄스의 비를 다양하게 생성한 후(1:7, 2:6, 3:5 등) 외부의 세팅에 의해 그 중 하나를 선택하는 방식을 사용하는 주파수 분주방법은, 저전력 소모를 위한 분주를 하기 위해 상기 동작 클럭을 입력받는 단계; 지연고정루프의 고정에 필요한 딜레이값을 변경시키기 위해 분주된 클럭의 '하이'펄스 폭이 적어도 1클럭 이상이고 그 폭이 서로 다른 복수개의 분주된 클럭을 생성하는 단계; 상기 분주된 클럭 선택을 위한 외부의 세팅값을 입력받는 단계; 및 상기 외부의 세 팅값에 따라 상기 복수개의 분주된 클럭 중 하나를 선택하는 단계로 나누어 볼 수 있다.
상기한 두 방법 모두 동작클럭이 400Mhz에서 200Mhz로 변경하는 경우와 같이 1/2배로 변경되는 경우에, 동작클럭 변경 후 추가적인 DLL고정시간을 가지지 않으려면 '하이'펄스의 폭을 2클럭 이상 확보해야 한다. 즉, 이를 일반적으로 표현하면 동작클럭이 1/X배로 변하는 경우에는 '하이'펄스의 폭은 X클럭 이상이어야 한다.
또한, 상기한 외부의 세팅은 그 실시되는 형태에 따라 여러가지가 될 수 있지만, 바람직하게는 MRS세팅인 것을 특징으로 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다
상술한 본 발명 여러 주파수의 동작이 가능한 지연고정루프는, 지연고정루프에 사용되는 주파수분주기(1/N분주)가 '하이' 펄스 대 '로우' 펄스의 비를 1:N-1이 아닌 다른 비율로 출력하는 것이 가능하다.
따라서, 시스템이 고속으로 동작할 때 지연고정루프의 딜레이값을 더 확보하는 것이 가능하며, 시스템이 저속 동작 모드로 변경되더라도 추가적인 고정시 간(locking time)을 소모하지 않고 바로 지연고정루프의 고정(DLL locking)이 가능하다는 장점이 있다.

Claims (17)

  1. 동작클럭을 지연고정루프의 고정에 필요한 지연값만큼 지연시켜 출력버퍼로 출력하는 지연라인부;
    상기 동작클럭을 분주하여 출력하는데, 그 분주된 클럭의 '하이'펄스 폭을 상기 동작클럭 기준으로 2클럭이상 확보하는 주파수분주기; 및
    상기 주파수분주기에서 분주된 클럭을 이용하여 상기 지연고정루프의 고정에 필요한 지연값을 설정하는 지연값설정부
    를 포함하는 여러 주파수의 동작이 가능한 지연고정루프.
  2. 제 1항에 있어서,
    상기 지연고정루프를 사용하는 장치의 동작클럭이 1/X배로 변경되는 경우,
    상기 주파수분주기가 분주하는 상기 '하이'펄스의 폭은 X클럭 이상인 것을 특징으로 하는 여러 주파수의 동작이 가능한 지연고정루프.
  3. 제 1항에 있어서,
    상기 주파수분주기는,
    주파수를 분주하기 위한 직렬로 연결된 복수의 D플립플롭을 포함하는 것을 특징으로 하는 여러 주파수의 동작이 가능한 지연고정루프.
  4. 제 3항에 있어서,
    상기 D플립플롭은,
    클럭단자에 상기 동작클럭을 입력받으며,
    마지막 D플립플롭의 출력(Q)이 반전되어 첫번째 D플립플롭의 D단자에 입력되는 것을 특징으로 하는 여러 주파수의 동작이 가능한 지연고정루프.
  5. 제 4항에 있어서,
    상기 주파수분주기는,
    상기 D플립플롭의 출력신호들을 논리조합하여 상기 분주된 클럭을 출력하는 것을 특징으로 하는 여러 주파수의 동작이 가능한 지연고정루프.
  6. 동작클럭을 지연고정루프의 고정에 필요한 지연값만큼 지연시켜 출력버퍼로 출력하는 지연라인부;
    상기 동작클럭을 분주하는데, 그 분주된 클럭의 '하이'펄스 폭이 상기 동작클럭 기준으로 적어도 1클럭 이상이고 그 폭이 서로 다른 복수개의 분주된 클럭을 생성하며, 분주된 클럭 중 하나를 외부의 세팅에 의해 선택하여 출력하는 주파수분주기; 및
    상기 주파수분주기에서 분주된 클럭을 이용하여 상기 지연고정루프의 고정에 필요한 지연값을 설정하는 지연값설정부
    를 포함하는 여러 주파수의 동작이 가능한 지연고정루프.
  7. 제 6항에 있어서,
    상기 외부의 세팅은,
    MRS세팅인 것을 특징으로 하는 여러 주파수의 동작이 가능한 지연고정루프.
  8. 제 6항에 있어서,
    상기 외부의 세팅은,
    상기 지연고정루프를 사용하는 장치의 동작클럭이 1/X배로 변경되는 경우,
    '하이'펄스의 폭이 적어도 X클럭 이상인 분주된 클럭을 선택하도록 세팅되는 것을 특징으로 하는 여러 주파수의 동작이 가능한 지연고정루프.
  9. 제 6항에 있어서,
    상기 주파수분주기는,
    주파수를 분주하기 위한 직렬로 연결된 복수의 D플립플롭; 및
    상기 분주된 클럭 중 하나를 선택하기 위한 복수개의 패스게이트
    를 포함하는 것을 특징으로 하는 여러 주파수의 동작이 가능한 지연고정루프.
  10. 제 9항에 있어서,
    상기 D플립플롭은,
    클럭단자에 상기 동작클럭을 입력받으며,
    마지막 D플립플롭의 출력(Q)이 반전되어 첫번째 D플립플롭의 D단자에 입력되는 것을 특징으로 하는 여러 주파수의 동작이 가능한 지연고정루프.
  11. 제 10항에 있어서,
    상기 주파수분주기는,
    상기 D플립플롭의 출력신호들을 논리조합하여 상기 분주된 클럭들을 생성하는 것을 특징으로 하는 여러 주파수의 동작이 가능한 지연고정루프.
  12. 제 9항에 있어서,
    상기 패스게이트는,
    PMOS 및 NMOS트랜지스터를 포함하며, 상기 지연고정루프 외부의 세팅에 의한 신호가 입력되면 상기 PMOS 및 NMOS트랜지스터를 턴온하여 상기 분주된 클럭을 출력하는 것을 특징으로 하는 여러 주파수의 동작이 가능한 지연고정루프.
  13. 지연고정루프에 있어서,
    저전력 소모를 위한 분주를 하기 위해 동작클럭을 입력받는 단계; 및
    상기 지연고정루프의 고정에 필요한 딜레이값을 늘리기 위해 분주된 클럭의 '하이'펄스 폭을 상기 동작클럭 기준으로 적어도 2클럭이상 확보하여 분주하는 단계;
    를 포함하는 주파수 분주방법.
  14. 제 13항에 있어서,
    상기 지연고정루프를 사용하는 장치의 동작클럭이 1/X배로 변경되는 경우,
    상기 '하이'펄스의 폭을 X클럭 이상 확보하는 것을 특징으로 하는 주파수 분주방법.
  15. 지연고정루프에 있어서,
    저전력 소모를 위한 분주를 하기 위해 동작클럭을 입력받는 단계;
    상기 지연고정루프의 고정에 필요한 딜레이값을 변경시키기 위해 분주된 클럭의 '하이'펄스 폭이 상기 동작클럭 기준으로 적어도 1클럭 이상이고 그 폭이 서로 다른 복수개의 분주된 클럭을 생성하는 단계;
    상기 분주된 클럭 선택을 위한 외부의 세팅값을 입력받는 단계; 및
    상기 외부의 세팅값에 따라 상기 복수개의 분주된 클럭 중 하나를 선택하는 단계
    를 포함하는 주파수 분주방법.
  16. 제 15항에 있어서,
    상기 지연고정루프를 사용하는 장치의 동작클럭이 1/X배로 변경되는 경우,
    상기 외부의 세팅값은 '하이'펄스의 폭이 X클럭 이상인 분주된 클럭을 선택하도록 세팅하는 것을 특징으로 하는 주파수 분주방법.
  17. 제 15항에 있어서,
    상기 외부의 세팅은,
    MRS세팅인 것을 특징으로 하는 주파수 분주방법.
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