JP2000138582A - フェーズロックドループ回路 - Google Patents
フェーズロックドループ回路Info
- Publication number
- JP2000138582A JP2000138582A JP10310219A JP31021998A JP2000138582A JP 2000138582 A JP2000138582 A JP 2000138582A JP 10310219 A JP10310219 A JP 10310219A JP 31021998 A JP31021998 A JP 31021998A JP 2000138582 A JP2000138582 A JP 2000138582A
- Authority
- JP
- Japan
- Prior art keywords
- prescaler
- frequency dividing
- variable frequency
- frequency
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ユーザーの使用条件に依存せず、これにより
外付け抵抗を不要とする。 【解決手段】 プリスケーラー３と第１の可変分周器５
の総合分周数として、Ｎをあたえる。アキュムレータ７
は、第１の可変分周器５の出力を検出し、分周数（Ｎ＋
１）、Ｎを時系列的に交互に供給し、第１の可変分周器
５の分周数が決まり、更にこの分周器５は、プリスケー
ラー３の分周数を交互に（Ｐ＋１）、Ｐとする。ＴＣＸ
Ｏ９からの基準（ＲＥＦ）信号の周波数を、第２の可変
分周器１１の分周数Ｒで割り算し、第１の可変分周器５
の出力とともに位相比較回路１３に供給し、位相差を算
出させる。プリスケーラー３の出力信号を、アキュムレ
ータ７の動作クロックとし、アキュムレータ７は、前記
総合分周数Ｎを切り替えることに基因する位相比較回路
１３の出力のノイズをキャンセルするため、ハイレベル
がプリスケーラー３の出力信号の２周期分の幅を有する
パルスを位相比較回路１３に供給する。
外付け抵抗を不要とする。 【解決手段】 プリスケーラー３と第１の可変分周器５
の総合分周数として、Ｎをあたえる。アキュムレータ７
は、第１の可変分周器５の出力を検出し、分周数（Ｎ＋
１）、Ｎを時系列的に交互に供給し、第１の可変分周器
５の分周数が決まり、更にこの分周器５は、プリスケー
ラー３の分周数を交互に（Ｐ＋１）、Ｐとする。ＴＣＸ
Ｏ９からの基準（ＲＥＦ）信号の周波数を、第２の可変
分周器１１の分周数Ｒで割り算し、第１の可変分周器５
の出力とともに位相比較回路１３に供給し、位相差を算
出させる。プリスケーラー３の出力信号を、アキュムレ
ータ７の動作クロックとし、アキュムレータ７は、前記
総合分周数Ｎを切り替えることに基因する位相比較回路
１３の出力のノイズをキャンセルするため、ハイレベル
がプリスケーラー３の出力信号の２周期分の幅を有する
パルスを位相比較回路１３に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、フェーズロックド
ループ（以下、ＰＬＬという）回路に関する。
ループ（以下、ＰＬＬという）回路に関する。
【０００２】
【従来の技術】図３に、従来の分数分周方式のＰＬＬ回
路を示し、ＩＣ内に構成される。図４に、図３のＰＬＬ
回路の動作を示す波形図を示す。
路を示し、ＩＣ内に構成される。図４に、図３のＰＬＬ
回路の動作を示す波形図を示す。
【０００３】入力端子１０１を介して、後述するＶＣＯ
（ｖｏｉｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌ
ｌａｔｏｒ：電圧制御発振器）１２３からの信号が、プ
リスケーラー（ｐｒｅｓｃａｌｅｒ）１０３に入力され
る。
（ｖｏｉｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌ
ｌａｔｏｒ：電圧制御発振器）１２３からの信号が、プ
リスケーラー（ｐｒｅｓｃａｌｅｒ）１０３に入力され
る。
【０００４】ユーザーより、プリスケーラー１０３と第
１の可変分周器１０５の総合分周数として、Ｎが供給さ
れる。
１の可変分周器１０５の総合分周数として、Ｎが供給さ
れる。
【０００５】アキュムレータ１０７には、ユーザーよ
り、分周数Ｍ、Ｆが設定されている。分周数Ｍ、Ｆの各
々の関係は、図３の式（１）に示す。
り、分周数Ｍ、Ｆが設定されている。分周数Ｍ、Ｆの各
々の関係は、図３の式（１）に示す。
【０００６】アキュムレータ１０７は、第１の可変分周
器１０５の出力を検出し、第１の可変分周器１０５に対
して、分周数（Ｎ＋１）、Ｎを時系列的に交互に供給す
る。アキュムレータ１０７の動作クロックとして、入力
端子１１０を介して、ＴＣＸＯ（ｔｅｍｐｅｒａｔｕｒ
ｅ ｃｏｍｐｅｎｓａｔｅｄ ｃｒｙｓｔａｌ ｏｓｃ
ｉｌｌａｔｏｒ：温度補償型水晶発振器）１０９からの
基準（ＲＥＦ）信号が供給される。
器１０５の出力を検出し、第１の可変分周器１０５に対
して、分周数（Ｎ＋１）、Ｎを時系列的に交互に供給す
る。アキュムレータ１０７の動作クロックとして、入力
端子１１０を介して、ＴＣＸＯ（ｔｅｍｐｅｒａｔｕｒ
ｅ ｃｏｍｐｅｎｓａｔｅｄ ｃｒｙｓｔａｌ ｏｓｃ
ｉｌｌａｔｏｒ：温度補償型水晶発振器）１０９からの
基準（ＲＥＦ）信号が供給される。
【０００７】第１の可変分周器１０５は、分周数（Ｎ＋
１）、Ｎを受けて、自己の分周数を決定するとともに、
プリスケーラー１０３の分周数を時系列的に交互に（Ｐ
＋１）、Ｐとする。
１）、Ｎを受けて、自己の分周数を決定するとともに、
プリスケーラー１０３の分周数を時系列的に交互に（Ｐ
＋１）、Ｐとする。
【０００８】プリスケーター１０３は、入力信号の周波
数を時系列的に交互に（Ｐ＋１）、Ｐで割り算し、第１
の可変分周器１０５に供給する。第１の可変分周器１０
５は、入力信号の周波数を自己の分周数で割り算し、位
相比較回路１１３に供給する。第１の可変分周器１０５
の出力の（ａ）点で見た分周数は、Ｎ＋（Ｆ／Ｍ）であ
る。
数を時系列的に交互に（Ｐ＋１）、Ｐで割り算し、第１
の可変分周器１０５に供給する。第１の可変分周器１０
５は、入力信号の周波数を自己の分周数で割り算し、位
相比較回路１１３に供給する。第１の可変分周器１０５
の出力の（ａ）点で見た分周数は、Ｎ＋（Ｆ／Ｍ）であ
る。
【０００９】ＴＣＸＯ１０９からの基準（ＲＥＦ）信号
の周波数は、第２の可変分周器１１１の分周数Ｒで割り
算し、位相比較回路１１３に供給する。尚、第２の可変
分周器１１１の回路構成は、第１の可変分周器１０５と
同一であるが分周数が異なる。
の周波数は、第２の可変分周器１１１の分周数Ｒで割り
算し、位相比較回路１１３に供給する。尚、第２の可変
分周器１１１の回路構成は、第１の可変分周器１０５と
同一であるが分周数が異なる。
【００１０】位相比較回路１１３は、第２の可変分周回
路１１１の出力信号と第１の可変分周器１０５の出力信
号の位相（周波数）を比較して、それらの位相差に応じ
た差信号電圧（電流的に見て、ＩＣＰ）を、出力端子１
１５に出力する。
路１１１の出力信号と第１の可変分周器１０５の出力信
号の位相（周波数）を比較して、それらの位相差に応じ
た差信号電圧（電流的に見て、ＩＣＰ）を、出力端子１
１５に出力する。
【００１１】ＬＰＦ（ローパスフィルタ）１２１は、出
力端子１１５からの差信号電圧の高周波成分を減衰させ
るとともに、前記差信号電圧の過度的変化を押さえる。
直流増幅器１２１は、ＬＰＦ１２１の出力電圧を増幅し
て、ＶＣＯ１２３に供給し、ＶＣＯ１２３の発振周波数
を制御する。
力端子１１５からの差信号電圧の高周波成分を減衰させ
るとともに、前記差信号電圧の過度的変化を押さえる。
直流増幅器１２１は、ＬＰＦ１２１の出力電圧を増幅し
て、ＶＣＯ１２３に供給し、ＶＣＯ１２３の発振周波数
を制御する。
【００１２】ＶＣＯ１２３からの信号は、入力端子１０
１に供給されるとともに、例えば携帯電話のミキサー回
路に供給される。
１に供給されるとともに、例えば携帯電話のミキサー回
路に供給される。
【００１３】プリスケーラー１０３と第１の可変分周器
１０５の総合分周数Ｎを切り替えることに基因する位相
比較回路１１３の出力のノイズをキャンセルするため、
アキュムレータ１０７は、図４に示す（ｂ）点での出力
信号を位相比較回路１１３に供給する。尚、（ｂ）点で
示す出力信号のハイレベルの幅は、基準（ＲＥＦ）信号
の２周期分のパルス幅である。
１０５の総合分周数Ｎを切り替えることに基因する位相
比較回路１１３の出力のノイズをキャンセルするため、
アキュムレータ１０７は、図４に示す（ｂ）点での出力
信号を位相比較回路１１３に供給する。尚、（ｂ）点で
示す出力信号のハイレベルの幅は、基準（ＲＥＦ）信号
の２周期分のパルス幅である。
【００１４】尚、ＴＣＸＯ１０９の周波数とＶＣＯ１２
３の周波数は、図３の式（３）に示す関係にある。
３の周波数は、図３の式（３）に示す関係にある。
【００１５】
【発明が解決しようとする課題】従来のＰＬＬ回路で
は、プリスケーラー１０３と第１の可変分周器１０５の
総合分周数Ｎを切り替えることに基因する位相比較回路
１１３の出力のノイズをキャンセルするために、位相比
較回路１１３内に流す基準電流設定用の外付け抵抗Ｒ
１、Ｒ２が必要であり、コストが増加すると同時に、外
付け抵抗Ｒ１、Ｒ２の抵抗値の計算など、ＩＣの使いこ
なしのノウハウが必要となる問題があった。
は、プリスケーラー１０３と第１の可変分周器１０５の
総合分周数Ｎを切り替えることに基因する位相比較回路
１１３の出力のノイズをキャンセルするために、位相比
較回路１１３内に流す基準電流設定用の外付け抵抗Ｒ
１、Ｒ２が必要であり、コストが増加すると同時に、外
付け抵抗Ｒ１、Ｒ２の抵抗値の計算など、ＩＣの使いこ
なしのノウハウが必要となる問題があった。
【００１６】更に、アキュムレータ１０７の出力をＧと
すると、上述した位相比較回路１１３の出力のノイズを
キャンセルするため、基準（ＲＥＦ）信号の２周期分だ
け位相比較回路１１３内にキャンセル電流を流す場合、
その電流値Ｉは、 Ｉ＝（ＩＣＰ／２）×（Ｇ／Ｍ）×（ＴＣＸＯ周波数／
ＶＣＯ周波数） となり、ＴＣＸＯ周波数とＶＣＯ周波数というユーザー
の使用条件により、電流値Ｉを変更する必要があるた
め、外部での設定が必要となる問題があった。
すると、上述した位相比較回路１１３の出力のノイズを
キャンセルするため、基準（ＲＥＦ）信号の２周期分だ
け位相比較回路１１３内にキャンセル電流を流す場合、
その電流値Ｉは、 Ｉ＝（ＩＣＰ／２）×（Ｇ／Ｍ）×（ＴＣＸＯ周波数／
ＶＣＯ周波数） となり、ＴＣＸＯ周波数とＶＣＯ周波数というユーザー
の使用条件により、電流値Ｉを変更する必要があるた
め、外部での設定が必要となる問題があった。
【００１７】そこで本発明は、ユーザーの使用条件に依
存せず、これにより外付け抵抗を不要とするＰＬＬ回路
を提供することを目的とする。
存せず、これにより外付け抵抗を不要とするＰＬＬ回路
を提供することを目的とする。
【００１８】
【課題を解決するための手段】電圧制御発振器からの信
号が入力されるプリスケーラーと、前記プリスケーラー
の出力信号が入力される第１の可変分周手段と、前記プ
リスケーラーの出力信号が動作クロックとして入力さ
れ、前記第１の可変分周手段の出力信号を検出して、前
記第１の可変分周手段の分周数を決定するアキュムレー
タと、基準信号を発生する基準信号発生手段と、前記基
準信号の周波数を、分周数Ｒで割り算する第２の可変分
周手段と、第１の可変分周手段の出力信号と前記第２の
可変分周手段の出力信号とを比較して位相差を検出する
位相比較手段とを具備し、前記第１の可変分周手段は、
前記プリスケーラーの分周数を時系列的に交互に（Ｐ＋
１）、Ｐとし、前記プリスケーラーと前記第１の可変分
周手段の総合分周数の切り替えにより前記位相比較手段
の出力に生じるノイズをキャンセルするために、前記ア
キュムレータから前記位相比較手段に対し、前記プリス
ケーラーの出力信号の１以上の周期期間分だけのキャン
セル信号を供給することを特徴とする。
号が入力されるプリスケーラーと、前記プリスケーラー
の出力信号が入力される第１の可変分周手段と、前記プ
リスケーラーの出力信号が動作クロックとして入力さ
れ、前記第１の可変分周手段の出力信号を検出して、前
記第１の可変分周手段の分周数を決定するアキュムレー
タと、基準信号を発生する基準信号発生手段と、前記基
準信号の周波数を、分周数Ｒで割り算する第２の可変分
周手段と、第１の可変分周手段の出力信号と前記第２の
可変分周手段の出力信号とを比較して位相差を検出する
位相比較手段とを具備し、前記第１の可変分周手段は、
前記プリスケーラーの分周数を時系列的に交互に（Ｐ＋
１）、Ｐとし、前記プリスケーラーと前記第１の可変分
周手段の総合分周数の切り替えにより前記位相比較手段
の出力に生じるノイズをキャンセルするために、前記ア
キュムレータから前記位相比較手段に対し、前記プリス
ケーラーの出力信号の１以上の周期期間分だけのキャン
セル信号を供給することを特徴とする。
【００１９】
【発明の実施の形態】図１に、本発明の一実施の形態で
ある分数分周方式のＰＬＬ回路を示し、ＩＣ内に構成さ
れる。図２に、図１のＰＬＬ回路の動作を示す波形図を
示す。
ある分数分周方式のＰＬＬ回路を示し、ＩＣ内に構成さ
れる。図２に、図１のＰＬＬ回路の動作を示す波形図を
示す。
【００２０】入力端子１を介して、後述するＶＣＯ（ｖ
ｏｉｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａ
ｔｏｒ：電圧制御発振器）２３からの信号が、プリスケ
ーラー（ｐｒｅｓｃａｌｅｒ）３に入力される。
ｏｉｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａ
ｔｏｒ：電圧制御発振器）２３からの信号が、プリスケ
ーラー（ｐｒｅｓｃａｌｅｒ）３に入力される。
【００２１】ユーザーより、プリスケーラー３と第１の
可変分周器５の総合分周数として、Ｎが供給される。
可変分周器５の総合分周数として、Ｎが供給される。
【００２２】アキュムレータ７には、ユーザーより、分
周数Ｍ、Ｆが設定されている。分周数Ｍ、Ｆの各々の関
係は、図１の式（１）に示す。
周数Ｍ、Ｆが設定されている。分周数Ｍ、Ｆの各々の関
係は、図１の式（１）に示す。
【００２３】アキュムレータ７は、第１の可変分周器５
の出力を検出し、第１の可変分周器５に対して、分周数
（Ｎ＋１）、Ｎを時系列的に交互に供給する。アキュム
レータ７の動作クロックとして、プリスケーラー３の出
力信号が供給される。
の出力を検出し、第１の可変分周器５に対して、分周数
（Ｎ＋１）、Ｎを時系列的に交互に供給する。アキュム
レータ７の動作クロックとして、プリスケーラー３の出
力信号が供給される。
【００２４】第１の可変分周器５は、分周数（Ｎ＋
１）、Ｎを受けて、自己の分周数を決定するとともに、
プリスケーラー３の分周数を時系列的に交互に（Ｐ＋
１）、Ｐとする。
１）、Ｎを受けて、自己の分周数を決定するとともに、
プリスケーラー３の分周数を時系列的に交互に（Ｐ＋
１）、Ｐとする。
【００２５】プリスケーター３は、入力信号の周波数を
時系列的に交互に（Ｐ＋１）、Ｐで割り算し、第１の可
変分周器５に供給する。第１の可変分周器５は、入力信
号の周波数を自己の分周数で割り算し、位相比較回路１
３に供給する。第１の可変分周器５の出力の（ａ）点で
見た分周数は、Ｎ＋（Ｆ／Ｍ）である。
時系列的に交互に（Ｐ＋１）、Ｐで割り算し、第１の可
変分周器５に供給する。第１の可変分周器５は、入力信
号の周波数を自己の分周数で割り算し、位相比較回路１
３に供給する。第１の可変分周器５の出力の（ａ）点で
見た分周数は、Ｎ＋（Ｆ／Ｍ）である。
【００２６】入力端子１０を介して供給されるＴＣＸＯ
（ｔｅｍｐｅｒａｔｕｒｅ ｃｏｍｐｅｎｓａｔｅｄ
ｃｒｙｓｔａｌ ｏｓｃｉｌｌａｔｏｒ：温度補償型水
晶発振器）９からの基準（ＲＥＦ）信号の周波数は、第
２の可変分周器１１の分周数Ｒで割り算され、位相比較
回路１３に供給する。尚、第２の可変分周器１１の回路
構成は、第１の可変分周器５と同一であるが分周数が異
なる。
（ｔｅｍｐｅｒａｔｕｒｅ ｃｏｍｐｅｎｓａｔｅｄ
ｃｒｙｓｔａｌ ｏｓｃｉｌｌａｔｏｒ：温度補償型水
晶発振器）９からの基準（ＲＥＦ）信号の周波数は、第
２の可変分周器１１の分周数Ｒで割り算され、位相比較
回路１３に供給する。尚、第２の可変分周器１１の回路
構成は、第１の可変分周器５と同一であるが分周数が異
なる。
【００２７】位相比較回路１３は、第２の可変分周回路
１１の出力信号と第１の可変分周器５の出力信号の位相
（周波数）を比較して、それらの位相差に応じた差信号
電圧（電流的に見て、ＩＣＰ）を、出力端子１５に出力
する。
１１の出力信号と第１の可変分周器５の出力信号の位相
（周波数）を比較して、それらの位相差に応じた差信号
電圧（電流的に見て、ＩＣＰ）を、出力端子１５に出力
する。
【００２８】ＬＰＦ（ローパスフィルタ）２１は、出力
端子１５からの差信号電圧の高周波成分を減衰させると
ともに、前記差信号電圧の過度的変化を押さえる。直流
増幅器２１は、ＬＰＦ２１の出力電圧を増幅して、ＶＣ
Ｏ２３に供給し、ＶＣＯ２３の発振周波数を制御する。
端子１５からの差信号電圧の高周波成分を減衰させると
ともに、前記差信号電圧の過度的変化を押さえる。直流
増幅器２１は、ＬＰＦ２１の出力電圧を増幅して、ＶＣ
Ｏ２３に供給し、ＶＣＯ２３の発振周波数を制御する。
【００２９】ＶＣＯ２３からの信号は、入力端子１に供
給されるとともに、例えば携帯電話のミキサー回路に供
給される。
給されるとともに、例えば携帯電話のミキサー回路に供
給される。
【００３０】プリスケーラー３と第１の可変分周器５の
総合分周数Ｎを切り替えることに基因する位相比較回路
１３の出力のノイズをキャンセルするため、アキュムレ
ータ７は、図２に示す（ｂ）点での出力信号を位相比較
回路１３に供給する。尚、（ｂ）点で示す出力信号のハ
イレベルの幅は、プリスケーラー３の出力信号の２周期
分のパルス幅である。
総合分周数Ｎを切り替えることに基因する位相比較回路
１３の出力のノイズをキャンセルするため、アキュムレ
ータ７は、図２に示す（ｂ）点での出力信号を位相比較
回路１３に供給する。尚、（ｂ）点で示す出力信号のハ
イレベルの幅は、プリスケーラー３の出力信号の２周期
分のパルス幅である。
【００３１】プリスケーラー３の分周数をＰ、アキュム
レータ７の出力をＧとすると、プリスケーラー３と第１
の可変分周器５の総合分周数Ｎを切り替えることに基因
する位相比較回路１３の出力のノイズをキャンセルする
ために、位相比較回路１３内に、プリスケーラー３の出
力信号の２周期の期間分だけのキャンセル電流を流す場
合、その必要なキャンセル電流の値Ｉは、 Ｉ＝（ＩＣＰ／２）×（Ｇ／Ｍ）×（１／Ｐ） となり、ユーザーの使用条件に依存せず、ＩＣ内部だけ
で設定できる。キャンセル電流は、図２において、Ｐの
期間に流れる電流である。
レータ７の出力をＧとすると、プリスケーラー３と第１
の可変分周器５の総合分周数Ｎを切り替えることに基因
する位相比較回路１３の出力のノイズをキャンセルする
ために、位相比較回路１３内に、プリスケーラー３の出
力信号の２周期の期間分だけのキャンセル電流を流す場
合、その必要なキャンセル電流の値Ｉは、 Ｉ＝（ＩＣＰ／２）×（Ｇ／Ｍ）×（１／Ｐ） となり、ユーザーの使用条件に依存せず、ＩＣ内部だけ
で設定できる。キャンセル電流は、図２において、Ｐの
期間に流れる電流である。
【００３２】尚、ＴＣＸＯ９の周波数とＶＣＯ２３の周
波数は、図１の式（３）に示す関係にある。
波数は、図１の式（３）に示す関係にある。
【００３３】また、アキュムレータ７から位相比較回路
１３に供給される信号は、プリスケーラー３の出力信号
の２周期の期間分だけに限定されない。
１３に供給される信号は、プリスケーラー３の出力信号
の２周期の期間分だけに限定されない。
【００３４】
【発明の効果】以上本発明によれば、ユーザーの使用条
件に依存せず、これにより外付け抵抗が不要となる。
件に依存せず、これにより外付け抵抗が不要となる。
【図１】本発明の一実施の形態である分数分周方式のＰ
ＬＬ回路の構成を示すブロック図である。
ＬＬ回路の構成を示すブロック図である。
【図２】図１のＰＬＬ回路の動作を説明するための波形
図である。
図である。
【図３】従来の分数分周方式のＰＬＬ回路の構成を示す
ブロック図である。
ブロック図である。
【図４】図３のＰＬＬ回路の動作を説明するための波形
図である。
図である。
３・・・プリスケーラー、５・・・第１の可変分周器、
７・・・アキュムレータ、９・・・ＴＣＸＯ（ｔｅｍｐ
ｅｒａｔｕｒｅ ｃｏｍｐｅｎｓａｔｅｄ ｃｒｙｓｔ
ａｌ ｏｓｃｉｌｌａｔｏｒ：温度補償型水晶発振
器）、１１・・・第２の可変分周器、１３・・・位相比
較回路、２１・・・ＬＰＦ（ローパスフィルタ）、２２
・・・直流増幅器、２３・・・ＶＣＯ（ｖｏｉｔａｇｅ
ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ：電圧
制御発振器）。
７・・・アキュムレータ、９・・・ＴＣＸＯ（ｔｅｍｐ
ｅｒａｔｕｒｅ ｃｏｍｐｅｎｓａｔｅｄ ｃｒｙｓｔ
ａｌ ｏｓｃｉｌｌａｔｏｒ：温度補償型水晶発振
器）、１１・・・第２の可変分周器、１３・・・位相比
較回路、２１・・・ＬＰＦ（ローパスフィルタ）、２２
・・・直流増幅器、２３・・・ＶＣＯ（ｖｏｉｔａｇｅ
ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ：電圧
制御発振器）。
Claims (1)
- 【請求項１】 電圧制御発振器からの信号が入力される
プリスケーラーと、 前記プリスケーラーの出力信号が入力される第１の可変
分周手段と、 前記プリスケーラーの出力信号が動作クロックとして入
力され、前記第１の可変分周手段の出力信号を検出し
て、前記第１の可変分周手段の分周数を決定するアキュ
ムレータと、 基準信号を発生する基準信号発生手段と、 前記基準信号の周波数を、分周数Ｒで割り算する第２の
可変分周手段と、 第１の可変分周手段の出力信号と前記第２の可変分周手
段の出力信号とを比較して位相差を検出する位相比較手
段とを具備し、 前記第１の可変分周手段は、前記プリスケーラーの分周
数を時系列的に交互に（Ｐ＋１）、Ｐとし、 前記プリスケーラーと前記第１の可変分周手段の総合分
周数の切り替えにより前記位相比較手段の出力に生じる
ノイズをキャンセルするために、前記アキュムレータか
ら前記位相比較手段に対し、前記プリスケーラーの出力
信号の１以上の周期期間分だけのキャンセル信号を供給
することを特徴とするフェーズロックドループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10310219A JP2000138582A (ja) | 1998-10-30 | 1998-10-30 | フェーズロックドループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10310219A JP2000138582A (ja) | 1998-10-30 | 1998-10-30 | フェーズロックドループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000138582A true JP2000138582A (ja) | 2000-05-16 |
Family
ID=18002636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10310219A Pending JP2000138582A (ja) | 1998-10-30 | 1998-10-30 | フェーズロックドループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000138582A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100792379B1 (ko) | 2006-09-29 | 2008-01-09 | 주식회사 하이닉스반도체 | 여러 주파수의 동작이 가능한 지연고정루프 및지연고정루프의 주파수 분주방법. |
-
1998
- 1998-10-30 JP JP10310219A patent/JP2000138582A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100792379B1 (ko) | 2006-09-29 | 2008-01-09 | 주식회사 하이닉스반도체 | 여러 주파수의 동작이 가능한 지연고정루프 및지연고정루프의 주파수 분주방법. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5576666A (en) | Fractional-N frequency synthesizer with temperature compensation | |
| US8188796B2 (en) | Digital phase-locked loop clock system | |
| US7301414B2 (en) | PLL circuit, radio-communication equipment and method of oscillation frequency control | |
| US7177611B2 (en) | Hybrid control of phase locked loops | |
| US7663415B2 (en) | Phase locked loop (PLL) method and architecture | |
| US5774023A (en) | Adaptive phase locked loop system with charge pump having dual current output | |
| JP2000509219A (ja) | 温度補償および周波数逓倍機能を備えた周波数シンセサイザおよびその製造方法 | |
| EP0682413B1 (en) | PLL frequency synthesizer | |
| JP2000315948A (ja) | Ｐｌｌ周波数シンセサイザ | |
| EP0196868A2 (en) | Frequency synthesizer modulation response linearization | |
| US7978013B2 (en) | Phase synchronizing circuit | |
| JP2000138582A (ja) | フェーズロックドループ回路 | |
| CN113037280B (zh) | 一种基于锁相环的带宽校准方法及电路 | |
| KR100795478B1 (ko) | 전압제어발진기 | |
| KR100905826B1 (ko) | 위상 동기 루프 장치 | |
| JPH1070457A (ja) | Ｐｌｌ回路 | |
| JPH10200406A (ja) | Ｐｌｌ回路 | |
| JP3746124B2 (ja) | 周波数シンセサイザ | |
| US6335644B1 (en) | Method for synthesizing a clock signal and synthesizing device thereof | |
| JPH1127144A (ja) | 周波数シンセサイザ | |
| JP2004096470A (ja) | 位相ロックドループ回路 | |
| JP3808447B2 (ja) | Ｐｌｌ回路及びその制御方法 | |
| JPH08288838A (ja) | 位相同期回路 | |
| JPH11103250A (ja) | Ｐｌｌ回路 | |
| JP5415229B2 (ja) | 周波数シンセサイザ |