JPH11103250A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH11103250A JPH11103250A JP9262403A JP26240397A JPH11103250A JP H11103250 A JPH11103250 A JP H11103250A JP 9262403 A JP9262403 A JP 9262403A JP 26240397 A JP26240397 A JP 26240397A JP H11103250 A JPH11103250 A JP H11103250A
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- JP
- Japan
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- signal
- circuit
- loop filter
- lock
- frequency divider
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 従来のＰＬＬ回路では異なるチャンネル切替
え方向に対して同じロックアップタイムとできず、Ｃ／
Ｎ比も悪化していた。 【解決手段】 基準発振回路２と、固定分周器３と、電
圧制御発振器７と、可変分周器９と、固定分周器３の出
力信号と可変分周器の出力信号との位相差信号およびロ
ックディテクト信号を出力する位相比較器４とチャージ
ポンプ回路５と、ループフィルタ６と、ロックディテク
ト信号の検出信号を出力するロック検出回路10とを具備
するＰＬＬ回路において、ループフィルタ６を、複数の
コンデンサを有し、かつその接続状態を検出信号に対応
して切り替えることにより時定数を切り替えるスイッチ
回路が接続されているものとする。チャンネル切替え方
向によらずＣ／Ｎ比を悪化させることなくロックアップ
タイムを同じにできる。
え方向に対して同じロックアップタイムとできず、Ｃ／
Ｎ比も悪化していた。 【解決手段】 基準発振回路２と、固定分周器３と、電
圧制御発振器７と、可変分周器９と、固定分周器３の出
力信号と可変分周器の出力信号との位相差信号およびロ
ックディテクト信号を出力する位相比較器４とチャージ
ポンプ回路５と、ループフィルタ６と、ロックディテク
ト信号の検出信号を出力するロック検出回路10とを具備
するＰＬＬ回路において、ループフィルタ６を、複数の
コンデンサを有し、かつその接続状態を検出信号に対応
して切り替えることにより時定数を切り替えるスイッチ
回路が接続されているものとする。チャンネル切替え方
向によらずＣ／Ｎ比を悪化させることなくロックアップ
タイムを同じにできる。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ（Phase Lock
ed Loop ）回路に関し、特にＰＬＬ回路におけるループ
フィルタの時定数の切り替えに関するものである。
ed Loop ）回路に関し、特にＰＬＬ回路におけるループ
フィルタの時定数の切り替えに関するものである。
【０００２】
【従来の技術】従来、一般的なＰＬＬ回路は、図４にブ
ロック図で示すような回路により構成されていた。図４
において、１は水晶発振子、２は水晶発振子１を使用し
て所定の発振周波数の周波数信号を基準周波数信号とし
て出力する水晶発振回路であり、これらが基準発振回路
となる。３は基準周波数信号を分周する固定分周器、４
は位相比較器、５はチャージポンプ回路、６はループフ
ィルタ、７は電圧制御発振器、８は出力端子、９は可変
分周器、10は位相比較器４から出力されるロックディテ
クト信号を検出するロック検出回路、11は固定分周器３
および可変分周器９を制御するマイクロプロセッサであ
る。
ロック図で示すような回路により構成されていた。図４
において、１は水晶発振子、２は水晶発振子１を使用し
て所定の発振周波数の周波数信号を基準周波数信号とし
て出力する水晶発振回路であり、これらが基準発振回路
となる。３は基準周波数信号を分周する固定分周器、４
は位相比較器、５はチャージポンプ回路、６はループフ
ィルタ、７は電圧制御発振器、８は出力端子、９は可変
分周器、10は位相比較器４から出力されるロックディテ
クト信号を検出するロック検出回路、11は固定分周器３
および可変分周器９を制御するマイクロプロセッサであ
る。
【０００３】このような従来のＰＬＬ回路によれば、水
晶発振回路２からの基準周波数信号が固定分周器３によ
って分周された基準信号と、電圧制御発振器７からの発
振信号が可変分周器９によって分周されたものとが位相
比較器４に入力され、位相比較器４により位相差を比較
して出力される位相差信号がループフィルタ６によって
直流化されて、得られた直流電圧信号が電圧制御発振器
７に供給される。そして、電圧制御発振器７は供給され
る直流電圧信号の電圧値に応じた周波数信号を発振し、
この発振信号が出力端子８および可変分周器９へ出力さ
れる。このとき、固定分周器３および可変分周器９には
マイクロプロセッサ11から制御データが与えられてい
る。
晶発振回路２からの基準周波数信号が固定分周器３によ
って分周された基準信号と、電圧制御発振器７からの発
振信号が可変分周器９によって分周されたものとが位相
比較器４に入力され、位相比較器４により位相差を比較
して出力される位相差信号がループフィルタ６によって
直流化されて、得られた直流電圧信号が電圧制御発振器
７に供給される。そして、電圧制御発振器７は供給され
る直流電圧信号の電圧値に応じた周波数信号を発振し、
この発振信号が出力端子８および可変分周器９へ出力さ
れる。このとき、固定分周器３および可変分周器９には
マイクロプロセッサ11から制御データが与えられてい
る。
【０００４】従来のＰＬＬ回路によれば、以上のような
構成により水晶振動子１の基準周波数の整数倍の周波数
を有する信号を出力周波数信号として得ることができ
る。
構成により水晶振動子１の基準周波数の整数倍の周波数
を有する信号を出力周波数信号として得ることができ
る。
【０００５】このような従来のＰＬＬ回路に使用されて
いるループフィルタ６の回路構成の例を、図５に回路図
で示す。図５に示すように、従来のループフィルタ６に
おいては、チャージポンプ回路５からの入力と電圧制御
発振器７への出力とに対してローパスフィルタを構成し
ている。図５の例では抵抗Ｒ1 とコンデンサＣ1 とによ
ってラグフィルタを、Ｒ2 ・Ｒ3 とＣ2 とでラグリード
フィルタと呼ばれるフィルタを構成している。このよう
なループフィルタ６によれば、ラグフィルタの時定数τ
1 ＝Ｒ1 ×Ｃ1 、ラグリードフィルタの時定数τ2 ＝Ｒ
2 ×Ｃ2 、τ3はＲ3 ×Ｃ2 がそれぞれループフィルタ
６の性能を左右する。
いるループフィルタ６の回路構成の例を、図５に回路図
で示す。図５に示すように、従来のループフィルタ６に
おいては、チャージポンプ回路５からの入力と電圧制御
発振器７への出力とに対してローパスフィルタを構成し
ている。図５の例では抵抗Ｒ1 とコンデンサＣ1 とによ
ってラグフィルタを、Ｒ2 ・Ｒ3 とＣ2 とでラグリード
フィルタと呼ばれるフィルタを構成している。このよう
なループフィルタ６によれば、ラグフィルタの時定数τ
1 ＝Ｒ1 ×Ｃ1 、ラグリードフィルタの時定数τ2 ＝Ｒ
2 ×Ｃ2 、τ3はＲ3 ×Ｃ2 がそれぞれループフィルタ
６の性能を左右する。
【０００６】通常、ＰＬＬ回路のロックアップタイム
（チャンネル切り替え時間）にはループフィルタ９の時
定数およびダンピングファクタが強く影響する。すなわ
ち、ループフィルタ９の時定数を小さくするとロックア
ップタイムは短くなるが、基準周波数の減衰量が少なく
なるためにＣ／Ｎ（Carrier to Noise）比の悪化や基準
周波数信号の漏れによるスプリアスが大きくなり、他
方、これらの悪影響を抑えるために時定数を大きくする
とロックアップタイムが長くなってしまう。
（チャンネル切り替え時間）にはループフィルタ９の時
定数およびダンピングファクタが強く影響する。すなわ
ち、ループフィルタ９の時定数を小さくするとロックア
ップタイムは短くなるが、基準周波数の減衰量が少なく
なるためにＣ／Ｎ（Carrier to Noise）比の悪化や基準
周波数信号の漏れによるスプリアスが大きくなり、他
方、これらの悪影響を抑えるために時定数を大きくする
とロックアップタイムが長くなってしまう。
【０００７】そこで、ＰＬＬ回路においてループフィル
タ９を構成する際には、この点に留意してロックアップ
タイムとＣ／Ｎ比やスプリアスとの均衡がとれるように
時定数を設定する必要がある。
タ９を構成する際には、この点に留意してロックアップ
タイムとＣ／Ｎ比やスプリアスとの均衡がとれるように
時定数を設定する必要がある。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＰＬＬ回路においては、例えば２つのチャン
ネル間で周波数を切り替える場合、チャンネル１からチ
ャンネル２へ切り替える場合とチャンネル２からチャン
ネル１へ切り替える場合とではロックアップタイムが異
なってしまうこととなる。
うな従来のＰＬＬ回路においては、例えば２つのチャン
ネル間で周波数を切り替える場合、チャンネル１からチ
ャンネル２へ切り替える場合とチャンネル２からチャン
ネル１へ切り替える場合とではロックアップタイムが異
なってしまうこととなる。
【０００９】従って、例えばチャンネル１からチャンネ
ル２への切替えにおいて、ループフィルタを調整してあ
る規格を満足するロックアップタイムを得たとしても、
チャンネル２からチャンネル１への切替えではロックア
ップタイムがそれより遅くなって規格外となってしまう
という可能性があり、これに対してチャンネル２からチ
ャンネル１への切替えのロックアップタイムを短くする
ためにループフィルタの時定数を小さくすると、チャン
ネル１からチャンネル２への切替えにおいては必要以上
にＣ／Ｎ比を悪化させてしまうという問題点、すなわち
双方向のチャンネル切替えにおいて同じロックアップタ
イムとしつついずれの切替えにおいてもそれぞれに最良
のＣ／Ｎ比を得ることができないために、ＰＬＬ回路が
利用される機器の性能を低く設定せざるを得ないという
問題点があった。
ル２への切替えにおいて、ループフィルタを調整してあ
る規格を満足するロックアップタイムを得たとしても、
チャンネル２からチャンネル１への切替えではロックア
ップタイムがそれより遅くなって規格外となってしまう
という可能性があり、これに対してチャンネル２からチ
ャンネル１への切替えのロックアップタイムを短くする
ためにループフィルタの時定数を小さくすると、チャン
ネル１からチャンネル２への切替えにおいては必要以上
にＣ／Ｎ比を悪化させてしまうという問題点、すなわち
双方向のチャンネル切替えにおいて同じロックアップタ
イムとしつついずれの切替えにおいてもそれぞれに最良
のＣ／Ｎ比を得ることができないために、ＰＬＬ回路が
利用される機器の性能を低く設定せざるを得ないという
問題点があった。
【００１０】本発明は上記事情に鑑みて案出されたもの
であり、その目的は、双方向のチャンネル切替えにおい
て同じロックアップタイムとなり、かつＣ／Ｎ比を悪化
させないループフィルタを有するＰＬＬ回路を提供する
ことにある。
であり、その目的は、双方向のチャンネル切替えにおい
て同じロックアップタイムとなり、かつＣ／Ｎ比を悪化
させないループフィルタを有するＰＬＬ回路を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明のＰＬＬ回路は、
基準周波数信号を出力する基準発振回路と、前記基準周
波数信号を分周する固定分周器と、出力周波数信号を出
力する電圧制御発振器と、前記出力周波数信号を分周す
る可変分周器と、前記固定分周器の出力信号と前記可変
分周器の出力信号との位相差を比較して位相差信号およ
びロックディテクト信号を出力する位相比較器とチャー
ジポンプ回路と、前記位相差信号を直流化して前記電圧
制御発振器に供給するループフィルタと、前記ロックデ
ィテクト信号を検出して所定の検出信号を出力するロッ
ク検出回路とを具備するＰＬＬ回路において、前記ルー
プフィルタは複数のコンデンサを有しており、かつ前記
複数のコンデンサの接続状態を前記検出信号に対応して
切り替えるスイッチ回路が接続されていることを特徴と
するものである。
基準周波数信号を出力する基準発振回路と、前記基準周
波数信号を分周する固定分周器と、出力周波数信号を出
力する電圧制御発振器と、前記出力周波数信号を分周す
る可変分周器と、前記固定分周器の出力信号と前記可変
分周器の出力信号との位相差を比較して位相差信号およ
びロックディテクト信号を出力する位相比較器とチャー
ジポンプ回路と、前記位相差信号を直流化して前記電圧
制御発振器に供給するループフィルタと、前記ロックデ
ィテクト信号を検出して所定の検出信号を出力するロッ
ク検出回路とを具備するＰＬＬ回路において、前記ルー
プフィルタは複数のコンデンサを有しており、かつ前記
複数のコンデンサの接続状態を前記検出信号に対応して
切り替えるスイッチ回路が接続されていることを特徴と
するものである。
【００１２】
【発明の実施の形態】本発明のＰＬＬ回路によれば、ル
ープフィルタの時定数を決定するコンデンサとして複数
のコンデンサを有しており、それらの接続状態をロック
検出回路の出力である検出信号、すなわちロック状態時
の信号とアンロック状態時の信号とに対応して切り替え
るスイッチ回路が接続されている構成として、複数のコ
ンデンサの接続状態を検出信号に対応して切り替えてそ
の合成容量を変えることによって時定数を切り替えるも
のとしたことから、ループフィルタが、異なる２つの時
定数をロック検出回路の検出信号により切替え制御が可
能なものとなる。従って、その異なる２つの時定数をチ
ャンネル切替え方向に応じた最良の値に設定することに
より、従来の固定した時定数を有するループフィルタを
用いたＰＬＬ回路のようにチャンネルの切替え方向によ
ってロックアップタイムが異なってしまうことをなくす
ことができ、かつＣ／Ｎ比の悪化を抑制することがで
き、その結果、チャンネル切替え方向によらずにＣ／Ｎ
比の悪化を抑制しつつ同じロックアップタイムを有する
ＰＬＬ回路を実現することができる。
ープフィルタの時定数を決定するコンデンサとして複数
のコンデンサを有しており、それらの接続状態をロック
検出回路の出力である検出信号、すなわちロック状態時
の信号とアンロック状態時の信号とに対応して切り替え
るスイッチ回路が接続されている構成として、複数のコ
ンデンサの接続状態を検出信号に対応して切り替えてそ
の合成容量を変えることによって時定数を切り替えるも
のとしたことから、ループフィルタが、異なる２つの時
定数をロック検出回路の検出信号により切替え制御が可
能なものとなる。従って、その異なる２つの時定数をチ
ャンネル切替え方向に応じた最良の値に設定することに
より、従来の固定した時定数を有するループフィルタを
用いたＰＬＬ回路のようにチャンネルの切替え方向によ
ってロックアップタイムが異なってしまうことをなくす
ことができ、かつＣ／Ｎ比の悪化を抑制することがで
き、その結果、チャンネル切替え方向によらずにＣ／Ｎ
比の悪化を抑制しつつ同じロックアップタイムを有する
ＰＬＬ回路を実現することができる。
【００１３】以下、本発明のＰＬＬ回路について図面に
基づいて詳細に説明する。図１は本発明のＰＬＬ回路の
実施の形態の一例を示すブロック図であり、図４と同様
の箇所には同じ符号を付してある。図１において、１は
水晶発振子、２は基準周波数信号を出力する水晶発振回
路であり、これらが基準発振回路となる。
基づいて詳細に説明する。図１は本発明のＰＬＬ回路の
実施の形態の一例を示すブロック図であり、図４と同様
の箇所には同じ符号を付してある。図１において、１は
水晶発振子、２は基準周波数信号を出力する水晶発振回
路であり、これらが基準発振回路となる。
【００１４】この基準発振回路は、他にもＴＣＸＯ（温
度補償型水晶発振器）等によって構成してもよい。３は
固定分周器、４は位相比較器、５はチャージポンプ回
路、６はループフィルタ、７は電圧制御発振器、８は出
力端子、９は可変分周器、10はロック検出回路、11は固
定分周器３および可変分周器９を制御するマイクロプロ
セッサである。
度補償型水晶発振器）等によって構成してもよい。３は
固定分周器、４は位相比較器、５はチャージポンプ回
路、６はループフィルタ、７は電圧制御発振器、８は出
力端子、９は可変分周器、10はロック検出回路、11は固
定分周器３および可変分周器９を制御するマイクロプロ
セッサである。
【００１５】ここで、ロック検出回路10は、位相比較器
４からのロックディテクト信号に応じて、例えばＰＬＬ
回路がロック状態の時には電圧がＨｉ状態の信号を、ア
ンロック状態の時にはＬｏ状態の信号を検出信号として
出力し、この検出信号はマイクロプロセッサ11へ送出さ
れるとともにループフィルタ６にも送出され、ループフ
ィルタ６において複数のコンデンサの接続状態を切り替
えてその時定数を切り替えるためのスイッチ回路を制御
するための信号として利用される。
４からのロックディテクト信号に応じて、例えばＰＬＬ
回路がロック状態の時には電圧がＨｉ状態の信号を、ア
ンロック状態の時にはＬｏ状態の信号を検出信号として
出力し、この検出信号はマイクロプロセッサ11へ送出さ
れるとともにループフィルタ６にも送出され、ループフ
ィルタ６において複数のコンデンサの接続状態を切り替
えてその時定数を切り替えるためのスイッチ回路を制御
するための信号として利用される。
【００１６】本発明のＰＬＬ回路におけるそのようなル
ープフィルタ６の例を、図２（ａ）および（ｂ）に回路
図で示す。これらの図において、Ｒ1 ・Ｒ2 ・Ｒ3 はそ
れぞれ抵抗、Ｃ1 ・Ｃ2 ・Ｃ3 はそれぞれコンデンサ、
12はスイッチ回路である。
ープフィルタ６の例を、図２（ａ）および（ｂ）に回路
図で示す。これらの図において、Ｒ1 ・Ｒ2 ・Ｒ3 はそ
れぞれ抵抗、Ｃ1 ・Ｃ2 ・Ｃ3 はそれぞれコンデンサ、
12はスイッチ回路である。
【００１７】図２（ａ）においてはコンデンサＣ2 とＣ
3 とを直列接続するとともにそれらの間と接地との間に
スイッチ回路12を挿入している。これによれば、例えば
スイッチ回路12に入力される検出信号がロック状態の時
に電圧がＨｉ状態の信号であり、Ｈｉ状態の信号が入力
されることによりオン（導通）状態となり、他方、アン
ロック状態の時にＬｏ状態の信号であり、Ｌｏ状態の信
号が入力されることによりオフ状態となるものとする
と、ロック状態すなわちスイッチ回路12がオン状態の時
にはコンデンサＣ3 が短絡され抵抗Ｒ3 に接続されるコ
ンデンサの容量が大きくなり、アンロック状態すなわち
スイッチ回路12がオフ状態の時にはコンデンサＣ2 とＣ
3 とが直列接続となってその合成容量が抵抗Ｒ3 に接続
され、抵抗Ｒ3 に接続されるコンデンサの容量が小さく
なって、それに応じて時定数を切り替えることができ
る。
3 とを直列接続するとともにそれらの間と接地との間に
スイッチ回路12を挿入している。これによれば、例えば
スイッチ回路12に入力される検出信号がロック状態の時
に電圧がＨｉ状態の信号であり、Ｈｉ状態の信号が入力
されることによりオン（導通）状態となり、他方、アン
ロック状態の時にＬｏ状態の信号であり、Ｌｏ状態の信
号が入力されることによりオフ状態となるものとする
と、ロック状態すなわちスイッチ回路12がオン状態の時
にはコンデンサＣ3 が短絡され抵抗Ｒ3 に接続されるコ
ンデンサの容量が大きくなり、アンロック状態すなわち
スイッチ回路12がオフ状態の時にはコンデンサＣ2 とＣ
3 とが直列接続となってその合成容量が抵抗Ｒ3 に接続
され、抵抗Ｒ3 に接続されるコンデンサの容量が小さく
なって、それに応じて時定数を切り替えることができ
る。
【００１８】また、図２（ｂ）においてはコンデンサＣ
2 とＣ3 とを並列接続するとともに抵抗Ｒ3 とコンデン
サＣ3 との間にスイッチ回路12を挿入している。これに
よれば、例えばスイッチ回路12の動作が上記と同様であ
るとすると、ロック状態すなわちスイッチ回路12がオン
状態の時には並列接続されたコンデンサＣ2 とコンデン
サＣ3 との合成容量が抵抗Ｒ3 に接続され、抵抗Ｒ3 に
接続されるコンデンサの容量が大きくなり、アンロック
状態すなわちスイッチ回路12がオフ状態の時にはコンデ
ンサＣ2 のみが抵抗Ｒ3 に接続され、抵抗Ｒ3 に接続さ
れるコンデンサの容量が大きくなって、それに応じて時
定数を切り替えることができる。
2 とＣ3 とを並列接続するとともに抵抗Ｒ3 とコンデン
サＣ3 との間にスイッチ回路12を挿入している。これに
よれば、例えばスイッチ回路12の動作が上記と同様であ
るとすると、ロック状態すなわちスイッチ回路12がオン
状態の時には並列接続されたコンデンサＣ2 とコンデン
サＣ3 との合成容量が抵抗Ｒ3 に接続され、抵抗Ｒ3 に
接続されるコンデンサの容量が大きくなり、アンロック
状態すなわちスイッチ回路12がオフ状態の時にはコンデ
ンサＣ2 のみが抵抗Ｒ3 に接続され、抵抗Ｒ3 に接続さ
れるコンデンサの容量が大きくなって、それに応じて時
定数を切り替えることができる。
【００１９】従って、これら図２（ａ）および（ｂ）に
示したようなループフィルタ６によれば、ロック状態と
アンロック状態とに応じて変化する検出信号に対応して
スイッチ回路12によって複数のコンデンサＣ2 ・Ｃ3 の
接続状態を切り替えることによって異なる２つの時定数
を切り替えることができるループフィルタ６となり、そ
の異なる２つの時定数をチャンネル切替え方向に応じた
最良の値に設定することにより、チャンネル切替え方向
によらずにＣ／Ｎ比の悪化を抑制しつつ同じロックアッ
プタイムを有するＰＬＬ回路となる。
示したようなループフィルタ６によれば、ロック状態と
アンロック状態とに応じて変化する検出信号に対応して
スイッチ回路12によって複数のコンデンサＣ2 ・Ｃ3 の
接続状態を切り替えることによって異なる２つの時定数
を切り替えることができるループフィルタ６となり、そ
の異なる２つの時定数をチャンネル切替え方向に応じた
最良の値に設定することにより、チャンネル切替え方向
によらずにＣ／Ｎ比の悪化を抑制しつつ同じロックアッ
プタイムを有するＰＬＬ回路となる。
【００２０】なお、上記の検出信号のＨｉ・Ｌｏ状態お
よびそれに対応したスイッチ回路12のオン・オフ状態の
関係は、所望により他の組合せとしてもよいことは言う
までもない。
よびそれに対応したスイッチ回路12のオン・オフ状態の
関係は、所望により他の組合せとしてもよいことは言う
までもない。
【００２１】次に、本発明のＰＬＬ回路のループフィル
タ６におけるスイッチ回路12の例を、図３に回路図で示
す。図３は図２（ａ）に示した回路の一部を示すもので
あり、同様の箇所には同じ符号を付してある。
タ６におけるスイッチ回路12の例を、図３に回路図で示
す。図３は図２（ａ）に示した回路の一部を示すもので
あり、同様の箇所には同じ符号を付してある。
【００２２】図３に示したスイッチ回路12は、図２
（ａ）に示したように、直列接続されたコンデンサＣ2
とＣ3 の間と接地との間に挿入されており、Ｄはダイオ
ード、13はトグルフリップフロップ回路（Ｔフリップフ
ロップ）である。Ｔフリップフロップ13は、ロック検出
回路10からの検出信号が入力され、その入力電圧の立ち
上がりまたは立ち下がりによってダイオードＤのアノー
ド側の電圧の出力のオン・オフを切り替えることができ
る。ここではチャンネルの切替え時にＴフリップフロッ
プ13の出力のオン・オフの切替えが行なわれ、Ｔフリッ
プフロップ13の出力がオンとなるとダイオードＤが導通
状態となって、コンデンサＣ3 が短絡されてコンデンサ
Ｃ2 のみが抵抗Ｒ3 に接続され、Ｔフリップフロップ13
の出力がオフとなるとダイオードＤが非導通状態となっ
て、直列接続されたコンデンサＣ2 とＣ3 が抵抗Ｒ3 に
接続されることとなる。
（ａ）に示したように、直列接続されたコンデンサＣ2
とＣ3 の間と接地との間に挿入されており、Ｄはダイオ
ード、13はトグルフリップフロップ回路（Ｔフリップフ
ロップ）である。Ｔフリップフロップ13は、ロック検出
回路10からの検出信号が入力され、その入力電圧の立ち
上がりまたは立ち下がりによってダイオードＤのアノー
ド側の電圧の出力のオン・オフを切り替えることができ
る。ここではチャンネルの切替え時にＴフリップフロッ
プ13の出力のオン・オフの切替えが行なわれ、Ｔフリッ
プフロップ13の出力がオンとなるとダイオードＤが導通
状態となって、コンデンサＣ3 が短絡されてコンデンサ
Ｃ2 のみが抵抗Ｒ3 に接続され、Ｔフリップフロップ13
の出力がオフとなるとダイオードＤが非導通状態となっ
て、直列接続されたコンデンサＣ2 とＣ3 が抵抗Ｒ3 に
接続されることとなる。
【００２３】このような構成の本発明のＰＬＬ回路によ
れば、ロック検出回路10の出力がＰＬＬ回路がロックし
ている状態では例えば検出信号は常にＨｉ状態の信号と
なっており、チャンネル切替えが行なわれる際には一時
的にアンロック状態となって検出信号がＬｏ状態とな
り、その後再びロック状態となって検出信号がＨｉ状態
となる。つまり、チャンネル切替えが行なわれると検出
信号が一時的にＬｏ状態の信号となり再びＨｉ状態に戻
る。
れば、ロック検出回路10の出力がＰＬＬ回路がロックし
ている状態では例えば検出信号は常にＨｉ状態の信号と
なっており、チャンネル切替えが行なわれる際には一時
的にアンロック状態となって検出信号がＬｏ状態とな
り、その後再びロック状態となって検出信号がＨｉ状態
となる。つまり、チャンネル切替えが行なわれると検出
信号が一時的にＬｏ状態の信号となり再びＨｉ状態に戻
る。
【００２４】このような検出信号を利用して、図３に示
したようなＴフリップフロップ13の出力の切替えを行な
う。まず、Ｔフリップフロップ13の出力がオフの状態で
あるとすると、抵抗Ｒ3 にはコンデンサＣ2 とＣ3 とが
直列接続されたものが接続されている。この状態でチャ
ンネル切替えが行なわれると、前述した通りＴフリップ
フロップ13の入力である検出信号は一時的にＬｏ状態と
なり、その後再びＨｉ状態に戻るため、Ｔフリップフロ
ップ13の出力はオンの状態に切り替わる。これによりダ
イオードＤはオン状態となり、コンデンサＣ3 が短絡さ
れるため、抵抗Ｒ3 に接続されるコンデンサはＣ2 のみ
となる。
したようなＴフリップフロップ13の出力の切替えを行な
う。まず、Ｔフリップフロップ13の出力がオフの状態で
あるとすると、抵抗Ｒ3 にはコンデンサＣ2 とＣ3 とが
直列接続されたものが接続されている。この状態でチャ
ンネル切替えが行なわれると、前述した通りＴフリップ
フロップ13の入力である検出信号は一時的にＬｏ状態と
なり、その後再びＨｉ状態に戻るため、Ｔフリップフロ
ップ13の出力はオンの状態に切り替わる。これによりダ
イオードＤはオン状態となり、コンデンサＣ3 が短絡さ
れるため、抵抗Ｒ3 に接続されるコンデンサはＣ2 のみ
となる。
【００２５】次にチャンネル切替えが行なわれた場合、
Ｔフリップフロップ13の出力はオフの状態に戻り、ダイ
オードＤもオフ状態となるので再びコンデンサＣ2 とＣ
3 とは直列接続されて抵抗Ｒ3 に接続されることとな
る。
Ｔフリップフロップ13の出力はオフの状態に戻り、ダイ
オードＤもオフ状態となるので再びコンデンサＣ2 とＣ
3 とは直列接続されて抵抗Ｒ3 に接続されることとな
る。
【００２６】これにより、ループフィルタ６の時定数は
チャンネルの切替えに応じて、図２（ａ）に示した例の
場合には、τ2 ＝Ｒ2 ×｛（Ｃ2 ×Ｃ3 ）／（Ｃ2 ＋Ｃ
3 ）｝からτ2 ’＝Ｒ2 ×Ｃ2 へ、ならびにτ3 ＝Ｒ3
×｛（Ｃ2 ×Ｃ3 ）／（Ｃ2＋Ｃ3 ）｝からτ3 ’＝Ｒ
3 ×Ｃ2 へ切り替わる。また、図２（ｂ）に示した例の
場合には、τ2 ＝Ｒ2 ×Ｃ2 からτ2 ’＝Ｒ2 ×（Ｃ2
＋Ｃ3 ）へ、ならびにτ3 ＝Ｒ3 ×Ｃ2 からτ3 ’＝Ｒ
3 ×（Ｃ2 ＋Ｃ3 ）へ切り替わる。そして、そのように
ループフィルタ６の時定数が切り替わるのに応じてロッ
クアップタイムおよびＣ／Ｎ比が切り替わることとな
る。
チャンネルの切替えに応じて、図２（ａ）に示した例の
場合には、τ2 ＝Ｒ2 ×｛（Ｃ2 ×Ｃ3 ）／（Ｃ2 ＋Ｃ
3 ）｝からτ2 ’＝Ｒ2 ×Ｃ2 へ、ならびにτ3 ＝Ｒ3
×｛（Ｃ2 ×Ｃ3 ）／（Ｃ2＋Ｃ3 ）｝からτ3 ’＝Ｒ
3 ×Ｃ2 へ切り替わる。また、図２（ｂ）に示した例の
場合には、τ2 ＝Ｒ2 ×Ｃ2 からτ2 ’＝Ｒ2 ×（Ｃ2
＋Ｃ3 ）へ、ならびにτ3 ＝Ｒ3 ×Ｃ2 からτ3 ’＝Ｒ
3 ×（Ｃ2 ＋Ｃ3 ）へ切り替わる。そして、そのように
ループフィルタ６の時定数が切り替わるのに応じてロッ
クアップタイムおよびＣ／Ｎ比が切り替わることとな
る。
【００２７】なお、以上はあくまで本発明の実施の形態
の例示であって、本発明はそれらに限定されるものでは
なく、本発明の要旨を逸脱しない範囲で種々の変更や改
良を加えることは何ら差し支えない。
の例示であって、本発明はそれらに限定されるものでは
なく、本発明の要旨を逸脱しない範囲で種々の変更や改
良を加えることは何ら差し支えない。
【００２８】
【発明の効果】以上のように、本発明のＰＬＬ回路によ
れば、ループフィルタの時定数を決定するコンデンサと
して複数のコンデンサを有しており、それらの接続状態
をロック検出回路からの検出信号に対応して切り替える
スイッチ回路が接続されている構成として、複数のコン
デンサの合成容量を切り替えることによって時定数を切
り替えるものとしたことから、ループフィルタが、異な
る２つの時定数をロック検出回路の検出信号により切替
え制御が可能なものとなり、それら時定数をチャンネル
切替え方向に応じた最良の値に設定することにより、チ
ャンネル切替え方向によらずにＣ／Ｎ比の悪化を抑制し
つつ同じロックアップタイムを有するＰＬＬ回路を実現
することができた。
れば、ループフィルタの時定数を決定するコンデンサと
して複数のコンデンサを有しており、それらの接続状態
をロック検出回路からの検出信号に対応して切り替える
スイッチ回路が接続されている構成として、複数のコン
デンサの合成容量を切り替えることによって時定数を切
り替えるものとしたことから、ループフィルタが、異な
る２つの時定数をロック検出回路の検出信号により切替
え制御が可能なものとなり、それら時定数をチャンネル
切替え方向に応じた最良の値に設定することにより、チ
ャンネル切替え方向によらずにＣ／Ｎ比の悪化を抑制し
つつ同じロックアップタイムを有するＰＬＬ回路を実現
することができた。
【００２９】以上により、本発明によれば、双方向のチ
ャンネル切替えにおいて同じロックアップタイムとな
り、かつＣ／Ｎ比を悪化させないループフィルタを有す
るＰＬＬ回路を提供することができた。
ャンネル切替えにおいて同じロックアップタイムとな
り、かつＣ／Ｎ比を悪化させないループフィルタを有す
るＰＬＬ回路を提供することができた。
【図１】本発明のＰＬＬ回路の実施の形態の一例を示す
ブロック図である。
ブロック図である。
【図２】（ａ）および（ｂ）はそれぞれ本発明のＰＬＬ
回路におけるループフィルタの例を示す回路図である。
回路におけるループフィルタの例を示す回路図である。
【図３】本発明のＰＬＬ回路のループフィルタにおける
スイッチ回路の例を示す回路図である。
スイッチ回路の例を示す回路図である。
【図４】従来のＰＬＬ回路の例を示すブロック図であ
る。
る。
【図５】従来のＰＬＬ回路におけるループフィルタの例
を示す回路図である。
を示す回路図である。
２・・・・・・・・・水晶発振回路（基準発振回路） ３・・・・・・・・・固定分周器 ４・・・・・・・・・位相比較器 ５・・・・・・・・・チャージポンプ回路 ６・・・・・・・・・ループフィルタ Ｃ1 、Ｃ2 、Ｃ3 ・・コンデンサ ７・・・・・・・・・電圧制御発振器 ９・・・・・・・・・可変分周器 10・・・・・・・・・ロック検出回路 12・・・・・・・・・スイッチ回路
Claims (1)
- 【請求項１】 基準周波数信号を出力する基準発振回路
と、前記基準周波数信号を分周する固定分周器と、出力
周波数信号を出力する電圧制御発振器と、前記出力周波
数信号を分周する可変分周器と、前記固定分周器の出力
信号と前記可変分周器の出力信号との位相差を比較して
位相差信号およびロックディテクト信号を出力する位相
比較器とチャージポンプ回路と、前記位相差信号を直流
化して前記電圧制御発振器に供給するループフィルタ
と、前記ロックディテクト信号を検出して所定の検出信
号を出力するロック検出回路とを具備するＰＬＬ回路に
おいて、前記ループフィルタは複数のコンデンサを有し
ており、かつ前記複数のコンデンサの接続状態を前記検
出信号に対応して切り替えるスイッチ回路が接続されて
いることを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9262403A JPH11103250A (ja) | 1997-09-26 | 1997-09-26 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9262403A JPH11103250A (ja) | 1997-09-26 | 1997-09-26 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11103250A true JPH11103250A (ja) | 1999-04-13 |
Family
ID=17375302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9262403A Pending JPH11103250A (ja) | 1997-09-26 | 1997-09-26 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11103250A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366144B2 (en) * | 1999-11-30 | 2002-04-02 | Samsung Electronics Co., Ltd. | Loop filtering apparatus for reducing frequency lock-up time and phase noise of a phase locked loop for use in a mobile terminal |
| CN113364453A (zh) * | 2020-03-06 | 2021-09-07 | 海能达通信股份有限公司 | 一种环路滤波器及锁相环 |
-
1997
- 1997-09-26 JP JP9262403A patent/JPH11103250A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366144B2 (en) * | 1999-11-30 | 2002-04-02 | Samsung Electronics Co., Ltd. | Loop filtering apparatus for reducing frequency lock-up time and phase noise of a phase locked loop for use in a mobile terminal |
| CN113364453A (zh) * | 2020-03-06 | 2021-09-07 | 海能达通信股份有限公司 | 一种环路滤波器及锁相环 |
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