JP4504581B2 - リング遅延とカウンタを利用したレジスタ制御遅延固定ループ - Google Patents
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Description
【発明が属する技術分野】
本発明は、半導体メモリ装置に関し、特に、低周波においても小さい面積を有するリング遅延とカウンタを利用したレジスタ制御遅延固定ループに関する。
【0002】
【従来の技術】
一般に、遅延固定ループとは、半導体メモリ装置でクロックを用いる同期式メモリの内部クロックを誤りなしに外部クロックと一致するようにするために用いる回路である。すなわち、外部から入力されるクロックが内部で用いられる時、タイミング遅延が発生するが、該タイミング遅延を制御して内部で用いるクロックが外部から入力されるクロックと同一に同期されるようにするために用いる。言い換えれば、外部クロックとデータ、または外部クロックと内部クロックとの間のスキュー(Skew)を補償するためのクロック発生装置である。
【0003】
図1は、従来の技術の線型レジスタ制御遅延固定ループの構成を示すブロック図である。
【0004】
図1では、DRAMにおける遅延固定ループの用途を示すために遅延固定ループ500と関連したDRAMの周辺回路構成を同時に示している。
【0005】
図1を参照すると、従来の技術の遅延固定ループは、外部のクロック信号External CLKが入力されてクロック入力信号CLKinを生成する入力部100と、遅延固定ループの最終出力信号であるクロック出力信号CLKoutが入力されて前記クロック入力信号CLKinで遅延される遅延量をモデリングする遅延モニター110と、前記入力部100からの内部クロック信号CLKinと前記遅延モニター110のフィードバックされる信号とが入力されて二つの信号の位相を比較してシフトを制御する位相検出器120と、前記位相検出器120の左側又は右側へのシフト指示を行う左側シフト信号shift−left及び右側シフト信号shift−rightが入力されて遅延の加算/減算を制御するシフトレジスタ130と、前記シフトレジスタ130の出力に応じて遅延量を調節するためのディジタル遅延ライン140とを備える。
【0006】
このような遅延固定ループによりDRAMコア部150で読み出されたデータは、前記クロック出力信号CLKoutに同期されてDフリップフロップ160及び出力駆動部170を経て外部に出力DQされる。遅延固定ループを用いない場合、すなわち前記クロック入力信号CLKinと前記クロック出力信号CLKoutとが同じである場合に、出力されたデータは、外部クロックExternal CLKに比べて前記入力部100の時間遅延tRと前記Dフリップフロップ160及び前記出力駆動部170で遅延される時間遅延tDとを足しただけのスキュー(skew)を有することとなる。しかし、図1のように、遅延固定ループを使用すれば、出力されるデータは、外部クロックと正確に同期される。このようにするためには、クロック出力信号CLKoutがクロック入力信号CLKinを必要とするほど遅延させたものとなるべきであるが、この過程を次の図2と共に説明する。
【0007】
図2は、3段により構成した従来のディジタル遅延ライン140の例を示した詳細な回路図である。
【0008】
図2を参照すると、ディジタル遅延ライン140は、シフトレジスタ130からの第1乃至第3シフト信号s1、s2、s3とクロック入力信号CLKinとが入力されて前記第1乃至第3シフト信号s1、s2、s3の制御によりクロック入力信号CLKinを伝達する制御部200と、制御部200の制御を受けて時間遅延をする遅延部210と、前記遅延部210から入力される信号を出力する出力部220とを備える。
【0009】
具体的に、制御部200は、クロック入力信号CLKinと第3シフト信号s3とが入力される第1NANDゲート201と、クロック入力信号CLKinと第2シフト信号s2とが入力される第2NANDゲート202と、クロック入力信号CLKinと第1シフト信号s1とが入力される第3NANDゲート203とを備える。
【0010】
また、遅延部210は、第1NANDゲート201と電源電圧が入力される第4NANDゲート204と、第4NANDゲート204の出力と電源電圧とが入力される第5NANDゲート205と、第2NANDゲート202の出力と第5NANDゲート205の出力とが入力される第6NANDゲート206と、第6NANDゲート206の出力と電源電圧とが入力される第7NANDゲート207と、第3NANDゲート203の出力と第7NANDゲート207の出力とが入力される第8NANDゲート208と、第8NANDゲート208の出力と電源電圧とが入力される第9NANDゲート209とを備える。
【0011】
また、出力部220は、第9NANDゲート209の出力と電源電圧とが入力される第10NANDゲート220から構成されている。
【0012】
図2で示す遅延部210は、二つのNANDゲートから構成されている単位遅延230三つを用いた3段の遅延部を説明するためのものであって、実際には、100段またはその以上の単位遅延230が必要である。また、単位遅延230の個数は、低周波に行くほどさらに多くなり得る。
【0013】
以下、上記の構成の動作を説明すると、最初に第1シフト信号s1のみが論理ハイであって、第2及び第3シフト信号s2、s3は、論理ローであるならば、クロック出力信号CLKoutは、クロック入力信号CLKinを単位遅延した一つの段だけ遅延させたこととなる。この場合、クロック入力信号CLKinが入力されるNANDゲート201、202、203とクロック出力信号CLKoutを出力するNANDゲート220の遅延は、補償できるものであるので無視しても良い。
【0014】
クロック出力信号CLKoutは、遅延モニター110を経た後、位相検出器120で位相比較をする。ここで、クロック出力信号CLKoutがさらに遅延されるべきであるならば、位相検出器120は、左側シフト信号shift−leftを活性化させる。これによって第1シフト信号s1は、論理ローとなり、前記第2シフト信号s2は、論理ハイとなる。すなわち、論理ハイが左側に伝達されるのである。次いで、また位相検出器120で位相比較をすることとなり、クロック出力信号CLKoutがさらに遅延されるべきであるならば、再び左側シフト信号shift−leftを活性化させて今回は、第3シフト信号s3に論理ハイを伝達させる。この場合、クロック出力信号CLKoutは、クロック入力信号CLKinを単位遅延3段だけ遅延させたこととなる。それに対し、位相検出器120でクロック出力信号CLKoutが小さく遅延されるべきであるという判定が出力されれば、右側シフト信号shift−rightが活性化され、クロック入力信号CLKinが経るべき単位遅延の段数を減らすこととなる。上記のような方法で位相が一致するまで同じ過程が繰り返される。
【0015】
必要な単位遅延の段数は、tCK(一つのクロック周期)−tDM(補償しようとする遅延)であるので、低周波になるほど増えることとなる。例えば、単位遅延が0.1nsecであって、tCK=15nsec、tDM=3nsecであるならば、120段の単位遅延が必要となる。
【0016】
以上、説明したように、従来のレジスタ制御位相固定ループ(register controlled DLL)は、線型遅延ライン(Linear delay line)を用いるため、低周波に行くほどそれに比例して必要な単位遅延数が増えることとなるので、素子面積がさらに増えることとなる問題点が発生する。
【0017】
【発明が解決しようとする課題】
そこで、本発明は上記従来のレジスタ制御遅延固定ループにおける問題点に鑑みてなされたものであって、低周波においても小さい面積を占めるリング遅延とカウンタを利用した遅延固定ループを提供することにその目的がある。
【0018】
【課題を解決するための手段】
上記のような目的を達成するためになされた本発明によるリング遅延とカウンタを利用したレジスタ制御遅延固定ループは、半導体メモリ装置において、外部のクロック信号が入力されてクロック入力信号を生成する入力部と、遅延固定ループの最終出力信号であるクロック出力信号が入力され、前記クロック入力信号の遅延量をモデリングする遅延モニターと、前記クロック入力信号と、前記遅延モニターからフィードバックされる信号との位相を比較して、左側シフト信号及び右側シフト信号を出力する位相検出器と、前記左側シフト信号及び右側シフト信号と、フィードバックされた自身の出力とに応答して、複数のシフト信号を出力するシフトレジスタと、前記クロック入力信号の遅延量の加算/減算を制御するための前記シフト信号と、前記フィードバックされた自身の出力とに応答して、前記クロック入力信号の遅延量を調節するディジタル遅延ラインと、前記ディジタル遅延ラインから遅延及び出力されたクロック入力信号が入力され、前記ディジタル遅延ラインが自身の出力のフィードバックを受ける数をカウンティングする第1カウンタと、前記シフトレジスタが自身の出力のフィードバックを受ける数をカウンティングする第2カウンタと、前記第1カウンタと前記第2カウンタのカウント数を比較するカウント比較器と、前記カウント比較器と前記ディジタル遅延ラインの出力が入力されて前記クロック出力信号を出力する出力部とを含んでなることを特徴とする。
【0019】
【発明の実施の形態】
次に、本発明にかかるリング遅延とカウンタを利用したレジスタ制御遅延固定ループの実施の形態の具体例を図面を参照しながら説明する。
【0020】
図3は、本発明の遅延固定ループの構成を示すブロック図である。
【0021】
図3を参照すると、外部のクロック信号External CLKが入力されてクロック入力信号CLKinを生成する入力部300と、遅延固定ループの最終出力信号であるクロック出力信号CLKoutがフィードバック入力され前記クロック入力信号CLKinで遅延される遅延量をモデリングする遅延モニター310と、入力部300からの内部クロック信号CLKinと遅延モニター310の出力される信号とが入力されて二つの信号の位相を比較してシフトを制御する位相検出器320と、位相検出器320の左側又は右側へのシフト指示を行う左側シフト信号shift−left及び右側シフト信号shift−rightが入力されてリング循環をしながら遅延の加算/減算を制御するシフトレジスタ330と、シフトレジスタ330の出力に応じてリング循環をしながら遅延量を調節するディジタル遅延ライン340と、リング循環しながらディジタル遅延ライン340からのデータ出力の数をカウンティングする第1カウンタ350と、リング循環しながらシフトレジスタ330からの信号出力の数をカウンティングする第2カウンタ360と、第1カウンタ350と第2カウンタ360とのカウント数を比較するカウント比較器370と、カウント比較器370とディジタル遅延ライン340の出力とが入力されてクロック出力信号CLKoutを出力する出力部380とを備える。
【0022】
図4は、3段から構成した本発明のリング遅延とカウンタを利用したレジスタ制御遅延固定ループの実施例を示した詳細な回路図である。
【0023】
図4を参照すると、本発明の遅延固定ループは、シフトレジスタ330からの第1乃至第3シフト信号s1、s2、s3とクロック入力信号CLKinとが入力されて第1乃至第3シフト信号s1、s2、s3の制御によりクロック入力信号CLKinを伝達する制御部400と、リセット信号resetbと制御部400の制御を受けてリング循環しながら時間遅延を行う遅延部410と、遅延部410からの信号出力の数をカウンティングする第1カウンタ350と、リング循環しているシフトレジスタ330からの信号出力の数をカウンティングする第2カウンタ360と、第1カウンタ350と第2カウンタ360のカウント数を比較するためのカウント比較器370と、カウント比較器370と遅延部410の出力が入力されてクロック出力信号CLKoutを出力する出力部380とを備える。
【0024】
具体的に、制御部400は、クロック入力信号CLKinと第3シフト信号s3とが入力される第1NANDゲート401と、クロック入力信号CLKinと第2シフト信号s2とが入力される第2NANDゲート402と、クロック入力信号CLKinと第1シフト信号s1とが入力される第3NANDゲート403とを備える。
【0025】
また、遅延部410は、第1NANDゲート401とリング循環される第9NANDゲート409の出力とが入力される第4NANDゲート404と、第4NANDゲート404の出力とリセット信号とが入力される第5NANDゲート405と、第2NANDゲート402の出力と第5NANDゲート405の出力とが入力される第6NANDゲート406と、第6NANDゲート406の出力とリセット信号とが入力される第7NANDゲート407と、第3NANDゲート403の出力と第7NANDゲート207の出力とが入力される第8NANDゲート408と、第8NANDゲート408の出力とリセット信号とが入力される第9NANDゲート409とを備える。
【0026】
また、出力部380は、第9NANDゲート209の出力とカウント比較器370の出力とが入力されるNORゲートとから構成されている。
【0027】
以下、上記構成の動作を説明すると、基本的な動作原理は、従来の技術と類似しており、ただし、第3シフト信号s3が論理ハイとなっても位相検出器320で左側シフト信号shift−leftがまた活性化されれば、論理ハイ値は、また第1シフト信号s1に伝達され、第2カウンタ360は、回数1を記録することとなる。第1シフト信号s1が論理ハイであるので、クロック入力信号CLKinは、単位遅延430一つを通過して第1カウンタ350に回数1を記録することとなり、同時にリング循環して単位遅延430三つを通過することとなる。第1カウンタ350と第2カウンタ360のカウント数が同じになると、カウント比較器370は、カウント比較器出力信号enbを論理ローにして総4段を経た信号がクロック出力信号CLKoutに出力されるようにする。すなわち、3段の遅延のみを有していても、それ以上の遅延が必要な場合に処理できることとなる。第2カウンタ360は、右側シフト信号shift−rightが活性化されて逆リング循環する場合にも処理できるために、カウントダウン(Count Down)機能も実行できるべきである。第1及び第2カウンタ350、360とカウント比較器370は、相対的に非常に小さい面積を占めるため、例えば、30段の遅延を有してもはるかに低い周波数まで動作できる可能性を有する。
【0028】
リセット信号resetbは、初期状態と、クロック出力信号CLKoutの出力と次のクロック入力信号CLKinが入力される間毎に、論理ローにセッティングされてリング遅延を初期化する役割を行う。
【0029】
図5は、上昇クロックに対するリセット信号resetbのタイミング図である。
【0030】
図5を参照すると、クロック信号CLKが上昇する時ごとにリセット信号resetbが論理ローに活性化されてクロック出力信号CLoutが出力され、クロック入力信号CLkinが入力される前に遅延部410を初期化させることが分かる。
【0031】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【0032】
【発明の効果】
上述したように、本発明は、従来のレジスタ制御遅延固定ループで用いた線型遅延ラインをリング遅延とカウンタとに置き換えることによって必要な遅延段数を減少させて素子の全体面積を減らし、低周波動作時に動作範囲を大幅に広げることができる。
【図面の簡単な説明】
【図1】従来の技術の線型レジスタ制御遅延固定ループの構成を示すブロック図である。
【図2】3段から構成した従来のディジタル遅延ラインの実施例を示した詳細な回路図である。
【図3】本発明のリング遅延とカウンタを利用したレジスタ制御遅延固定ループの構成を示すブロック図である。
【図4】3段から構成した本発明の遅延固定ループの実施例を示した詳細な回路図である。
【図5】本発明の遅延固定ループの上昇クロックに対するリセット信号resetbのタイミング図である。
【符号の説明】
300 入力部
310 遅延モニター
320 位相検出器
330 シフトレジスタ
340 ディジタル遅延ライン
350 第1カウンタ
360 第2カウンタ
370 カウント比較器
380 出力部(NORゲート)
400 制御部
401〜409 NANDゲート
410 遅延部
430 単位遅延
Claims (5)
- 半導体メモリ装置において、
外部のクロック信号が入力されてクロック入力信号を生成する入力部と、
遅延固定ループの最終出力信号であるクロック出力信号が入力され、前記クロック入力信号の遅延量をモデリングする遅延モニターと、
前記クロック入力信号と、前記遅延モニターからフィードバックされる信号との位相を比較して、左側シフト信号及び右側シフト信号を出力する位相検出器と、
前記左側シフト信号及び右側シフト信号と、フィードバックされた自身の出力とに応答して、複数のシフト信号を出力するシフトレジスタと、
前記クロック入力信号の遅延量の加算/減算を制御するための前記シフト信号と、前記フィードバックされた自身の出力とに応答して、前記クロック入力信号の遅延量を調節するディジタル遅延ラインと、
前記ディジタル遅延ラインから遅延及び出力されたクロック入力信号が入力され、前記ディジタル遅延ラインが自身の出力のフィードバックを受ける数をカウンティングする第1カウンタと、
前記シフトレジスタが自身の出力のフィードバックを受ける数をカウンティングする第2カウンタと、
前記第1カウンタと前記第2カウンタのカウント数を比較するカウント比較器と、
前記カウント比較器と前記ディジタル遅延ラインの出力が入力されて前記クロック出力信号を出力する出力部とを含んでなることを特徴とするリング遅延とカウンタを利用したレジスタ制御遅延固定ループ。 - 前記ディジタル遅延ラインは、前記シフトレジスタから出力されるシフト信号と前記クロック入力信号とが入力されて前記シフト信号の制御により前記クロック入力信号を伝達する制御部と、
リセット信号と前記制御部から伝達されたクロック入力信号とが入力されてリング循環しながら時間遅延を行う遅延部とを含んでなることを特徴とする請求項1に記載のリング遅延とカウンタを利用したレジスタ制御遅延固定ループ。 - 前記制御部は、前記クロック入力信号と前記シフト信号とが入力される第1乃至第3ロジックゲートを含んでなることを特徴とする請求項2に記載のリング遅延とカウンタを利用したレジスタ制御遅延固定ループ。
- 前記遅延部は、第1ステージ単位遅延端、中間ステージ単位遅延端、及び最終ステージ単位遅延端を含んでおり、
前記第1ステージ単位遅延端は、前記第1ロジックゲートの出力信号とリング循環させる第9ロジックゲートの出力信号とが入力される第4ロジックゲートと、前記第4ロジックゲートの出力とリセット信号とが入力される第5ロジックゲートとを備え、
前記中間ステージ単位遅延端は、前記第2ロジックゲートの出力信号と前記第1ステージ単位遅延端の出力信号とが入力される第6ロジックゲートと、前記第6ロジックゲートの出力とリセット信号とが入力される第7ロジックゲートとを備え、
前記最終ステージ単位遅延端は、前記第3ロジックゲートの出力信号と前記中間ステージ単位遅延端の出力信号とが入力される第8ロジックゲートと、前記第8ロジックゲートの出力とリセット信号とが入力される前記第9ロジックゲートとを備えることを特徴とする請求項3に記載のリング遅延とカウンタを利用したレジスタ制御遅延固定ループ。 - 前記出力部は、前記遅延部の出力と前記カウント比較器の出力とが入力されるロジックゲートを含むことを特徴とする請求項1に記載のリング遅延とカウンタを利用したレジスタ制御遅延固定ループ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000036728A KR100362199B1 (ko) | 2000-06-30 | 2000-06-30 | 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프 |
KR2000/P36728 | 2000-06-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002025259A JP2002025259A (ja) | 2002-01-25 |
JP4504581B2 true JP4504581B2 (ja) | 2010-07-14 |
Family
ID=19675041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001049134A Expired - Fee Related JP4504581B2 (ja) | 2000-06-30 | 2001-02-23 | リング遅延とカウンタを利用したレジスタ制御遅延固定ループ |
Country Status (4)
Country | Link |
---|---|
US (1) | US6437618B2 (ja) |
JP (1) | JP4504581B2 (ja) |
KR (1) | KR100362199B1 (ja) |
TW (1) | TW518594B (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4454810B2 (ja) * | 2000-08-04 | 2010-04-21 | Necエレクトロニクス株式会社 | デジタル位相制御方法及びデジタル位相制御回路 |
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US20020000855A1 (en) | 2002-01-03 |
KR20020002526A (ko) | 2002-01-10 |
KR100362199B1 (ko) | 2002-11-23 |
JP2002025259A (ja) | 2002-01-25 |
TW518594B (en) | 2003-01-21 |
US6437618B2 (en) | 2002-08-20 |
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Date | Code | Title | Description |
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RD02 | Notification of acceptance of power of attorney |
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|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090105 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090409 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130430 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R154 | Certificate of patent or utility model (reissue) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140430 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
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|
R350 | Written notification of registration of transfer |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
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