JP4454810B2 - デジタル位相制御方法及びデジタル位相制御回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、デジタル位相制御方法及びデジタル位相制御回路に関し、特に、同一周波数で位相の異なる所定数のクロック信号を、その相間隔を所定の間隔に保持したまま、全体として高精度に高分解能で位相シフトする技術に関する。
【0002】
【従来の技術】
現在、多重通信、情報の記録・再生の分野において、同一周波数で位相の異なる所定数のクロック信号(多相クロック)を、その相間隔を所定の間隔に保持したまま、全体として高精度に高分解能で位相シフトする技術が要請されている。
データのデジタル伝送において、受信したデータ信号を抽出し再生する際、多相クロックを使用したビット同期を行う。その場合、多相クロックから一つのクロックを選択する選択回路を用い、その選択回路を制御する方法の他、多相クロック全体を位相制御(位相シフト)することにより多相クロックをデータ信号に同期させる方法がある。
【0003】
図13にオバーサンプリング方式のクロックリカバリにおけるデータとクロックの模式的波形図を示す。
図13に示すオバーサンプリングクロックリカバリでは、同一周波数で位相の異なる16相の多相クロックCLK1〜CLK16の2本の立ち上がりエッジを1ビットのデータに対応させて位相比較を行っている。オーバーサンプリングクロックリカバリによれば、データレートより周波数の低いクロックを用いる、すなわちデータが高速化してもクロック周波数は比較的低いものを用いることができるため、データ伝送の高速化の要請に応えることができる。
図13(a)に示すように偶数番号のクロックCLK2、CLK4、・・・、CLK16がデータの矩形波の値の安定した中央部を打ち抜く。これがデータとクロックが同期した状態である。
しかし、ジッタ等を原因として図13(b)に示すようにデータが遅れ又は進み方向に動き出すと、クロックをデータに追従すべく、多相クロックCLK1〜CLK16をその相間隔を保ったまま全体としてシフトしなければならない。すなわち、オーバーサンプリングクロックリカバリでは、高速伝送されるデータ信号のジッタ等による揺れに、多相クロックを高分解能で精度良く追従させるべく、多相クロックの相間隔を均等に保持したまま、全体として位相をシフト(位相制御)することが要請される。
【0004】
従来の位相制御方法として、Phase interpolate(位相補間)という方法がある。Phase interpolate(位相補間)法は、与えられた位相の異なる2つのクロック信号から、その間の位相のクロック信号を合成する方法である。以下に図11、図12を参照してこの位相補間法による従来の一例のデジタル位相制御方法につき説明する。図11は、従来例における位相補間器(Phase interpolator)のコア部1の概略回路図である。図12は従来例におけるDACコントローラ3及び選択信号の一例を示す概略図である。
【0005】
位相補間器は大きくコア部1とフィルタ部(図示せず)とに分けられる。コア部1は、アナログ乗算器の構成を成しクロックの合成を行うものである。フィルタ部はコア部1が生成したクロックの整形を行うものである。コア部1は4つのMOS差動対5-1、5-2、5-3、5-4を有する。各MOS差動対5-1、5-2、5-3、5-4は、ドレインが共通の抵抗4に接続され、ソースがそれぞれD/AコンバータDAC1、DAC2、DAC3、DAC4に接続されている。各D/AコンバータDAC1、DAC2、DAC3、DAC4は、16個のサブ電流を有し、選択的に印加可能にされている。
コア部1は、外部のPLL(Phase Locked Loop:位相ロックループ)より0°のクロックc0、90°のクロックc90、180°のクロックc180、270°のクロックc270を受ける。図11に示すように、MOS差動対5-1が差動クロックc0−c180を受け、MOS差動対5-2が差動クロックc90−c270を受け、MOS差動対5-3が差動クロックc180−c0を受け、MOS差動対5-4が差動クロックc270−c90を受ける。
0°から90°間の位相のクロックの合成は、D/AコンバータDAC1とD/AコンバータDAC2により行われる。90°から180°間、180°から270°間、270°から360°間の位相のクロックの合成はそれぞれD/AコンバータDAC2とD/AコンバータDAC3、D/AコンバータDAC3とD/AコンバータDAC4、D/AコンバータDAC4とD/AコンバータDAC1により行われる。
【0006】
次に、0°から90°間の位相のクロックの合成を例にとってコア部1で行われるクロックの合成方法の原理につき説明する。
任意のsin波は2つのsin 波で合成することができる。例えば、0°から90°間の任意の位相y°のクロックは0°のクロックc0と、90°のクロックc90との重ね合わせで合成することができ、次式(1)で表される。
y°:sin{(x-y)π/180}=A0・sin{(x-0)π/180}+A90・sin{(x-90)π/180}・・(1)
式(1)にx=0,x=90を代入すると、係数A0,A90 が求まる。
A0=sin{(90-y)π/180},A90=sin{yπ/180}
【0007】
コア部1においては、上記原理に基づきクロック信号をsin波で近似的に置き換え、D/AコンバータDAC1の電流値とD/AコンバータDAC2の電流値の比をA0とA90の比に対応させ、二つのD/AコンバータDAC1、DAC2の各16個のサブ電流源を制御することにより電流値を変化させて、0°から90°間の任意の位相のクロックy°を生成している。
【0008】
D/AコンバータDAC1、DAC2、DAC3、DAC4の各16個のサブ電流源の制御(電流源の重み付け)は、図12に示すDACコントローラ3により行われる。DACコントローラ3は、位相比較部(図示せず)で生成されACRフィルタ(図示せず)で所定の処理が成されたUP/DOWN信号を受け、このUP/DOWN信号に従い図12に示すような各D/AコンバータDAC1、DAC2、DAC3、DAC4について16桁の選択信号を生成し、D/AコンバータDAC1、DAC2、DAC3、DAC4に出力して各16個のサブ電流源を制御する。D/AコンバータDAC1、DAC2、DAC3、DAC4の各16個のサブ電流源は、0/1信号が入力されることにより非選択又は選択状態になる。このようにして電流源の重み付けが行われ、各MOS差動対5-1、5-2、5-3、5-4を介して2つのクロックの重み付けに応じた乗算がなされ、任意の位相のクロックが合成される。
【0009】
以上のように、0°、90°、180°、270°の4相のクロックを用い、これらの相のそれぞれに電流の重み付けを行った上でアナログ乗算器により掛け合わせ、任意の位相のクロックを生成しており、これは「2つのsin波にそれぞれ重みを付けて掛け合わせ、加算することによって任意の位相のsin波が得られる」という原理に基づく。なお、この従来例は差動クロックを得るための構成である。
このような原理に基づくPhase interpolate(位相補間)法は、特表平9−512966号公報においても利用されている。
Phase interpolate(位相補間)法によれば、高分解能のデジタル位相制御も可能である。上述の例のように16桁のデジタル信号で重み付けを行えば、90°/16=5.625°(クロック周波数が625MHzのとき25ps)の分解能で位相制御することができる。
【0010】
【発明が解決しようとする課題】
しかし、以上のPhase interpolate(位相補間)法によるデジタル位相制御によれば以下のような問題がある。
【0011】
上述のPhase interpolate法では、0°、90°、180°、270°の4相のクロックを用いる必要がある。
また、コア部1には、精度の良い位相制御を行ったクロックを1相得るために、それぞれ電流源を持った4つのアナログ乗算器を構成する必要がある。さらに、多相クロックの位相制御をする場合は、多相クロックの相数分だけ、コア部1を構成する必要がある。例えば、16相からなる多相クロックを制御する場合は、4×16=64個のアナログ乗算器を構成しなければならない。
したがって、多相クロックの位相制御に適用するにあたって、消費電力及び回路規模の増大という問題が生じる。
【0012】
上述のPhase interpolate法は、一相のクロックのみを位相制御するためのものであって、1相のクロックを精度良く位相制御することには適する。すなわち、多相クロックの位相制御を行うことを前提にした技術ではない。多相クロックの位相制御に適用する場合には、コア部1を相数分設けた構成になるが、かかる構成では、個々のコア部1が精度良く位相シフトをしても、独立した制御となり、他のコア部1との位相差を所望の位相差に制御することは行わない。そのため、一のクロックと他のクロックの位相差(相間隔)が乱れるおそれがあり、乱れた場合にそれを補償する仕組みがない。すなわち、多相クロックの位相制御に適用した場合に、多相クロックの相間隔を所望の間隔に精度良く保持する仕組みがなく、多相クロックの制御には適さないのである。そもそも多相クロックの相間隔が精度良く保持されるということが原理的に保証されていない。
【0013】
さらに、上述のPhase interpolate法は、「2つのsin波にそれぞれ重みを付けて掛け合わせ、加算することによって任意の位相のsin波が得られる」という原理に基づき、実際には矩形波であるクロック信号をsin波とみなしているため、理論どうりのクロックが合成されず合成波に歪みが生じ、実用に耐えるクロックを合成することは困難である。そのため、上述のようにフィルタ部を設けて合成波を整形することが必須になり、フィルタの設計負担が生じる。アナログフィルタであれば定数の設定が難しく、デジタルフィルタであれば高度の技術力が必要となり、いずれにしても高度な設計力(過大な設計負担)が要求される。また、位相制御が位相補間器のコア部1におけるアナログ的な変化に依存するので、良質のクロックを得るためにアナログ乗算器(コア部1)の精度が重要となり、アナログ乗算器の設計においても高度な設計力(過大な設計負担)が要求される。
【0014】
したがって、以上の従来技術では、同一周波数で位相の異なる所定数のクロック信号(多相クロック)を、その相間隔を所定の間隔に保持したまま、全体として高精度に高分解能で位相シフトすることが非常に難しいという問題がある。また、消費電力、回路規模の増大、波形の劣化が懸念され、高度な設計力が要求されるという問題がある。
従来、これらの問題を解決しうる他の技術も存在しなかった。
【0015】
本発明は以上の従来技術における問題に鑑みてなされたものであって、同一周波数で位相の異なる所定数のクロック信号を、その相間隔を所定の間隔に保持したまま、全体として高精度に高分解能で位相シフトすることができるデジタル位相制御方法及びデジタル位相制御回路を提供することを課題とする。
また、そのようなデジタル位相制御回路を低消費電力、小回路規模で実現することを課題とする。
さらに、波形の整った良質のクロックを生成することを課題とする。
また、通常の設計力で十分な性能を実現可能なデジタル位相制御方法及びデジタル位相制御回路を提供することを課題とする。
【0016】
【課題を解決するための手段】
前記課題を解決する本発明のデジタル位相制御方法は、位相が固定され均等な第1の相間隔を有する多相クロックであって、前記第1の相間隔が前記多相クロックを構成する一のクロック信号の1周期をm分割した間隔である第一の多相クロックと、
前記第一の多相クロックの相間隔と異なる均等な第2の相間隔を有する多相クロックであって、前記第2の相間隔が前記1周期をn(n≠m)分割した間隔である遅延ロックループ回路により生成される、第二の多相クロックとを
用い、
前記第一の多相クロックを構成する一のクロック信号と、前記第二の多相クロックを構成する一のクロック信号とを位相同期させ、その位相同期させるクロック信号の組み合わせを切り替えることにより、前記第二の多相クロックの各々を位相をシフトして出力することを特徴とする。
【0017】
ここで「相間隔」とは、一の多相クロックを構成する一のクロック信号と隣接する他のクロック信号すなわち位相が近接する他のクロック信号との位相差をいう。均等な相間隔を有する多相クロックは、例えば、アナログDLL(Delay Locked Loop:遅延ロックループ)により生成することができる。
また、「多相クロック」とは、同一周波数で位相の異なる所定数のクロック信号いう。
【0018】
本発明のデジタル位相制御方法によれば、第一の多相クロックを構成する一のクロック信号(クロック1−1とする。)と、第二の多相クロックを構成する一のクロック信号(クロック2−1とする。)とを位相同期させた場合に、第一の多相クロックと第二の多相クロックの相間隔が異なるので、クロック1−1に隣接する又は隣接しない他のクロック1−2と、クロック2−1に隣接する又は隣接しない他のクロック2−2とは、第一の多相クロックの相間隔と第二の多相クロックの相間隔との差分又は差分よりさらに短い長さ(位相)だけ、位相が異なることになる。かかる状態から、クロック1−2とクロック2−2とを位相同期させれば、位相制御されて相間隔の均一性が確保された第二の多相クロックが全体として前記差分又は差分よりさらに短い長さ(位相)だけ位相シフトする。したがって、位相同期させるクロックの組み合わせを切り替えることにより、第一の多相クロックの相間隔と第二の多相クロックの相間隔との差分又は差分よりさらに短い長さ(位相)を分解能として第二の多相クロックの位相をシフトすることができる。かかる差分又は差分よりさらに短い長さ(位相)が分解能となるので高分解能に位相制御することができる。なお、上述の差分又は差分よりさらに短い長さ(位相)が、第一の多相クロックの相間隔と第二の多相クロックの相間隔の双方より小さくなるような、第一の多相クロックと第二の多相クロックを組み合わせることが好ましい。高分解能を実現するためである。
すなわち本発明のデジタル位相制御方法によれば、前記第二の多相クロックを、その相間隔を所定の間隔に保持したまま、全体として高精度に高分解能で位相シフトすることができるという利点があり、前記第二の多相クロックを位相制御された多相クロックとしてデータの記録・再生等に利用することができる。
【0019】
また本発明のデジタル位相制御方法は、位相が固定され均等な第1の相間隔を有する多相クロックであって、前記第1の相間隔が前記多相クロックを構成する一のクロック信号の1周期をm分割した間隔である第一の多相クロックを複数の遅延バッファが連接されてなる第一の遅延線により生成し、前記第一の遅延線を構成する遅延バッファの各出力から一の出力を選択してクロック信号を取り出し、
その取り出したクロック信号を、複数の遅延バッファが連接されてなる遅延バッファ列のうち一の遅延バッファを選択して入力し、前記一の遅延バッファとそれに続く前記遅延バッファ列内の遅延バッファとにより第二の遅延線を動作させ、かかる第二の遅延線により前記第一の多相クロックの相間隔と異なる均等な第2の相間隔を有する多相クロックであって、前記第2の相間隔が前記1周期をn(n≠m)分割した間隔である遅延ロックループ回路により生成される第二の多相クロックを生成することを特徴とする。
【0020】
本発明のデジタル位相制御方法によれば、第一の遅延線からクロック信号を取り出し、その取り出したクロック信号を、遅延バッファ列のうち一の遅延バッファに入力し、前記一の遅延バッファとそれに続く前記遅延バッファ列内の遅延バッファとにより第二の遅延線を動作させ、かかる第二の遅延線により前記第一の多相クロックの相間隔と異なる均等な相間隔であって位相制御されて相間隔の均一性が確保された第二の多相クロックを生成するするので、第一の多相クロックを構成する一のクロック信号と、第二の多相クロックを構成する一のクロック信号とを位相同期させることができる。また、クロック信号を取り出す遅延バッファと、入力する遅延バッファを選択するので、位相同期させるクロック信号の組み合わせを切り替えることができる。
したがって、本発明のデジタル位相制御方法によれば、
上記本発明のデジタル位相制御方法と同様の理論により、前記第二の多相クロックを、その相間隔を所定の間隔に保持したまま、全体として高精度に高分解能で位相シフトすることができるという利点があり、前記第二の多相クロックを位相制御された多相クロックとしてデータの記録・再生等に利用することができる。
【0021】
なお、前記遅延線を構成する遅延バッファの数は、単相構成のバッファを使用する場合は多相クロックの相数分が必要となるが、差動構成のバッファを使用する場合は多相クロックの相数分は必要とならず、多相クロックの相数の少なくとも半数分とすればよい。すなわち、単相構成とする場合に比較して差動構成とすれば、バッファ数を多相クロックの相数の半数分まで減らすことができる。
【0022】
前記遅延バッファ列を環状に構成することができる。
したがって遅延バッファ列を環状に構成するので、遅延バッファ列には少なくとも第二の遅延線のバッファ数と等しい数のバッファを構成すれば良いこととなり、その結果、バッファ数の増加を防ぐことができるとともに、第二の遅延線から第二の多相クロックを取り出すための配線の増加を防ぐことができるという利点がある。
【0023】
また前記第一の遅延線を遅延ロックループにより帰還制御することができる。
したがって遅延ロックループにより第一の多相クロックの相間隔が固定され、位相制御の分解能の均一性が確保されるという利点がある。
【0024】
以上の本発明のデジタル位相制御方法を実現するデジタル位相制御回路を以下に開示する。
【0025】
また本発明のデジタル位相制御回路は、m段の遅延バッファを連接してなり、第1の遅延ロックループにより帰還制御される第一の遅延線と、
n段(n≠m)の遅延バッファを連接してなり、第2の遅延ロックループにより帰還制御される第二の遅延線と、
前記m段の遅延バッファの出力の1つを選択して出力する第一の選択回路と、前記第一の選択回路の出力を入力する一の遅延バッファを前記n段の遅延バッファから選択するとともに前記第二の遅延線を構成する前記n段の遅延バッファの接続関係が前記第一の選択回路の出力を入力する一の遅延バッファを基点としたn段の遅延バッファとなるように構成する第二の選択回路と、
を備え、
前記第一の遅延線を構成するm段の遅延バッファの隣り合う2つのバッファの出力はそれぞれ、前記第1の遅延線に入力されたクロック信号の1周期をm分割した間隔であり、
前記第二の遅延線を構成するn段の遅延バッファの隣り合う2つのバッファの出力はそれぞれ、前記1周期をn分割した間隔であることを特徴とする。
【0026】
また本発明のデジタル位相制御回路は、m段の遅延バッファを連接してなる第一の遅延線と、
n段(n≠m)の遅延バッファを連接してなり、第1の遅延ロックループにより帰還制御される第二の遅延線と、
前記m段の遅延バッファの出力の1つを選択して出力する第一の選択回路と、
前記第一の選択回路の出力を入力する一の遅延バッファを前記n段の遅延バッファから選択するとともに前記第二の遅延線を構成する前記n段の遅延バッファの接続関係が前記第一の選択回路の出力を入力する一の遅延バッファを基点としたn段の遅延バッファとなるように構成する第二の選択回路とを備え、
前記第一の遅延線を構成するm段の遅延バッファの隣り合う2つのバッファの出力はそれぞれ、前記第1の遅延線に入力されたクロック信号の1周期をm分割した間隔であり、
前記第二の遅延線を構成するn段の遅延バッファの隣り合う2つのバッファの出力はそれぞれ、前記1周期をn分割した間隔であることを特徴とする。
前記n段の遅延バッファが環状にされてなるようにすることができる。
【0027】
また本発明のデジタル位相制御回路は、m段の遅延バッファからなり、遅延ロックループにより帰還制御される第一の遅延線と、前記m段の遅延バッファの各出力のうち一の出力を選択するよう構成された第一の選択回路と、
前記第一の選択回路の出力を受ける第二の選択回路と、
前記第二の選択回路に並列的に接続された複数個の初段遅延バッファと、
前記初段遅延バッファと特性の等しい複数段の遅延バッファを環状に連接してなり、遅延バッファ間に前記初段遅延バッファの出力が接続された遅延バッファ列とを備え、
前記第二の選択回路は、前記第一の選択回路から受けた信号を入力する一の遅延バッファを前記初段遅延バッファから選択するよう構成され、
選択された初段遅延バッファとそれに続く前記遅延バッファ列内の遅延バッファとにより構成されるn段(n≠m)の遅延線を帰還制御する他の遅延ロックループを備えることを特徴とする。
【0028】
前記デジタル位相制御回路を構成している各遅延バッファが単相構成にされてなるようにしてもよい。
前記デジタル位相制御回路を構成している各遅延バッファを単相構成にした場合、バッファ数及び制御信号の数が増える傾向にあるものの、低消費電力化、制御の単純化が図られるという利点がある。
【0029】
また前記デジタル位相制御回路を構成している各遅延バッファが差動構成にされてなるようにしてもよい。
前記前記デジタル位相制御回路を構成している各遅延バッファを差動構成にした場合、制御が複雑化する傾向にあるものの、バッファ数及び制御信号の数が抑えられ、より良質なクロックが得られるという利点がある。
【0030】
また前記第一の遅延線から取り出され 、前記初段遅延バッファに入力される差動信号の反転と非反転とを切り替える切換回路を備えるようにしてもよい。
【0032】
【発明の実施の形態】
以下に本発明の一実施の形態のデジタル位相制御方法及びデジタル位相制御回路につき図面を参照して説明する。以下は本発明の一実施形態であって本発明を限定するものではない。
【0033】
実施の形態1
まず、図1及び図2を参照して、本発明の実施の形態1のデジタル位相制御方法及びデジタル位相制御回路につき説明する。図1は、本発明の実施の形態1における要部回路図及び動作説明図である。図2は、本発明の実施の形態1又は実施の形態2におけるクロックエッジの位置関係を示す模式的波形図である。
【0034】
図1に示すように、3段の特性の等しい遅延バッファa1〜a3を連接してなり、図示しない遅延ロックループにより帰還制御される第一の遅延線11と、7段の特性の等しい遅延バッファb1〜b7を連接してなる遅延バッファ列12とを構成する。
【0035】
第一の遅延線11は、遅延バッファa1にリファレンスクロックref.CLKを受ける。図示しない遅延ロックループは、第一の遅延線11の入力信号と3段の遅延バッファa1〜a3を通って総合遅延した出力信号とを位相比較し第一の遅延線11の入出力信号を位相同期させ総合遅延がクロックの一周期になるように各遅延バッファa1〜a3に同一の制御電圧を与えて帰還制御する。第一の遅延線11の総合遅延時間が遅延ロックループによりクロックの一周期に固定されると、各遅延バッファa1〜a3は特性が等しいので、各遅延バッファa1〜a3は周期の3分の1の伝搬遅延時間をもって120°ずつ位相のずれたクロックを出力する。このようにして第一の遅延線11は、位相が固定され均等な相間隔(120°)を有する3相の第一の多相クロックを生成する。図1に示すように、これらの3相のクロックを順にクロック(i)、クロック(ii)、クロック(iii)とする。クロック(i)の位相を0°とすると、クロック(ii)の位相は120°、クロック(iii)の位相は240°となる。
【0036】
遅延バッファ列12は接点a、b、c又はdにクロック(i)、(ii)又は(iii)を受ける。クロック(i)、(ii)又は(iii)が直接入力された遅延バッファを初段として連続する4つの遅延バッファ(b1〜b4、b2〜b5、b3〜b6又はb4〜b7)は図示しない遅延ロックループにより総合遅延がクロック一周期になるように帰還制御される。その結果、連続する4つの遅延バッファ(b1〜b4、b2〜b5、b3〜b6又はb4〜b7)が第二の遅延線を構成し、前記第一の多相クロック(i)、(ii)、(iii)の相間隔と異なる均等な相間隔(90°)を有する第二の多相クロックc1〜c4を生成する。
図1に示すように、遅延バッファb4の出力をクロックc1の供給先へ配線し、遅延バッファb5の出力をクロックc2の供給先へ配線し、遅延バッファb6の出力をクロックc3の供給先へ配線する。そのように配線しないと、連続する4つの遅延バッファb2〜b5が第二の遅延線を構成したときには、クロックc1を供給することができず、連続する4つの遅延バッファb3〜b6が第二の遅延線を構成したときには、クロックc1、c2を供給することができず、連続する4つの遅延バッファb4〜b7が第二の遅延線を構成したときには、クロックc1、c2、c3を供給することができないからである。すなわち、クロックの供給を受け利用する側で、クロックc1、c2、c3が欠落し、常に4相の多相クロックc1〜c4を受けることができないからである。
第二の多相クロックc1〜c4は以下に説明するように全体として位相がシフトされる。
【0037】
本実施の形態では、クロック(i)、クロック(ii)及びクロック(iii)のうちから一のクロックを選択して、遅延バッファ列12の接点a、b、c又はdに入力する。第二の多相クロックc1〜c4をその相間隔を90°に保ったまま全体として0°〜360°すなわち一周期分位相シフトするためには、3×4で12通りの組み合わせが必要である。このとき、位相制御の分解能は360°/12=30°となる。
【0038】
クロック(i)を接点aに入力した同期状態〈11〉では、クロック(i)とクロックc1が位相同期し、クロックc1、c2、c3、c4の位相は順に0°、90°、180°、270°となる。
クロック(ii)を接点aに入力した同期状態〈12〉では、クロック(ii)とクロックc1が位相同期し、クロックc1、c2、c3、c4の位相は順に120°、210°、300°、30°となる。
クロック(iii)を接点aに入力した同期状態〈13〉では、クロック(iii)とクロックc1が位相同期し、クロックc1、c2、c3、c4の位相は順に240°、330°、60°、150°となる。
【0039】
クロック(i)を接点bに入力した同期状態〈21〉では、クロック(i)とクロックc2が位相同期し、クロックc1、c2、c3、c4の位相は順に270°、0°、90°、180°となる。
クロック(ii)を接点bに入力した同期状態〈22〉では、クロック(ii)とクロックc2が位相同期し、クロックc1、c2、c3、c4の位相は順に30°、120°、210°、300°となる。
クロック(iii)を接点bに入力した同期状態〈23〉では、クロック(iii)とクロックc2が位相同期し、クロックc1、c2、c3、c4の位相は順に150°、240°、330°、60°となる。
【0040】
クロック(i)を接点cに入力した同期状態〈31〉では、クロック(i)とクロックc3が位相同期し、クロックc1、c2、c3、c4の位相は順に180°、270°、0°、90°となる。
クロック(ii)を接点cに入力した同期状態〈32〉では、クロック(ii)とクロックc3が位相同期し、クロックc1、c2、c3、c4の位相は順に300°、30°、120°、210°となる。
クロック(iii)を接点cに入力した同期状態〈33〉では、クロック(iii)とクロックc3が位相同期し、クロックc1、c2、c3、c4の位相は順に60°、150°、240°、330°となる。
【0041】
クロック(i)を接点dに入力した同期状態〈41〉では、クロック(i)とクロックc4が位相同期し、クロックc1、c2、c3、c4の位相は順に90°、180°、270°、0°となる。
クロック(ii)を接点dに入力した同期状態〈42〉では、クロック(ii)とクロックc4が位相同期し、クロックc1、c2、c3、c4の位相は順に210°、300°、30°、120°となる。
クロック(iii)を接点dに入力した同期状態〈43〉では、クロック(iii)とクロックc4が位相同期し、クロックc1、c2、c3、c4の位相は順に330°、60°、150°、240°となる。
【0042】
以上のように、位相同期させるクロック信号の組み合わせを切り替えることにより、多相クロックc1〜c4の位相をシフトする。
【0043】
同期状態〈11〉→同期状態〈22〉→同期状態〈33〉→同期状態〈41〉→同期状態〈12〉→同期状態〈23〉→同期状態〈31〉→同期状態〈42〉→同期状態〈13〉→同期状態〈21〉→同期状態〈32〉→同期状態〈43〉の順で又は逆順で切り替える、言い換えれば、第一の多相クロックについてはクロック(i)→(ii)→(iii)のサイクルで、第二の多相クロックについてはクロックc1→c2→c3→c4のサイクルで位相同期させるクロック信号の組み合わせを切り替えることにより、30°ずつ連続的に4相の第二の多相クロックc1〜c4の位相をシフトすることができる。また、任意の同期状態に切り替えることにより、30°を分解能として位相をシフトすることができる。その様子を図2を参照して確認することができる。例えば同期状態〈11〉に注目すると、同期状態〈11〉では、クロック(i)のエッジとクロックc1のエッジとが同一位相にある。また、同期状態〈11〉では、クロック(ii)のエッジとクロックc2のエッジとには30°の位相差がある。これは、3相の多相クロック(i)〜(iii)の相間隔が120°であり、4相の多相クロックc1〜c4の相間隔が90°であるためである。
一方、同期状態〈22〉では、クロック(ii)のエッジとクロックc2のエッジとが同一位相にある。
したがって、同期状態〈11〉から同期状態〈22〉へ切り替えると、多相クロックc1〜c4の位相が図上右に30°シフトする(30°遅れる)こととなる。これが本発明の原理である。このことからも分解能が30°になることがわかる。
【0044】
ここで注目すべきことは、第一の多相クロックの相間隔が120°、第二の多相クロックの相間隔が90°であるにもかかわらず、120°及び90°よりも小さい30°とう分解能が達成されることである。言い換えれば、30°という分解能を得るために多相クロックの相間隔を30°まで挟ピッチにする必要がない。そのため、30°という比較的小さい伝搬遅延時間を有するバッファを構成する必要がなく、120°、90°という比較的大きい伝搬遅延時間を有するバッファを構成すれば足りるので、バッファの伝搬遅延時間よりも微少の分解能を容易に実現することができる。バッファの伝搬遅延時間を微少化する技術には時代により限界があるため、バッファの伝搬遅延時間よりも微少の分解能を実現する本発明の技術はその意味で貢献するところが大きい。
以上の実施の形態1では理解の容易のため、多相クロックの相数を3と4にしたが、さらに同一周波数で相数の多い(相間隔の狭い)第一の多相クロックと第二の多相クロックとを組み合わせることにより、分解能も向上する。
【0045】
実施の形態2
次に本発明の図2及び図3を参照して、本発明の実施の形態2のデジタル位相制御方法及びデジタル位相制御回路につき説明する。図2は、本発明の実施の形態1又は実施の形態2におけるクロックエッジの位置関係を示す模式的波形図である。図3は、本発明の実施の形態2における要部回路図及び動作説明図である。
【0046】
実施の形態1では、4相の第二の多相クロックc1〜c4を生成するのに、7つの遅延バッファb1〜b7が必要であり、その上、クロックc1〜c4を取り出すために配線が複雑化する。
本実施の形態では、図3に示すように、4段の特性の等しい遅延バッファb1〜b4を環状に連接してなる遅延バッファ列13を構成する。その他の構成は実施の形態1とほぼ同様とする。これにより、バッファ数及び配線が削減でき、回路の小規模化、消費電力の低減がさらに図られる。
【0047】
実施の形態1と同様に、遅延バッファ列13は接点a、b、c又はdにクロック(i)、(ii)又は(iii)を受ける。クロック(i)、(ii)又は(iii)が入力された遅延バッファを初段として連続する4つの遅延バッファは第二の遅延線を構成し、図示しない遅延ロックループにより総合遅延がクロックの一周期になるように帰還制御される。すなわち、接点aにクロック(i)、(ii)又は(iii)が入力された場合には、遅延バッファb1(初段)→遅延バッファb2→遅延バッファb3→遅延バッファb4(最終段)の順でクロックを伝搬させ、遅延バッファb4から遅延バッファb1へのクロックの伝搬は遮断して阻止する(図3にはこの場合を示した。)。それとともに、第二の遅延線b1→b2→b3→b4を図示しない遅延ロックループにより帰還制御する。
同様に、接点bにクロック(i)、(ii)又は(iii)が入力された場合には、遅延バッファb2(初段)→遅延バッファb3→遅延バッファb4→遅延バッファb1(最終段)の順でクロックを伝搬させ、遅延バッファb1から遅延バッファb2へのクロックの伝搬は遮断して阻止する。それとともに、第二の遅延線b2→b3→b4→b1を図示しない遅延ロックループにより帰還制御する。同様にして、接点c、dが選択された場合はそれぞれ、第二の遅延線b3→b4→b1→b2、第二の遅延線b4→b1→b2→b3を構成し、図示しない遅延ロックループにより帰還制御する。
その結果、実施の形態1と同様に、第二の遅延線を構成し、前記第一の多相クロック(i)、(ii)、(iii)の相間隔と異なる均等な相間隔(90°)を有する第二の多相クロックc1〜c4を生成する。
実施の形態1と同様にクロック(i)、クロック(ii)及びクロック(iii)のうちから一のクロックを選択して、遅延バッファ列13の接点a、b、c又はdに入力し、位相同期させるクロック信号の組み合わせを切り替えることにより、多相クロックc1〜c4の位相をシフトする。図3及び図2に示すように3×4で12通りの同期状態をつくり、多相クロックc1〜c4を、その相間隔を90°に保持したまま全体として30°の分解能で位相シフトすることができる。
【0048】
実施の形態3
次に図4を参照して、本発明の実施の形態3のデジタル位相制御方法につき説明する。図4は、本発明の実施の形態3におけるクロックエッジの位置関係を示す模式的波形図であり、(a)は312.5MHzのクロックの波形図、(b)は14相の多相クロックの立ち上がりエッジを描いた波形図、(c)は16相の多相クロックの立ち上がりエッジを描いた波形図である。
【0049】
本実施の形態においては、312.5MHz(周期3200ps)のクロック信号が16相に展開された多相クロックを、28.6psの分解能で位相制御する場合を例にして説明する。
図4(a)に示すのが312.5MHzのクロック波形である。図4(a)に示す312.5MHzのクロックを、図4(b)に示すように均等な相間隔で14相に展開した第一の多相クロックd1〜d7、d1B〜d7Bと、図4(a)に示す312.5MHzのクロックを、図4(c)に示すように均等な相間隔で16相に展開した第二の多相クロックe1〜e8、e1B〜e8Bとを用いる。したがって、第一の多相クロックd1〜d7、d1B〜d7Bの相間隔は3200ps/14≒228.6psであり、第二の多相クロックe1〜e8、e1B〜e8Bの相間隔は3200ps/16=200psである。クロックdmとクロックdmB、クロックenとクロックenBは波形を反転した(位相を半周期ずらした)関係にある(但し、m=1〜7、n=1〜8)。
【0050】
上述の実施の形態1の説明からもわかるように、本実施の形態の場合は、14×16=224通りの同期状態を組み合わせることができる。しかし、14と16とでは、最大公約数が2であるので、224通りのうち同一の同期状態が2つずつ存在するので異なる同期状態は224/2=112通りとなる。これを図4を参照して説明する。図4(b)と図4(c)の同期状態〈001〉、すなわち、クロックd1とクロックe1が同期している状態に着目すると、半周期(1600ps)位相の遅れたクロックd1Bとクロックe1Bも同期している。このように半周期毎に同期したクロックエッジが現れる。クロックd1とクロックe1の組み合わせとクロックd1Bとクロックe1Bの組み合わせは同じ同期状態である。
【0051】
本実施の形態では14相のクロックd1〜d7、d1B〜d7Bのうちの一クロックと16相のクロックe1〜e8、e1B〜e8Bのうちの一クロックとを組み合わせ(重複する組み合わせを除く)、(14×16)/2=112通りの同期状態を切り替えることにより3200ps/112≒28.6psの分解能で16相の第二の多相クロックを位相制御する。言い換えれば、3200psの周期を28.6psの分解能で112分割した位相制御を行う。分解能が28.6psになることは、第一の多相クロックの相間隔228.6psから第二の多相クロックの相間隔200psを差し引くと、28.6psになることからも確認することができる。
【0052】
上述した実施の形態1の説明からもわかるように、本実施の形態の場合、第一の多相クロックについてはクロックd1→d2→d3→d4→d5→d6→d7→d1B→d2B→d3B→d4B→d5B→d6B→d7Bのサイクルで、第二の多相クロックについてはクロックe1→e2→e3→e4→e5→e6→e7→e8→e1B→e2B→e3B→e4B→e5B→e6B→e7B→e8Bのサイクルで位相同期させるクロック信号の組み合わせを切り替えることにより、28.6psずつ連続的に16相の第二の多相クロックe1〜e8、e1B〜e8Bの位相を相間隔を200psに保持したままシフトすることができる。このようなサイクルにより組み合わされる112通りの同期状態を順に、〈001〉から〈112〉の番号を付与して説明する。同期状態番号とクロックの組み合わせの一覧を表1に示した。
【0053】
【表1】
【0054】
表1において、項目Aは同期状態番号、項目Bは第一の多相クロックd1〜d7、d1B〜d7Bのうち同期させるクロックの参照符号、項目Cはそのクロックの位相、項目Dは第二の多相クロックe1〜e8、e1B〜e8Bのうち同期させるクロックの参照符号、項目Eはそのクロックとクロックe1との位相差、項目Fはクロックe1の位相である。
表1の項目BとDにおいてdmとenの組み合わせは、dmBとenBの組み合わせとしても同じであり、dmBとenの組み合わせは、dmとenBの組み合わせとしても同じであり、dmとenBの組み合わせは、dmBとenの組み合わせとしても同じである(但し、m=1〜7、n=1〜8)。なぜなら、上述したように同時に同期する関係にある組み合わせだからである。以下の説明においては、同時に同期する2つの組み合わせのうち一方のみについて述べ、他方を省略する。
基準クロックはクロックd1とする。
【0055】
次に、各同期状態における第二の多相クロックe1〜e8、e1B〜e8Bの位相を調べる。第二の多相クロックe1〜e8、e1B〜e8Bは200psの相間隔を持っているのでクロックe1を代表としてその位相を調べる。クロックe1の位相が特定された場合、クロックe2〜e8、e1B〜e8Bの位相は順に200psずつ加えた値である。
第一の多相クロックd1〜d7、d1B〜d7Bは228.6の相間隔を持って位相が固定されている。クロックd1の位相を基準とすると、表1にも示すようにクロックd1〜d7、d1B〜d7Bの位相は順に、d1:0ps、d2:228.6ps、d3:457.2ps、d4:685.8ps、d5:914.4ps、d6:1143ps、d7:1371.6ps、d1B:1600.2ps、d2B:1828.8ps、d3B:2057.4ps、d4B:2286ps、d5B:2514.6ps、d6B:2743.2ps、d7B:2971.8psである。
同期状態〈001〉においては、クロックd1とクロックe1が同期しているのでクロックe1の位相は0psである。同期状態〈002〉においては、クロックd2とクロックe2が同期しているので、クロックd2の位相228.6psからクロックe2とクロックe1との位相差200psを差し引いて、クロックe1の位相は28.6psである。同様にして、同期状態〈003〉〜〈112〉までクロックe1の位相が求まる。なお、例えば同期状態〈015〉においては、クロックd1とクロックe7Bが同期しているので、クロックd1の位相0psからクロックe7Bとクロックe1との位相差2800psを差し引いて、−2800psとなる。このように一周期内の数値範囲外の場合は、一周期内の数値範囲(0≦x<3200)に換算し、クロックe1の位相は400psである。表1を参照するとわかるようにクロックe1が28.6psの分解能で位相シフトされている。このことは、16相の第二の多相クロックe1〜e8、e1B〜e8Bが相間隔を200psに保持したまま28.6psの分解能で位相シフトされることを示す。
同期状態を〈001〉→・・→〈112〉→〈001〉→・・の方向で順次切り替えることにより16相のクロックe1〜e8、e1B〜e8Bの位相を28.6psの分解能で遅らせることができる。反対に、同期状態を〈001〉→〈112〉→・・・→〈001〉→・・の方向で順次切り替えることにより16相のクロックe1〜e8、e1B〜e8Bの位相を28.6psの分解能で進めさせることができる。
【0056】
図4(c)には、同期状態〈001〉から〈014〉までを描いた。図4(c)の各同期状態において同期しているクロックの符号に枠囲みを付した。同期状態〈002〉の場合は、表1を参照するとクロックd2とクロックe2とが位相同期するクロックの組み合わせである。図4を参照するとクロックd2のエッジとクロックe2のエッジとが同一位相にある。この場合、クロックe3の位相はクロックd3の位相より28.6ps進んでいる。したがって、クロックd3とクロックe3を同期させる(同期状態〈003〉にする)ことにより、同期状態〈002〉に対して16相のクロックe1〜e8、e1B〜e8Bの位相を28.6ps遅らせることができる。
また、同期状態〈002〉の場合は、図4を参照するとクロックe1の位相はクロックd1の位相より28.6ps遅れている。したがって、クロックd1とクロックe1を同期させる(同期状態〈001〉にする)ことにより、同期状態〈002〉に対して16相のクロックe1〜e8、e1B〜e8Bの位相を28.6ps進めさせることができる。
その他のすべての同期状態においても以上のような位相シフトの原理が成り立つ。
【0057】
以上のように実施の形態3のデジタル位相制御方法によれば、16相の多相クロックをその相間隔を200psに保持したまま全体として28.6psの分解能で、進み方向にも遅れ方向にも無限に(サイクリックに)位相シフト(位相制御)することができる。
【0058】
実施の形態4
次ぎ図5を参照し、上記実施の形態3のデジタル位相制御方法を実現するデジタル位相制御回路の一実施形態を実施の形態4として説明する。図5は本発明の実施の形態4のデジタル位相制御回路の概略図である。
本実施の形態は、単相の回路構成により7相のクロックのうちの一クロックと8相のクロックのうちの一クロックとを組み合わせ、7×8=56通りの同期状態を切り替えることにより3200ps/56≒57psの分解能で16相の多相クロックを位相制御する場合の一実施形態である。7相の多相クロックと16相の多相クロックを用いれば、実施の形態3と同様に3200psの周期を28.6psの分解能で112分割した位相制御を行うことができる。しかし本実施の形態では、最小の分解能は求めず16相の多相クロックから一つ飛びに位相同期させるクロックを選択することによって、16相の多相クロックを57psの分解能で位相制御する場合を示す。本発明の方法を利用する用途によっては16相の多相クロックを位相制御する場合に57ps程度の分解能で十分な場合もあるからである。
【0059】
図5に示すように本実施の形態のデジタル位相制御回路は、7段の単相の遅延バッファf1〜f7を連接してなり、図示しない遅延ロックループにより帰還制御される第一の遅延線14と、16段の単相の遅延バッファg1〜g16を環状に連接してなる遅延バッファ列15と、クロック信号を取り出す一の遅延バッファを前記7段の遅延バッファf1〜f7から選択する第一の選択回路S9と、
前記クロック信号を入力する一の遅延バッファを前記遅延バッファ列15内の8つの遅延バッファg1、g3、g5、g7、g9、g11、g13、g15の中から選択する第二の選択回路S1〜S8と備える。
第二の選択回路S1〜S8は順に、遅延バッファg1−g2間、g3−g4間、g5−g6間、g7−g8間、g9−g10間、g11−g12間、g13−g14間、g15−g16間に挿入配置される。第二の選択回路S1〜S8は微少の遅延時間を持っているので、遅延バッファg2−g3間、g4−g5間、g6−g7間、g8−g9間、g10−g11間、g12−g13間、g14−g15間、g16−g1間にも第二の選択回路S1〜S8と同等の遅延特性のダミー回路41を挿入配置する。これにより、より均等な多相クロックを生成することができる。
【0060】
第一の遅延線14から出力される7相の第一の多相クロックに 実施の形態3における第一の多相クロックd1〜d7、d1B〜d7Bのうち位相が対応するクロックと同一の参照符号を付することにする。すなわち、第一の遅延線14からは7相の第一の多相クロックd1、d3、d5、d7、d2B、d4B、d6Bが出力される。また、遅延バッファ列15から出力される16相の第二の多相クロックは実施の形態3の16相の第二の多相クロックに対応するので同一の参照符号を付する。すなわち、遅延バッファ列15からは16相の第二の多相クロックe1〜e8、e1B〜e8Bが出力される。
【0061】
本実施の形態においては、表1における奇数番号の同期状態〈001〉、〈003〉、〈005〉・・・〈111〉のみを利用する。表2に本実施の形態における各同期状態の一覧を示した。
【0062】
【表2】
【0063】
表2の項目A〜Fについては、表1の奇数番号の同期状態のみを抜粋したものに等しい。項目S(x)は選択回路S1〜S8のうちonになっている選択回路の参照符号である。選択回路S1〜S8のうち一の選択回路がonになっている時には、残りの7つの選択回路はoffになっている。すなわち、選択回路S1〜S8の中で、同時にonになっている選択回路は存在しない。選択回路S1〜S8のうちoffになっている選択回路は、表の上では省略する。
リファレンスクロックref.clkは、単相信号であり、外部のPLL(Phase Locked Loop:位相ロックループ)等により生成され供給される。
図示しない遅延ロックループは、位相比較器、チャージポンプ、ローパスフィルタ等の構成要素を有し、遅延バッファf1への入力クロック(=リファレンスクロックref.clk)と遅延バッファf7の出力クロック(=クロックd6B)とを位相比較して位相差を検出する。さらに、その位相差に基づき制御電圧を生成し、それを各遅延バッファf1〜f7に印加して第一の遅延線14の総合遅延時間がクロックの一周期(3200ps)になるように帰還制御する。これにより、各遅延バッファf1〜f7の伝搬遅延時間が3200/7(ps)に保たれ、7相の第一の多相クロックd1、d3、d5、d7、d2B、d4B、d6Bの相間隔が3200/7(ps)に保たれる。
項目Bのクロックd1、d3、d5、d7、d2B、d4B、d6Bの選択は、選択回路S9が行う。
選択回路S1はonになると、選択回路S9によって選択されている単相クロックを、遅延バッファg2に入力するとともに、遅延バッファg1から遅延バッファg2へのクロックの伝搬を遮断する。この時、他の選択回路S2〜S8はoffになりクロックの入出力を行わない。この選択回路S1〜S8の切り替わりと同時に、図示しない遅延ロックループは、遅延バッファg2を初段バッファとし遅延バッファg1を最終段バッファとする16段の第二の遅延線をその総合遅延時間(選択回路S1〜S8及び8つのダミー回路41の遅延時間を含む)がクロックの一周期(3200ps)になるように帰還制御する。選択回路S1〜S8及び8つのダミー回路41は微少ではあるが伝搬遅延時間を有するので、厳密には、第二の遅延線は選択回路S1〜S8及び8つのダミー回路41と、遅延バッファg1〜g16とからなり、図示しない遅延ロックループは、選択回路S1への入力クロックと、遅延バッファg1の出力クロックとを位相比較して制御する。この遅延ロックループの帰還制御により、各遅延バッファg1〜g16の伝搬遅延時間が3200/16(ps)に保たれ、16相の第二の多相クロックe1〜e8、e1B〜e8Bの相間隔が3200/16(ps)に保たれる。
選択回路S2〜S8の動作及びそれに伴った図示しない遅延ロックループの動作も同様である。以上のように選択回路S1〜S8は遅延バッファ列内の信号の伝搬を遮断する手段を兼ねている。
【0064】
例えば同期状態〈001〉では、選択回路S9においてクロックd1が選択され、選択回路S1がonになりクロックd1を遅延バッファg2に入力するとともに、遅延バッファg1から遅延バッファg2へのクロックの伝搬を遮断する。これによりクロックd1とクロックe1の位相が同期する(但し、図上クロックd1とクロックe1との間には選択回路S9が介在するので、厳密には、クロックd1とクロックe1とは、選択回路S9の遅延時間分の位相差を持っている。)。このとき、表2を参照するとクロックe1の位相は0psである。この同期状態〈001〉においては、図示しない遅延ロックループは、遅延バッファg2を初段バッファとし遅延バッファg1を最終段バッファとする16段の第二の遅延線をその総合遅延時間(選択回路S1〜S8及び8つのダミー回路41の遅延時間を含む)がクロックの一周期(3200ps)になるように帰還制御する。
【0065】
また、例えば同期状態〈087〉では、選択回路S9においてクロックd3が選択され、選択回路S4がonになりクロックd3を遅延バッファg8に入力するとともに、遅延バッファg7から遅延バッファg8へのクロックの伝搬を遮断する。これによりクロックd3とクロックe7の位相が同期する(但し、図上クロックd3とクロックe7との間には選択回路S9が介在するので、厳密には、クロックd3とクロックe7とは、選択回路S9の遅延時間分の位相差を持っている。)。このとき、表2を参照するとクロックe1の位相は2457.2psである。この同期状態〈087〉において、図示しない遅延ロックループは遅延バッファg8を初段バッファとし、遅延バッファg7を最終段バッファとする16段の第二の遅延線をその総合遅延時間が(選択回路S1〜S8及び8つのダミー回路41の遅延時間を含む)クロックの一周期(3200ps)になるように帰還制御する。
【0066】
以上のように、遅延バッファ列15内で初段及び最終段(その中間の段を含む)が位置的に循環する一定段数(本実施の形態においては16段)の第二の遅延線を動作させるのが、本発明の実施の形態4のデジタル位相制御回路及び遅延ロックループの特徴の一つである。
本実施の形態のデジタル位相制御回路によれば、表2に示した〈001〉〜〈111〉の56の同期状態をつくりだし、切り替えることができる。また、遅延ロックループにより第一の多相クロック及び第二の多相クロックの相間隔が精度良く等間隔に保持される。したがて、16相の第二の多相クロックe1〜e8、e1B〜e8Bをその相間隔を200psに保持したまま全体として57psの分解能で精度良く、進み方向にも遅れ方向にも無限に(サイクリックに)位相シフト(位相制御)することができる。
以上のようにして、第一の多相クロックの相間隔と第二の多相クロックの相間隔との差分よりさらに短い長さ(位相)を分解能として第二の多相クロックの位相をシフトすることができる。
【0067】
なお、上述したように7相の多相クロックと16相の多相クロックを用いれば、実施の形態3と同様に3200psの周期を28.6psの分解能で112分割した位相制御を行うことができる。その場合、以上の実施の形態4の回路構成に対して、遅延バッファg2−g3間、g4−g5間、g6−g7間、g8−g9間、g10−g11間、g12−g13間、g14−g15間、g16−g1間にも第二の選択回路を設ける。そのようにすれば、112の同期状態をつくりだし、切り替えることができるようになるので、実施の形態3と同様に3200psの周期を28.6psの分解能で112分割した位相制御を行うことが可能である。但し、7相の第一の多相クロックは、クロックd1、d3、d5、d7、d2B、d4B、d6Bによって構成され、クロックd2、d4、d6、d1B、d3B、d5B、d7Bを有しないため、図6及び表3に示すような位相制御を行う。
【0068】
【表3】
【0069】
すなわち、第一の多相クロックについてはクロックd1→d2B→d3→d4B→d5→d6B→d7のサイクルで、第二の多相クロックについてはクロックe1→e2B→e3→e4B→e5→e6B→e7→e8B→e1B→e2→e3B→e4→e5B→e6→e7B→e8のサイクルで位相同期させるクロック信号の組み合わせを切り替えることにより、28.6psずつ連続的に16相の第二の多相クロックe1〜e8、e1B〜e8Bの位相を相間隔を200psに保持したままシフトすることができる。
以上のようにして、第一の多相クロックの相間隔と第二の多相クロックの相間隔との差分よりさらに短い長さ(位相)を分解能として第二の多相クロックの位相をシフトすることができる。
【0070】
実施の形態5
次ぎに、図7を参照し、上記実施の形態3のデジタル位相制御方法を実現する他のデジタル位相制御回路の一実施形態を実施の形態5として説明する。図7は本発明の実施の形態5のデジタル位相制御回路の概略図である。
本実施の形態は実施の形態4とは異なり、差動の回路構成により位相制御する場合の一実施形態であって、7対の差動クロックのうちの一対の差動クロックと4対の差動クロックのうちの一対の差動クロックとを相対的に反転させた場合も含めて組み合わせ、7×4×2=56通りの同期状態を切り替えることにより3200ps/56≒57psの分解能で16相の多相クロックを位相制御する場合の一実施形態である。
【0071】
図7に示すように本実施の形態のデジタル位相制御回路は、7段の差動の遅延バッファh1〜h7を連接してなり、図示しない遅延ロックループにより帰還制御される第一の遅延線16と、8段の差動の遅延バッファk1〜k8を環状に連接してなる遅延バッファ列17と、クロック信号を取り出す一の遅延バッファを前記7段の遅延バッファh1〜h7から選択する第一の選択回路w6と、
前記クロック信号を入力する一の遅延バッファを前記遅延バッファ列17内の4つの遅延バッファk2、k4、k6、k8の中から選択する第二の選択回路w1〜w4と、遅延バッファ列17内の遅延バッファに入力する差動クロック信号の反転と非反転とを切り替える切換回路w5とを備える。
第二の選択回路w1〜w4は順に、遅延バッファk1−k2間、k3−k4間、k5−k6間、k7−k8間に挿入配置される。第二の選択回路w1〜w4は微少の遅延時間を持っているので、遅延バッファk2−k3間、k4−k5間、k6−k7間、k8−k1間にも第二の選択回路w1〜w4と同等のダミー回路42を挿入配置する。これにより、より均等な多相クロックを生成することができる。
【0072】
第一の遅延線16から出力される14相の第一の多相クロックは実施の形態3の14相の第一の多相クロックに対応するので同一の参照符号を付する。すなわち、第一の遅延線16からは14相の第一の多相クロックd1〜d7、d1B〜d7Bが差動対として出力される。また、遅延バッファ列17から出力される16相の第二の多相クロックは実施の形態3の16相の第二の多相クロックに対応するので同一の参照符号を付する。すなわち、遅延バッファ列17からは16相の第二の多相クロックe1〜e8、e1B〜e8Bが差動対として出力される。
【0073】
本実施の形態においては、表1における奇数番号の同期状態〈001〉、〈003〉、〈005〉・・・〈111〉のみを利用する。表4に本実施の形態における各同期状態の一覧を示した。
【0074】
【表4】
【0075】
表4の項目A〜Fについては、表1の奇数番号の同期状態のみを抜粋したものに等しい。項目w5は切替回路w5のon/off状態を示す。項目w(x)は選択回路w1〜w4のうちonになっている選択回路の参照符号である。選択回路w1〜w4のうち一の選択回路がonになっている時には、残りの3つの選択回路はoffになっている。すなわち、選択回路w1〜w4の中で、同時にonになっている選択回路は存在しない。選択回路w1〜w4のうちoffになっている選択回路は、表の上では省略する。
リファレンスクロックref.clk1とリファレンスクロックref.clk2とは、互いに半周期の位相差を有し、差動対を成す差動信号であり、外部のPLL(Phase Locked Loop:位相ロックループ)等により生成され供給される。
遅延ロックループは、位相比較器、チャージポンプ、ローパスフィルタ等の構成要素を有し、遅延バッファh1へ入力するリファレンスクロックref.clk1と遅延バッファh7から出力するクロックd7Bとを位相比較して位相差を検出する。また、遅延バッファh1へ入力するリファレンスクロックref.clk2と遅延バッファh7から出力するクロックd7とを位相比較して位相差を検出する。さらに、それらの位相差に基づき制御電圧を生成し、それを各遅延バッファh1〜h7に印加して第一の遅延線16の総合遅延時間がックロックの半周期(1600ps)になるように帰還制御する。これにより、各遅延バッファh1〜h7の伝搬遅延時間が1600/7(ps)に保たれ、14相の第一の多相クロックd1〜d7、d1B〜d7Bの相間隔が1600/7(ps)に保たれる。
選択回路w6は、差動クロックd1−d1B、d2B−d2、d3−d3B、d4B−d4、d5−d5B、d6B−d6、d7−d7Bの選択を行う。
切換回路w5はonになると選択回路w6によって選択されている差動クロックを反転し、offになると反転せずにそのまま通過させる。なお表記上、差動クロックdm−dmBと、差動クロックdmB−dmとは反転した関係にあるとする(m=1〜7)。切換回路w5がoffで、差動クロックが反転しない場合は、クロックd1、d2B、d3、d4B、d5、d6B、d7が遅延バッファ列17の図上の上段側、すなわち、クロックe1〜e8側に入力し、クロックd1B、d2,d3B、d4,d5B、d6、d7Bが遅延バッファ列17の図上の下段側、すなわち、クロックe1B〜e8B側に入力する。
選択回路w1はonになると、選択回路w6によって選択され、切換回路w5を通過した差動クロックを、遅延バッファk2に入力するとともに、遅延バッファk1から遅延バッファk2へのクロックの伝搬を遮断する。この時、他の選択回路w2〜w4はoffになりクロックの入出力を行わない。この選択回路w1〜w4の切り替わりと同時に、図示しない遅延ロックループは、遅延バッファk2を初段バッファとし遅延バッファk1を最終段バッファとする8段の第二の遅延線をその総合遅延時間(選択回路w1〜w4及び4つのダミー回路42の遅延時間を含む)がクロックの半周期(1600ps)になるように帰還制御する。選択回路w1〜w4及び4つのダミー回路42は微少ではあるが伝搬遅延時間を有するので、厳密には、第二の遅延線は選択回路w1〜w4及び4つのダミー回路42と、遅延バッファk1〜k8とからなり、図示しない遅延ロックループは、選択回路w1への入力差動クロックt1,t2と、遅延バッファg1の出力差動クロックe1,e1Bとを位相比較して制御する。クロックt1が遅延バッファ列17の図上の上段側、すなわち、クロックe1〜e8側に入力し、クロックt2が遅延バッファ列17の図上の下段側、すなわち、クロックe1B〜e8B側に入力する。図示しない遅延ロックループが位相比較するのは、クロックt1とクロックe1、クロックt2とクロックe1Bである。この遅延ロックループの帰還制御により、各遅延バッファk1〜k7の伝搬遅延時間が1600/8(ps)に保たれ、16相の第二の多相クロックe1〜e8、e1B〜e8Bの相間隔が1600/8(ps)に保たれる。
選択回路w2〜w4の動作及びそれに伴った図示しない遅延ロックループの動作も同様である。以上のように選択回路w1〜w4は遅延バッファ列内の信号の伝搬を遮断する手段を兼ねている。
【0076】
例えば同期状態〈001〉では、選択回路w6において差動クロックd1−d1Bが選択され、切換回路w5がoffになり、差動クロックd1−d1Bが反転せずにそのまま切換回路w5を通過する。さらに、選択回路w1がonになり差動クロックd1−d1Bを遅延バッファk2に入力するとともに、遅延バッファk1から遅延バッファk2へのクロックの伝搬を遮断する。これによりクロックd1とクロックe1の位相が同期する(但し、図上クロックd1とクロックe1との間には選択回路w6及び切換回路w5が介在するので、厳密には、クロックd1とクロックe1とは、選択回路w6及び切換回路w5の遅延時間分の位相差を持っている。)。このとき、表4を参照するとクロックe1の位相は0psである。この同期状態〈001〉においては、図示しない遅延ロックループは、遅延バッファk2を初段バッファとし遅延バッファk1を最終段バッファとする8段の第二の遅延線をその総合遅延時間(選択回路w1〜w4及び4つのダミー回路42の遅延時間を含む)がクロックの半周期(1600ps)になるように帰還制御する。
【0077】
また、例えば同期状態〈011〉では、選択回路w6において差動クロックd4B−d4が選択され、切換回路w5がonになり、差動クロックd4B−d4は反転して差動クロックd4−d4Bとなって切換回路w5を通過する。さらに、選択回路w2がonになり差動クロックd4−d4Bを遅延バッファk4に入力するとともに、遅延バッファk3から遅延バッファk4へのクロックの伝搬を遮断する。これによりクロックd4Bとクロックe3Bの位相が同期する(但し、図上クロックd4Bとクロックe3Bとの間には選択回路w6及び切換回路w5が介在するので、厳密には、クロックd4Bとクロックe3Bとは、選択回路w6及び切換回路w5の遅延時間分の位相差を持っている。)。このとき、表4を参照するとクロックe1の位相は286psである。この同期状態〈011〉において、図示しない遅延ロックループは遅延バッファk4を初段バッファとし、遅延バッファk3を最終段バッファとする8段の第二の遅延線をその総合遅延時間(選択回路w1〜w4及び4つのダミー回路42の遅延時間を含む)がクロックの半周期(1600ps)になるように帰還制御する。
【0078】
また、例えば同期状態〈083〉では、選択回路w6において差動クロックd6B−d6が選択され、切換回路w5がoffになり、差動クロックd6B−d6が反転せずにそのまま切換回路w5を通過する。さらに、選択回路w2がonになり差動クロックd6B−d6を遅延バッファk4に入力するとともに、遅延バッファk3から遅延バッファk4へのクロックの伝搬を遮断する。これによりクロックd6Bとクロックe3の位相が同期する(但し、図上クロックd6Bとクロックe3との間には選択回路w6及び切換回路w5が介在するので、厳密には、クロックd6Bとクロックe3とは、選択回路w6及び切換回路w5の遅延時間分の位相差を持っている。)。このとき、表4を参照するとクロックe1の位相は2343.2psである。この同期状態〈083〉において、図示しない遅延ロックループは遅延バッファk4を初段バッファとし、遅延バッファk3を最終段バッファとする8段の第二の遅延線をその総合遅延時間(選択回路w1〜w4及び4つのダミー回路42の遅延時間を含む)がクロックの半周期(1600ps)になるように帰還制御する。
【0079】
以上のように、遅延バッファ列17内で初段及び最終段(その中間の段を含む)が位置的に循環する一定段数(本実施の形態においては8段)の第二の遅延線を動作させるのが、本発明の実施の形態5のデジタル位相制御回路及び遅延ロックループの特徴の一つである。
本実施の形態のデジタル位相制御回路によれば、表4に示した〈001〉〜〈111〉の56の同期状態をつくりだし、切り替えることができる。また、遅延ロックループにより第一の多相クロック及び第二の多相クロックの相間隔が精度良く等間隔に保持される。したがて、16相の第二の多相クロックe1〜e8、e1B〜e8Bをその相間隔を200psに保持したまま全体として57psの分解能で精度良く、進み方向にも遅れ方向にも無限に(サイクリックに)位相シフト(位相制御)することができる。
【0080】
なお、以上の実施の形態5の回路構成に対して、遅延バッファk2−k3間、k4−k5間、k6−k7間、k8−k1間にも第二の選択回路を設けることにより、表1に示した〈001〉〜〈112〉の112の同期状態をつくりだし、切り替えることができるようになるので、実施の形態3と同様に3200psの周期を28.6psの分解能で112分割した位相制御を行うことが可能である。
【0081】
実施の形態6
次ぎ図8を参照し、上記実施の形態3のデジタル位相制御方法を実現する他のデジタル位相制御回路の一実施形態を実施の形態6として説明する。図8は本発明の実施の形態6のデジタル位相制御回路の回路図である。
本実施の形態は実施の形態5と同様に、差動の回路構成により位相制御する場合の一実施形態であるが、実施の形態5と異なり、7対の差動クロックのうちの一対の差動クロックと8対の差動クロックのうちの一対の差動クロックとを相対的に反転させた場合も含めて組み合わせ、7×8×2=112通りの同期状態を切り替えることにより3200ps/112≒28.6psの分解能で16相の多相クロックを位相制御する場合の一実施形態である。
【0082】
図8に示すように本実施の形態のデジタル位相制御回路は、7段の差動の遅延バッファp1〜p7からなり、遅延ロックループ18により帰還制御される第一の遅延線19と、7段の遅延バッファp1〜p7の各出力に接続され、そのうち一の出力を選択するよう構成された第一の選択回路20と、第一の選択回路20の出力を受け差動クロックの反転と非反転とを切り替える切換回路27と、切換回路27を介して第一の選択回路20の出力を受ける第二の選択回路21と、第二の選択回路21に並列的に接続される8個の差動の遅延バッファq1〜q8と、8個の遅延バッファq1〜q8と特性の等しい8段の差動の遅延バッファr1〜r8を環状に連接してなり、各遅延バッファ間に8個の遅延バッファq1〜q8の出力がそれぞれ接続された遅延バッファ列22と、8個の遅延バッファq1〜q8の各入力と8段の遅延バッファr1〜r8の各出力に接続された位相比較器23とを備える。
【0083】
第一の選択回路20は、制御信号31に従い、7段の遅延バッファp1〜p7の各出力から一の出力を選択し一対の差動クロック取り出す。
切換回路27は、制御信号33に従い、差動クロックの反転と非反転とを切り替える。
第二の選択回路21は、制御信号32に従い、第一の選択回路20によって取り出され、切換回路27を通過した差動クロックを受け、8個の遅延バッファq1〜q8から一の遅延バッファを選択し入力する。
位相比較器23は、制御信号32に従い、8個の遅延バッファr1〜r8の出力のうち一の出力を選択して受ける。
遅延バッファq1〜q8の各電流源(図示せず)のうち一つは、制御信号32に従い電源供給し、遅延バッファq1〜q8のうち一の遅延バッファをonにする(この時、他の7つの遅延バッファはoffである。)。
遅延バッファr1〜r8の各電流源(図示せず)のうち一つは、制御信号32に従い電源供給を断ち、遅延バッファr1〜r8のうち一の遅延バッファをoffにする(この時、他の7つの遅延バッファはonである。)。
なお、単相構成にする場合は切換回路27は不要である。単相構成にする場合に、本実施の形態と同じ分解能を得るためには遅延線の段数を2倍にする必要がある。
【0084】
第一の遅延線19から出力される14相の第一の多相クロックは実施の形態3の14相の第一の多相クロックに対応するので同一の参照符号を付する。すなわち、第一の遅延線19からは14相の第一の多相クロックd1〜d7、d1B〜d7Bが差動対として出力される。また、遅延バッファ列22から出力される16相の第二の多相クロックは実施の形態3の16相の第二の多相クロックに対応するので同一の参照符号を付する。すなわち、遅延バッファ列22からは16相の第二の多相クロックe1〜e8、e1B〜e8Bが差動対として出力される。
【0085】
本実施の形態のデジタル位相制御回では、表1に示した112通りの同期状態をつくることができる。再び表1を参照する。表1において項目Gは、切換回路27のon/off状態を示す。
【0086】
リファレンスクロックref.clk1とリファレンスクロックref.clk2とは、互いに半周期の位相差を有し、差動対を成す差動信号であり、外部のPLL(Phase Locked Loop:位相ロックループ)等により生成され供給される。
遅延ロックループ18は、位相比較器25、チャージポンプ+ローパスフィルタ26を有する。位相比較器25は、遅延バッファp1へ入力するリファレンスクロックref.clk1と遅延バッファp7から出力するクロックd7Bとを位相比較して位相差を検出する。また位相比較器25は、遅延バッファp1へ入力するリファレンスクロックref.clk2と遅延バッファp7から出力するクロックd7とを位相比較して位相差を検出する。チャージポンプ+ローパスフィルタ26は、それらの位相差に基づき制御電圧を生成し、それを各遅延バッファp1〜p7に印加して第一の遅延線19の総合遅延時間がクロックの半周期(1600ps)になるように帰還制御する。これにより、各遅延バッファp1〜p7の伝搬遅延時間が1600/7(ps)に保たれ、14相の第一の多相クロックd1〜d7、d1B〜d7Bの相間隔が1600/7(ps)に保たれる。
選択回路20は、差動クロックd1−d1B、d2−d2B、d3−d3B、d4−d4B、d5−d5B、d6−d6B、d7−d7B、d1B−d1、d2B−d2、d3B−d3、d4B−d4、d5B−d5、d6B−d6、d7B−d7の選択を行う。
切換回路27はonになると選択回路20によって選択されている差動クロックを反転し、offになると反転せずにそのまま通過させる。なお表記上、差動クロックdm−dmBと、差動クロックdmB−dmとは反転した関係にあるとする(m=1〜7)。
選択回路21は、選択回路20によって選択され、切換回路27を通過した差動クロックを、遅延バッファq1〜q8のうち一の遅延バッファを選択して入力する(選択された遅延バッファは常に第二の遅延線の初段となる。)。この選択回路21の切り替わりと同時に、位相比較器23は、制御信号32に従い、遅延バッファr1〜r8のうち第二の遅延線の最終段の遅延バッファの出力を選択して受ける。位相比較器23及びチャージポンプ+ローパスフィルタ24を含めた遅延ロックループ(以下、ローテーションDLLという。)40により第二の遅延線をその総合遅延時間がクロックの半周期(1600ps)になるように帰還制御する。
このローテーションDLL40は、遅延バッファq1〜q8と、遅延バッファ列22と、位相比較器23と、チャージポンプ+ローパスフィルタ24とを含む構成であり、回路上で位置的に変動する第二の遅延線を常に帰還制御するように切り替わる。
【0087】
ここで図9をも参照する。図9は、本発明の実施の形態6のデジタル位相制御回路の部分図である。
例えば同期状態〈001〉では、選択回路20において差動クロックd1−d1Bが選択され、切換回路27がoffになり、差動クロックd1−d1Bがそのまま選択回路21へと通過する。さらに、図9(a)に示すように選択回路21が差動クロックd1−d1Bを遅延バッファq1に入力する。位相比較器23はその入力クロック信号d1を受けるとともに遅延バッファr8の出力クロック信号e1を受け、第二の遅延線28の入力クロック信号d1と出力クロック信号e1との位相差を検出する。ローテーションDLL40は、その検出結果(位相差情報)を元に遅延バッファq1、r2〜r8からなる8段の第二の遅延線28をその総合遅延時間がクロックの半周期(1600ps)になるように帰還制御する。このローテーションDLL40の帰還制御により、各遅延バッファq1、r2〜r8の伝搬遅延時間が1600/8(ps)に保たれ、16相の第二の多相クロックe1〜e8、e1B〜e8Bの相間隔が1600/8(ps)に保たれる。遅延バッファq1(初段)から第二の遅延線28に入力した差動クロックは、遅延バッファr2→r3→r4→r5→r6→r7→r8(最終段)と伝搬し、制御信号32に従ってoffにされた遅延バッファr1によって遮断される。遅延バッファr1〜r8はそれぞれ遅延バッファ列22内の信号の伝搬を遮断する手段を兼ねており、第二の遅延線28の最終段の次の段となるときは、offにされて伝搬を遮断する機能を発揮する。
表1によれば同期状態〈001〉ではクロックe1の位相は0psである。これを図9(a)を参照して確認する。クロックe1は遅延バッファr8の図上、下段の出力であるから、クロックd1Bの位相1600psに遅延バッファq1、r2〜r8の総合遅延時間200ps×8=1600psを加えて、3200ps、すなわち、0psである。
【0088】
また、例えば同期状態〈002〉では、選択回路20において差動クロックd2−d2Bが選択され、切換回路27がoffになり、差動クロックd2−d2Bがそのまま選択回路21へと通過する。さらに、図9(b)に示すように選択回路21が差動クロックd2−d2Bを遅延バッファq2に入力する。位相比較器23はその入力クロック信号d2を受けるとともに遅延バッファr1の出力クロック信号e2を受け、第二の遅延線28の入力クロック信号d2と出力クロック信号e2との位相差を検出する。ローテーションDLL40は、その検出結果(位相差情報)を元に遅延バッファq2、r3〜r8、r1からなる8段の第二の遅延線28をその総合遅延時間がクロックの半周期(1600ps)になるように帰還制御する。このローテーションDLL40の帰還制御により、各遅延バッファq2、r3〜r8、r1の伝搬遅延時間が1600/8(ps)に保たれ、16相の第二の多相クロックe1〜e8、e1B〜e8Bの相間隔が1600/8(ps)に保たれる。遅延バッファq2(初段)から第二の遅延線28に入力した差動クロックは、遅延バッファr3→r4→r5→r6→r7→r8→r1(最終段)と伝搬し、制御信号32に従ってoffにされた遅延バッファr2によって遮断される。
表1によれば同期状態〈002〉ではクロックe1の位相は28.6psである。これを図9(b)を参照して確認する。クロックe1は遅延バッファr8の図上、下段段の出力であるから、クロックd2Bの位相1828.6psに遅延バッファq2、r3〜r8の総合遅延時間200ps×7=1400psを加えて、3228.6ps、すなわち、28.6psである。
【0089】
また、例えば同期状態〈003〉では、選択回路20において差動クロックd3−d3Bが選択され、切換回路27がoffになり、差動クロックd3−d3Bがそのまま選択回路21へと通過する。さらに、図9(c)に示すように選択回路21が差動クロックd3−d3Bを遅延バッファq3に入力する。位相比較器23はその入力クロック信号d3を受けるとともに遅延バッファr2の出力クロック信号e3を受け、第二の遅延線28の入力クロック信号d3と出力クロック信号e3との位相差を検出する。ローテーションDLL40は、その検出結果(位相差情報)を元に遅延バッファq3、r4〜r8、r1、r2からなる8段の第二の遅延線28をその総合遅延時間がクロックの半周期(1600ps)になるように帰還制御する。このローテーションDLL40の帰還制御により、各遅延バッファq3、r4〜r8、r1、r2の伝搬遅延時間が1600/8(ps)に保たれ、16相の第二の多相クロックe1〜e8、e1B〜e8Bの相間隔が1600/8(ps)に保たれる。遅延バッファq3(初段)から第二の遅延線28に入力した差動クロックは、遅延バッファr4→r5→r6→r7→r8→r1→r2(最終段)と伝搬し、制御信号32に従ってoffにされた遅延バッファr3によって遮断される。
表1によれば同期状態〈003〉ではクロックe1の位相は57.2psである。これを図9(c)を参照して確認する。クロックe1は遅延バッファr8の図上、下段の出力であるから、クロックd3Bの位相2057.2psに遅延バッファq3、r4〜r8の総合遅延時間200ps×6=1200psを加えて、3257.2ps、すなわち、57.2psである。
【0090】
ここで図10をも参照する。図10は、本発明の実施の形態6のデジタル位相制御回路の部分図である。
【091】
また、例えば同期状態〈008〉では、選択回路20において差動クロックd1B−d1が選択され、切換回路27がoffになり、差動クロックd1B−d1が反転せずにそのまま切換回路27を通過し選択回路21へ出力される。さらに、図10(a)に示すように選択回路21が差動クロックd1B−d1を遅延バッファq8に入力する。位相比較器23はその入力クロック信号d1Bを受けるとともに遅延バッファr7の出力クロック信号e8を受け、第二の遅延線28の入力クロック信号d1Bと出力クロック信号e8との位相差を検出する。ローテーションDLL40は、その検出結果(位相差情報)を元に遅延バッファq8、r1〜r7からなる8段の第二の遅延線28をその総合遅延時間がクロックの半周期(1600ps)になるように帰還制御する。このローテーションDLL40の帰還制御により、各遅延バッファq8、r1〜r7の伝搬遅延時間が1600/8(ps)に保たれ、16相の第二の多相クロックe1〜e8、e1B〜e8Bの相間隔が1600/8(ps)に保たれる。遅延バッファq8(初段)から第二の遅延線28に入力した差動クロックは、遅延バッファr1→r2→r3→r4→r5→r6→r7(最終段)と伝搬し、制御信号32に従ってoffにされた遅延バッファr8によって遮断される。
表1によれば同期状態〈008〉ではクロックe1の位相は200psである。これを図10(a)を参照して確認する。クロックe1は遅延バッファr8の図上、下段の出力であるから、クロックd1の位相0psに遅延バッファq8の遅延時間200ps×1=200psを加えて、200psである。
【092】
また、例えば同期状態〈009〉では、選択回路20において差動クロックd2B−d2が選択され、切換回路27がonになり、差動クロックd2B−d2が反転されて差動クロックd2−d2Bとなって選択回路21へと通過する。さらに、図10(b)に示すように選択回路21が差動クロックd2−d2Bを遅延バッファq1に入力する。位相比較器23はその入力クロック信号d2を受けるとともに遅延バッファr8の出力クロック信号e1を受け、第二の遅延線28の入力クロック信号d2と出力クロック信号e1との位相差を検出する。ローテーションDLL40は、その検出結果(位相差情報)を元に遅延バッファq1、r2〜r8からなる8段の第二の遅延線28をその総合遅延時間がクロックの半周期(1600ps)になるように帰還制御する。このローテーションDLL40の帰還制御により、各遅延バッファq1、r2〜r8の伝搬遅延時間が1600/8(ps)に保たれ、16相の第二の多相クロックe1〜e8、e1B〜e8Bの相間隔が1600/8(ps)に保たれる。遅延バッファq1(初段)から第二の遅延線28に入力した差動クロックは、遅延バッファr2→r3→r4→r5→r6→r7→r8(最終段)と伝搬し、制御信号32に従ってoffにされた遅延バッファr1によって遮断される。
表1によれば同期状態〈009〉ではクロックe1の位相は228.8psである。これを図10(b)を参照して確認する。クロックe1は遅延バッファr8の図上、下段の出力であるから、クロックd2Bの位相1828.8psに遅延バッファq1、r2〜r8の総合遅延時間200ps×8=1600psを加えて、3428.8ps、すなわち、228.8psである。
【093】
また、例えば同期状態〈031〉では、選択回路20において差動クロックd3−d3Bが選択され、切換回路27がonになり、差動クロックd3−d3Bが反転されて差動クロックd3B−d3となって選択回路21へと通過する。さらに、図10(c)に示すように選択回路21が差動クロックd3B−d3を遅延バッファq7に入力する。位相比較器23はその入力クロック信号d3Bを受けるとともに遅延バッファr6の出力クロック信号e7を受け、第二の遅延線28の入力クロック信号d3Bと出力クロック信号e7との位相差を検出する。ローテーションDLL40は、その検出結果(位相差情報)を元に遅延バッファq7、r8、r1〜r6からなる8段の第二の遅延線28をその総合遅延時間がクロックの半周期(1600ps)になるように帰還制御する。このローテーションDLL40の帰還制御により、各遅延バッファq7、r8、r1〜r6の伝搬遅延時間が1600/8(ps)に保たれ、16相の第二の多相クロックe1〜e8、e1B〜e8Bの相間隔が1600/8(ps)に保たれる。遅延バッファq7(初段)から第二の遅延線28に入力した差動クロックは、遅延バッファr8→r1→r2→r3→r4→r5→r6(最終段)と伝搬し、制御信号32に従ってoffにされた遅延バッファr7によって遮断される。
表1によれば同期状態〈031〉ではクロックe1の位相は857.2psである。これを図10(c)を参照して確認する。クロックe1は遅延バッファr8の図上、下段の出力であるから、クロックd3の位相457.2psに遅延バッファq7、r8の総合遅延時間200ps×2=400psを加えて、857.2psである。
【094】
以上のように、遅延バッファ列22内で最終段が位置的に循環する一定段数(本実施の形態においては8段)の遅延線28を動作させるのが、本発明の実施の形態6のデジタル位相制御回路及び遅延ロックループの特徴の一つである。
本実施の形態のデジタル位相制御回路によれば、表1に示した〈001〉〜〈112〉の112の同期状態をつくりだし、切り替えることができる。また、遅延ロックループにより第一の多相クロック及び第二の多相クロックの相間隔が精度良く等間隔に保持される。したがて、16相の第二の多相クロックe1〜e8、e1B〜e8Bをその相間隔を200psに保持したまま全体として28.6psの分解能で精度良く、進み方向にも遅れ方向にも無限に(サイクリックに)位相シフト(位相制御)することができる。
【095】
【発明の効果】
上述のように本発明のデジタル位相制御方法は、相間隔の異なる(同一周波数で相数の異なる)2つの多相クロックを用い、位相同期させるクロックの組み合わせを切り替えることにより、多相クロックをその相間隔を所定の間隔に保持したまま、全体として高精度に高分解能で進み方向にも遅れ方向にも無限に(サイクリックに)位相シフトすることができるという効果がある。多相クロックの相数の組み合わせによって極めて微少な分解能を得ることができる。しかも、分解能の微少化によってクロックの質的低下等の悪影響が起こることがない。
特に、遅延ロックループにより多相クロックの相間隔を高精度に保持することにより、位相制御が高精度に行えるとともに相間隔の良好な多相クロックを供給することができる。
また、本発明のデジタル位相制御回路によれば、2つの遅延ロックループによって回路を構成したので、相数の多い多相クロックを低消費電力で位相制御できる小規模のデジタル位相制御回路が得られるという効果がある。
また、本発明によれば、遅延ロックループにより相間隔の均等な多相クロックを用意することができ、かつ、位相同期させるクロック信号の組み合わせによる専らデジタル的な設計でデジタル的に高精度な位相シフトが可能な位相制御回路を設計することができるので、通常の設計力で十分な性能を実現することができるという効果がある。
また、クロック信号をアナログ乗算等によって合成することは行わず、遅延線上でクロック信号を伝搬させるのみであるので、ほとんど波形を劣化させることなく位相制御し、波形の整った良質の多相クロックを生成、供給することができるという効果がある。
【図面の簡単な説明】
【図1】 本発明の実施の形態1における要部回路図及び動作説明図である。
【図2】 本発明の実施の形態1又は実施の形態2におけるクロックエッジの位置関係を示す模式的波形図である。
【図3】 本発明の実施の形態2における要部回路図及び動作説明図である。
【図4】 本発明の実施の形態3におけるクロックエッジの位置関係を示す模式的波形図であり、(a)は312.5MHzのクロックの波形図、(b)は14相の多相クロックの立ち上がりエッジを描いた波形図、(c)は16相の多相クロックの立ち上がりエッジを描いた波形図である。
【図5】 本発明の実施の形態4のデジタル位相制御回路の概略図である。
【図6】 本発明におけるクロックエッジの位置関係を示す模式的波形図であり、(a)は312.5MHzのクロックの波形図、(b)は7相の多相クロックの立ち上がりエッジを描いた波形図、(c)は16相の多相クロックの立ち上がりエッジを描いた波形図である。
【図7】 本発明の実施の形態5のデジタル位相制御回路の概略図である。
【図8】 本発明の実施の形態6のデジタル位相制御回路の回路図である。
【図9】 本発明の実施の形態6のデジタル位相制御回路の部分図である。
【図10】 本発明の実施の形態6のデジタル位相制御回路の部分図である。
の概略回路図である。
【図11】従来例における位相補間器(Phase interpolator)のコア部1の概略回路図である。
【図12】従来例におけるDACコントローラ3及び選択信号の一例を示す概略図である。
【図13】オバーサンプリング方式のクロックリカバリにおけるデータとクロックの模式的波形図である。
【符号の説明】
11、14、16、19…第一の遅延線
12、13、15、17、22…遅延バッファ列
18、40…遅延ロックループ
20…第一の選択回路
21…第二の選択回路
23…位相比較器
27…切換回路
28…第二の遅延線
31、32、33…制御信号
Claims (11)
- 位相が固定され均等な第1の相間隔を有する多相クロックであって、前記第1の相間隔が前記多相クロックを構成する一のクロック信号の1周期をm分割した間隔である第一の多相クロックと、
前記第一の多相クロックの相間隔と異なる均等な第2の相間隔を有する多相クロックであって、前記第2の相間隔が前記1周期をn(n≠m)分割した間隔である遅延ロックループ回路により生成される、第二の多相クロックとを
用い、
前記第一の多相クロックを構成する一のクロック信号と、前記第二の多相クロックを構成する一のクロック信号とを位相同期させ、その位相同期させるクロック信号の組み合わせを切り替えることにより、前記第二の多相クロックの各々を位相をシフトして出力することを特徴とするデジタル位相制御方法。 - 位相が固定され均等な第1の相間隔を有する多相クロックであって、前記第1の相間隔が前記多相クロックを構成する一のクロック信号の1周期をm分割した間隔である第一の多相クロックを複数の遅延バッファが連接されてなる第一の遅延線により生成し、前記第一の遅延線を構成する遅延バッファの各出力から一の出力を選択してクロック信号を取り出し、
その取り出したクロック信号を、複数の遅延バッファが連接されてなる遅延バッファ列のうち一の遅延バッファを選択して入力し、前記一の遅延バッファとそれに続く前記遅延バッファ列内の遅延バッファとにより第二の遅延線を動作させ、かかる第二の遅延線により前記第一の多相クロックの相間隔と異なる均等な第2の相間隔を有する多相クロックであって、前記第2の相間隔が前記1周期をn(n≠m)分割した間隔である遅延ロックループ回路により生成される第二の多相クロックを生成することを特徴とするデジタル位相制御方法。 - 前記遅延バッファ列を環状に構成することを特徴とする請求項2に記載のデジタル位相制御方法。
- 前記第一の遅延線を遅延ロックループにより帰還制御することを特徴とする請求項2又は請求項3に記載のデジタル位相制御方法。
- m段の遅延バッファを連接してなり、第1の遅延ロックループにより帰還制御される第一の遅延線と、
n段(n≠m)の遅延バッファを連接してなり、第2の遅延ロックループにより帰還制御される第二の遅延線と、
前記m段の遅延バッファの出力の1つを選択して出力する第一の選択回路と、前記第一の選択回路の出力を入力する一の遅延バッファを前記n段の遅延バッファから選択するとともに前記第二の遅延線を構成する前記n段の遅延バッファの接続関係が前記第一の選択回路の出力を入力する一の遅延バッファを基点としたn段の遅延バッファとなるように構成する第二の選択回路と、
を備え、
前記第一の遅延線を構成するm段の遅延バッファの隣り合う2つのバッファの出力はそれぞれ、前記第1の遅延線に入力されたクロック信号の1周期をm分割した間隔であり、
前記第二の遅延線を構成するn段の遅延バッファの隣り合う2つのバッファの出力はそれぞれ、前記1周期をn分割した間隔であることを特徴とするデジタル位相制御回路。 - m段の遅延バッファを連接してなる第一の遅延線と、
n段(n≠m)の遅延バッファを連接してなり、第1の遅延ロックループにより帰還制御される第二の遅延線と、
前記m段の遅延バッファの出力の1つを選択して出力する第一の選択回路と、
前記第一の選択回路の出力を入力する一の遅延バッファを前記n段の遅延バッファから選択するとともに前記第二の遅延線を構成する前記n段の遅延バッファの接続関係が前記第一の選択回路の出力を入力する一の遅延バッファを基点としたn段の遅延バッファとなるように構成する第二の選択回路とを備え、
前記第一の遅延線を構成するm段の遅延バッファの隣り合う2つのバッファの出力はそれぞれ、前記第1の遅延線に入力されたクロック信号の1周期をm分割した間隔であり、
前記第二の遅延線を構成するn段の遅延バッファの隣り合う2つのバッファの出力はそれぞれ、前記1周期をn分割した間隔であることを特徴とするデジタル位相制御回路。 - 前記n段の遅延バッファが環状にされてなることを特徴とする請求項5に記載のデジタル位相制御回路。
- m段の遅延バッファからなり、遅延ロックループにより帰還制御される第一の遅延線と、前記m段の遅延バッファの各出力のうち一の出力を選択するよう構成された第一の選択回路と、
前記第一の選択回路の出力を受ける第二の選択回路と、
前記第二の選択回路に並列的に接続された複数個の初段遅延バッファと、
前記初段遅延バッファと特性の等しい複数段の遅延バッファを環状に連接してなり、遅延バッファ間に前記初段遅延バッファの出力が接続された遅延バッファ列とを備え、
前記第二の選択回路は、前記第一の選択回路から受けた信号を入力する一の遅延バッファを前記初段遅延バッファから選択するよう構成され、
選択された初段遅延バッファとそれに続く前記遅延バッファ列内の遅延バッファとにより構成されるn段(n≠m)の遅延線を帰還制御する他の遅延ロックループを備えることを特徴とするデジタル位相制御回路。 - 前記デジタル位相制御回路を構成している各遅延バッファが単相構成にされてなることを特徴とする請求項8に記載のデジタル位相制御回路。
- 前記デジタル位相制御回路を構成している各遅延バッファが差動構成にされてなることを特徴とする請求項8に記載のデジタル位相制御回路。
- 前記第一の遅延線から取り出され 、前記初段遅延バッファに入力される差動信号の反転と非反転とを切り替える切換回路を備えることを特徴とする請求項10に記載のデジタル位相制御回路。
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