JP2002305440A - デジタル信号の分周方法及び分周器 - Google Patents
デジタル信号の分周方法及び分周器Info
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- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
Abstract
(57)【要約】
【課題】 デジタル信号を分数分周する分周器におい
て、分解能を改善し、１／Ｎ（Ｎは非零自然整数）の分
解能ステップを有し、プログラミング可能な分数分周器
を実現する。 【解決手段】 ２π／Ｎずつ位相をシフトしたデジタル
信号のＮ個の複製から前記デジタル信号を分数分周する
際に、立上りエッジを生成するために第１複製を選択す
ること、及び立下りエッジを生成するために第２複製を
選択することを含み、結果的に得られる信号の周期の第
１及び第２複製は、次の周期に使用される第１及び第２
複製とは異なるようにする。また、現行サイクルの第２
複製は、次のサイクルの第１複製を形成し、更に現行サ
イクルで有用な第２複製のエッジが、現行サイクルの同
タイプの第１複製のエッジよりも後に出現するように、
複製を選択する。
て、分解能を改善し、１／Ｎ（Ｎは非零自然整数）の分
解能ステップを有し、プログラミング可能な分数分周器
を実現する。 【解決手段】 ２π／Ｎずつ位相をシフトしたデジタル
信号のＮ個の複製から前記デジタル信号を分数分周する
際に、立上りエッジを生成するために第１複製を選択す
ること、及び立下りエッジを生成するために第２複製を
選択することを含み、結果的に得られる信号の周期の第
１及び第２複製は、次の周期に使用される第１及び第２
複製とは異なるようにする。また、現行サイクルの第２
複製は、次のサイクルの第１複製を形成し、更に現行サ
イクルで有用な第２複製のエッジが、現行サイクルの同
タイプの第１複製のエッジよりも後に出現するように、
複製を選択する。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号の分
周器の分野に関する。本発明は、より詳細には、位相を
相互にシフトした同一周波数の幾つかの信号を抽出する
ことが可能な分数分周器の回路内での形成に関する。
周器の分野に関する。本発明は、より詳細には、位相を
相互にシフトした同一周波数の幾つかの信号を抽出する
ことが可能な分数分周器の回路内での形成に関する。
【０００２】
【従来の技術】本発明は、調整ループ内でデジタル分周
器を使用する位相ロックループ（ＰＬＬ）で使用可能で
ある。
器を使用する位相ロックループ（ＰＬＬ）で使用可能で
ある。
【０００３】図４は、位相ロックループの従来例を、ブ
ロックの形で非常に概略的に示す回路である。このよう
な回路は、電圧制御発振器（ＶＣＯ）１の使用に基づい
ており、その出力は位相調整信号を表わす信号ＯＵＴを
供給する。入力として、ＰＬＬは出力信号を調整しなけ
ればならない信号ＩＮを受信する。信号ＩＮは、その出
力がＶＣＯ１を制御するローパスフィルタ３（ＬＰＦ）
に誤差信号を供給する位相比較器２（Δψ）へ送信され
る。比較器２の第２入力は、分周器４を通過した信号Ｏ
ＵＴに対応するフィードバッ信号を受信する。本発明の
適用例では、分周器４は分数分周器である。
ロックの形で非常に概略的に示す回路である。このよう
な回路は、電圧制御発振器（ＶＣＯ）１の使用に基づい
ており、その出力は位相調整信号を表わす信号ＯＵＴを
供給する。入力として、ＰＬＬは出力信号を調整しなけ
ればならない信号ＩＮを受信する。信号ＩＮは、その出
力がＶＣＯ１を制御するローパスフィルタ３（ＬＰＦ）
に誤差信号を供給する位相比較器２（Δψ）へ送信され
る。比較器２の第２入力は、分周器４を通過した信号Ｏ
ＵＴに対応するフィードバッ信号を受信する。本発明の
適用例では、分周器４は分数分周器である。
【０００４】従来、分数分周器を得るためには、デジタ
ル信号の周波数は２つの異なる非零整数Ｐ及びＱによっ
て分周される。Ｐ及びＱによる分周は、適宜、交互に実
行される。こうして、これら２つの値の平均分周が得ら
れる。従って、結果的に得られる信号は、実際には入力
デジタル信号に一致し、その周波数は、ＰとＱとの間に
含まれる分数によって分周される。
ル信号の周波数は２つの異なる非零整数Ｐ及びＱによっ
て分周される。Ｐ及びＱによる分周は、適宜、交互に実
行される。こうして、これら２つの値の平均分周が得ら
れる。従って、結果的に得られる信号は、実際には入力
デジタル信号に一致し、その周波数は、ＰとＱとの間に
含まれる分数によって分周される。
【０００５】
【発明が解決しようとする課題】従来の分数分周器の欠
点は、結果的に得られる信号が、値ＰとＱとが相互に離
れるに伴なって益々大きくなる位相誤差を示すことであ
る。ここで、Ｐ及びＱは整数であるため、これら２つの
値の最小間隔は１である。基本的に、結果的に得られる
信号の位相誤差またはジッタは、入力信号の周期に、値
Ｐと値Ｑとの間の差を乗算したものに比例する。
点は、結果的に得られる信号が、値ＰとＱとが相互に離
れるに伴なって益々大きくなる位相誤差を示すことであ
る。ここで、Ｐ及びＱは整数であるため、これら２つの
値の最小間隔は１である。基本的に、結果的に得られる
信号の位相誤差またはジッタは、入力信号の周期に、値
Ｐと値Ｑとの間の差を乗算したものに比例する。
【０００６】
【課題を解決するための手段】本発明は、結果的に得ら
れる信号の位相誤差に関して周知の分数分周器の欠点を
克服することを目的とする。換言すれば、本発明は分数
分周器の分解能を改善することを目的とする。
れる信号の位相誤差に関して周知の分数分周器の欠点を
克服することを目的とする。換言すれば、本発明は分数
分周器の分解能を改善することを目的とする。
【０００７】本発明は、より詳細には、１／Ｎ（Ｎは非
零自然整数）の分解能ステップを有するデジタル信号の
分数分周器を提供することを目的とする。
零自然整数）の分解能ステップを有するデジタル信号の
分数分周器を提供することを目的とする。
【０００８】また本発明は、プログラミング可能な分数
分周器を提供することを目的とする。
分周器を提供することを目的とする。
【０００９】これらの目的を達成するために、本発明
は、デジタル信号の周波数を、２π／Ｎずつ位相がシフ
トされた前記デジタル信号のＮ個の複製に基づいて分数
分周する方法を提供する。本発明の方法は、第１複製を
選択して立上りエッジを生成すること、及び第２複製を
選択して立下りエッジを生成することを含み、結果的に
得られる信号の１つの周期の第１及び第２複製は次の周
期において使用される第１及び第２複製とは異なること
を特徴とする。
は、デジタル信号の周波数を、２π／Ｎずつ位相がシフ
トされた前記デジタル信号のＮ個の複製に基づいて分数
分周する方法を提供する。本発明の方法は、第１複製を
選択して立上りエッジを生成すること、及び第２複製を
選択して立下りエッジを生成することを含み、結果的に
得られる信号の１つの周期の第１及び第２複製は次の周
期において使用される第１及び第２複製とは異なること
を特徴とする。
【００１０】本発明の一実施の形態においては、現行サ
イクルの第２複製は、次のサイクルの第１複製を形成す
ることを特徴とする。
イクルの第２複製は、次のサイクルの第１複製を形成す
ることを特徴とする。
【００１１】本発明の一実施の形態において、現行サイ
クルで有用な第２複製のエッジが、現行サイクルの同タ
イプの第１複製のエッジよりも後に出現するように、複
製が選択されることを特徴とする。
クルで有用な第２複製のエッジが、現行サイクルの同タ
イプの第１複製のエッジよりも後に出現するように、複
製が選択されることを特徴とする。
【００１２】本発明の一実施の形態において、「１＋Ｋ
／Ｎ」（Ｋは整数を表わす）の分周比を得るために、現
行サイクルの第２複製のシーケンスナンバＡＤ２は、第
１複製のシーケンスナンバＡＤ１の関数として、次式に
よって得られることを特徴とする。 ＡＤ２＝（ＡＤ１＋Ｋ）モジュロＮ
／Ｎ」（Ｋは整数を表わす）の分周比を得るために、現
行サイクルの第２複製のシーケンスナンバＡＤ２は、第
１複製のシーケンスナンバＡＤ１の関数として、次式に
よって得られることを特徴とする。 ＡＤ２＝（ＡＤ１＋Ｋ）モジュロＮ
【００１３】また本発明は、上述の方法を具体化するた
めの手段を含むことを特徴とするデジタル信号の分周器
を提供する。
めの手段を含むことを特徴とするデジタル信号の分周器
を提供する。
【００１４】本発明の一実施の形態において、分周器
は、結果的に得られる信号の各サイクルにおいて、サイ
クルエッジの一方及び相対するエッジのために異なる位
相を選択するために、デジタル信号を供給する電圧制御
発振器の位相を選択する手段を含むことを特徴とする。
は、結果的に得られる信号の各サイクルにおいて、サイ
クルエッジの一方及び相対するエッジのために異なる位
相を選択するために、デジタル信号を供給する電圧制御
発振器の位相を選択する手段を含むことを特徴とする。
【００１５】本発明の一実施の形態において、結果的に
得られる信号は、その入力にインバータによってループ
バックされる出力を有する出力フリップフロップによっ
て供給され、この出力フリップフロップのクロック入力
はインバータを介して第１マルチプレクサの出力に接続
され、またこの出力フリップフロップのセット入力は第
２マルチプレクサの出力に接続され、第１及び第２マル
チプレクサは分周されるべき信号のＮ個の位相を受信す
るようにしてあることを特徴とする。
得られる信号は、その入力にインバータによってループ
バックされる出力を有する出力フリップフロップによっ
て供給され、この出力フリップフロップのクロック入力
はインバータを介して第１マルチプレクサの出力に接続
され、またこの出力フリップフロップのセット入力は第
２マルチプレクサの出力に接続され、第１及び第２マル
チプレクサは分周されるべき信号のＮ個の位相を受信す
るようにしてあることを特徴とする。
【００１６】本発明の一実施の形態において、マルチプ
レクサはアドレス指定フリップフロップによって供給さ
れる信号により制御され、アドレス指定フリップフロッ
プは直列に組み立てられており、第１アドレス指定フリ
ップフロップは現行信号の位相を選択するためのアドレ
ス信号を受信することを特徴とする。
レクサはアドレス指定フリップフロップによって供給さ
れる信号により制御され、アドレス指定フリップフロッ
プは直列に組み立てられており、第１アドレス指定フリ
ップフロップは現行信号の位相を選択するためのアドレ
ス信号を受信することを特徴とする。
【００１７】本発明の一実施の形態において、第１アド
レス指定フリップフロップのクロック入力は第２マルチ
プレクサの出力に接続されており、第２フリップフロッ
プのクロック入力は第１マルチプレクサに関連付けられ
たインバータの出力に接続されていることを特徴とす
る。
レス指定フリップフロップのクロック入力は第２マルチ
プレクサの出力に接続されており、第２フリップフロッ
プのクロック入力は第１マルチプレクサに関連付けられ
たインバータの出力に接続されていることを特徴とす
る。
【００１８】本発明の一実施の形態において、分周器
は、結果的に得られる信号の各サイクルにおいて、０乃
至Ｎ−１の範囲のプログラミング動作の回数（整数）に
基づいてデジタル信号の位相選択のアドレス信号を生成
するための回路を含むことを特徴とする。
は、結果的に得られる信号の各サイクルにおいて、０乃
至Ｎ−１の範囲のプログラミング動作の回数（整数）に
基づいてデジタル信号の位相選択のアドレス信号を生成
するための回路を含むことを特徴とする。
【００１９】本発明の上述の目的、特徴及び利点を、添
付の図面に関連する特定の実施の形態についての以下の
非限定的な説明において詳細に考察する。
付の図面に関連する特定の実施の形態についての以下の
非限定的な説明において詳細に考察する。
【００２０】
【発明の実施の形態】以下、本発明をその実施の形態を
示す図面に基づいて詳述する。なお、各図面において、
同一要素は同一参照番号で指定されている。本発明を明
確にするために、本発明の理解に有用な要素のみを図面
に示し、以下において説明する。特に、分数分周器であ
る本発明の分周器の上流及び下流回路は本発明の目的で
はないので詳述しない。なお、本発明で使用される、分
周されるべき信号の複製を得ることは、当業者の能力の
範囲内であり、たとえば従来のリング発振器の異なるイ
ンバータ出力または他の手段を用いて達成できる。
示す図面に基づいて詳述する。なお、各図面において、
同一要素は同一参照番号で指定されている。本発明を明
確にするために、本発明の理解に有用な要素のみを図面
に示し、以下において説明する。特に、分数分周器であ
る本発明の分周器の上流及び下流回路は本発明の目的で
はないので詳述しない。なお、本発明で使用される、分
周されるべき信号の複製を得ることは、当業者の能力の
範囲内であり、たとえば従来のリング発振器の異なるイ
ンバータ出力または他の手段を用いて達成できる。
【００２１】本発明の特徴は、周波数を分周したいデジ
タル信号の異なる位相の複製の中から、結果的に得られ
る信号の各サイクルの立上りエッジのために位相の１つ
を選択し、立下りエッジのために別の位相を選択し、そ
の一方では２つの位相が相互に異なることを確かめるこ
とである。従って、本発明では、分周信号の各サイクル
の立上りエッジ及び立下りエッジを元のデジタル信号の
２つの異なる位相から得ることのみならず、結果的に得
られる信号の各サイクルまたは各周期において使用され
る位相のシーケンスナンバを変化させることも規定され
る。所与の分周比に対して、定周波数を維持するために
同一位相が周期的に再使用されることは言うまでもな
い。
タル信号の異なる位相の複製の中から、結果的に得られ
る信号の各サイクルの立上りエッジのために位相の１つ
を選択し、立下りエッジのために別の位相を選択し、そ
の一方では２つの位相が相互に異なることを確かめるこ
とである。従って、本発明では、分周信号の各サイクル
の立上りエッジ及び立下りエッジを元のデジタル信号の
２つの異なる位相から得ることのみならず、結果的に得
られる信号の各サイクルまたは各周期において使用され
る位相のシーケンスナンバを変化させることも規定され
る。所与の分周比に対して、定周波数を維持するために
同一位相が周期的に再使用されることは言うまでもな
い。
【００２２】各周期において位相を周期的に変化させる
利点は、位相の数で分割した元の信号の周期に対応する
分解能で位相誤差が抑制されることである。
利点は、位相の数で分割した元の信号の周期に対応する
分解能で位相誤差が抑制されることである。
【００２３】分周されるべきデジタル信号の位相の内で
使用される位相の選択は、言うまでもなく、利用可能な
位相の数、つまり、異なる利用可能な位相の複製の数及
び所望の分周比によって左右される。
使用される位相の選択は、言うまでもなく、利用可能な
位相の数、つまり、異なる利用可能な位相の複製の数及
び所望の分周比によって左右される。
【００２４】本発明の他の特徴は、現行サイクルの第２
エッジに使用される位相が次のサイクルの第１エッジに
使用される位相と同一であることである。この場合の利
点は、各サイクルにおいて２つの異なる位相が必要であ
っても、結果的に得られるデジタル信号の１サイクルに
ついて１回のプログラミングで充分であることである。
エッジに使用される位相が次のサイクルの第１エッジに
使用される位相と同一であることである。この場合の利
点は、各サイクルにおいて２つの異なる位相が必要であ
っても、結果的に得られるデジタル信号の１サイクルに
ついて１回のプログラミングで充分であることである。
【００２５】分周され、２π／Ｎずつ位相がシフトされ
た同一のデジタル信号のＮ個の位相が使用されると仮定
し、Ｎ個の位相を配列し、これらに１からＮまで番号を
付与することを考慮して、１サイクルの第２エッジの位
相のランクＡＤ２（１とＮの間）が下記式によって与え
られることが好ましい。 ＡＤ２＝（ＡＤ１＋Ｋ）モジュロＮ 式中、ＡＤ１は現行サイクルの第１エッジの位相（及び
従って前サイクルの第２エッジの位相）ランクを表わ
し、Ｋは、「１＋Ｋ／Ｎ」に対応する所望の分周比を設
定する整数である。
た同一のデジタル信号のＮ個の位相が使用されると仮定
し、Ｎ個の位相を配列し、これらに１からＮまで番号を
付与することを考慮して、１サイクルの第２エッジの位
相のランクＡＤ２（１とＮの間）が下記式によって与え
られることが好ましい。 ＡＤ２＝（ＡＤ１＋Ｋ）モジュロＮ 式中、ＡＤ１は現行サイクルの第１エッジの位相（及び
従って前サイクルの第２エッジの位相）ランクを表わ
し、Ｋは、「１＋Ｋ／Ｎ」に対応する所望の分周比を設
定する整数である。
【００２６】本発明の分数分周器で利用可能な位相の数
Ｎは設計によって設定されるため、各サイクルの位相を
選択するためには、分周比「１＋Ｋ／Ｎ」の値を設定す
る変数Ｋを知る必要がある。また、分周の結果得られる
信号は同期させなければならない。
Ｎは設計によって設定されるため、各サイクルの位相を
選択するためには、分周比「１＋Ｋ／Ｎ」の値を設定す
る変数Ｋを知る必要がある。また、分周の結果得られる
信号は同期させなければならない。
【００２７】図１は、本発明に係る分周器、具体的には
プログラミング可能な分数分周器１０の一実施の形態を
示す回路図である。図１は、分周を実際に実行する部分
を示す。換言すれば、図１の回路１０は、入力として、
分周されるべきデジタル信号のＮ個の位相または複製Ｐ
Ｈ［１：Ｎ］のみならず、各サイクルごとに第２エッジ
の要求される位相のアドレスＡＤ［１：Ｍ］またはＭビ
ットにわたるランクをも受信する。回路１０は、「１＋
Ｋ／Ｎ」で割ったデジタル入力信号の周波数に等しい周
波数を有するクロック信号に対応する信号ＣＫを供給す
る。
プログラミング可能な分数分周器１０の一実施の形態を
示す回路図である。図１は、分周を実際に実行する部分
を示す。換言すれば、図１の回路１０は、入力として、
分周されるべきデジタル信号のＮ個の位相または複製Ｐ
Ｈ［１：Ｎ］のみならず、各サイクルごとに第２エッジ
の要求される位相のアドレスＡＤ［１：Ｍ］またはＭビ
ットにわたるランクをも受信する。回路１０は、「１＋
Ｋ／Ｎ」で割ったデジタル入力信号の周波数に等しい周
波数を有するクロック信号に対応する信号ＣＫを供給す
る。
【００２８】図１の例では、回路１０は、そのＱ出力が
信号ＣＫを供給し、分周されるべきデジタル信号の位相
により制御される出力フリップフロップ１１を含む。フ
リップフロップ１１の出力Ｑは、そのデータ入力Ｄにイ
ンバータ１２によってループバックされる。フリップフ
ロップ１１のクロック入力ＣＬＫは、インバータ１４に
よって反転された第１マルチプレクサ１３の出力に対応
する信号ＣＫ３を受信する。フリップフロップ１１のセ
ット入力は、第２マルチプレクサ１５の出力に対応する
信号ＣＫ１を受信する。マルチプレクサ１３及び１５
は、分周されるべき信号のＮ個の位相ＰＨ［１：Ｎ］を
それぞれの入力で受け取るＮ対１マルチプレクサであ
る。
信号ＣＫを供給し、分周されるべきデジタル信号の位相
により制御される出力フリップフロップ１１を含む。フ
リップフロップ１１の出力Ｑは、そのデータ入力Ｄにイ
ンバータ１２によってループバックされる。フリップフ
ロップ１１のクロック入力ＣＬＫは、インバータ１４に
よって反転された第１マルチプレクサ１３の出力に対応
する信号ＣＫ３を受信する。フリップフロップ１１のセ
ット入力は、第２マルチプレクサ１５の出力に対応する
信号ＣＫ１を受信する。マルチプレクサ１３及び１５
は、分周されるべき信号のＮ個の位相ＰＨ［１：Ｎ］を
それぞれの入力で受け取るＮ対１マルチプレクサであ
る。
【００２９】マルチプレクサ１３及び１５による１つの
位相の選択は、位相のシーケンスナンバを識別するアド
レス信号ＡＤ［１：Ｍ］に従って行なわれる。信号ＡＤ
のビット数は、実行される可能性のある符号化及びマル
チプレクサの特性によって左右される。最も単純な場合
は、ビット数Ｍが位相の数Ｎに対応し、信号ＡＤの各ビ
ットが各位相を表わす場合である。位相の選択がハイレ
ベル状態を必要とする場合、信号ＡＤのビットの内の１
つのみが所与の時刻にハイレベルになる。本実施の形態
では、第１マルチプレクサ１３の選択入力は、信号ＡＤ
を受信するデータ入力Ｄを有するアドレス指定フリップ
フロップ１６の（たとえば、直接）出力Ｑ（信号ＡＤ
１）に接続される。この信号は数ビットにわたるので、
実際にはマルチプレクサ１３を適切にアドレス指定する
ために、同様に接続された幾つかのフリップフロップ１
６が使用される。幾つかのフリップフロップを使用する
ことは、図１では破線によって表わされている。信号Ａ
Ｄの各ビットに対し、第２マルチプレクサ１５の選択入
力は、第２アドレス指定フリップフロップ１７を介して
対応するフリップフロップ１６の出力に接続される。フ
リップフロップ１７のＱ出力（信号ＡＤ２）はマルチプ
レクサ１５のアドレス入力に接続される一方、それらの
データ入力Ｄはフリップフロップ１６のＱ出力に接続さ
れる。フリップフロップ１６及び１７の機能は、一方の
マルチプレクサから他方に同じアドレスを順次転送する
ことであり、現行サイクルの第１エッジは前サイクルの
第２エッジと同じ位相を使用する。
位相の選択は、位相のシーケンスナンバを識別するアド
レス信号ＡＤ［１：Ｍ］に従って行なわれる。信号ＡＤ
のビット数は、実行される可能性のある符号化及びマル
チプレクサの特性によって左右される。最も単純な場合
は、ビット数Ｍが位相の数Ｎに対応し、信号ＡＤの各ビ
ットが各位相を表わす場合である。位相の選択がハイレ
ベル状態を必要とする場合、信号ＡＤのビットの内の１
つのみが所与の時刻にハイレベルになる。本実施の形態
では、第１マルチプレクサ１３の選択入力は、信号ＡＤ
を受信するデータ入力Ｄを有するアドレス指定フリップ
フロップ１６の（たとえば、直接）出力Ｑ（信号ＡＤ
１）に接続される。この信号は数ビットにわたるので、
実際にはマルチプレクサ１３を適切にアドレス指定する
ために、同様に接続された幾つかのフリップフロップ１
６が使用される。幾つかのフリップフロップを使用する
ことは、図１では破線によって表わされている。信号Ａ
Ｄの各ビットに対し、第２マルチプレクサ１５の選択入
力は、第２アドレス指定フリップフロップ１７を介して
対応するフリップフロップ１６の出力に接続される。フ
リップフロップ１７のＱ出力（信号ＡＤ２）はマルチプ
レクサ１５のアドレス入力に接続される一方、それらの
データ入力Ｄはフリップフロップ１６のＱ出力に接続さ
れる。フリップフロップ１６及び１７の機能は、一方の
マルチプレクサから他方に同じアドレスを順次転送する
ことであり、現行サイクルの第１エッジは前サイクルの
第２エッジと同じ位相を使用する。
【００３０】回路１０の同期化は以下のように行なわれ
る。フリップフロップ１６のクロック入力ＣＬＫは、マ
ルチプレクサ１５の出力（フリップフロップ１１のＳＥ
Ｔ端子）に接続される。フリップフロップ１７のクロッ
ク入力ＣＬＫは、インバータ１４の出力（フリップフロ
ップ１１のクロック入力）に接続される。図１の例で
は、フリップフロップ１６及び１７それぞれのリセット
入力は接続されていない。このことは、ランダム位置で
のシステムの始動を惹起する。代替策として、これらの
リセット入力を特定の信号に接続することにより、予め
定められた状態で始動させることができる。
る。フリップフロップ１６のクロック入力ＣＬＫは、マ
ルチプレクサ１５の出力（フリップフロップ１１のＳＥ
Ｔ端子）に接続される。フリップフロップ１７のクロッ
ク入力ＣＬＫは、インバータ１４の出力（フリップフロ
ップ１１のクロック入力）に接続される。図１の例で
は、フリップフロップ１６及び１７それぞれのリセット
入力は接続されていない。このことは、ランダム位置で
のシステムの始動を惹起する。代替策として、これらの
リセット入力を特定の信号に接続することにより、予め
定められた状態で始動させることができる。
【００３１】位相ＰＨ［１：Ｎ］は、同じアドレス信号
を使用することができるようにマルチプレクサ１３及び
１５のそれぞれの入力に同じ順序で印加される。代替策
として、異なる順序にし、それに従ってマルチプレクサ
の制御信号を適応させることができる。
を使用することができるようにマルチプレクサ１３及び
１５のそれぞれの入力に同じ順序で印加される。代替策
として、異なる順序にし、それに従ってマルチプレクサ
の制御信号を適応させることができる。
【００３２】図１の回路１０の動作を以下において、特
徴的な信号の波形の一例をタイミング図の形で示す図２
を参照して説明する。図２の例では、分周すべき固定周
波数の信号の３つの位相ＰＨ１、ＰＨ２及びＰＨ３によ
る動作を想定している。図２は、これらの３つの位相の
例のみならず、４／３による分数分周の場合の信号Ａ
Ｄ、ＡＤ１、ＡＤ２、ＣＫ１、ＣＫ３及びＣＫの波形の
例をも示す。連続する位相の選択のために前述した関係
を適用することによって、数字Ｋは１（４／３＝１＋１
／３）に等しい。このように、異なる位相ＰＨ１、ＰＨ
２、ＰＨ３が順次選択されなければならない。従って、
アドレス信号ＡＤは、連続する位相ＰＨ１、ＰＨ２及び
ＰＨ３の選択コードを順次伝送する。
徴的な信号の波形の一例をタイミング図の形で示す図２
を参照して説明する。図２の例では、分周すべき固定周
波数の信号の３つの位相ＰＨ１、ＰＨ２及びＰＨ３によ
る動作を想定している。図２は、これらの３つの位相の
例のみならず、４／３による分数分周の場合の信号Ａ
Ｄ、ＡＤ１、ＡＤ２、ＣＫ１、ＣＫ３及びＣＫの波形の
例をも示す。連続する位相の選択のために前述した関係
を適用することによって、数字Ｋは１（４／３＝１＋１
／３）に等しい。このように、異なる位相ＰＨ１、ＰＨ
２、ＰＨ３が順次選択されなければならない。従って、
アドレス信号ＡＤは、連続する位相ＰＨ１、ＰＨ２及び
ＰＨ３の選択コードを順次伝送する。
【００３３】フリップフロップ１６及び１７が特定の信
号でセットされない図１の例をとると、信号ＡＤ１及び
ＡＤ２が位相ＰＨ１のコードを表わす状態にあると任意
に想定する。従って、マルチプレクサ１３及び１５は、
それらのそれぞれの出力に信号ＰＨ１を供給する。
号でセットされない図１の例をとると、信号ＡＤ１及び
ＡＤ２が位相ＰＨ１のコードを表わす状態にあると任意
に想定する。従って、マルチプレクサ１３及び１５は、
それらのそれぞれの出力に信号ＰＨ１を供給する。
【００３４】位相ＰＨ１の立上りエッジの発生に対応す
る時刻ｔ１において、信号ＣＫ１は状態１に切り替わ
り、フリップフロップ１１のＱ出力を状態１（信号Ｃ
Ｋ）にする。更に、信号ＣＫ１の立上りエッジは、フリ
ップフロップ１６の入力に存在する信号の読取りを惹起
させる。従って、信号ＡＤ１はこの時刻ｔ１から値ＰＨ
３をとることになる。このようにして、マルチプレクサ
１３は位相ＰＨ３（ハイレベル状態）を選択し、その出
力はマルチプレクサ１５の出力と共にハイレベルに切り
替わる。しかし、インバータ１４の存在のため、信号Ｃ
Ｋ３はわずか後の時刻ｔ１′においてローレベルに切り
替わる。位相ＰＨ３の立下りエッジのわずか後の時刻ｔ
２において、信号ＣＫ３はハイレベルに切り替わる。次
いでフリップフロップ１７は、位相ＰＨ３のアドレス
（信号ＡＤ１）を信号ＡＤ２へ転送する。この選択が有
効であるとき（時刻ｔ３）、信号ＣＫ１は位相ＰＨ３の
状態をとり、こうしてローレベルに切り替わる。出力フ
リップフロップ１１の入力Ｄは次いでローレベルにな
る。しかし、時刻ｔ２において、入力ＳＥＴは依然とし
てハイレベルであるので、信号ＣＫの状態切替えを惹起
しない。位相３の現行サイクルの終了時点（時刻ｔ４）
において、信号ＰＨ３の立上りエッジが信号ＣＫ１及び
ＣＫ３上で再生される（信号ＣＫ３にはわずかの遅延が
ある）。位相ＰＨ３の次の立下りエッジに対応する時刻
ｔ５において、信号ＣＫ１はローレベル状態に切り替わ
り、こうしてフリップフロップ１１はそのクロック入力
によって制御可能な状態になる。その結果、インバータ
１４によって遅延した時刻ｔ５′において、信号ＣＫ３
が１に切り替わると、フリップフロップ１１はその入力
に存在するデータを読み取る。従って、信号ＣＫは立下
りエッジを示す。インバータ１４によって導入されるわ
ずかな遅延は、信号ＣＫ１が信号ＣＫ３の立上りエッジ
の発生前に立ち下がることを保証する。
る時刻ｔ１において、信号ＣＫ１は状態１に切り替わ
り、フリップフロップ１１のＱ出力を状態１（信号Ｃ
Ｋ）にする。更に、信号ＣＫ１の立上りエッジは、フリ
ップフロップ１６の入力に存在する信号の読取りを惹起
させる。従って、信号ＡＤ１はこの時刻ｔ１から値ＰＨ
３をとることになる。このようにして、マルチプレクサ
１３は位相ＰＨ３（ハイレベル状態）を選択し、その出
力はマルチプレクサ１５の出力と共にハイレベルに切り
替わる。しかし、インバータ１４の存在のため、信号Ｃ
Ｋ３はわずか後の時刻ｔ１′においてローレベルに切り
替わる。位相ＰＨ３の立下りエッジのわずか後の時刻ｔ
２において、信号ＣＫ３はハイレベルに切り替わる。次
いでフリップフロップ１７は、位相ＰＨ３のアドレス
（信号ＡＤ１）を信号ＡＤ２へ転送する。この選択が有
効であるとき（時刻ｔ３）、信号ＣＫ１は位相ＰＨ３の
状態をとり、こうしてローレベルに切り替わる。出力フ
リップフロップ１１の入力Ｄは次いでローレベルにな
る。しかし、時刻ｔ２において、入力ＳＥＴは依然とし
てハイレベルであるので、信号ＣＫの状態切替えを惹起
しない。位相３の現行サイクルの終了時点（時刻ｔ４）
において、信号ＰＨ３の立上りエッジが信号ＣＫ１及び
ＣＫ３上で再生される（信号ＣＫ３にはわずかの遅延が
ある）。位相ＰＨ３の次の立下りエッジに対応する時刻
ｔ５において、信号ＣＫ１はローレベル状態に切り替わ
り、こうしてフリップフロップ１１はそのクロック入力
によって制御可能な状態になる。その結果、インバータ
１４によって遅延した時刻ｔ５′において、信号ＣＫ３
が１に切り替わると、フリップフロップ１１はその入力
に存在するデータを読み取る。従って、信号ＣＫは立下
りエッジを示す。インバータ１４によって導入されるわ
ずかな遅延は、信号ＣＫ１が信号ＣＫ３の立上りエッジ
の発生前に立ち下がることを保証する。
【００３５】信号ＰＨ３は、信号ＣＫの次のサイクルの
立上りエッジを決定する。従って、位相ＰＨ３の立上り
エッジに対応する時刻ｔ６において、アドレス信号ＡＤ
１が次の位相ＰＨ１の値をとると同時に、信号ＣＫは状
態１に切り替わる。信号ＣＫ３は、わずかに後の時刻ｔ
６′において再度立ち下がる。信号ＣＫ３が位相ＰＨ１
の状態を考慮することによって立上りエッジを示す時刻
ｔ７において、位相ＰＨ１のアドレスはフリップフロッ
プ１７によって信号ＡＤ２へ転送される。信号ＣＫ３
は、位相ＰＨ１が次の立上りエッジを示す時刻ｔ８にお
いて再度立ち下がる。本例では、位相ＰＨ３及びＰＨ１
が連続的に重複するハイレベル状態にあるため、信号Ｃ
Ｋ１はハイレベルを維持する。位相ＰＨ１の次の立下り
エッジ（時刻ｔ９）において、信号ＣＫ１はローレベル
状態に切り替わり、フリップフロップ１１を解放する。
その結果、信号ＰＨ１の立下りエッジが信号ＣＫ３を立
上りエッジに変えると（時刻ｔ９′）、信号ＣＫはロー
レベルに切り替わる。
立上りエッジを決定する。従って、位相ＰＨ３の立上り
エッジに対応する時刻ｔ６において、アドレス信号ＡＤ
１が次の位相ＰＨ１の値をとると同時に、信号ＣＫは状
態１に切り替わる。信号ＣＫ３は、わずかに後の時刻ｔ
６′において再度立ち下がる。信号ＣＫ３が位相ＰＨ１
の状態を考慮することによって立上りエッジを示す時刻
ｔ７において、位相ＰＨ１のアドレスはフリップフロッ
プ１７によって信号ＡＤ２へ転送される。信号ＣＫ３
は、位相ＰＨ１が次の立上りエッジを示す時刻ｔ８にお
いて再度立ち下がる。本例では、位相ＰＨ３及びＰＨ１
が連続的に重複するハイレベル状態にあるため、信号Ｃ
Ｋ１はハイレベルを維持する。位相ＰＨ１の次の立下り
エッジ（時刻ｔ９）において、信号ＣＫ１はローレベル
状態に切り替わり、フリップフロップ１１を解放する。
その結果、信号ＰＨ１の立下りエッジが信号ＣＫ３を立
上りエッジに変えると（時刻ｔ９′）、信号ＣＫはロー
レベルに切り替わる。
【００３６】位相ＰＨ１は、次のサイクルの立上りエッ
ジのために使用される（時刻ｔ１０）。更に動作は続
く。位相ＰＨ２は進行中のサイクルの立下りエッジのた
めに使用される（時刻ｔ１１′）。位相ＰＨ２は、次の
サイクルの立上りエッジのために使用される（ｔ１
２）。次の立下りエッジは再び位相ＰＨ３によって決定
される（時刻ｔ５′）。
ジのために使用される（時刻ｔ１０）。更に動作は続
く。位相ＰＨ２は進行中のサイクルの立下りエッジのた
めに使用される（時刻ｔ１１′）。位相ＰＨ２は、次の
サイクルの立上りエッジのために使用される（ｔ１
２）。次の立下りエッジは再び位相ＰＨ３によって決定
される（時刻ｔ５′）。
【００３７】信号ＡＤ１及びＡＤ２の初期状態によって
は信号ＣＫの第１サイクルは不正確になることがある。
図２はそのような場合を表わしている。しかし、第２サ
イクル以降は所望の分数比の信号が得られる。本発明を
図１の回路によって実現するための位相選択において、
ある一つのサイクルの立下りエッジのために使用される
位相の立下りエッジは、このサイクルの立上りエッジの
ために使用される位相の立下りエッジよりも後に発生す
ることが確かめられるであろう。
は信号ＣＫの第１サイクルは不正確になることがある。
図２はそのような場合を表わしている。しかし、第２サ
イクル以降は所望の分数比の信号が得られる。本発明を
図１の回路によって実現するための位相選択において、
ある一つのサイクルの立下りエッジのために使用される
位相の立下りエッジは、このサイクルの立上りエッジの
ために使用される位相の立下りエッジよりも後に発生す
ることが確かめられるであろう。
【００３８】本発明の利点は、得られる信号ＣＫの位相
間隔を最小化することによって、分数比による分周が可
能になることである。なお、使用される位相のアドレス
が変更されなければ、信号ＣＫは対応する位相を再生す
る。この場合、変数Ｋは０である。
間隔を最小化することによって、分数比による分周が可
能になることである。なお、使用される位相のアドレス
が変更されなければ、信号ＣＫは対応する位相を再生す
る。この場合、変数Ｋは０である。
【００３９】本発明に係る分周器である分数分周器の出
力信号ＣＫの周期は、Ｔと［１＋（Ｎ−１）／Ｎ］＊Ｔ
との間の範囲である。ここで、Ｔは分周されるべきデジ
タル信号の周期を表わす（位相ＰＨ１、ＰＨ２、ＰＨ
３）。このようにして、１／Ｎステップで分周を実行す
ることができる分数分周器が得られる。更に、分数分周
器のプログラミングは、必要ならば、結果的に得られる
信号の各サイクルごとに変更することができる。
力信号ＣＫの周期は、Ｔと［１＋（Ｎ−１）／Ｎ］＊Ｔ
との間の範囲である。ここで、Ｔは分周されるべきデジ
タル信号の周期を表わす（位相ＰＨ１、ＰＨ２、ＰＨ
３）。このようにして、１／Ｎステップで分周を実行す
ることができる分数分周器が得られる。更に、分数分周
器のプログラミングは、必要ならば、結果的に得られる
信号の各サイクルごとに変更することができる。
【００４０】異なる種々の方法を使用して、回路１０の
プログラミング信号ＡＤを設定することができる。ここ
で重要なことは、先に指摘した位相選択のルールを遵守
することである。
プログラミング信号ＡＤを設定することができる。ここ
で重要なことは、先に指摘した位相選択のルールを遵守
することである。
【００４１】図３は、本発明に係る分周器である分数分
周器の位相選択回路２０の例示的な実施の形態を示す回
路図である。この位相選択回路２０は、図１に示したよ
うな回路１０に関連付けるように意図されている。位相
選択回路２０は、クロック信号ＣＫ、分周比を設定する
リファレンスＫ及び初期化信号ＩＮＩＴを受信する。位
相選択回路２０はＭビットにわたって信号ＡＤを供給す
る。
周器の位相選択回路２０の例示的な実施の形態を示す回
路図である。この位相選択回路２０は、図１に示したよ
うな回路１０に関連付けるように意図されている。位相
選択回路２０は、クロック信号ＣＫ、分周比を設定する
リファレンスＫ及び初期化信号ＩＮＩＴを受信する。位
相選択回路２０はＭビットにわたって信号ＡＤを供給す
る。
【００４２】図３の例では、入力デジタル信号の５つの
位相及び１位相あたり１ビットを含む信号ＡＤ（Ｍ＝
Ｎ）を活用する分数分周器が考慮される。
位相及び１位相あたり１ビットを含む信号ＡＤ（Ｍ＝
Ｎ）を活用する分数分周器が考慮される。
【００４３】位相選択回路２０は、フリップフロップ及
びマルチプレクサの使用に基づいている。それは、処理
されるべき位相と同じ数のフリップフロップ及びマルチ
プレクサからなる。従って、図３には５個のフリップフ
ロップ２１、２２、２３、２４及び２５が示されてい
る。これらのすべてのフリップフロップは、それらのそ
れぞれのクロック入力ＣＬＫで、回路１０（図１）によ
って供給された信号ＣＫを受信する。第１フリップフロ
ップ２１はセット入力ＳＥＴを有し、他のフリップフロ
ップ２２乃至２５はリセット入力ＲＥＳＥＴを有する。
フリップフロップ２１乃至２５のセット入力及びリセッ
ト入力は、システムの始動を可能にする信号ＩＮＩＴを
受信する。位相選択回路２０は更に、分周されるべきデ
ジタル信号の位相の数（本例では５）に対応する数の入
力をそれぞれが有する５つのマルチプレクサ２６、２
７、２８、２９及び３０をも含む。各マルチプレクサ２
６乃至３０は、フリップフロップ２１乃至２５の１つに
出力信号を供給する。即ち、マルチプレクサ２６の出力
は、フリップフロップ２１のデータ入力Ｄに接続され
る。マルチプレクサ２７の出力はフリップフロップ２２
のＤ入力に接続され、以下同様に、出力がフリップフロ
ップ２５のＤデータ入力に接続されるマルチプレクサ３
０まで続く。フリップフロップ２１乃至２５のそれぞれ
の直接出力（Ｑ）は、回路１０の信号ＡＤ［１：Ｍ］を
形成する。即ち、図３に示した例では、フリップフロッ
プ２１は位相ＰＨ１をアドレス指定するためのビットＰ
１を供給する。フリップフロップ２２は位相ＰＨ２をア
ドレス指定するためのビットＰ２を供給し、以下同様
に、位相ＰＨ５のアドレス指定のビットＰ５を供給する
フリップフロップ２５まで続く。各ビットＰ１乃至Ｐ５
はたとえばハイレベル状態でアクティブとなって対応す
る位相を選択する。単一ビットＰ１乃至Ｐ５は、所与の
時刻においてハイレベルでなければならないので、選択
された位相によって、信号ＡＤは状態０の４ビット及び
状態１の１ビットを含む。
びマルチプレクサの使用に基づいている。それは、処理
されるべき位相と同じ数のフリップフロップ及びマルチ
プレクサからなる。従って、図３には５個のフリップフ
ロップ２１、２２、２３、２４及び２５が示されてい
る。これらのすべてのフリップフロップは、それらのそ
れぞれのクロック入力ＣＬＫで、回路１０（図１）によ
って供給された信号ＣＫを受信する。第１フリップフロ
ップ２１はセット入力ＳＥＴを有し、他のフリップフロ
ップ２２乃至２５はリセット入力ＲＥＳＥＴを有する。
フリップフロップ２１乃至２５のセット入力及びリセッ
ト入力は、システムの始動を可能にする信号ＩＮＩＴを
受信する。位相選択回路２０は更に、分周されるべきデ
ジタル信号の位相の数（本例では５）に対応する数の入
力をそれぞれが有する５つのマルチプレクサ２６、２
７、２８、２９及び３０をも含む。各マルチプレクサ２
６乃至３０は、フリップフロップ２１乃至２５の１つに
出力信号を供給する。即ち、マルチプレクサ２６の出力
は、フリップフロップ２１のデータ入力Ｄに接続され
る。マルチプレクサ２７の出力はフリップフロップ２２
のＤ入力に接続され、以下同様に、出力がフリップフロ
ップ２５のＤデータ入力に接続されるマルチプレクサ３
０まで続く。フリップフロップ２１乃至２５のそれぞれ
の直接出力（Ｑ）は、回路１０の信号ＡＤ［１：Ｍ］を
形成する。即ち、図３に示した例では、フリップフロッ
プ２１は位相ＰＨ１をアドレス指定するためのビットＰ
１を供給する。フリップフロップ２２は位相ＰＨ２をア
ドレス指定するためのビットＰ２を供給し、以下同様
に、位相ＰＨ５のアドレス指定のビットＰ５を供給する
フリップフロップ２５まで続く。各ビットＰ１乃至Ｐ５
はたとえばハイレベル状態でアクティブとなって対応す
る位相を選択する。単一ビットＰ１乃至Ｐ５は、所与の
時刻においてハイレベルでなければならないので、選択
された位相によって、信号ＡＤは状態０の４ビット及び
状態１の１ビットを含む。
【００４４】各マルチプレクサ２６乃至３０は、マルチ
プレクサの入力順に連続的にシフトした、フリップフロ
ップ２１乃至２５のＮ個の各出力を受信する。マルチプ
レクサ２６は、ビットＰ１乃至Ｐ５をそれらの番号順に
受信する。マルチプレクサ２７はそれぞれ、その異なる
入力でビットＰ２、Ｐ３、Ｐ４、Ｐ５及びＰ１を受信す
る。マルチプレクサ２８はその５つの入力でそれぞれ、
ビットＰ３、Ｐ４、Ｐ５、Ｐ１及びＰ２を受信する。マ
ルチプレクサ２９はその５つの入力でそれぞれビットＰ
４、Ｐ５、Ｐ１、Ｐ２及びＰ３を受信する。最後に、マ
ルチプレクサ３０は、ビットＰ５、Ｐ１、Ｐ２、Ｐ３及
びＰ４をこの順番に受信する。ビットがマルチプレクサ
の異なる入力に割り当てられる順序は、マルチプレクサ
２６乃至３０のそれぞれの選択入力ＡＤＲにリンクされ
た単一構成信号Ｋによって、図１の回路１０の入力にお
ける異なる位相の順序を編成することを目的とする。
プレクサの入力順に連続的にシフトした、フリップフロ
ップ２１乃至２５のＮ個の各出力を受信する。マルチプ
レクサ２６は、ビットＰ１乃至Ｐ５をそれらの番号順に
受信する。マルチプレクサ２７はそれぞれ、その異なる
入力でビットＰ２、Ｐ３、Ｐ４、Ｐ５及びＰ１を受信す
る。マルチプレクサ２８はその５つの入力でそれぞれ、
ビットＰ３、Ｐ４、Ｐ５、Ｐ１及びＰ２を受信する。マ
ルチプレクサ２９はその５つの入力でそれぞれビットＰ
４、Ｐ５、Ｐ１、Ｐ２及びＰ３を受信する。最後に、マ
ルチプレクサ３０は、ビットＰ５、Ｐ１、Ｐ２、Ｐ３及
びＰ４をこの順番に受信する。ビットがマルチプレクサ
の異なる入力に割り当てられる順序は、マルチプレクサ
２６乃至３０のそれぞれの選択入力ＡＤＲにリンクされ
た単一構成信号Ｋによって、図１の回路１０の入力にお
ける異なる位相の順序を編成することを目的とする。
【００４５】最初に、初期化信号ＩＮＩＴが状態１にお
かれ、これがフリップフロップ２１の出力をハイレベル
状態にする一方、フリップフロップ２２乃至２５（一般
的にはＮまで）のそれぞれの出力はローレベル状態にさ
れる。従って、ビットＰ１のみが状態１である。
かれ、これがフリップフロップ２１の出力をハイレベル
状態にする一方、フリップフロップ２２乃至２５（一般
的にはＮまで）のそれぞれの出力はローレベル状態にさ
れる。従って、ビットＰ１のみが状態１である。
【００４６】０乃至Ｎ−１の間の数字Ｋの選択により、
前述の関係「１＋Ｋ／Ｎ」に従って分数分周器をプログ
ラミングすることが可能になる。分周比が同一に維持さ
れる限り、数字Ｋは変わらない。図１の回路１０によっ
て供給される、結果的に得られる信号の各サイクルＣＫ
において、位相の順序は、プログラミング動作の回数Ｋ
に従ってシフトされる。８／５での分周を望む場合を想
定すると、数字Ｋは３（８／５＝１＋３／５）に等しく
なければならない。周期的に得られる位相シーケンス
は、こうして１、４、２、５及び３となる。図３の例
で、数字Ｋが３に等しいということは、異なるマルチプ
レクサ２６乃至３０がそれらの第３のそれぞれの入力を
選択することを意味する。信号ＣＫの現行サイクルの信
号ＡＤはこうして、前回のサイクルの信号ＡＤのビット
のシーケンスＰ３、Ｐ４、Ｐ５、Ｐ１、Ｐ２に対応す
る。最初、信号ＡＤはシーケンス「０００１０」（Ｐ
３、Ｐ４、Ｐ５、Ｐ１、Ｐ２）を示す。状態１のデータ
入力を有する唯一のフリップフロップはフリップフロッ
プ２４である。従って、次のクロックサイクルで信号Ｐ
４は状態１に切り替わる。次いで信号ＡＤは「０１００
０」（Ｐ３、Ｐ４、Ｐ５、Ｐ１、Ｐ２）になる。次いで
フリップフロップ２２のデータ入力が状態１になる。次
のサイクルで、ビットＰ２が状態１に切り替わる（マル
チプレクサ３０によって選択されるビット）。こうして
シーケンスＡＤは「００００１」となる。次のサイクル
において、マルチプレクサ２８の第３入力に対応するビ
ットＰ５はコード「００１００」を供給する。最後に、
第５サイクルにおいて、ビットＰ３は状態１に切り替わ
り、マルチプレクサ２６はその出力にハイレベル状態を
供給する。アドレスは「１００００」である。これによ
り、ビットＰ１がハイレベル状態に設定される状況に戻
る。
前述の関係「１＋Ｋ／Ｎ」に従って分数分周器をプログ
ラミングすることが可能になる。分周比が同一に維持さ
れる限り、数字Ｋは変わらない。図１の回路１０によっ
て供給される、結果的に得られる信号の各サイクルＣＫ
において、位相の順序は、プログラミング動作の回数Ｋ
に従ってシフトされる。８／５での分周を望む場合を想
定すると、数字Ｋは３（８／５＝１＋３／５）に等しく
なければならない。周期的に得られる位相シーケンス
は、こうして１、４、２、５及び３となる。図３の例
で、数字Ｋが３に等しいということは、異なるマルチプ
レクサ２６乃至３０がそれらの第３のそれぞれの入力を
選択することを意味する。信号ＣＫの現行サイクルの信
号ＡＤはこうして、前回のサイクルの信号ＡＤのビット
のシーケンスＰ３、Ｐ４、Ｐ５、Ｐ１、Ｐ２に対応す
る。最初、信号ＡＤはシーケンス「０００１０」（Ｐ
３、Ｐ４、Ｐ５、Ｐ１、Ｐ２）を示す。状態１のデータ
入力を有する唯一のフリップフロップはフリップフロッ
プ２４である。従って、次のクロックサイクルで信号Ｐ
４は状態１に切り替わる。次いで信号ＡＤは「０１００
０」（Ｐ３、Ｐ４、Ｐ５、Ｐ１、Ｐ２）になる。次いで
フリップフロップ２２のデータ入力が状態１になる。次
のサイクルで、ビットＰ２が状態１に切り替わる（マル
チプレクサ３０によって選択されるビット）。こうして
シーケンスＡＤは「００００１」となる。次のサイクル
において、マルチプレクサ２８の第３入力に対応するビ
ットＰ５はコード「００１００」を供給する。最後に、
第５サイクルにおいて、ビットＰ３は状態１に切り替わ
り、マルチプレクサ２６はその出力にハイレベル状態を
供給する。アドレスは「１００００」である。これによ
り、ビットＰ１がハイレベル状態に設定される状況に戻
る。
【００４７】アドレス信号ＡＤは毎回フリップフロップ
１６（図１）のデータ入力を表わし、従って選択すべき
マルチプレクサ１３、次いで１５の入力を表わす。上述
のような位相シーケンスはこのようにして得られる。
１６（図１）のデータ入力を表わし、従って選択すべき
マルチプレクサ１３、次いで１５の入力を表わす。上述
のような位相シーケンスはこのようにして得られる。
【００４８】図３の実施の形態の利点は、実現が特に簡
単であることである。
単であることである。
【００４９】言うまでもなく、本発明は様々な代替、変
形及び改善を当業者が容易に思いつきそうである。特
に、位相選択システムのフリップフロップ及びマルチプ
レクサの数は、分周するデジタル信号に適用される位相
の数に応じて採用されるべきである。更に、フリップフ
ロップ及びマルチプレクサは、それがシステムの一部分
である回路１０または回路２０にある限り、他の同等の
手段に置き換えることができる。更に、上述した機能性
を提供するために、他の実現手段を選択することができ
る。たとえば、アドレス信号ＡＤは、位相選択回路２０
または同等のワイヤード論理回路によって供給する代わ
りに、マイクロプロセッサのソフトウェアプログラミン
グから分周器１０に供給することができる。同様に、位
相選択回路２０の変数Ｋは、任意の手段（スイッチ、マ
イクロプロセッサ、論理回路等）によっても供給するこ
とができる。たとえば、（分周比の変化の）予想される
プログラミング頻度によって選択が行なわれる。
形及び改善を当業者が容易に思いつきそうである。特
に、位相選択システムのフリップフロップ及びマルチプ
レクサの数は、分周するデジタル信号に適用される位相
の数に応じて採用されるべきである。更に、フリップフ
ロップ及びマルチプレクサは、それがシステムの一部分
である回路１０または回路２０にある限り、他の同等の
手段に置き換えることができる。更に、上述した機能性
を提供するために、他の実現手段を選択することができ
る。たとえば、アドレス信号ＡＤは、位相選択回路２０
または同等のワイヤード論理回路によって供給する代わ
りに、マイクロプロセッサのソフトウェアプログラミン
グから分周器１０に供給することができる。同様に、位
相選択回路２０の変数Ｋは、任意の手段（スイッチ、マ
イクロプロセッサ、論理回路等）によっても供給するこ
とができる。たとえば、（分周比の変化の）予想される
プログラミング頻度によって選択が行なわれる。
【００５０】
【発明の効果】以上に詳述したように、本発明によれ
ば、結果的に得られる信号の位相誤差に関して周知の分
数分周器の欠点、換言すれば分数分周器の分解能を改善
することが可能になる。
ば、結果的に得られる信号の位相誤差に関して周知の分
数分周器の欠点、換言すれば分数分周器の分解能を改善
することが可能になる。
【００５１】また本発明によれば、１／Ｎ（Ｎは非零自
然整数）の分解能ステップを有するデジタル信号の分数
分周器が実現される。
然整数）の分解能ステップを有するデジタル信号の分数
分周器が実現される。
【００５２】更に本発明によれば、プログラミング可能
な分数分周器が実現される。
な分数分周器が実現される。
【図１】本発明に係る分周器、具体的にはプログラミン
グ可能な分数分周器の一実施の形態を示す回路図であ
る。
グ可能な分数分周器の一実施の形態を示す回路図であ
る。
【図２】本発明に係る分周器の動作の特徴的な信号の波
形の一例を示すタイミング図である。
形の一例を示すタイミング図である。
【図３】本発明に係る分周器である分数分周器の位相選
択回路の例示的な実施の形態を示す回路図である。
択回路の例示的な実施の形態を示す回路図である。
【図４】従来の位相ロックループを示す回路図である。
１０ 分数分周器 １１ 出力フリップフロップ １２ インバータ １３ 第１マルチプレクサ １４ インバータ １５ 第２マルチプレクサ １６ アドレス指定フリップフロップ １７ アドレス指定フリップフロップ ２０ 位相選択回路 ２１〜２５ フリップフロップ ２６〜３０ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 PP03 QQ06 RR18
Claims (10)
- 【請求項１】 デジタル信号の２π／Ｎずつ位相をシフ
トさせたＮ個の複製から前記デジタル信号を分周する方
法であって、立上りエッジを生成するために第１複製を
選択すること、及び立下りエッジを生成するために第２
複製を選択することを含み、結果的に得られる信号の周
期の第１及び第２複製が次の周期に使用される第１及び
第２複製とは異なることを特徴とするデジタル信号の分
周方法。 - 【請求項２】 現行サイクルの第２複製が次のサイクル
の第１複製を形成することを特徴とする請求項１に記載
のデジタル信号の分周方法。 - 【請求項３】 現行サイクルにおいて有用な第２複製の
エッジが現行サイクルの第１複製の同一タイプのエッジ
よりも後に出現するように複製を選択することを特徴と
する請求項１に記載のデジタル信号の分周方法。 - 【請求項４】 Ｋが整数を表わす場合に、「１＋Ｋ／
Ｎ」の分周比を得るために、現行サイクルの第２複製の
シーケンスナンバＡＤ２が、第１複製のシーケンスナン
バＡＤ１に基づいて下記式 ＡＤ２＝（ＡＤ１＋Ｋ）モジュロＮ によって得られることを特徴とする請求項１に記載のデ
ジタル信号の分周方法。 - 【請求項５】 請求項１乃至４のいずれかの方法を実現
するための手段を含むことを特徴とするデジタル信号の
分周器。 - 【請求項６】 結果的に得られる信号の各サイクルごと
に、サイクルエッジの一方及び相対するエッジのための
異なる位相を選択するために、デジタル信号を供給する
電圧制御発振器の位相を選択する手段を含むことを特徴
とする請求項５に記載の分周器。 - 【請求項７】 結果的に得られる信号が、その入力にイ
ンバータによってループされる出力を有する出力フリッ
プフロップによって供給され、前記出力フリップフロッ
プのクロック入力がインバータによって第１マルチプレ
クサの出力に接続されており、前記出力フリップフロッ
プのセット入力が第２マルチプレクサの出力に接続され
ており、分周されるべき信号のＮ個の位相を前記第１及
び第２マルチプレクサが入力として受信するようにして
あることことを特徴とする請求項６に記載の分周器。 - 【請求項８】 前記各マルチプレクサがアドレス指定フ
リップフロップによって供給される信号によって制御さ
れ、前記アドレス指定フリップフロップが直列に組み立
てられており、第１アドレス指定フリップフロップが現
行信号の位相を選択するためのアドレス信号を受信する
ようにしてあることを特徴とする請求項７に記載の分周
器。 - 【請求項９】 前記第１アドレス指定フリップフロップ
のクロック入力が前記第２マルチプレクサの出力に接続
されており、前記第２フリップフロップのクロック入力
が、前記第１マルチプレクサに関連付けられたインバー
タの出力に接続されていることを特徴とする請求項８に
記載の分周器。 - 【請求項１０】 結果的に得られる信号の各サイクルご
とに、０乃至Ｎ−１の範囲のプログラミング動作の整数
回数に基づき、デジタル信号の位相選択のアドレス信号
を生成するための回路を含むことを特徴とする請求項６
に記載の分周器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0101335A FR2820254B1 (fr) | 2001-01-31 | 2001-01-31 | Division fractionnelle de frequence d'un signal numerique |
| FR01/01335 | 2001-01-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002305440A true JP2002305440A (ja) | 2002-10-18 |
Family
ID=8859481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002022305A Pending JP2002305440A (ja) | 2001-01-31 | 2002-01-30 | デジタル信号の分周方法及び分周器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6552585B2 (ja) |
| JP (1) | JP2002305440A (ja) |
| FR (1) | FR2820254B1 (ja) |
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- 2001-01-31 FR FR0101335A patent/FR2820254B1/fr not_active Expired - Fee Related
-
2002
- 2002-01-30 JP JP2002022305A patent/JP2002305440A/ja active Pending
- 2002-01-31 US US10/062,822 patent/US6552585B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2820254A1 (fr) | 2002-08-02 |
| US6552585B2 (en) | 2003-04-22 |
| FR2820254B1 (fr) | 2003-05-09 |
| US20020101955A1 (en) | 2002-08-01 |
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