WO2022114685A1 - 클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치 - Google Patents

클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치 Download PDF

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WO2022114685A1
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clock
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라핀라티미코
조키넨클라우스
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엘지전자 주식회사
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    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Definitions

  • the present invention relates to a clock distribution apparatus, and a signal processing apparatus and an image display apparatus having the same, and more particularly, to a clock distribution apparatus capable of easily distributing an input clock signal, and a signal processing apparatus and an image display apparatus having the same is about
  • the clock distribution device is a device for outputting clock signals of various cycles in the signal processing device.
  • US Patent No. 5,552,732 (hereinafter referred to as 'cited document 1') uses three flip-flops, an AND gate, and an OR gate to output a clock signal of 1.5 times. is initiated.
  • the output is delayed in some of the three flip-flops, and furthermore, by using the AND gate and OR gate which are delay elements, the final output clock signal is significantly increased. There is a problem with delays.
  • U.S. Patent Laid-Open Publication No. US2017/0373825 (hereinafter referred to as 'Cited Document 2') discloses three or more flip-flops, a clock doubler, and the like for outputting clock signals of various multiples.
  • Another object of the present invention is to provide a clock distribution apparatus capable of easily generating an output clock signal having a fractional division ratio based on an input clock signal, and a signal processing apparatus and an image display apparatus having the same.
  • Another object of the present invention is to provide a clock distribution device capable of easily generating an output clock signal having a fractional division ratio based on a single frequency input clock signal, and a signal processing device and an image display device having the same.
  • a clock distribution apparatus, a signal processing apparatus and an image display apparatus having the same include a first pulse signal among a first pulse signal and a second pulse signal that do not overlap high levels.
  • a latch to which a signal is input and a flip-flop to which a second pulse signal is inverted are provided, and an output clock signal is output based on an output signal of the latch, an input clock signal, and an output signal of the flip-flop.
  • the clock distribution device, and the signal processing device and the image display device having the same include a NAND gate operated by receiving an output signal of a latch and an input clock signal, and an output signal of a flip-flop
  • the display device may further include an OR gate operated by receiving an input clock signal, and a second NAND gate operated by receiving an output signal of the NAND gate and an output signal of the OR gate, wherein the second NAND gate outputs an output clock signal.
  • the first clock signal may be output based on the output signal of the NAND gate
  • the second clock signal may be output based on the output signal of the OR gate
  • a clock distribution device, a signal processing device, and an image display device having the same include a first inverter for inverting an output signal of a NAND gate and a second inverter for inverting an output signal of an OR gate
  • the apparatus may further include an inverter, wherein the first clock signal may correspond to an output signal of the first inverter, and the second clock signal may correspond to an output signal of the second inverter.
  • the second NAND gate may output an output clock signal having a period of 1.5 times that of the input clock signal.
  • the second NAND gate may output an output clock signal having a higher frequency than that of the first clock signal and the second clock signal.
  • the frequency of the output clock signal may be twice the frequency of the first clock signal and the second clock signal.
  • the frequency of the output clock signal may be twice the frequency of the first clock signal and the second clock signal.
  • the second pulse signal may be delayed by one period of the input clock signal compared to the first pulse signal.
  • the period of the first pulse signal may be three times the period of the input clock signal.
  • the enable signal input to the latch and the clock signal input to the flip-flop may be the same.
  • the operation of the flip-flop may be reset.
  • a first pulse signal of a first pulse signal and a second pulse signal that do not overlap high levels are inputted.
  • a clock distribution apparatus, a signal processing apparatus and an image display apparatus having the same include: a latch to which a first pulse signal is input among a first pulse signal and a second pulse signal that do not overlap high levels; , a flip-flop in which the second pulse signal is inverted and input, and an output clock signal is output based on the output signal of the latch and the input clock signal and the output signal of the flip-flop. Accordingly, it is possible to easily distribute the input clock signal. In particular, it is possible to easily generate an output clock signal having a fractional division ratio based on the input clock signal. In addition, it is possible to easily generate an output clock signal having a fractional division ratio based on an input clock signal of a single frequency.
  • the clock distribution device, and the signal processing device and the image display device having the same include a NAND gate operated by receiving an output signal of a latch and an input clock signal, and an output signal of a flip-flop
  • the display device may further include an OR gate operated by receiving an input clock signal, and a second NAND gate operated by receiving an output signal of the NAND gate and an output signal of the OR gate, wherein the second NAND gate outputs an output clock signal.
  • the first clock signal may be output based on the output signal of the NAND gate
  • the second clock signal may be output based on the output signal of the OR gate. Accordingly, it is possible to easily distribute the input clock signal.
  • a clock distribution device, a signal processing device, and an image display device having the same include a first inverter for inverting an output signal of a NAND gate and a second inverter for inverting an output signal of an OR gate
  • the apparatus may further include an inverter, wherein the first clock signal may correspond to an output signal of the first inverter, and the second clock signal may correspond to an output signal of the second inverter. Accordingly, it is possible to easily distribute the input clock signal.
  • the second NAND gate may output an output clock signal having a period of 1.5 times that of the input clock signal. Accordingly, it is possible to easily generate an output clock signal having a fractional division ratio based on the input clock signal.
  • the second NAND gate may output an output clock signal having a higher frequency than that of the first clock signal and the second clock signal. Accordingly, it is possible to easily distribute the input clock signal.
  • the frequency of the output clock signal may be twice the frequency of the first clock signal and the second clock signal. Accordingly, it is possible to easily distribute the input clock signal.
  • the frequency of the output clock signal may be twice the frequency of the first clock signal and the second clock signal. Accordingly, it is possible to easily distribute the input clock signal.
  • the second pulse signal may be delayed by one period of the input clock signal compared to the first pulse signal. Accordingly, it is possible to easily distribute the input clock signal.
  • the period of the first pulse signal may be three times the period of the input clock signal. Accordingly, it is possible to easily generate an output clock signal having a fractional division ratio based on the input clock signal.
  • the enable signal input to the latch and the clock signal input to the flip-flop may be the same. Accordingly, it is possible to easily distribute the input clock signal.
  • the operation of the flip-flop may be reset. Accordingly, it is possible to easily distribute the input clock signal.
  • a clock distribution device and a signal processing device and an image display device having the same according to another embodiment of the present invention, a first pulse signal of a first pulse signal and a second pulse signal that do not overlap high levels are inputted.
  • an OR gate to which is input and operated, and a second NAND gate to which an output signal of the NAND gate and an output signal of the OR gate are input and operated, and outputting an output clock signal.
  • FIG. 1 is a diagram illustrating an image display device according to an embodiment of the present invention.
  • FIG. 2 is an example of an internal block diagram of the image display device of FIG. 1 .
  • FIG. 3 is an example of an internal block diagram of the signal processing apparatus of FIG. 2 .
  • FIG. 4A is a diagram illustrating a control method of the remote control device of FIG. 2 .
  • 4B is an internal block diagram of the remote control device of FIG. 2 .
  • FIG. 5 is a view showing an external appearance of a signal processing apparatus according to an embodiment of the present invention.
  • FIG. 6 is an example of a circuit diagram of a clock distribution device according to an embodiment of the present invention.
  • FIG. 7 is a diagram referred to in the description of FIG. 6 .
  • FIG. 8 is an example of a circuit diagram of a clock distribution device according to another embodiment of the present invention.
  • FIG. 9 is a diagram referred to in the description of FIG. 8 .
  • FIG. 10 is an example of a circuit diagram of a clock distribution device according to another embodiment of the present invention.
  • FIG. 11 is a diagram referred to in the description of FIG. 10 .
  • module and “part” for the components used in the following description are given simply in consideration of the ease of writing the present specification, and do not impart a particularly important meaning or role by themselves. Accordingly, the terms “module” and “unit” may be used interchangeably.
  • FIG. 1 is a diagram illustrating an image display device according to an embodiment of the present invention.
  • the image display apparatus 100 may include a display 180 .
  • the display 180 may be implemented as any one of various panels.
  • the display 180 may be any one of a liquid crystal display panel (LCD panel), an organic light emitting panel (OLED panel), an inorganic light emitting panel (LED panel), and the like.
  • LCD panel liquid crystal display panel
  • OLED panel organic light emitting panel
  • LED panel inorganic light emitting panel
  • the image display apparatus 100 may further include a signal processing apparatus ( 170 of FIG. 2 ) that performs signal processing for image display on the display 180 .
  • the signal processing apparatus 170 may be implemented in the form of a system on chip (SOC).
  • SOC system on chip
  • the external server 300 may transmit or stream predetermined information or image data to the image display device 100 .
  • the image display device 100 may transmit a connection request signal Scn to the external server 300 , and the external server 300 may transmit an authentication request signal Srg to the image display device 100 .
  • the image display device 100 may transmit the encryption key data (Srp) to the external server 300, the external server 300, authentication is completed based on the encryption key data (Srp)
  • the image display device 100 may transmit a connection request signal Scn to the external server 300 , and may transmit or stream predetermined information or image data Sst.
  • the image display device 100 of FIG. 1 may be a TV, a monitor, a tablet PC, a notebook computer, a mobile terminal, a vehicle display device, a commercial display device, and a signage.
  • FIG. 2 is an example of an internal block diagram of the image display device of FIG. 1 .
  • an image display device 100 includes an image receiving unit 105 , an external device interface unit 130 , a storage unit 140 , a user input interface unit 150 , It may include a sensor unit (not shown), a signal processing device 170 , a display 180 , and an audio output unit 185 .
  • the image receiver 105 may include a tuner unit 110 , a demodulator unit 120 , a network interface unit 130 , and an external device interface unit 130 .
  • the image receiving unit 105 may include only the tuner unit 110 , the demodulator 120 , and the external device interface unit 130 , unlike the drawing. That is, the network interface unit 130 may not be included.
  • the tuner unit 110 selects an RF broadcast signal corresponding to a channel selected by a user or all channels previously stored among RF (Radio Frequency) broadcast signals received through an antenna (not shown).
  • the selected RF broadcast signal is converted into an intermediate frequency signal or a baseband video or audio signal.
  • the tuner unit 110 may process a digital broadcast signal or an analog broadcast signal.
  • the analog baseband video or audio signal (CVBS/SIF) output from the tuner unit 110 may be directly input to the signal processing device 170 .
  • the tuner unit 110 may include a plurality of tuners in order to receive broadcast signals of a plurality of channels.
  • a single tuner that simultaneously receives broadcast signals of a plurality of channels is also possible.
  • the demodulator 120 receives the digital IF signal DIF converted by the tuner 110 and performs a demodulation operation.
  • the demodulator 120 may output a stream signal TS after demodulation and channel decoding are performed.
  • the stream signal may be a signal obtained by multiplexing an image signal, an audio signal, or a data signal.
  • the stream signal output from the demodulator 120 may be input to the signal processing device 170 .
  • the signal processing apparatus 170 outputs an image to the display 180 after performing demultiplexing, image/audio signal processing, and the like, and outputs an audio to the audio output unit 185 .
  • the external device interface unit 130 may transmit or receive data to or from a connected external device (not shown), for example, the set-top box 50 .
  • the external device interface unit 130 may include an A/V input/output unit (not shown).
  • the external device interface unit 130 may be connected to an external device such as a DVD (Digital Versatile Disk), Blu-ray, game device, camera, camcorder, computer (laptop), set-top box, and the like by wire/wireless, , it is also possible to perform input/output operations with an external device.
  • an external device such as a DVD (Digital Versatile Disk), Blu-ray, game device, camera, camcorder, computer (laptop), set-top box, and the like by wire/wireless, it is also possible to perform input/output operations with an external device.
  • the A/V input/output unit may receive video and audio signals from an external device. Meanwhile, the wireless communication unit (not shown) may perform short-range wireless communication with other electronic devices.
  • the external device interface unit 130 may exchange data with the adjacent mobile terminal 600 .
  • the external device interface unit 130 may receive device information, executed application information, an application image, and the like, from the mobile terminal 600 in the mirroring mode.
  • the network interface unit 135 provides an interface for connecting the image display device 100 to a wired/wireless network including an Internet network.
  • the network interface unit 135 may receive content or data provided by the Internet or a content provider or network operator through a network.
  • the network interface unit 135 may include a wireless communication unit (not shown).
  • the storage unit 140 may store a program for processing and controlling each signal in the signal processing device 170 , or may store a signal-processed image, audio, or data signal.
  • the storage unit 140 may perform a function for temporarily storing an image, audio, or data signal input to the external device interface unit 130 . Also, the storage unit 140 may store information about a predetermined broadcast channel through a channel storage function such as a channel map.
  • the storage unit 140 of FIG. 2 may be included in the signal processing apparatus 170 .
  • the user input interface unit 150 transmits a signal input by the user to the signal processing apparatus 170 or transmits a signal from the signal processing apparatus 170 to the user.
  • transmit/receive user input signals such as power on/off, channel selection, and screen setting from the remote control device 200, or local keys (not shown) such as power key, channel key, volume key, and setting value transmits a user input signal input to the signal processing apparatus 170, or transfers a user input signal input from a sensor unit (not shown) for sensing a user's gesture to the signal processing apparatus 170, or 170) may be transmitted to the sensor unit (not shown).
  • the signal processing device 170 demultiplexes an input stream through the tuner unit 110 or the demodulator 120 , the network interface unit 135 or the external device interface unit 130 , or generates the demultiplexed signals. By processing, it is possible to generate and output a signal for video or audio output.
  • the signal processing apparatus 170 receives a broadcast signal or an HDMI signal received from the image receiving unit 105 , and performs signal processing based on the received broadcast signal or HDMI signal to perform signal processing on the video signal can be printed out.
  • the image signal processed by the signal processing apparatus 170 may be input to the display 180 and displayed as an image corresponding to the image signal. Also, the image signal processed by the signal processing device 170 may be input to an external output device through the external device interface unit 130 .
  • the audio signal processed by the signal processing device 170 may be outputted to the audio output unit 185 . Also, the audio signal processed by the signal processing device 170 may be input to an external output device through the external device interface unit 130 .
  • the signal processing apparatus 170 may include a demultiplexer, an image processor, and the like. That is, the signal processing apparatus 170 may perform various signal processing, and thus may be implemented in the form of a system on chip (SOC). This will be described later with reference to FIG. 3 .
  • SOC system on chip
  • the signal processing apparatus 170 may control overall operations in the image display apparatus 100 .
  • the signal processing apparatus 170 may control the tuner unit 110 to select a channel selected by the user or an RF broadcast corresponding to a pre-stored channel (Tuning).
  • the signal processing apparatus 170 may control the image display apparatus 100 according to a user command input through the user input interface unit 150 or an internal program.
  • the signal processing apparatus 170 may control the display 180 to display an image.
  • the image displayed on the display 180 may be a still image or a moving image, and may be a 2D image or a 3D image.
  • the signal processing apparatus 170 may display a predetermined object in the image displayed on the display 180 .
  • the object may be at least one of an accessed web screen (newspaper, magazine, etc.), an Electronic Program Guide (EPG), various menus, widgets, icons, still images, moving pictures, and text.
  • EPG Electronic Program Guide
  • the signal processing apparatus 170 may recognize the location of the user based on the image captured by the photographing unit (not shown). For example, the distance (z-axis coordinate) between the user and the image display apparatus 100 may be determined. In addition, an x-axis coordinate and a y-axis coordinate in the display 180 corresponding to the user's location may be identified.
  • the display 180 converts and drives an image signal, a data signal, an OSD signal, a control signal, or an image signal, a data signal, and a control signal received from the external device interface unit 130 processed by the signal processing device 170 . generate a signal
  • the display 180 may be configured as a touch screen and used as an input device in addition to an output device.
  • the audio output unit 185 receives the audio-processed signal from the signal processing device 170 and outputs it as audio.
  • the photographing unit (not shown) photographs the user.
  • the photographing unit (not shown) may be implemented with one camera, but is not limited thereto, and may be implemented with a plurality of cameras. Image information captured by the photographing unit (not shown) may be input to the signal processing apparatus 170 .
  • the signal processing apparatus 170 may detect the user's gesture based on each or a combination of an image captured by a photographing unit (not shown) or a signal sensed from a sensor unit (not shown).
  • the power supply unit 190 supplies the corresponding power to the entire image display device 100 .
  • the power supply unit 190 includes a signal processing device 170 that may be implemented in the form of a system on chip (SOC), a display 180 for displaying an image, and an audio output for audio output. Power may be supplied to the unit 185 and the like.
  • SOC system on chip
  • the power supply unit 190 may include an ac/dc converter that converts an AC voltage into a DC voltage, and a dc/dc converter that converts the level of the DC voltage.
  • the remote control device 200 transmits a user input to the user input interface unit 150 .
  • the remote control device 200 may use Bluetooth (Bluetooth), Radio Frequency (RF) communication, infrared (IR) communication, Ultra Wideband (UWB), ZigBee, or the like.
  • the remote control device 200 may receive an image, audio, or data signal output from the user input interface unit 150 , and display it or output the audio signal from the remote control device 200 .
  • the above-described image display device 100 may be a digital broadcasting receiver capable of receiving fixed or mobile digital broadcasting.
  • the block diagram of the image display device 100 shown in FIG. 2 is a block diagram for an embodiment of the present invention.
  • Each component of the block diagram may be integrated, added, or omitted according to the specifications of the image display device 100 that are actually implemented. That is, two or more components may be combined into one component, or one component may be subdivided into two or more components as needed.
  • the function performed by each block is for explaining the embodiment of the present invention, and the specific operation or device does not limit the scope of the present invention.
  • FIG. 3 is an example of an internal block diagram of the signal processing apparatus of FIG. 2 .
  • the signal processing apparatus 170 may include a demultiplexer 310 , an image processing unit 320 , a processor 330 , and an audio processing unit 370 . have. In addition, it may further include a data processing unit (not shown).
  • the demultiplexer 310 demultiplexes an input stream. For example, when MPEG-2 TS is input, it can be demultiplexed and separated into video, audio and data signals, respectively.
  • the stream signal input to the demultiplexer 310 may be a stream signal output from the tuner unit 110 , the demodulator 120 , or the external device interface unit 130 .
  • the image processing unit 320 may perform signal processing on an input image.
  • the image processing unit 320 may perform image processing on the image signal demultiplexed by the demultiplexer 310 .
  • the image processing unit 320 includes an image decoder 325 , a scaler 335 , an image quality processing unit 635 , an image encoder (not shown), an OSD processing unit 340 , a frame rate converter 350 , and a formatter. (360) and the like.
  • the image decoder 325 decodes the demultiplexed image signal, and the scaler 335 performs scaling to output the resolution of the decoded image signal on the display 180 .
  • the video decoder 325 may include decoders of various standards. For example, it may include an MPEG-2, H,264 decoder, a 3D image decoder for a color image and a depth image, a decoder for a multi-view image, and the like.
  • the scaler 335 may scale an input image signal that has been decoded by the image decoder 325 or the like.
  • the scaler 335 may upscale when the size or resolution of the input image signal is small, and downscale when the size or resolution of the input image signal is large.
  • the image quality processing unit 635 may perform image quality processing on an input image signal that has been decoded by the image decoder 325 or the like.
  • the image quality processing unit 635 performs noise removal processing on the input image signal, expands the resolution of the gray scale of the input image signal, improves image resolution, or performs high dynamic range (HDR)-based signal processing.
  • the frame rate can be varied, and panel characteristics, in particular, image quality processing corresponding to the organic light emitting panel can be performed.
  • the OSD processing unit 340 generates an OSD signal according to a user input or by itself. For example, a signal for displaying various types of information as graphics or text on the screen of the display 180 may be generated based on a user input signal.
  • the generated OSD signal may include various data such as a user interface screen of the image display device 100 , various menu screens, widgets, and icons. Also, the generated OSD signal may include a 2D object or a 3D object.
  • the OSD processing unit 340 may generate a pointer that can be displayed on a display based on a pointing signal input from the remote control device 200 .
  • a pointer may be generated by a pointing signal processing apparatus, and the OSD processing unit 240 may include such a pointing signal processing apparatus (not shown).
  • a pointing signal processing device (not shown) may be provided separately instead of being provided in the OSD processing unit 240 .
  • a frame rate converter (FRC) 350 may convert a frame rate of an input image. On the other hand, the frame rate converter 350 may output as it is without a separate frame rate conversion.
  • the formatter 360 may change the format of an input image signal into an image signal for display on a display and output the changed format.
  • the formatter 360 may change the format of the image signal to correspond to the display panel.
  • the formatter 360 may change the format of the video signal.
  • the format of the 3D video signal is a Side by Side format, a Top / Down format, a Frame Sequential format, an Interlaced format, and a Checker Box. It can be changed to any one of various 3D formats, such as a format.
  • the processor 330 may control overall operations in the image display apparatus 100 or in the signal processing apparatus 170 .
  • the processor 330 may control the tuner 110 to select a channel selected by the user or an RF broadcast corresponding to a pre-stored channel (Tuning).
  • the processor 330 may control the image display apparatus 100 according to a user command input through the user input interface unit 150 or an internal program.
  • the processor 330 may perform data transmission control with the network interface unit 135 or the external device interface unit 130 .
  • the processor 330 may control operations of the demultiplexer 310 and the image processor 320 in the signal processing apparatus 170 .
  • the audio processing unit 370 in the signal processing apparatus 170 may perform audio processing of the demultiplexed audio signal.
  • the audio processing unit 370 may include various decoders.
  • the audio processing unit 370 in the signal processing apparatus 170 may process a base, a treble, and a volume control.
  • a data processing unit (not shown) in the signal processing apparatus 170 may perform data processing of the demultiplexed data signal.
  • the demultiplexed data signal is an encoded data signal, it may be decoded.
  • the encoded data signal may be electronic program guide information including broadcast information such as start time and end time of a broadcast program aired on each channel.
  • FIG. 3 a block diagram of the signal processing apparatus 170 shown in FIG. 3 is a block diagram for an embodiment of the present invention. Each component of the block diagram may be integrated, added, or omitted according to the specifications of the signal processing apparatus 170 that is actually implemented.
  • the frame rate converter 350 and the formatter 360 may be separately provided in addition to the image processor 320 .
  • FIG. 4A is a diagram illustrating a control method of the remote control device of FIG. 2 .
  • the user may move or rotate the remote control device 200 up and down, left and right (FIG. 4A (b)), back and forth (FIG. 4A (c)).
  • the pointer 205 displayed on the display 180 of the image display device corresponds to the movement of the remote control device 200 .
  • the remote control device 200 may be called a space remote controller or a 3D pointing device because the corresponding pointer 205 is moved and displayed according to movement in 3D space.
  • 4A (b) illustrates that when the user moves the remote control device 200 to the left, the pointer 205 displayed on the display 180 of the image display device also moves to the left correspondingly.
  • the image display device may calculate the coordinates of the pointer 205 from information about the movement of the remote control device 200 .
  • the image display device may display the pointer 205 to correspond to the calculated coordinates.
  • FIG. 4A ( c ) illustrates a case in which the user moves the remote control device 200 away from the display 180 while pressing a specific button in the remote control device 200 . Accordingly, the selected area in the display 180 corresponding to the pointer 205 may be zoomed in and displayed. Conversely, when the user moves the remote control device 200 closer to the display 180 , the selected area in the display 180 corresponding to the pointer 205 may be zoomed out and displayed. Meanwhile, when the remote control apparatus 200 moves away from the display 180 , the selection area is zoomed out, and when the remote control apparatus 200 approaches the display 180 , the selection area may be zoomed in.
  • the moving speed or moving direction of the pointer 205 may correspond to the moving speed or moving direction of the remote control device 200 .
  • 4B is an internal block diagram of the remote control device of FIG. 2 .
  • the remote control device 200 includes a wireless communication unit 425 , a user input unit 435 , a sensor unit 440 , an output unit 450 , a power supply unit 460 , a storage unit 470 , A control unit 480 may be included.
  • the wireless communication unit 425 transmits/receives a signal to and from any one of the image display devices according to the embodiments of the present invention described above.
  • the image display apparatuses according to embodiments of the present invention one image display apparatus 100 will be described as an example.
  • the remote control device 200 may include an RF module 421 capable of transmitting and receiving a signal to and from the image display device 100 according to the RF communication standard.
  • the remote control device 200 may include an IR module 423 capable of transmitting and receiving signals to and from the image display device 100 according to the IR communication standard.
  • the remote control device 200 transmits a signal containing information about the movement of the remote control device 200 to the image display device 100 through the RF module 421 .
  • the remote control device 200 may receive a signal transmitted by the image display device 100 through the RF module 421 .
  • the remote control device 200 may transmit commands related to power on/off, channel change, volume change, etc. to the image display device 100 through the IR module 423 as necessary.
  • the user input unit 435 may include a keypad, a button, a touch pad, or a touch screen.
  • the user may input a command related to the image display apparatus 100 to the remote control apparatus 200 by manipulating the user input unit 435 .
  • the user input unit 435 includes a hard key button
  • the user may input a command related to the image display device 100 to the remote control device 200 through a push operation of the hard key button.
  • the user input unit 435 includes a touch screen
  • the user may input a command related to the image display apparatus 100 to the remote control apparatus 200 by touching a soft key of the touch screen.
  • the user input unit 435 may include various types of input means that the user can operate, such as a scroll key or a jog key, and this embodiment does not limit the scope of the present invention.
  • the sensor unit 440 may include a gyro sensor 441 or an acceleration sensor 443 .
  • the gyro sensor 441 may sense information about the movement of the remote control device 200 .
  • the gyro sensor 441 may sense information about the operation of the remote control device 200 based on x, y, and z axes.
  • the acceleration sensor 443 may sense information about the moving speed of the remote control device 200 .
  • it may further include a distance measuring sensor, whereby the distance to the display 180 can be sensed.
  • the output unit 450 may output an image or audio signal corresponding to an operation of the user input unit 435 or a signal transmitted from the image display apparatus 100 . Through the output unit 450 , the user may recognize whether the user input unit 435 is operated or whether the image display apparatus 100 is controlled.
  • the output unit 450 includes an LED module 451 that is turned on when the user input unit 435 is manipulated or a signal is transmitted and received with the image display device 100 through the wireless communication unit 425, and a vibration module that generates vibration ( 453), a sound output module 455 for outputting a sound, or a display module 457 for outputting an image may be provided.
  • the power supply unit 460 supplies power to the remote control device 200 .
  • the power supply unit 460 may reduce power consumption by stopping the power supply when the remote control device 200 does not move for a predetermined period of time.
  • the power supply unit 460 may resume power supply when a predetermined key provided in the remote control device 200 is operated.
  • the storage unit 470 may store various types of programs and application data required for control or operation of the remote control device 200 . If the remote control device 200 wirelessly transmits and receives a signal through the image display device 100 and the RF module 421, the remote control device 200 and the image display device 100 transmit the signal through a predetermined frequency band. send and receive The control unit 480 of the remote control device 200 stores information about a frequency band in which a signal can be wirelessly transmitted and received with the image display device 100 paired with the remote control device 200 in the storage unit 470 and can refer to
  • the control unit 480 controls all matters related to the control of the remote control device 200 .
  • the control unit 480 transmits a signal corresponding to a predetermined key operation of the user input unit 435 or a signal corresponding to the movement of the remote control device 200 sensed by the sensor unit 440 through the wireless communication unit 425 to the image display device. (100) can be transmitted.
  • the user input interface unit 150 of the image display device 100 includes a wireless communication unit 151 capable of wirelessly transmitting and receiving signals with the remote control device 200 , and a pointer corresponding to the operation of the remote control device 200 .
  • a coordinate value calculating unit 415 capable of calculating a coordinate value of may be provided.
  • the user input interface unit 150 may wirelessly transmit/receive a signal to and from the remote control device 200 through the RF module 412 . Also, a signal transmitted by the remote control device 200 according to the IR communication standard may be received through the IR module 413 .
  • the coordinate value calculator 415 corrects hand shake or an error from the signal corresponding to the operation of the remote control device 200 received through the wireless communication unit 151 and displays the coordinate value of the pointer 205 on the display 170 . (x,y) can be calculated.
  • the remote control apparatus 200 transmission signal input to the image display apparatus 100 through the user input interface unit 150 is transmitted to the signal processing apparatus 170 of the image display apparatus 100 .
  • the signal processing device 170 may determine information about the operation and key manipulation of the remote control device 200 from the signal transmitted from the remote control device 200 , and control the image display device 100 in response thereto. .
  • the remote control device 200 may calculate a pointer coordinate value corresponding to the operation and output it to the user input interface unit 150 of the image display device 100 .
  • the user input interface 150 of the image display apparatus 100 may transmit information about the received pointer coordinate values to the signal processing apparatus 170 without a separate hand shake or error correction process.
  • the coordinate value calculating unit 415 may be provided inside the signal processing apparatus 170 instead of the user input interface 150 unlike the drawing.
  • FIG. 5 is a view showing an external appearance of a signal processing apparatus according to an embodiment of the present invention.
  • the SOC type signal processing apparatus 170 may include a plurality of terminals for signal transmission or signal reception.
  • the signal processing apparatus 170 includes the clock distribution apparatus 600 , and for the operation of the clock distribution apparatus 600 , some of the plurality of terminals may be used.
  • the signal processing apparatus 170 may receive a clock signal from the outside through some of the plurality of terminals.
  • the signal processing apparatus 170 may internally perform signal processing based on the input clock signal.
  • the clock distribution device 600 is required.
  • the clock distribution apparatus 600 outputs an output clock signal having a fractional division ratio based on an input clock signal of a single frequency. Accordingly, it is possible to easily distribute the input clock signal. In particular, it is possible to easily generate an output clock signal having a fractional division ratio based on the input clock signal. This will be described below with reference to FIG. 6 .
  • FIG. 6 is an example of a circuit diagram of a clock distribution device according to an embodiment of the present invention.
  • a latch 610 to which is inputted, and a flip-flop 620 to which the second pulse signal LoPulseE is inputted inverted are provided.
  • the clock distribution device 600 outputs the output clock signal OutClk based on the output signal of the latch 610 and the input clock signal InClk and the output signal of the flip-flop 620 .
  • the clock distribution device 600 includes a NAND gate 625 to which an output signal of a latch 610 and an input clock signal InClk are input to operate, and a flip-flop (
  • the OR gate 628 to which the output signal of 620 and the input clock signal InClk are input and operated, and the second to which the output signal of the NAND gate 625 and the output signal of the OR gate 628 are input and operated 2 further includes a NAND gate 634 .
  • the second NAND gate 634 may output an output clock signal OutClk. Accordingly, it is possible to easily distribute the input clock signal InClk.
  • the clock distribution device 600 outputs the first clock signal HiPulseEClk based on the output signal of the NAND gate 625 and based on the output signal of the OR gate 628 .
  • the second clock signal LoPulseEClk may be output. Accordingly, it is possible to easily distribute the input clock signal InClk.
  • the clock distribution device 600 includes a first inverter 632 that inverts an output signal of a NAND gate 625 and a second inverter 632 that inverts an output signal of the OR gate 628 .
  • An inverter 636 may be further included.
  • the first clock signal HiPulseEClk may correspond to an output signal of the first inverter 632
  • the second clock signal LoPulseEClk may correspond to an output signal of the second inverter 636 . Accordingly, it is possible to easily distribute the input clock signal InClk.
  • the enable signal input to the latch 610 and the clock signal input to the flip-flop 620 may be the same. Accordingly, it is possible to easily distribute the input clock signal InClk.
  • the operation of the flip-flop 620 may be reset. Accordingly, it is possible to easily distribute the input clock signal InClk.
  • a NAND gate 625 operated by receiving an output signal and an input clock signal InClk
  • an OR gate 628 operated by receiving an output signal of the flip-flop 620 and an input clock signal InClk
  • a NAND gate An output signal of 625 and an output signal of the OR gate 628 are input to operate, and a second NAND gate 634 outputting an output clock signal OutClk is included.
  • FIG. 7 is a diagram referred to in the description of FIG. 6 .
  • the input clock signal InClk is high level from time T1 to time T2, low level from time T2 to time T3, high level from time T3 to time T4, low level from time T4 to time T5, and T5 High level from time point to time T6, low level from time T6 to time T7, high level from time T7 to time T8, low level from time T8 to time T9, high level from time T9 to T10, high level from time T10 to T11 It has a low level, a high level from time T11 to time T12, and a low level from time T12 to T13.
  • the input clock signal InClk has a first frequency f1 and may have a high level and a low level repeatedly.
  • the input clock signal InClk may be generated within the clock distribution device 600 or the signal processing device 170 , or may be input from the outside of the signal processing device 170 .
  • the first pulse signal HiPulseE may have a low level from time T1 to time T5, a high level from time T5 to time T7, a low level from time T7 to time T11, and a high level from time T11 to time T13.
  • the second pulse signal LoPulseE may have a high level from T1 to T3, a low level from T3 to T7, a high level from T7 to T9, and a low level from T9 to T13.
  • the high levels of the first pulse signal HiPulseE and the second pulse signal LoPulseE do not overlap.
  • the period of the first pulse signal HiPulseE or the second pulse signal LoPulseE is from T1 to T7, and accordingly, may be three times the period of the input clock signal InClk.
  • the frequency of the first pulse signal HiPulseE or the second pulse signal LoPulseE may be 1/3 times the frequency f1 of the input clock signal InClk.
  • the latch 610 operates based on the first pulse signal HiPulseE and the enable signal.
  • the signal output from the latch 610 is high level from time T1 to time T3, low level from time T3 to time T6, high level from time T6 to time T8, low level from time T8 to time T11, It may have a high level from time T11 to time T13.
  • the NAND gate 625 operates by receiving the signal output from the flip-flop 620 and the input clock signal InClk.
  • the signal output from the NAND gate 625 has a low level from time T1 to time T2, a high level from time T2 to time T7, a low level from time T7 to time T8, and a high level from time T8 to T13.
  • the signal output from the NAND gate 625 is level-inverted by the second inverter 632 , and the second inverter 632 outputs the first clock signal HiPulseEClk.
  • the first clock signal HiPulseEClk may have a high level from time T1 to time T2, a low level from time T2 to time T7, a high level from time T7 to time T8, and a low level from time T8 to time T13. .
  • the level of the second pulse signal LoPulseE is inverted by the inverter 605 , and the inverted second pulse signal LoPulseE is input to the flip-flop 620 .
  • the inverted second pulse signal LoPulseE input to the flip-flop 620 has a low level from time T1 to time T3, a high level from time T3 to time T7, a low level from time T7 to time T9, It may have a high level from time T9 to time T13.
  • the flip-flop 620 operates by using the inverted second pulse signal LoPulseE and the same signal as the enable signal input to the latch 610 as a clock signal.
  • the signal output from the flip-flop 620 is high level from time T1 to time T3, low level from time T3 to time T5, high level from time T5 to time T9, and low level from time T9 to time T11. , may have a high level from time T11.
  • the OR gate 628 operates by receiving the signal output from the flip-flop 620 and the input clock signal InClk.
  • the signal output from the OR gate 628 is high level from time T1 to time T4, low level from time T4 to time T5, high level from time T5 to time T10, low level from time T10 to time T11, and T11 You can have a high level from the start.
  • the signal output from the OR gate 628 is level-inverted by the third inverter 636 , and the third inverter 636 outputs the second clock signal LoPulseEClk.
  • the second clock signal LoPulseEClk has a low level from time T1 to time T4, high level from time T4 to time T5, low level from time T5 to time T10, high level from time T10 to time T11, and high level from time T11. It can have a low level.
  • the second NAND gate 634 operates by receiving the output signal of the NAND gate 625 and the output signal of the OR gate 628 .
  • the output signal of the NAND gate 625 has a low level from time T1 to time T2, a high level from time T2 to time T7, a low level from time T7 to time T8, and a high level from time T8 to T13
  • the signal output from the OR gate 628 is high level from time T1 to time T4, low level from time T4 to time T5, high level from time T5 to time T10, low level from time T10 to time T11, from time T11 have a high level.
  • the signal output from the second NAND gate 634 is high level from time T1 to time T2, low level from time T2 to time T4, high level from time T4 to time T5, and low level from time T5 to time T7. , a high level from time T7 to time T8, a low level from time T8 to time T10, a high level from time T10 to time T11, and a low level from time T11 to T13.
  • the second NAND gate 634 in the clock distribution device 600 outputs the output clock signal OutClk with a period of 1.5 times that of the input clock signal InClk. can do. Accordingly, it is possible to easily generate the output clock signal OutClk having a fractional division ratio based on the input clock signal InClk.
  • the first inverter 632 and the second inverter 636 in the clock distribution device 600 each have twice the output clock signal OutClk.
  • the first clock signal HiPulseEClk and the second clock signal LoPulseEClk having a period of may be output.
  • the second NAND gate 634 outputs the output clock signal OutClk having a higher frequency than the first clock signal HiPulseEClk and the second clock signal LoPulseEClk.
  • the frequency of the output clock signal OutClk may be twice the frequency of the first clock signal HiPulseEClk and the second clock signal LoPulseEClk. Accordingly, it is possible to easily distribute the input clock signal InClk.
  • the frequency of the output clock signal OutClk may be twice the frequency of the first clock signal HiPulseEClk and the second clock signal LoPulseEClk. Accordingly, it is possible to easily distribute the input clock signal InClk.
  • the clock distribution apparatus 600 includes an output clock signal OutClk and a first clock signal having various periods or different frequencies based on one input clock signal InClk. (HiPulseEClk) and the second clock signal (LoPulseEClk) can be output.
  • the second pulse signal LoPulseE may be delayed by one period of the input clock signal InClk compared to the first pulse signal HiPulseE. Accordingly, it is possible to easily distribute the input clock signal InClk.
  • the period of the first pulse signal HiPulseE may be three times the period of the input clock signal InClk. Accordingly, it is possible to easily generate the output clock signal OutClk having a fractional division ratio based on the input clock signal InClk.
  • the clock distribution device 600 is implemented using one latch and one flip-flop, which is considerably simplified compared to using three or more flip-flops of Citations 1 and 2 can be Accordingly, power consumption is also reduced.
  • the clock distribution device 600 since the clock distribution device 600 according to an embodiment of the present invention uses a faster NAND gate, the signal processing speed is significantly improved compared to Citation 1 which mainly uses an AND gate.
  • the clock distribution device 600 there is no half-cycle path between the flip-flops 620 compared to Reference 2, and accordingly, it is not necessary to double the effective frequency, so implementation becomes easy.
  • the clock distribution apparatus 600 has a programmable distribution ratio and is not limited by a fixed frequency. That is, since the clock distribution device 600 according to an embodiment of the present invention is composed of a standard library cell and has a simple structure, it is possible to compose it even with a high frequency clock frequency.
  • the period from the rising edge to the next rising edge is always the same.
  • the clock distribution apparatus 600 it is possible to generate a clock signal having a frequency corresponding to the input clock signal InClk / 1.5.
  • cnb can output a first clock signal (HiPulseEClk) and a second clock signal (LoPulseEClk) having different phases without design cost.
  • FIG. 8 is an example of a circuit diagram of a clock distribution device according to another embodiment of the present invention
  • FIG. 9 is a diagram referenced in the description of FIG. 8 .
  • a clock distribution device 600b includes a first pulse signal HiPulsE and a second pulse signal HiPulsE that do not overlap high levels, similar to the clock distribution device 600 of FIG. 6 .
  • a latch 610 to which a first pulse signal HiPulsE of the pulse signals LoPulsE is input and a flip-flop 620 to which a second pulse signal LoPulsE is inverted is provided.
  • the clock distribution device 600b operates by inputting the output signal and the input clock signal InClk of the latch 610 similarly to the clock distribution device 600 of FIG. 6 .
  • the clock distribution device 600b is different from the clock distribution device 600 of FIG. 6 , the second inverter 634 second inverter 634 that inverts the output signal of the OR gate 628 ( 636) is not included.
  • the clock distribution device 600b provides an output clock signal ( OutClk) and the output signal of the NAND gate 625 , the first clock signal HiPulseClk is output, and the second clock signal LoPulseClk is not output.
  • FIG. 10 is an example of a circuit diagram of a clock distribution device according to another embodiment of the present invention
  • FIG. 11 is a diagram referenced in the description of FIG. 10 .
  • a clock distribution device 600c includes a first pulse signal HiPulsE and a second pulse signal HiPulsE that do not overlap high levels, similar to the clock distribution device 600 of FIG. 6 . It includes a latch 610 to which a first pulse signal HiPulsE of the two pulse signals LoPulsE is input, and a flip-flop 620 to which a second pulse signal LoPulsE is inverted and input.
  • the clock distribution device 600c operates by inputting the output signal and the input clock signal InClk of the latch 610 similarly to the clock distribution device 600 of FIG. 6 .
  • a NAND gate 625, the output signal of the flip-flop 620 and the input clock signal InClk are input to operate, and the output signal of the NAND gate 625 and It further includes a second NAND gate 634 to which the output signal of the OR gate 628 is input and operated, and a second inverter 636 inverting the output signal of the OR gate 628 .
  • the clock distribution device 600c includes a first inverter 632 that inverts the output signal of the NAND gate 625, unlike the clock distribution device 600 of FIG. 6 . I never do that.
  • the clock distribution device 600c provides an output clock signal based on the output signal of the latch 610 and the input clock signal InClk and the output signal of the flip-flop 620 . Based on OutClk and the output signal of the OR gate 628 , the second clock signal LoPulseClk is output, and the first clock signal HiPulseClk is not output.

Abstract

본 발명은 클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치에 관한 것이다. 본 발명의 일 실시예에 따른 클럭 분배 장치는, 하이 레벨이 중첩되지 않는 제1 펄스 신호와 제2 펄스 신호 중 제1 펄스 신호가 입력되는 래치와, 제2 펄스 신호가 반전되어 입력되는 플립플롭을 구비하고, 래치의 출력 신호와 입력 클럭 신호, 및 플립플롭의 출력 신호에 기초하여 출력 클럭 신호를 출력한다. 이에 의해, 입력 클럭 신호를 간편하게 분배할 수 있게 된다.

Description

클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치
본 발명은 클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치에 관한 것이며, 더욱 상세하게는 입력 클럭 신호를 간편하게 분배할 수 있는 클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치에 관한 것이다.
최근, 복잡한 주문형 집적 회로(ASIC)로 구현되는 신호 처리 장치에서, 클럭 신호의 주파수가 높아지는 추세이며, 이에 따라, 클럭 분배 장치가 필요하게 된다.
한편, 클럭 분배 장치는, 신호 처리 장치 내에, 다양한 주기의 클럭 신호를 출력하는 장치이다.
클럭 분배 장치 중 정수배의 클럭 신호를 분배하는 것은 비교적 간단하게 구현이 가능하나, 1.5 배와 같은 분수 분할 비율을 갖는 클럭 분배 장치의 구현은 상당한 연구가 필요하다.
한편, 미국등록특허공보 US5,552,732(이하, '인용 문헌 1' 이라 함)은, 1.5 배의 클럭 신호 출력을 위해, 3개의 플립플롭과 앤드(AND) 게이트, 및 오아(OR) 게이트를 사용하는 것이 개시된다.
그러나, 인용문헌 1에 의하면, 3개의 플립플롭 중 일부에서 출력이 지연되며, 게다가 지연(delay) 소자인 앤드(AND) 게이트, 및 오아(OR) 게이트를 사용함으로써, 최종 출력되는 클럭 신호가 상당히 지연되는 문제가 있다.
한편, 미국공개특허공보 US2017/0373825(이하, '인용 문헌 2' 이라 함)은, 다양한 배수의 클럭 신호의 출력을 위해, 3개 이상의 플립플롭과, 클럭 더블러 등이 개시된다.
그러나, 인용문헌 2에 의하면, 클럭 더블러는 다양한 주파수의 클럭 신호, 특히 고주파수의 클럭 신호가 필요로 하므로, 실제 구현이 용이하지 않다는 단점이 있다.
본 발명의 목적은, 입력 클럭 신호를 간편하게 분배할 수 있는 클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치를 제공함에 있다.
본 발명의 다른 목적은, 입력 클럭 신호에 기초하여 분수 분할 비율의 출력 클럭 신호를 간편하게 생성할 수 있는 클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치를 제공함에 있다.
본 발명의 또 다른 목적은, 단일 주파수의 입력 클럭 신호에 기초하여 분수 분할 비율의 출력 클럭 신호를 간편하게 생성할 수 있는 클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치는, 하이 레벨이 중첩되지 않는 제1 펄스 신호와 제2 펄스 신호 중 제1 펄스 신호가 입력되는 래치와, 제2 펄스 신호가 반전되어 입력되는 플립플롭을 구비하고, 래치의 출력 신호와 입력 클럭 신호, 및 플립플롭의 출력 신호에 기초하여 출력 클럭 신호를 출력한다.
한편, 본 발명의 일 실시예에 따른 클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치는, 래치의 출력 신호와 입력 클럭 신호가 입력되어 동작하는 낸드 게이트와, 플립플롭의 출력 신호와 입력 클럭 신호가 입력되어 동작하는 오아 게이트와, 낸드 게이트의 출력 신호와 오아 게이트의 출력 신호가 입력되어 동작하는 제2 낸드 게이트를 더 포함하고, 제2 낸드 게이트는 출력 클럭 신호를 출력할 수 있다.
한편, 낸드 게이트의 출력 신호에 기초하여 제1 클럭 신호를 출력하고, 오아 게이트의 출력 신호에 기초하여 제2 클럭 신호를 출력할 수 있다.
한편, 본 발명의 일 실시예에 따른 클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치는, 낸드 게이트의 출력 신호를 반전하는 제1 인버터와, 오아 게이트의 출력 신호를 반전하는 제2 인버터를 더 포함하고, 제1 클럭 신호는, 제1 인버터의 출력 신호에 대응하고, 제2 클럭 신호는, 제2 인버터의 출력 신호에 대응할 수 있다.
한편, 제2 낸드 게이트는, 입력 클럭 신호의 1.5배 주기의 출력 클럭 신호를 출력할 수 있다.
한편, 제2 낸드 게이트는, 제1 클럭 신호 및 제2 클럭 신호 보다 높은 주파수의 출력 클럭 신호를 출력할 수 있다.
한편, 출력 클럭 신호의 주파수는, 제1 클럭 신호 및 제2 클럭 신호의 주파수의 2배일 수 있다.
한편, 출력 클럭 신호의 주파수는, 제1 클럭 신호 및 제2 클럭 신호의 주파수의 2배일 수 있다.
한편, 제2 펄스 신호는, 제1 펄스 신호 대비하여, 입력 클럭 신호의 1 주기가 지연될 수 있다.
한편, 제1 펄스 신호의 주기는, 입력 클럭 신호의 주기의 3배일 수 있다.
한편, 래치에 입력되는 인에이블 신호와 플립플롭에 입력되는 클럭 신호는 동일할 수 있다.
한편, 플립플롭에 리셋 신호가 입력되는 경우, 플립플롭의 동작이 리셋될 수 있다.
한편, 본 발명의 다른 실시예에 따른 클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치는, 하이 레벨이 중첩되지 않는 제1 펄스 신호와 제2 펄스 신호 중 제1 펄스 신호가 입력되는 래치와, 제2 펄스 신호를 반전하는 인버터와, 인버터의 출력 신호가 입력되는 플립플롭과, 래치의 출력 신호와 입력 클럭 신호가 입력되어 동작하는 낸드 게이트와, 플립플롭의 출력 신호와 입력 클럭 신호가 입력되어 동작하는 오아 게이트와, 낸드 게이트의 출력 신호와 오아 게이트의 출력 신호가 입력되어 동작하며, 출력 클럭 신호를 출력하는 제2 낸드 게이트를 포함한다.
본 발명의 일 실시예에 따른 클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치는, 하이 레벨이 중첩되지 않는 제1 펄스 신호와 제2 펄스 신호 중 제1 펄스 신호가 입력되는 래치와, 제2 펄스 신호가 반전되어 입력되는 플립플롭을 구비하고, 래치의 출력 신호와 입력 클럭 신호, 및 플립플롭의 출력 신호에 기초하여 출력 클럭 신호를 출력한다. 이에 따라, 입력 클럭 신호를 간편하게 분배할 수 있게 된다. 특히, 입력 클럭 신호에 기초하여 분수 분할 비율의 출력 클럭 신호를 간편하게 생성할 수 있게 된다. 또한, 단일 주파수의 입력 클럭 신호에 기초하여 분수 분할 비율의 출력 클럭 신호를 간편하게 생성할 수 있게 된다.
한편, 본 발명의 일 실시예에 따른 클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치는, 래치의 출력 신호와 입력 클럭 신호가 입력되어 동작하는 낸드 게이트와, 플립플롭의 출력 신호와 입력 클럭 신호가 입력되어 동작하는 오아 게이트와, 낸드 게이트의 출력 신호와 오아 게이트의 출력 신호가 입력되어 동작하는 제2 낸드 게이트를 더 포함하고, 제2 낸드 게이트는 출력 클럭 신호를 출력할 수 있다. 이에 따라, 입력 클럭 신호를 간편하게 분배할 수 있게 된다.
한편, 낸드 게이트의 출력 신호에 기초하여 제1 클럭 신호를 출력하고, 오아 게이트의 출력 신호에 기초하여 제2 클럭 신호를 출력할 수 있다. 이에 따라, 입력 클럭 신호를 간편하게 분배할 수 있게 된다.
한편, 본 발명의 일 실시예에 따른 클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치는, 낸드 게이트의 출력 신호를 반전하는 제1 인버터와, 오아 게이트의 출력 신호를 반전하는 제2 인버터를 더 포함하고, 제1 클럭 신호는, 제1 인버터의 출력 신호에 대응하고, 제2 클럭 신호는, 제2 인버터의 출력 신호에 대응할 수 있다. 이에 따라, 입력 클럭 신호를 간편하게 분배할 수 있게 된다.
한편, 제2 낸드 게이트는, 입력 클럭 신호의 1.5배 주기의 출력 클럭 신호를 출력할 수 있다. 이에 따라, 입력 클럭 신호에 기초하여 분수 분할 비율의 출력 클럭 신호를 간편하게 생성할 수 있게 된다.
한편, 제2 낸드 게이트는, 제1 클럭 신호 및 제2 클럭 신호 보다 높은 주파수의 출력 클럭 신호를 출력할 수 있다. 이에 따라, 입력 클럭 신호를 간편하게 분배할 수 있게 된다.
한편, 출력 클럭 신호의 주파수는, 제1 클럭 신호 및 제2 클럭 신호의 주파수의 2배일 수 있다. 이에 따라, 입력 클럭 신호를 간편하게 분배할 수 있게 된다.
한편, 출력 클럭 신호의 주파수는, 제1 클럭 신호 및 제2 클럭 신호의 주파수의 2배일 수 있다. 이에 따라, 입력 클럭 신호를 간편하게 분배할 수 있게 된다.
한편, 제2 펄스 신호는, 제1 펄스 신호 대비하여, 입력 클럭 신호의 1 주기가 지연될 수 있다. 이에 따라, 입력 클럭 신호를 간편하게 분배할 수 있게 된다.
한편, 제1 펄스 신호의 주기는, 입력 클럭 신호의 주기의 3배일 수 있다. 이에 따라, 입력 클럭 신호에 기초하여 분수 분할 비율의 출력 클럭 신호를 간편하게 생성할 수 있게 된다.
한편, 래치에 입력되는 인에이블 신호와 플립플롭에 입력되는 클럭 신호는 동일할 수 있다. 이에 따라, 입력 클럭 신호를 간편하게 분배할 수 있게 된다.
한편, 플립플롭에 리셋 신호가 입력되는 경우, 플립플롭의 동작이 리셋될 수 있다. 이에 따라, 입력 클럭 신호를 간편하게 분배할 수 있게 된다.
한편, 본 발명의 다른 실시예에 따른 클럭 분배 장치, 및 이를 구비하는 신호처리장치, 영상표시장치는, 하이 레벨이 중첩되지 않는 제1 펄스 신호와 제2 펄스 신호 중 제1 펄스 신호가 입력되는 래치와, 제2 펄스 신호를 반전하는 인버터와, 인버터의 출력 신호가 입력되는 플립플롭과, 래치의 출력 신호와 입력 클럭 신호가 입력되어 동작하는 낸드 게이트와, 플립플롭의 출력 신호와 입력 클럭 신호가 입력되어 동작하는 오아 게이트와, 낸드 게이트의 출력 신호와 오아 게이트의 출력 신호가 입력되어 동작하며, 출력 클럭 신호를 출력하는 제2 낸드 게이트를 포함한다. 이에 따라, 입력 클럭 신호를 간편하게 분배할 수 있게 된다. 특히, 입력 클럭 신호에 기초하여 분수 분할 비율의 출력 클럭 신호를 간편하게 생성할 수 있게 된다. 또한, 단일 주파수의 입력 클럭 신호에 기초하여 분수 분할 비율의 출력 클럭 신호를 간편하게 생성할 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른 영상표시장치를 도시한 도면이다.
도 2는 도 1의 영상표시장치의 내부 블록도의 일예이다.
도 3은 도 2의 신호처리장치의 내부 블록도의 일예이다.
도 4a는 도 2의 원격제어장치의 제어 방법을 도시한 도면이다.
도 4b는 도 2의 원격제어장치의 내부 블록도이다.
도 5는 본 발명의 실시예에 따르 신호처리장치의 외관을 도시한 도면이다.
도 6은 본 발명의 실시예에 따른 클럭 분배 장치의 회로도의 일예이다.
도 7은 도 6의 설명에 참조되는 도면이다.
도 8은 본 발명의 다른 실시예에 따른 클럭 분배 장치의 회로도의 일예이다.
도 9는 도 8의 설명에 참조되는 도면이다.
도 10은 본 발명의 또 다른 실시예에 따른 클럭 분배 장치의 회로도의 일예이다.
도 11은 도 10의 설명에 참조되는 도면이다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 단순히 본 명세서 작성의 용이함만이 고려되어 부여되는 것으로서, 그 자체로 특별히 중요한 의미 또는 역할을 부여하는 것은 아니다. 따라서, 상기 "모듈" 및 "부"는 서로 혼용되어 사용될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 영상표시장치를 도시한 도면이다.
도면을 참조하면, 영상표시장치(100)는, 디스플레이(180)를 포함할 수 있다.
한편, 디스플레이(180)는 다양한 패널 중 어느 하나로 구현될 수 있다. 예를 들어, 디스플레이(180)는, 액정표시패널(LCD 패널), 유기발광패널(OLED 패널), 무기발광패널(LED 패널) 등 중 어느 하나일 수 있다.
한편, 영상표시장치(100)는, 디스플레이(180)에 영상 표시를 위한 신호 처리를 수행하는 신호처리장치(도 2의 170)를 더 구비할 수 있다.
신호처리장치(170)는, 시스템 온 칩(System On Chip,SOC)의 형태로 구현될 수 있다.
한편, 외부의 서버(300)는, 영상표시장치(100)로 소정의 정보 또는 영상 데이터를 전송 또는 스트리밍할 수 있다.
예를 들어, 영상표시장치(100)가 외부의 서버(300)에 접속하는 경우, 영상표시장치(100)가 외부의 서버(300)로 접속 요청 신호(Scn)를 전송할 수 있으며, 외부의 서버(300)는 영상표시장치(100)로 인증 요청 신호(Srg)를 전송할 수 있다.
이에 대응하여, 영상표시장치(100)는 외부의 서버(300)로 암호화 키 데이터(Srp)를 전송할 수 있으며, 외부의 서버(300)는, 암호화 키 데이터(Srp)에 기초하여 인증이 완료되는 경우, 영상표시장치(100)가 외부의 서버(300)로 접속 요청 신호(Scn)를 전송할 수 있으며, 소정의 정보 또는 영상 데이터(Sst)를 전송 또는 스트리밍할 수 있다.
한편, 도 1의 영상표시장치(100)는, TV, 모니터, 태블릿 PC, 노트북, 이동 단말기, 차량용 디스플레이 장치, 상업용 디스플레이 장치, 사이니지 등이 가능하다.
도 2는 도 1의 영상표시장치의 내부 블록도의 일예이다.
도 2를 참조하면, 본 발명의 일실시예에 의한 영상표시장치(100)는, 영상 수신부(105), 외부장치 인터페이스부(130), 저장부(140), 사용자입력 인터페이스부(150), 센서부(미도시), 신호처리장치(170), 디스플레이(180), 오디오 출력부(185)를 포함할 수 있다.
영상 수신부(105)는, 튜너부(110), 복조부(120), 네트워크 인터페이스부(130), 외부장치 인터페이스부(130)를 포함할 수 있다.
한편, 영상 수신부(105)는, 도면과 달리, 튜너부(110), 복조부(120)와, 외부장치 인터페이스부(130)만을 포함하는 것도 가능하다. 즉, 네트워크 인터페이스부(130)를 포함하지 않을 수도 있다.
튜너부(110)는, 안테나(미도시)를 통해 수신되는 RF(Radio Frequency) 방송 신호 중 사용자에 의해 선택된 채널 또는 기저장된 모든 채널에 해당하는 RF 방송 신호를 선택한다. 또한, 선택된 RF 방송 신호를 중간 주파수 신호 혹은 베이스 밴드 영상 또는 음성신호로 변환한다.
예를 들어, 선택된 RF 방송 신호가 디지털 방송 신호이면 디지털 IF 신호(DIF)로 변환하고, 아날로그 방송 신호이면 아날로그 베이스 밴드 영상 또는 음성 신호(CVBS/SIF)로 변환한다. 즉, 튜너부(110)는 디지털 방송 신호 또는 아날로그 방송 신호를 처리할 수 있다. 튜너부(110)에서 출력되는 아날로그 베이스 밴드 영상 또는 음성 신호(CVBS/SIF)는 신호처리장치(170)로 직접 입력될 수 있다.
한편, 튜너부(110)는, 복수 채널의 방송 신호를 수신하기 위해, 복수의 튜너를 구비하는 것이 가능하다. 또는, 복수 채널의 방송 신호를 동시에 수신하는 단일 튜너도 가능하다.
복조부(120)는 튜너부(110)에서 변환된 디지털 IF 신호(DIF)를 수신하여 복조 동작을 수행한다.
복조부(120)는 복조 및 채널 복호화를 수행한 후 스트림 신호(TS)를 출력할 수 있다. 이때 스트림 신호는 영상 신호, 음성 신호 또는 데이터 신호가 다중화된 신호일 수 있다.
복조부(120)에서 출력한 스트림 신호는 신호처리장치(170)로 입력될 수 있다. 신호처리장치(170)는 역다중화, 영상/음성 신호 처리 등을 수행한 후, 디스플레이(180)에 영상을 출력하고, 오디오 출력부(185)로 음성을 출력한다.
외부장치 인터페이스부(130)는, 접속된 외부 장치(미도시), 예를 들어, 셋탑 박스(50)와 데이터를 송신 또는 수신할 수 있다. 이를 위해, 외부장치 인터페이스부(130)는, A/V 입출력부(미도시)를 포함할 수 있다.
외부장치 인터페이스부(130)는, DVD(Digital Versatile Disk), 블루레이(Blu ray), 게임기기, 카메라, 캠코더, 컴퓨터(노트북), 셋탑 박스 등과 같은 외부 장치와 유/무선으로 접속될 수 있으며, 외부 장치와 입력/출력 동작을 수행할 수도 있다.
A/V 입출력부는, 외부 장치의 영상 및 음성 신호를 입력받을 수 있다. 한편, 무선 통신부(미도시)는, 다른 전자기기와 근거리 무선 통신을 수행할 수 있다.
이러한 무선 통신부(미도시)를 통해, 외부장치 인터페이스부(130)는, 인접하는 이동 단말기(600)와 데이터를 교환할 수 있다. 특히, 외부장치 인터페이스부(130)는, 미러링 모드에서, 이동 단말기(600)로부터 디바이스 정보, 실행되는 애플리케이션 정보, 애플리케이션 이미지 등을 수신할 수 있다.
네트워크 인터페이스부(135)는, 영상표시장치(100)를 인터넷망을 포함하는 유/무선 네트워크와 연결하기 위한 인터페이스를 제공한다. 예를 들어, 네트워크 인터페이스부(135)는, 네트워크를 통해, 인터넷 또는 컨텐츠 제공자 또는 네트워크 운영자가 제공하는 컨텐츠 또는 데이터들을 수신할 수 있다.
한편, 네트워크 인터페이스부(135)는, 무선 통신부(미도시)를 포함할 수 있다.
저장부(140)는, 신호처리장치(170) 내의 각 신호 처리 및 제어를 위한 프로그램이 저장될 수도 있고, 신호 처리된 영상, 음성 또는 데이터 신호를 저장할 수도 있다.
또한, 저장부(140)는 외부장치 인터페이스부(130)로 입력되는 영상, 음성 또는 데이터 신호의 임시 저장을 위한 기능을 수행할 수도 있다. 또한, 저장부(140)는, 채널 맵 등의 채널 기억 기능을 통하여 소정 방송 채널에 관한 정보를 저장할 수 있다.
도 2의 저장부(140)가 신호처리장치(170)와 별도로 구비된 실시예를 도시하고 있으나, 본 발명의 범위는 이에 한정되지 않는다. 저장부(140)는 신호처리장치(170) 내에 포함될 수 있다.
사용자입력 인터페이스부(150)는, 사용자가 입력한 신호를 신호처리장치(170)로 전달하거나, 신호처리장치(170)로부터의 신호를 사용자에게 전달한다.
예를 들어, 원격제어장치(200)로부터 전원 온/오프, 채널 선택, 화면 설정 등의 사용자 입력 신호를 송신/수신하거나, 전원키, 채널키, 볼륨키, 설정치 등의 로컬키(미도시)에서 입력되는 사용자 입력 신호를 신호처리장치(170)에 전달하거나, 사용자의 제스처를 센싱하는 센서부(미도시)로부터 입력되는 사용자 입력 신호를 신호처리장치(170)에 전달하거나, 신호처리장치(170)로부터의 신호를 센서부(미도시)로 송신할 수 있다.
신호처리장치(170)는, 튜너부(110) 또는 복조부(120) 또는 네트워크 인터페이스부(135) 또는 외부장치 인터페이스부(130)를 통하여, 입력되는 스트림을 역다중화하거나, 역다중화된 신호들을 처리하여, 영상 또는 음성 출력을 위한 신호를 생성 및 출력할 수 있다.
예를 들어, 신호처리장치(170)는, 영상 수신부(105)에서 수신된 방송 신호 또는 HDMI 신호 등을 수신하고, 수신되는 방송 신호 또는 HDMI 신호에 기초한 신호 처리를 수행하여, 신호 처리된 영상 신호를 출력할 수 있다.
신호처리장치(170)에서 영상 처리된 영상 신호는 디스플레이(180)로 입력되어, 해당 영상 신호에 대응하는 영상으로 표시될 수 있다. 또한, 신호처리장치(170)에서 영상 처리된 영상 신호는 외부장치 인터페이스부(130)를 통하여 외부 출력장치로 입력될 수 있다.
신호처리장치(170)에서 처리된 음성 신호는 오디오 출력부(185)로 음향 출력될 수 있다. 또한, 신호처리장치(170)에서 처리된 음성 신호는 외부장치 인터페이스부(130)를 통하여 외부 출력장치로 입력될 수 있다.
도 2에는 도시되어 있지 않으나, 신호처리장치(170)는 역다중화부, 영상처리부 등을 포함할 수 있다. 즉, 신호처리장치(170)는, 다양한 신호 처리를 수행할 수 있으며, 이에 따라, 시스템 온 칩(System On Chip,SOC)의 형태로 구현될 수 있다. 이에 대해서는 도 3을 참조하여 후술한다.
그 외, 신호처리장치(170)는, 영상표시장치(100) 내의 전반적인 동작을 제어할 수 있다. 예를 들어, 신호처리장치(170)는 튜너부(110)를 제어하여, 사용자가 선택한 채널 또는 기저장된 채널에 해당하는 RF 방송을 선택(Tuning)하도록 제어할 수 있다.
또한, 신호처리장치(170)는 사용자입력 인터페이스부(150)를 통하여 입력된 사용자 명령 또는 내부 프로그램에 의하여 영상표시장치(100)를 제어할 수 있다.
한편, 신호처리장치(170)는, 영상을 표시하도록 디스플레이(180)를 제어할 수 있다. 이때, 디스플레이(180)에 표시되는 영상은, 정지 영상 또는 동영상일 수 있으며, 2D 영상 또는 3D 영상일 수 있다.
한편, 신호처리장치(170)는 디스플레이(180)에 표시되는 영상 내에, 소정 오브젝트가 표시되도록 할 수 있다. 예를 들어, 오브젝트는, 접속된 웹 화면(신문, 잡지 등), EPG(Electronic Program Guide), 다양한 메뉴, 위젯, 아이콘, 정지 영상, 동영상, 텍스트 중 적어도 하나일 수 있다.
한편, 신호처리장치(170)는, 촬영부(미도시)로부터 촬영된 영상에 기초하여, 사용자의 위치를 인식할 수 있다. 예를 들어, 사용자와 영상표시장치(100) 간의 거리(z축 좌표)를 파악할 수 있다. 그 외, 사용자 위치에 대응하는 디스플레이(180) 내의 x축 좌표, 및 y축 좌표를 파악할 수 있다.
디스플레이(180)는, 신호처리장치(170)에서 처리된 영상 신호, 데이터 신호, OSD 신호, 제어 신호 또는 외부장치 인터페이스부(130)에서 수신되는 영상 신호, 데이터 신호, 제어 신호 등을 변환하여 구동 신호를 생성한다.
한편, 디스플레이(180)는, 터치 스크린으로 구성되어 출력 장치 이외에 입력 장치로 사용되는 것도 가능하다.
오디오 출력부(185)는, 신호처리장치(170)에서 음성 처리된 신호를 입력 받아 음성으로 출력한다.
촬영부(미도시)는 사용자를 촬영한다. 촬영부(미도시)는 1 개의 카메라로 구현되는 것이 가능하나, 이에 한정되지 않으며, 복수 개의 카메라로 구현되는 것도 가능하다. 촬영부(미도시)에서 촬영된 영상 정보는 신호처리장치(170)에 입력될 수 있다.
신호처리장치(170)는, 촬영부(미도시)로부터 촬영된 영상, 또는 센서부(미도시)로부터의 감지된 신호 각각 또는 그 조합에 기초하여 사용자의 제스처를 감지할 수 있다.
전원 공급부(190)는, 영상표시장치(100) 전반에 걸쳐 해당 전원을 공급한다. 특히, 전원 공급부(190)는, 시스템 온 칩(System On Chip,SOC)의 형태로 구현될 수 있는 신호처리장치(170)와, 영상 표시를 위한 디스플레이(180), 및 오디오 출력을 위한 오디오 출력부(185) 등에 전원을 공급할 수 있다.
구체적으로, 전원 공급부(190)는, 교류 전압을 직류 전압으로 변환하는 ac/dc 컨버터와, 직류 전압의 레벨을 변환하는 dc/dc 컨버터를 구비할 수 있다.
원격제어장치(200)는, 사용자 입력을 사용자입력 인터페이스부(150)로 송신한다. 이를 위해, 원격제어장치(200)는, 블루투스(Bluetooth), RF(Radio Frequency) 통신, 적외선(IR) 통신, UWB(Ultra Wideband), 지그비(ZigBee) 방식 등을 사용할 수 있다. 또한, 원격제어장치(200)는, 사용자입력 인터페이스부(150)에서 출력한 영상, 음성 또는 데이터 신호 등을 수신하여, 이를 원격제어장치(200)에서 표시하거나 음성 출력할 수 있다.
한편, 상술한 영상표시장치(100)는, 고정형 또는 이동형 디지털 방송 수신 가능한 디지털 방송 수신기일 수 있다.
한편, 도 2에 도시된 영상표시장치(100)의 블록도는 본 발명의 일실시예를 위한 블록도이다. 블록도의 각 구성요소는 실제 구현되는 영상표시장치(100)의 사양에 따라 통합, 추가, 또는 생략될 수 있다. 즉, 필요에 따라 2 이상의 구성요소가 하나의 구성요소로 합쳐지거나, 혹은 하나의 구성요소가 2 이상의 구성요소로 세분되어 구성될 수 있다. 또한, 각 블록에서 수행하는 기능은 본 발명의 실시예를 설명하기 위한 것이며, 그 구체적인 동작이나 장치는 본 발명의 권리범위를 제한하지 아니한다.
도 3은 도 2의 신호처리장치의 내부 블록도의 일예이다.
도면을 참조하여 설명하면, 본 발명의 일실시예에 의한 신호처리장치(170)는, 역다중화부(310), 영상 처리부(320), 프로세서(330), 오디오 처리부(370)를 포함할 수 있다. 그 외 , 데이터 처리부(미도시)를 더 포함할 수 있다.
역다중화부(310)는, 입력되는 스트림을 역다중화한다. 예를 들어, MPEG-2 TS가 입력되는 경우 이를 역다중화하여, 각각 영상, 음성 및 데이터 신호로 분리할 수 있다. 여기서, 역다중화부(310)에 입력되는 스트림 신호는, 튜너부(110) 또는 복조부(120) 또는 외부장치 인터페이스부(130)에서 출력되는 스트림 신호일 수 있다.
영상 처리부(320)는, 입력되는 영상에 대한 신호 처리를 수행할 수 있다. 예를 들어, 영상 처리부(320)는, 역다중화부(310)로부터 역다중화된 영상 신호의 영상 처리를 수행할 수 있다.
이를 위해, 영상 처리부(320)는, 영상 디코더(325), 스케일러(335), 화질 처리부(635), 영상 인코더(미도시), OSD 처리부(340), 프레임 레이트 변환부(350), 및 포맷터(360) 등을 포함할 수 있다.
영상 디코더(325)는, 역다중화된 영상신호를 복호화하며, 스케일러(335)는, 복호화된 영상신호의 해상도를 디스플레이(180)에서 출력 가능하도록 스케일링(scaling)을 수행한다.
영상 디코더(325)는 다양한 규격의 디코더를 구비하는 것이 가능하다. 예를 들어, MPEG-2, H,264 디코더, 색차 영상(color image) 및 깊이 영상(depth image)에 대한 3D 영상 디코더, 복수 시점 영상에 대한 디코더 등을 구비할 수 있다.
스케일러(335)는, 영상 디코더(325) 등에서 영상 복호 완료된, 입력 영상 신호를 스케일링할 수 있다.
예를 들어, 스케일러(335)는, 입력 영상 신호의 크기 또는 해상도가 작은 경우, 업 스케일링하고, 입력 영상 신호의 크기 또는 해상도가 큰 경우, 다운 스케일링할 수 있다.
화질 처리부(635)는, 영상 디코더(325) 등에서 영상 복호 완료된, 입력 영상 신호에 대한 화질 처리를 수행할 수 있다.
예를 들어, 화질 처리부(635)는, 입력 영상 신호의 노이즈 제거 처리를 하거나, 입력 영상 신호의 도계조의 해상를 확장하거나, 영상 해상도 향상을 수행하거나, 하이 다이나믹 레인지(HDR) 기반의 신호 처리를 하거나, 프레임 레이트를 가변하거나, 패널 특성, 특히 유기발광패널에 대응하는 화질 처리 등을 할 수 있다.
OSD 처리부(340)는, 사용자 입력에 따라 또는 자체적으로 OSD 신호를 생성한다. 예를 들어, 사용자 입력 신호에 기초하여, 디스플레이(180)의 화면에 각종 정보를 그래픽(Graphic)이나 텍스트(Text)로 표시하기 위한 신호를 생성할 수 있다. 생성되는 OSD 신호는, 영상표시장치(100)의 사용자 인터페이스 화면, 다양한 메뉴 화면, 위젯, 아이콘 등의 다양한 데이터를 포함할 수 있다. 또한, 생성되는 OSD 신호는, 2D 오브젝트 또는 3D 오브젝트를 포함할 수 있다.
또한, OSD 처리부(340)는, 원격제어장치(200)로부터 입력되는 포인팅 신호에 기초하여, 디스플레이에 표시 가능한, 포인터를 생성할 수 있다. 특히, 이러한 포인터는, 포인팅 신호처리장치에서 생성될 수 있으며, OSD 처리부(240)는, 이러한 포인팅 신호처리장치(미도시)를 포함할 수 있다. 물론, 포인팅 신호처리장치(미도시)가 OSD 처리부(240) 내에 구비되지 않고 별도로 마련되는 것도 가능하다.
프레임 레이트 변환부(Frame Rate Conveter, FRC)(350)는, 입력되는 영상의 프레임 레이트를 변환할 수 있다. 한편, 프레임 레이트 변환부(350)는, 별도의 프레임 레이트 변환 없이, 그대로 출력하는 것도 가능하다.
한편, 포맷터(Formatter)(360)는, 입력되는 영상 신호의 포맷을, 디스플레이에 표시하기 위한 영상 신호로 변화시켜 출력할 수 있다.
특히, 포맷터(Formatter)(360)는, 디스플레이 패널에 대응하도록 영상 신호의 포맷을 변화시킬 수 있다.
한편, 포맷터(360)는, 영상 신호의 포맷을 변경할 수도 있다. 예를 들어, 3D 영상 신호의 포맷을, 사이드 바이 사이드(Side by Side) 포맷, 탑 다운(Top / Down) 포맷, 프레임 시퀀셜(Frame Sequential) 포맷, 인터레이스 (Interlaced) 포맷, 체커 박스(Checker Box) 포맷 등의 다양한 3D 포맷 중 어느 하나의 포맷으로 변경할 수 있다.
프로세서(330)는, 영상표시장치(100) 내 또는 신호처리장치(170) 내의 전반적인 동작을 제어할 수 있다.
예를 들어, 프로세서(330)는 튜너(110)를 제어하여, 사용자가 선택한 채널 또는 기저장된 채널에 해당하는 RF 방송을 선택(Tuning)하도록 제어할 수 있다.
또한, 프로세서(330)는, 사용자입력 인터페이스부(150)를 통하여 입력된 사용자 명령 또는 내부 프로그램에 의하여 영상표시장치(100)를 제어할 수 있다.
또한, 프로세서(330)는, 네트워크 인터페이스부(135) 또는 외부장치 인터페이스부(130)와의 데이터 전송 제어를 수행할 수 있다.
또한, 프로세서(330)는, 신호처리장치(170) 내의 역다중화부(310), 영상 처리부(320) 등의 동작을 제어할 수 있다.
한편, 신호처리장치(170) 내의 오디오 처리부(370)는, 역다중화된 음성 신호의 음성 처리를 수행할 수 있다. 이를 위해 오디오 처리부(370)는 다양한 디코더를 구비할 수 있다.
또한, 신호처리장치(170) 내의 오디오 처리부(370)는, 베이스(Base), 트레블(Treble), 음량 조절 등을 처리할 수 있다.
신호처리장치(170) 내의 데이터 처리부(미도시)는, 역다중화된 데이터 신호의 데이터 처리를 수행할 수 있다. 예를 들어, 역다중화된 데이터 신호가 부호화된 데이터 신호인 경우, 이를 복호화할 수 있다. 부호화된 데이터 신호는, 각 채널에서 방영되는 방송프로그램의 시작시간, 종료시간 등의 방송정보를 포함하는 전자 프로그램 가이드 정보(Electronic Program Guide) 정보일 수 있다.
한편, 도 3에 도시된 신호처리장치(170)의 블록도는 본 발명의 일실시예를 위한 블록도이다. 블록도의 각 구성요소는 실제 구현되는 신호처리장치(170)의 사양에 따라 통합, 추가, 또는 생략될 수 있다.
특히, 프레임 레이트 변환부(350), 및 포맷터(360)는 영상 처리부(320) 외에 별도로 마련될 수도 있다.
도 4a는 도 2의 원격제어장치의 제어 방법을 도시한 도면이다.
도 4a의 (a)에 도시된 바와 같이, 디스플레이(180)에 원격제어장치(200)에 대응하는 포인터(205)가 표시되는 것을 예시한다.
사용자는 원격제어장치(200)를 상하, 좌우(도 4a의 (b)), 앞뒤(도 4a의 (c))로 움직이거나 회전할 수 있다. 영상표시장치의 디스플레이(180)에 표시된 포인터(205)는 원격제어장치(200)의 움직임에 대응한다. 이러한 원격제어장치(200)는, 도면과 같이, 3D 공간 상의 움직임에 따라 해당 포인터(205)가 이동되어 표시되므로, 공간 리모콘 또는 3D 포인팅 장치라 명명할 수 있다.
도 4a의 (b)는 사용자가 원격제어장치(200)를 왼쪽으로 이동하면, 영상표시장치의 디스플레이(180)에 표시된 포인터(205)도 이에 대응하여 왼쪽으로 이동하는 것을 예시한다.
원격제어장치(200)의 센서를 통하여 감지된 원격제어장치(200)의 움직임에 관한 정보는 영상표시장치로 전송된다. 영상표시장치는 원격제어장치(200)의 움직임에 관한 정보로부터 포인터(205)의 좌표를 산출할 수 있다. 영상표시장치는 산출한 좌표에 대응하도록 포인터(205)를 표시할 수 있다.
도 4a의 (c)는, 원격제어장치(200) 내의 특정 버튼을 누른 상태에서, 사용자가 원격제어장치(200)를 디스플레이(180)에서 멀어지도록 이동하는 경우를 예시한다. 이에 의해, 포인터(205)에 대응하는 디스플레이(180) 내의 선택 영역이 줌인되어 확대 표시될 수 있다. 이와 반대로, 사용자가 원격제어장치(200)를 디스플레이(180)에 가까워지도록 이동하는 경우, 포인터(205)에 대응하는 디스플레이(180) 내의 선택 영역이 줌아웃되어 축소 표시될 수 있다. 한편, 원격제어장치(200)가 디스플레이(180)에서 멀어지는 경우, 선택 영역이 줌아웃되고, 원격제어장치(200)가 디스플레이(180)에 가까워지는 경우, 선택 영역이 줌인될 수도 있다.
한편, 원격제어장치(200) 내의 특정 버튼을 누른 상태에서는 상하, 좌우 이동의 인식이 배제될 수 있다. 즉, 원격제어장치(200)가 디스플레이(180)에서 멀어지거나 접근하도록 이동하는 경우, 상,하,좌,우 이동은 인식되지 않고, 앞뒤 이동만 인식되도록 할 수 있다. 원격제어장치(200) 내의 특정 버튼을 누르지 않은 상태에서는, 원격제어장치(200)의 상,하, 좌,우 이동에 따라 포인터(205)만 이동하게 된다.
한편, 포인터(205)의 이동속도나 이동방향은 원격제어장치(200)의 이동속도나 이동방향에 대응할 수 있다.
도 4b는 도 2의 원격제어장치의 내부 블록도이다.
도면을 참조하여 설명하면, 원격제어장치(200)는 무선통신부(425), 사용자 입력부(435), 센서부(440), 출력부(450), 전원공급부(460), 저장부(470), 제어부(480)를 포함할 수 있다.
무선통신부(425)는 전술하여 설명한 본 발명의 실시예들에 따른 영상표시장치 중 임의의 어느 하나와 신호를 송수신한다. 본 발명의 실시예들에 따른 영상표시장치들 중에서, 하나의 영상표시장치(100)를 일예로 설명하도록 하겠다.
본 실시예에서, 원격제어장치(200)는 RF 통신규격에 따라 영상표시장치(100)와 신호를 송수신할 수 있는 RF 모듈(421)을 구비할 수 있다. 또한 원격제어장치(200)는 IR 통신규격에 따라 영상표시장치(100)와 신호를 송수신할 수 있는 IR 모듈(423)을 구비할 수 있다.
본 실시예에서, 원격제어장치(200)는 영상표시장치(100)로 원격제어장치(200)의 움직임 등에 관한 정보가 담긴 신호를 RF 모듈(421)을 통하여 전송한다.
또한, 원격제어장치(200)는 영상표시장치(100)가 전송한 신호를 RF 모듈(421)을 통하여 수신할 수 있다. 또한, 원격제어장치(200)는 필요에 따라 IR 모듈(423)을 통하여 영상표시장치(100)로 전원 온/오프, 채널 변경, 볼륨 변경 등에 관한 명령을 전송할 수 있다.
사용자 입력부(435)는 키패드, 버튼, 터치 패드, 또는 터치 스크린 등으로 구성될 수 있다. 사용자는 사용자 입력부(435)를 조작하여 원격제어장치(200)로 영상표시장치(100)와 관련된 명령을 입력할 수 있다. 사용자 입력부(435)가 하드키 버튼을 구비할 경우 사용자는 하드키 버튼의 푸쉬 동작을 통하여 원격제어장치(200)로 영상표시장치(100)와 관련된 명령을 입력할 수 있다. 사용자 입력부(435)가 터치스크린을 구비할 경우 사용자는 터치스크린의 소프트키를 터치하여 원격제어장치(200)로 영상표시장치(100)와 관련된 명령을 입력할 수 있다. 또한, 사용자 입력부(435)는 스크롤 키나, 조그 키 등 사용자가 조작할 수 있는 다양한 종류의 입력수단을 구비할 수 있으며 본 실시예는 본 발명의 권리범위를 제한하지 아니한다.
센서부(440)는 자이로 센서(441) 또는 가속도 센서(443)를 구비할 수 있다. 자이로 센서(441)는 원격제어장치(200)의 움직임에 관한 정보를 센싱할 수 있다.
일예로, 자이로 센서(441)는 원격제어장치(200)의 동작에 관한 정보를 x,y,z 축을 기준으로 센싱할 수 있다. 가속도 센서(443)는 원격제어장치(200)의 이동속도 등에 관한 정보를 센싱할 수 있다. 한편, 거리측정센서를 더 구비할 수 있으며, 이에 의해, 디스플레이(180)와의 거리를 센싱할 수 있다.
출력부(450)는 사용자 입력부(435)의 조작에 대응하거나 영상표시장치(100)에서 전송한 신호에 대응하는 영상 또는 음성 신호를 출력할 수 있다. 출력부(450)를 통하여 사용자는 사용자 입력부(435)의 조작 여부 또는 영상표시장치(100)의 제어 여부를 인지할 수 있다.
일예로, 출력부(450)는 사용자 입력부(435)가 조작되거나 무선 통신부(425)을 통하여 영상표시장치(100)와 신호가 송수신되면 점등되는 LED 모듈(451), 진동을 발생하는 진동 모듈(453), 음향을 출력하는 음향 출력 모듈(455), 또는 영상을 출력하는 디스플레이 모듈(457)을 구비할 수 있다.
전원공급부(460)는 원격제어장치(200)로 전원을 공급한다. 전원공급부(460)는 원격제어장치(200)이 소정 시간 동안 움직이지 않은 경우 전원 공급을 중단함으로서 전원 낭비를 줄일 수 있다. 전원공급부(460)는 원격제어장치(200)에 구비된 소정 키가 조작된 경우에 전원 공급을 재개할 수 있다.
저장부(470)는 원격제어장치(200)의 제어 또는 동작에 필요한 여러 종류의 프로그램, 애플리케이션 데이터 등이 저장될 수 있다. 만일 원격제어장치(200)가 영상표시장치(100)와 RF 모듈(421)을 통하여 무선으로 신호를 송수신할 경우 원격제어장치(200)와 영상표시장치(100)는 소정 주파수 대역을 통하여 신호를 송수신한다. 원격제어장치(200)의 제어부(480)는 원격제어장치(200)와 페어링된 영상표시장치(100)와 신호를 무선으로 송수신할 수 있는 주파수 대역 등에 관한 정보를 저장부(470)에 저장하고 참조할 수 있다.
제어부(480)는 원격제어장치(200)의 제어에 관련된 제반사항을 제어한다. 제어부(480)는 사용자 입력부(435)의 소정 키 조작에 대응하는 신호 또는 센서부(440)에서 센싱한 원격제어장치(200)의 움직임에 대응하는 신호를 무선 통신부(425)를 통하여 영상표시장치(100)로 전송할 수 있다.
영상표시장치(100)의 사용자 입력 인터페이스부(150)는, 원격제어장치(200)와 무선으로 신호를 송수신할 수 있는 무선통신부(151)와, 원격제어장치(200)의 동작에 대응하는 포인터의 좌표값을 산출할 수 있는 좌표값 산출부(415)를 구비할 수 있다.
사용자 입력 인터페이스부(150)는, RF 모듈(412)을 통하여 원격제어장치(200)와 무선으로 신호를 송수신할 수 있다. 또한 IR 모듈(413)을 통하여 원격제어장치(200)이 IR 통신 규격에 따라 전송한 신호를 수신할 수 있다.
좌표값 산출부(415)는 무선통신부(151)를 통하여 수신된 원격제어장치(200)의 동작에 대응하는 신호로부터 손떨림이나 오차를 수정하여 디스플레이(170)에 표시할 포인터(205)의 좌표값(x,y)을 산출할 수 있다.
사용자 입력 인터페이스부(150)를 통하여 영상표시장치(100)로 입력된 원격제어장치(200) 전송 신호는 영상표시장치(100)의 신호처리장치(170)로 전송된다. 신호처리장치(170)는 원격제어장치(200)에서 전송한 신호로부터 원격제어장치(200)의 동작 및 키 조작에 관한 정보를 판별하고, 그에 대응하여 영상표시장치(100)를 제어할 수 있다.
또 다른 예로, 원격제어장치(200)는, 그 동작에 대응하는 포인터 좌표값을 산출하여 영상표시장치(100)의 사용자 입력 인터페이스부(150)로 출력할 수 있다. 이 경우, 영상표시장치(100)의 사용자 입력 인터페이스부(150)는 별도의 손떨림이나 오차 보정 과정 없이 수신된 포인터 좌표값에 관한 정보를 신호처리장치(170)로 전송할 수 있다.
또한, 다른 예로, 좌표값 산출부(415)가, 도면과 달리 사용자 입력 인터페이스부(150)가 아닌, 신호처리장치(170) 내부에 구비되는 것도 가능하다.
도 5는 본 발명의 실시예에 따르 신호처리장치의 외관을 도시한 도면이다.
도면을 참조하면, SOC 형태의 신호처리장치(170)는, 신호 전송 또는 신호 수신 등을 위해 복수의 단자를 포함할 수 있다.
한편, 본 발명의 실시예에 따르 신호처리장치(170)는, 클럭 분배 장치(600)를 구비하며, 클럭 분배 장치(600)의 동작을 위해, 복수의 단자 중 일부가 사용될 수 있다.
예를 들어, 신호처리장치(170)는, 복수의 단자 중 일부를 통해, 외부로부터 클럭 신호를 수신할 수 있다.
그리고, 신호처리장치(170)는, 입력되는 클럭 신호에 기초하여, 내부에서 신호 처리를 수행할 수 있다.
한편, 신호처리장치(170) 내에 다양한 주파수의 클럭 신호가 사용되는 경우, 클럭 분배 장치(600)가 필요하다.
이에, 본 발명의 실시에에 따른 클럭 분배 장치(600)는, 단일 주파수의 입력 클럭 신호에 기초하여 분수 분할 비율의 출력 클럭 신호를 출력한다. 이에 따라, 입력 클럭 신호를 간편하게 분배할 수 있게 된다. 특히, 입력 클럭 신호에 기초하여 분수 분할 비율의 출력 클럭 신호를 간편하게 생성할 수 있게 된다. 이에 대해서는, 도 6 이하를 참조하여 기술한다.
도 6은 본 발명의 실시예에 따른 클럭 분배 장치의 회로도의 일예이다.
도면을 참조하면, 본 발명의 일 실시예에 따른 클럭 분배 장치(600)는, 하이 레벨이 중첩되지 않는 제1 펄스 신호(HiPulseE)와 제2 펄스 신호(LoPulseE) 중 제1 펄스 신호(HiPulseE)가 입력되는 래치(610)와, 제2 펄스 신호(LoPulseE)가 반전되어 입력되는 플립플롭(620)을 구비한다.
그리고, 클럭 분배 장치(600)는, 래치(610)의 출력 신호와 입력 클럭 신호(InClk), 및 플립플롭(620)의 출력 신호에 기초하여 출력 클럭 신호(OutClk)를 출력한다.
이에 따라, 입력 클럭 신호(InClk)를 간편하게 분배할 수 있게 된다. 특히, 입력 클럭 신호(InClk)에 기초하여 분수 분할 비율의 출력 클럭 신호(OutClk)를 간편하게 생성할 수 있게 된다. 또한, 단일 주파수의 입력 클럭 신호(InClk)에 기초하여 분수 분할 비율의 출력 클럭 신호(OutClk)를 간편하게 생성할 수 있게 된다.
한편, 본 발명의 일 실시예에 따른 클럭 분배 장치(600)는, 래치(610)의 출력 신호와 입력 클럭 신호(InClk)가 입력되어 동작하는 낸드(nand) 게이트(625)와, 플립플롭(620)의 출력 신호와 입력 클럭 신호(InClk)가 입력되어 동작하는 오아(or) 게이트(628)와, 낸드 게이트(625)의 출력 신호와 오아 게이트(628)의 출력 신호가 입력되어 동작하는 제2 낸드 게이트(634)를 더 포함한다.
그리고, 클럭 분배 장치(600)는, 제2 낸드 게이트(634)는 출력 클럭 신호(OutClk)를 출력할 수 있다. 이에 따라, 입력 클럭 신호(InClk)를 간편하게 분배할 수 있게 된다.
한편, 본 발명의 일 실시예에 따른 클럭 분배 장치(600)는, 낸드 게이트(625)의 출력 신호에 기초하여 제1 클럭 신호(HiPulseEClk)를 출력하고, 오아 게이트(628)의 출력 신호에 기초하여 제2 클럭 신호(LoPulseEClk)를 출력할 수 있다. 이에 따라, 입력 클럭 신호(InClk)를 간편하게 분배할 수 있게 된다.
한편, 본 발명의 일 실시예에 따른 클럭 분배 장치(600)는, 낸드 게이트(625)의 출력 신호를 반전하는 제1 인버터(632)와, 오아 게이트(628)의 출력 신호를 반전하는 제2 인버터(636)를 더 포함할 수 있다.
한편, 제1 클럭 신호(HiPulseEClk)는, 제1 인버터(632)의 출력 신호에 대응하고, 제2 클럭 신호(LoPulseEClk)는, 제2 인버터(636)의 출력 신호에 대응할 수 있다. 이에 따라, 입력 클럭 신호(InClk)를 간편하게 분배할 수 있게 된다.
한편, 래치(610)에 입력되는 인에이블 신호와 플립플롭(620)에 입력되는 클럭 신호는 동일할 수 있다. 이에 따라, 입력 클럭 신호(InClk)를 간편하게 분배할 수 있게 된다.
한편, 플립플롭(620)에 리셋 신호(RstX)가 입력되는 경우, 플립플롭(620)의 동작이 리셋될 수 있다. 이에 따라, 입력 클럭 신호(InClk)를 간편하게 분배할 수 있게 된다.
한편, 도 6을 참조하면, 본 발명의 다른 실시예에 따른 클럭 분배 장치(600)는, 하이 레벨이 중첩되지 않는 제1 펄스 신호(HiPulseE)와 제2 펄스 신호(LoPulseE) 중 제1 펄스 신호(HiPulseE)가 입력되는 래치(610)와, 제2 펄스 신호(LoPulseE)를 반전하는 인버터(605)와, 인버터(605)의 출력 신호가 입력되는 플립플롭(620)과, 래치(610)의 출력 신호와 입력 클럭 신호(InClk)가 입력되어 동작하는 낸드 게이트(625)와, 플립플롭(620)의 출력 신호와 입력 클럭 신호(InClk)가 입력되어 동작하는 오아 게이트(628)와, 낸드 게이트(625)의 출력 신호와 오아 게이트(628)의 출력 신호가 입력되어 동작하며, 출력 클럭 신호(OutClk)를 출력하는 제2 낸드 게이트(634)를 포함한다.
이에 따라, 입력 클럭 신호(InClk)를 간편하게 분배할 수 있게 된다. 특히, 입력 클럭 신호(InClk)에 기초하여 분수 분할 비율의 출력 클럭 신호(OutClk)를 간편하게 생성할 수 있게 된다. 또한, 단일 주파수의 입력 클럭 신호(InClk)에 기초하여 분수 분할 비율의 출력 클럭 신호(OutClk)를 간편하게 생성할 수 있게 된다.
도 7은 도 6의 설명에 참조되는 도면이다.
도면을 참조하면, 입력 클럭 신호(InClk)는, T1 시점 부터 T2 시점까지 하이 레벨, T2 시점 부터 T3 시점까지 로우 레벨, T3 시점 부터 T4 시점까지 하이 레벨, T4 시점 부터 T5 시점까지 로우 레벨, T5 시점 부터 T6 시점까지 하이 레벨, T6 시점 부터 T7 시점까지 로우 레벨, T7 시점 부터 T8 시점까지 하이 레벨, T8 시점 부터 T9 시점까지 로우 레벨, T9 시점 부터 T10 시점까지 하이 레벨, T10 시점 부터 T11 시점까지 로우 레벨, T11 시점 부터 T12 시점까지 하이 레벨, T12 시점 부터 T13 시점까지 로우 레벨을 가진다.
즉, 입력 클럭 신호(InClk)는, 제1 주파수(f1)를 가지며, 하이 레벨과 로우 레벨을 반복하여 가질 수 있다.
이러한, 입력 클럭 신호(InClk)는, 클럭 분배 장치(600) 또는 신호 처리 장치(170) 내에서 생성되거나, 신호 처리 장치(170)의 외부에서 입력될 수 있다.
제1 펄스 신호(HiPulseE)는, T1 시점 부터 T5 시점까지 로우 레벨, T5 시점 부터 T7 시점까지 하이 레벨, T7 시점 부터 T11 시점까지 로우 레벨, T11 시점 부터 T13 시점까지 하이 레벨을 가질 수 있다.
제2 펄스 신호(LoPulseE)는, T1 시점 부터 T3 시점까지 하이 레벨, T3 시점 부터 T7 시점까지 로우 레벨, T7 시점 부터 T9 시점까지 하이 레벨, T9 시점 부터 T13 시점까지 로우 레벨을 가질 수 있다.
이때, 제1 펄스 신호(HiPulseE)와 제2 펄스 신호(LoPulseE)는, 하이 레벨이 중첩되지 않는 것이 바람직하다.
한편, 제1 펄스 신호(HiPulseE) 또는 제2 펄스 신호(LoPulseE)의 주기는, T1 부터 T7까지이며, 이에 따라, 입력 클럭 신호(InClk)의 주기의 3배일 수 있다.
즉, 제1 펄스 신호(HiPulseE) 또는 제2 펄스 신호(LoPulseE)의 주파수는, 입력 클럭 신호(InClk)의 주파수(f1)의 1/3배일 수 있다.
래치(610)는, 제1 펄스 신호(HiPulseE)와, 인에이블 신호에 기초하여 동작한다.
예를 들어, 래치(610)에서 출력되는 신호는, T1 시점 부터 T3 시점까지 하이 레벨, T3 시점 부터 T6 시점까지 로우 레벨, T6 시점 부터 T8 시점까지 하이 레벨, T8 시점 부터 T11 시점까지 로우 레벨, T11 시점 부터 T13 시점까지 하이 레벨을 가질 수 있다.
한편, 낸드 게이트(625)는, 플립플롭(620)에서 출력되는 신호와, 입력 클럭 신호(InClk)가 입력되어 동작한다.
이에, 낸드 게이트(625)에서 출력되는 신호는, T1 시점 부터 T2 시점까지 로우 레벨, T2 시점 부터 T7 시점까지 하이 레벨, T7 시점 부터 T8 시점까지 로우 레벨, T8 시점 부터 T13 시점까지 하이 레벨을 가질 수 있다.
한편, 낸드 게이트(625)에서 출력되는 신호는, 제2 인버터(632)에서 레벨 반전되고, 제2 인버터(632)는, 제1 클럭 신호(HiPulseEClk)를 출력한다.
이에, 제1 클럭 신호(HiPulseEClk)는, T1 시점 부터 T2 시점까지 하이 레벨, T2 시점 부터 T7 시점까지 로우 레벨, T7 시점 부터 T8 시점까지 하이 레벨, T8 시점 부터 T13 시점까지 로우 레벨을 가질 수 있다.
한편, 제2 펄스 신호(LoPulseE)는, 인버터(605)에 의해, 레벨이 반전되며, 반전된 제2 펄스 신호(LoPulseE)가 플립플롭(620)에 입력된다.
예를 들어, 플립플롭(620)에 입력되는 반전된 제2 펄스 신호(LoPulseE)는, T1 시점 부터 T3 시점까지 로우 레벨, T3 시점 부터 T7 시점까지 하이 레벨, T7 시점 부터 T9 시점까지 로우 레벨, T9 시점 부터 T13 시점까지 하이 레벨을 가질 수 있다.
한편, 플립플롭(620)은, 반전된 제2 펄스 신호(LoPulseE)와, 래치(610)에 입력되는 인에이블 신호와 동일한 신호를 클럭 신호로 하여 동작한다.
예를 들어, 플립플롭(620)에서 출력되는 신호는, T1 시점 부터 T3 시점까지 하이 레벨, T3 시점 부터 T5 시점까지 로우 레벨, T5 시점 부터 T9 시점까지 하이 레벨, T9 시점 부터 T11 시점까지 로우 레벨, T11 시점 부터 하이 레벨을 가질 수 있다.
한편, 오아 게이트(628)는, 플립플롭(620)에서 출력되는 신호와, 입력 클럭 신호(InClk)가 입력되어 동작한다.
이에, 오아 게이트(628)에서 출력되는 신호는, T1 시점 부터 T4 시점까지 하이 레벨, T4 시점 부터 T5 시점까지 로우 레벨, T5 시점 부터 T10 시점까지 하이 레벨, T10 시점 부터 T11 시점까지 로우 레벨, T11 시점 부터 하이 레벨을 가질 수 있다.
한편, 오아 게이트(628)에서 출력되는 신호는, 제3 인버터(636)에서 레벨 반전되고, 제3 인버터(636)는, 제2 클럭 신호(LoPulseEClk)를 출력한다.
이에, 제2 클럭 신호(LoPulseEClk)는, T1 시점 부터 T4 시점까지 로우 레벨, T4 시점 부터 T5 시점까지 하이 레벨, T5 시점 부터 T10 시점까지 로우 레벨, T10 시점 부터 T11 시점까지 하이 레벨, T11 시점 부터 로우 레벨을 가질 수 있다.
한편, 제2 낸드 게이트(634)는, 낸드 게이트(625)의 출력 신호와 오아 게이트(628)의 출력 신호가 입력되어 동작한다.
한편, 낸드 게이트(625)의 출력 신호가, T1 시점 부터 T2 시점까지 로우 레벨, T2 시점 부터 T7 시점까지 하이 레벨, T7 시점 부터 T8 시점까지 로우 레벨, T8 시점 부터 T13 시점까지 하이 레벨을 가지며, 오아 게이트(628)에서 출력되는 신호가, T1 시점 부터 T4 시점까지 하이 레벨, T4 시점 부터 T5 시점까지 로우 레벨, T5 시점 부터 T10 시점까지 하이 레벨, T10 시점 부터 T11 시점까지 로우 레벨, T11 시점 부터 하이 레벨을 가진다.
이에, 제2 낸드 게이트(634)에서 출력되는 신호는, T1 시점 부터 T2 시점까지 하이 레벨, T2 시점 부터 T4 시점까지 로우 레벨, T4 시점 부터 T5 시점까지 하이 레벨, T5 시점 부터 T7 시점까지 로우 레벨, T7 시점 부터 T8 시점까지 하이 레벨, T8 시점 부터 T10 시점까지 로우 레벨, T10 시점 부터 T11 시점까지 하이 레벨, T11 시점 부터 T13 시점까지 로우 레벨을 가진다.
도 7의 파형에 의하면, 본 발명의 일 실시예에 따른 클럭 분배 장치(600) 내의 제2 낸드 게이트(634)는, 입력 클럭 신호(InClk)의 1.5배 주기의 출력 클럭 신호(OutClk)를 출력할 수 있다. 이에 따라, 입력 클럭 신호(InClk)에 기초하여 분수 분할 비율의 출력 클럭 신호(OutClk)를 간편하게 생성할 수 있게 된다.
한편, 도 7의 파형에 의하면, 본 발명의 일 실시예에 따른 클럭 분배 장치(600) 내의 제1 인버터(632)와, 제2 인버터(636)는, 각각 출력 클럭 신호(OutClk)의 2배의 주기를 가지는 제1 클럭 신호(HiPulseEClk) 및 제2 클럭 신호(LoPulseEClk)를 출력할 수 있다.
즉, 제2 낸드 게이트(634)는, 제1 클럭 신호(HiPulseEClk) 및 제2 클럭 신호(LoPulseEClk) 보다 높은 주파수의 출력 클럭 신호(OutClk)를 출력한다.
예를 들어, 출력 클럭 신호(OutClk)의 주파수는, 제1 클럭 신호(HiPulseEClk) 및 제2 클럭 신호(LoPulseEClk)의 주파수의 2배일 수 있다. 이에 따라, 입력 클럭 신호(InClk)를 간편하게 분배할 수 있게 된다.
한편, 출력 클럭 신호(OutClk)의 주파수는, 제1 클럭 신호(HiPulseEClk) 및 제2 클럭 신호(LoPulseEClk)의 주파수의 2배일 수 있다. 이에 따라, 입력 클럭 신호(InClk)를 간편하게 분배할 수 있게 된다.
이에 따라, 본 발명의 일 실시예에 따른 클럭 분배 장치(600)는, 하나의 입력 클럭 신호(InClk)를 기반으로, 다양한 주기 또는 다양한 주파수를 가지는, 출력 클럭 신호(OutClk), 제1 클럭 신호(HiPulseEClk) 및 제2 클럭 신호(LoPulseEClk)를 출력할 수 있게 된다.
한편, 제2 펄스 신호(LoPulseE)는, 제1 펄스 신호(HiPulseE) 대비하여, 입력 클럭 신호(InClk)의 1 주기가 지연될 수 있다. 이에 따라, 입력 클럭 신호(InClk)를 간편하게 분배할 수 있게 된다.
한편, 제1 펄스 신호(HiPulseE)의 주기는, 입력 클럭 신호(InClk)의 주기의 3배일 수 있다. 이에 따라, 입력 클럭 신호(InClk)에 기초하여 분수 분할 비율의 출력 클럭 신호(OutClk)를 간편하게 생성할 수 있게 된다.
한편, 본 발명의 일 실시예에 따른 클럭 분배 장치(600)는, 1개의 래치와 1개의 플립플롭을 이용하여 구현함으로써, 인용문헌 1, 2의 3개 이상의 플립플롭을 이용한 것에 비해, 상당히 간소화될 수 있다. 이에 따라, 소비 전력도 저감되게 된다.
한편, 본 발명의 일 실시예에 따른 클럭 분배 장치(600)는, 속도가 더 빠른 낸드 게이트를 사용하므로, 앤드 게이트를 주로 사용하는 인용문헌 1에 비해, 신호 처리 속도가 상당히 향상되게 된다.
한편, 본 발명의 일 실시예에 따른 클럭 분배 장치(600)는, 인용문헌 2에 비해, 플립플롭(620) 사이의 하프 사이클 경로가 없으며, 이에 따라, 유효 주파수를 두 배로 늘리지 않아도 되므로, 물리적 구현이 용이하게 된다.
한편, 본 발명의 일 실시예에 따른 클럭 분배 장치(600)는, 프로그램 가능한 분배 비율을 가지므로 고정 주파수에 의해 제한되지 않는다. 즉, 본 발명의 일 실시예에 따른 클럭 분배 장치(600)는, 표준 라이브러리 셀로 구성되고 구조가 단순하기 때문에, 고주파의 클럭 주파수로도 구도이 가능하게 된다.
한편, 본 발명의 일 실시예에 따른 클럭 분배 장치(600)에 따르면, 출력 클럭 신호(OutClk)가 동일한 간격의 클럭 펄스를 가지므로, 상승 에지에서 다음 상승 에지까지의 기간이 항상 동일하게 된다.
한편, 본 발명의 일 실시예에 따른 클럭 분배 장치(600)에 따르면, 입력 클럭 신호(InClk) / 1.5에 대응하는 주파수의 클럭 신호를 생성할 수 있게 된다.
한편, 본 발명의 일 실시예에 따른 클럭 분배 장치(600)에 따르면, cnb가 설계 비용 없이, 서로 다른 위상을 가진 제1 클럭 신호(HiPulseEClk)와, 제2 클럭 신호(LoPulseEClk)를 출력할 수 있게 된다.
도 8은 본 발명의 다른 실시예에 따른 클럭 분배 장치의 회로도의 일예이고, 도 9는 도 8의 설명에 참조되는 도면이다.
도면을 참조하면, 본 발명의 다른 실시예에 따른 클럭 분배 장치(600b)는, 도 6의 클럭 분배 장치(600)와 유사하게, 하이 레벨이 중첩되지 않는 제1 펄스 신호(HiPulsE)와 제2 펄스 신호(LoPulsE) 중 제1 펄스 신호(HiPulsE)가 입력되는 래치(610)와, 제2 펄스 신호(LoPulsE)가 반전되어 입력되는 플립플롭(620)을 구비한다.
한편, 본 발명의 다른 실시예에 따른 클럭 분배 장치(600b)는, 도 6의 클럭 분배 장치(600)와 유사하게, 래치(610)의 출력 신호와 입력 클럭 신호(InClk)가 입력되어 동작하는 낸드(nand) 게이트(625)와, 플립플롭(620)의 출력 신호와 입력 클럭 신호(InClk)가 입력되어 동작하는 오아(or) 게이트(628)와, 낸드 게이트(625)의 출력 신호와 오아 게이트(628)의 출력 신호가 입력되어 동작하는 제2 낸드 게이트(634)와, 낸드 게이트(625)의 출력 신호를 반전하는 제1 인버터(632)를 더 구비한다.
다만, 본 발명의 다른 실시예에 따른 클럭 분배 장치(600b)는, 도 6의 클럭 분배 장치(600)와 다르게, 오아 게이트(628)의 출력 신호를 반전하는 제2 인버터(634제2 인버터(636)를 포함하지 않는다.
이에 따라, 본 발명의 다른 실시예에 따른 클럭 분배 장치(600b)는, 래치(610)의 출력 신호와 입력 클럭 신호(InClk), 및 플립플롭(620)의 출력 신호에 기초하여 출력 클럭 신호(OutClk)와, 낸드 게이트(625)의 출력 신호에 기초하여 제1 클럭 신호(HiPulseClk)를 출력하며, 제2 클럭 신호(LoPulseClk)는 출력하지 않게 된다.
도 10은 본 발명의 또 다른 실시예에 따른 클럭 분배 장치의 회로도의 일예이고, 도 11은 도 10의 설명에 참조되는 도면이다.
도면을 참조하면, 본 발명의 또 다른 실시예에 따른 클럭 분배 장치(600c)는, 도 6의 클럭 분배 장치(600)와 유사하게, 하이 레벨이 중첩되지 않는 제1 펄스 신호(HiPulsE)와 제2 펄스 신호(LoPulsE) 중 제1 펄스 신호(HiPulsE)가 입력되는 래치(610)와, 제2 펄스 신호(LoPulsE)가 반전되어 입력되는 플립플롭(620)을 구비한다.
한편, 본 발명의 또 다른 실시예에 따른 클럭 분배 장치(600c)는, 도 6의 클럭 분배 장치(600)와 유사하게, 래치(610)의 출력 신호와 입력 클럭 신호(InClk)가 입력되어 동작하는 낸드(nand) 게이트(625)와, 플립플롭(620)의 출력 신호와 입력 클럭 신호(InClk)가 입력되어 동작하는 오아(or) 게이트(628)와, 낸드 게이트(625)의 출력 신호와 오아 게이트(628)의 출력 신호가 입력되어 동작하는 제2 낸드 게이트(634)와, 오아 게이트(628)의 출력 신호를 반전하는 제2 인버터(636)를 더 구비한다.
다만, 본 발명의 또 다른 실시예에 따른 클럭 분배 장치(600c)는, 도 6의 클럭 분배 장치(600)와 다르게, 낸드 게이트(625)의 출력 신호를 반전하는 제1 인버터(632)를 포함하지 않는다.
이에 따라, 본 발명의 또 다른 실시예에 따른 클럭 분배 장치(600c)는, 래치(610)의 출력 신호와 입력 클럭 신호(InClk), 및 플립플롭(620)의 출력 신호에 기초하여 출력 클럭 신호(OutClk)와, 오아 게이트(628)의 출력 신호에 기초하여 제2 클럭 신호(LoPulseClk)를 출력하며, 제1 클럭 신호(HiPulseClk)는 출력하지 않게 된다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims (16)

  1. 하이 레벨이 중첩되지 않는 제1 펄스 신호와 제2 펄스 신호 중 상기 제1 펄스 신호가 입력되는 래치;
    상기 제2 펄스 신호가 반전되어 입력되는 플립플롭;을 구비하고,
    상기 래치의 출력 신호와 입력 클럭 신호, 및 상기 상기 플립플롭의 출력 신호에 기초하여 출력 클럭 신호를 출력하는 것을 특징으로 하는 클럭 분배 장치.
  2. 제1항에 있어서,
    상기 래치의 출력 신호와 상기 입력 클럭 신호가 입력되어 동작하는 낸드 게이트;
    상기 플립플롭의 출력 신호와 상기 입력 클럭 신호가 입력되어 동작하는 오아 게이트;
    상기 낸드 게이트의 출력 신호와 상기 오아 게이트의 출력 신호가 입력되어 동작하는 제2 낸드 게이트;를 더 포함하고,
    상기 제2 낸드 게이트는 상기 출력 클럭 신호를 출력하는 것을 특징으로 하는 클럭 분배 장치.
  3. 제2항에 있어서,
    상기 낸드 게이트의 출력 신호에 기초하여 제1 클럭 신호를 출력하고,
    상기 오아 게이트의 출력 신호에 기초하여 제2 클럭 신호를 출력하는 것을 특징으로 하는 클럭 분배 장치.
  4. 제3항에 있어서,
    상기 낸드 게이트의 출력 신호를 반전하는 제1 인버터;
    상기 오아 게이트의 출력 신호를 반전하는 제2 인버터;를 더 포함하고,
    상기 제1 클럭 신호는, 상기 제1 인버터의 출력 신호에 대응하고,
    상기 제2 클럭 신호는, 상기 제2 인버터의 출력 신호에 대응하는 것을 특징으로 하는 클럭 분배 장치.
  5. 제1항에 있어서,
    상기 제2 낸드 게이트는,
    상기 입력 클럭 신호의 1.5배 주기의 상기 출력 클럭 신호를 출력하는 것을 특징으로 하는 클럭 분배 장치.
  6. 제3항에 있어서,
    상기 제2 낸드 게이트는, 상기 제1 클럭 신호 및 상기 제2 클럭 신호 보다 높은 주파수의 상기 출력 클럭 신호를 출력하는 것을 특징으로 하는 클럭 분배 장치.
  7. 제3항에 있어서,
    상기 출력 클럭 신호의 주파수는, 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 주파수의 2배인 것을 특징으로 하는 클럭 분배 장치.
  8. 제1항에 있어서,
    상기 제2 펄스 신호는, 상기 제1 펄스 신호 대비하여, 상기 입력 클럭 신호의 1 주기가 지연되는 것을 특징으로 하는 클럭 분배 장치.
  9. 제1항에 있어서,
    상기 제1 펄스 신호의 주기는, 상기 입력 클럭 신호의 주기의 3배인 것을 특징으로 하는 클럭 분배 장치.
  10. 제1항에 있어서,
    상기 래치에 입력되는 인에이블 신호와 상기 플립플롭에 입력되는 클럭 신호는 동일한 것을 특징으로 하는 클럭 분배 장치.
  11. 제1항에 있어서,
    상기 플립플롭에 리셋 신호가 입력되는 경우, 상기 상기 플립플롭의 동작이 리셋되는 것을 특징으로 하는 클럭 분배 장치.
  12. 하이 레벨이 중첩되지 않는 제1 펄스 신호와 제2 펄스 신호 중 상기 제1 펄스 신호가 입력되는 래치;
    상기 제2 펄스 신호를 반전하는 인버터;
    상기 인버터의 출력 신호가 입력되는 플립플롭;
    상기 래치의 출력 신호와 상기 입력 클럭 신호가 입력되어 동작하는 낸드 게이트;
    상기 플립플롭의 출력 신호와 상기 입력 클럭 신호가 입력되어 동작하는 오아 게이트;
    상기 낸드 게이트의 출력 신호와 상기 오아 게이트의 출력 신호가 입력되어 동작하며, 출력 클럭 신호를 출력하는 제2 낸드 게이트;를 포함하는 것을 특징으로 하는 클럭 분배 장치.
  13. 제12항에 있어서,
    상기 제2 낸드 게이트는,
    상기 입력 클럭 신호의 1.5배 주기의 상기 출력 클럭 신호를 출력하는 것을 특징으로 하는 클럭 분배 장치.
  14. 제12항에 있어서,
    상기 낸드 게이트의 출력 신호를 반전하여, 제1 클럭 신호를 출력하는 제2 인버터;
    상기 오아 게이트의 출력 신호를 반전하여, 제2 클럭 신호를 출력하는 제3 인버터;를 더 포함하는 것을 특징으로 하는 클럭 분배 장치.
  15. 제1항 내지 제14항 중 어느 한 항의 클럭 분배 장치를 포함하는 신호처리장치.
  16. 디스플레이;
    제15항의 신호처리장치;를 포함하는 영상표시장치.
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