KR20080018223A - 분수-ｎ 합성기를 위한 프리스케일러 - Google Patents

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Abstract

(N-1)/N 프리스케일러가 제공되는데, N은 2의 S 거듭제곱이다. 프리스케일러는 S개의 플립플롭만 사용한다. (N-1)/N 프리스케일러는 고주파수 발진기로부터 클럭 입력을 수신하고, 카운터에 출력 라인을 제공한다. (N-1)/N 프리스케일러는 카운터로부터 (N-1)분주 신호를 수신하고, 분주 신호에 응답하여 프리스케일러로 하여금 (N-1)의 인수로 분주하게 하고, 그렇지 않으면 프리스케일러는 N의 인수로 분주한다.

Description

분수-Ｎ 합성기를 위한 프리스케일러{PRESCALER FOR A FRACTIONAL-N SYNTHESIZER}
본 발명의 분야는 주파수 합성을 위한 전자 회로이다. 보다 상세하게는, 본 발명은 분수-N 합성기에 사용하기 위한 프리스케일러(prescaler) 전자 회로에 관한 것이다.
무선 통신 시스템은 일반적으로 하나 이상의 원격통신(telecommunication) 표준에 따라 변조된 무선 주파수(RF) 신호를 송신 및 수신한다. GSM, CDMA, CDMA2000, PDC, PHS 및 기타와 같은 이들 원격통신 표준은 일반적으로 주파수 동작의 특정 협대역을 설정한다. 주파수 표준과의 순응성(compliance)을 유지하기 위하여, 무선 트랜시버는 크리스탈 제어 발진기를 사용하여 매우 정확하고 안정적인 주파수 소스를 제공할 수 있으며, 이는 전압 제어 발진기(VCO)와 같은 고역 주파수 국부 발진기의 주파수 출력을 제어 및 유지한다. 동작시 무선 트랜시버는 종종 채널이나 모드를 변경하는 것이 필요할 수 있고, 그에 따라 VCO에 의해 생성된 변조 주파수를 변경하는 것이 필요할 수 있다.
고주파수 VCO는 구현되는 원격통신 표준에서 정의되는 원하는 변조 주파수로 고주파수 신호를 생성한다. 변조 신호는 예를 들어, 수 백 메가헤르츠일 수 있고, 이제 일부 원격통신 표준으로는 기가헤르츠 주파수에서 동작할 수 있다. VCO는 고주파수 신호를 생성하지만, VCO는 상대적으로 불안정한 주파수 소스이며, 예를 들어 주파수 드리프트 및 정확도 오류를 겪을 수 있다. VCO의 정확도 및 안정성을 증가시키기 위해, VCO는 주파수 기준으로서 크리스탈 제어 발진기를 사용한다. 그렇게 하기 위해, VCO 신호를 원하는 저역 주파수로 분주하기 위해 프리스케일러 회로가 사용될 수 있다. 무선 디바이스에서의 제어기는 기준 발진기와 VCO 사이의 원하는 비율을 결정하고, 적절한 분주 비율을 생성한다. 선택된 분주 비율을 사용하여, 국부 VCO 신호는 저역 주파수로 분주된 다음, 종종 표준 위상 동기 루프(PLL) 회로를 사용함으로써 크리스탈 제어 발진기로부터 기준 신호에 위상이 고정된다. 기준 신호와 분주 신호 사이에 주파수 차이가 있는 경우, 피드백 루프를 사용하여 VCO의 주파수를 적절하게 조정한다. 이러한 방식으로, VCO 주파수는 프리스케일러에 사용된 분주 비율에 따라 조정된다. 다른 사용으로, 프리스케일러의 분주 비율은 상이한 신호 주파수를 생성하기 위해 변경될 수 있다. 이러한 방식으로, 상이한 저역 주파수 신호가 사용을 위해 용이하게 이용가능할 수 있다.
프리스케일러는 통상적으로 두 개의 이용가능한 분주 비율을 가지며, 제어 회로를 프리스케일러가 제1 분주 비율로 분주하는 제어 모드로 설정하거나, 프리스케일러가 제2 분주 비율로 분주하는 제2 모드로 설정할 수 있게 하는 입력 제어 라인을 갖는다. 프리스케일러는 국부 발진기 신호의 주파수에서 동작하는 적어도 일부 컴포넌트를 갖기 때문에, 프리스케일러 회로는 타이밍 및 전력 요구를 수용하기 위해 선택된 구조와 최소한의 컴포넌트로 구현되어야 한다. 발진기 주파수가 증가 하며, 안정적이고 정확한 주파수 소스에 대한 수요가 증가함에 따라, 프리스케일러에 대해 더 많은 수요가 발생하게 된다.
통상적으로 공지의 프리스케일러는 N 인수 또는 (N+1) 인수로 분주하도록 배열된다. 이러한 프리스케일러는 종종 N/(N+1) 프리스케일러로 불려진다. 일반적인 프리스케일러 값은 4/5; 8/9; 및 16/17이다. 프리스케일러를 사용함에 있어서, 제어 회로는 프리스케일러에게 입력 주파수를 특정 분주 비율로 분주하도록 지시한다. 요구되는 분주 비율의 크기 및 범위는 기준 발진기의 주파수, VCO의 주파수, 및 구현될 통신 표준의 요건에 따라 결정된다. 보다 구체적으로, 요구되는 통신 표준은 무선 디바이스가 사용해야 하는 특정 주파수 대역 및 채널 분리를 정의할 것이다. 실시에서는 통신 표준에 의해 요구되는 최소 채널 간격에 따라 분주 비율을 정의하는 것이 보통이다. 무선장치를 효율적으로 구현하기 위해, 그리고 이용가능한 주파수 스펙트럼을 완전히 사용하기 위해, 분주 비율은 거의 항상 연속적(contiguous)이다. 즉, 프리스케일러는 주어진 최소 분주 비율 또는 그 이상으로 모든 분주 비율을 구현할 수 있다. 예를 들어, 8/9 프리스케일러는 56의 최소 분주 비율로부터 연속적으로 분주 비율을 구현할 수 있다. 예를 들어, 8/9 프리스케일러는 56, 57, 58, 59 및 이후의 모든 정수값으로 분주할 수 있다. 8/9 프리스케일러는 56보다 작은 일부의 분주 비율을 구현할 수는 있지만, 56인 최소 분주 비율로부터 연속적으로 분주 비율을 구현하는 바와 같이 연속적으로 구현할 수는 없다. 예를 들어, 8/9 프리스케일러는 55의 분주 비율을 실제로 구현할 수 없다. 마찬가지의 방식으로, 4/5 프리스케일러는 12의 최소 분주 비율로부터 연속적으로 분주 비 율을 구현할 수 있고, 16/17 프리스케일러는 240의 최소 분주 비율로부터 연속적으로 분주 비율을 구현할 수 있다.
전력 소비 및 공간 요건을 감소시키기 위해, 공지의 프리스케일러는 컴포넌트, 전력 및 공간을 절약하도록 설계된다. 시간이 흐름에 따라 논리 컴포넌트를 보다 효율적으로 사용하는 표준 설계가 전개되었다. 예를 들어, 4/5 프리스케일러는 3개의 플립플롭 및 연관된 논리 게이트를 사용하여 구현될 수 있고, 8/9 프리스케일러는 이제 4개의 플립플롭 및 연관된 논리 게이트를 사용하여 구현될 수 있고, 16/17 프리스케일러는 이제 5개의 플립플롭 및 연관된 논리 게이트를 사용하여 구현될 수 있다. 또한, 증가된 전력 요구를 갖는 것 뿐만 아니라 이들 컴포넌트에 대한 타이밍 요건이 중요한 경향이 있기 때문에, 얼마나 많은 회로가 VCO의 주파수에서 동작하여야 하는지를 고려하는 것이 중요하다. 공지의 설계에서는 여러 개의 플립플롭이 통상적으로 VCO 주파수에서 동작한다. 예를 들어, 총 4개의 플립플롭을 갖는 8/9 프리스케일러에서는 이들 플립플롭 중 3개만 완전한 VCO 주파수에서 동작한다.
또다른 고려사항으로, 프리스케일러는 특히 효율적인 분주 알고리즘을 구현하도록 설계된다. 예를 들어, N은 거의 항상 2의 거듭제곱(power)인 것으로 선택되는데, 이는 하나의 단순한 비트 시프트로 하여금 2분주 기능을 구현할 수 있기 때문이다. 다른 구현예는 불필요하게 복잡할 것이다. 그러나 단순화된 전자 배열의 선택은 분주 알고리즘의 유연성을 한정한다. 예를 들어 공지의 8/9 프리스케일러에 대하여 분주 알고리즘을 취한다. 임의의 자연수가 D=M*8+A로 작성될 수 있으며, 여 기서 M과 A는 자연수이고, A는 0 내지 7의 범위에 속한다. 당해 기술 분야에 숙련된 자라면 이해할 수 있듯이, 자연수는 양의 정수이거나 0이다. 그러나 실제 8/9 프리스케일러를 구현하는 것은 보통 더 제한적인 알고리즘을 수반하는데, 이는 D=(M-A)*8+A*9로 작성될 수 있다. 이 알고리즘은 전자 컴포넌트로 실제 구현되는 바와 같은 분주 프로세스이고, 8/9 프리스케일러에 내재된 제한사항 중 일부를 나타낸다. 예를 들어, 전자 컴포넌트는 자연수에 대해서만 동작할 수 있고, A는 7의 최대값을 갖기 때문에, M은 7의 최소값을 가져야 한다. 그렇지 않으면, 항 (M-A)는 음수가 된다. 이러한 구현예를 사용하여, D의 최소값은 56(M=7 및 A=0)이다.
따라서, 적당한 주파수 감소, 요구되는 주파수 분해능을 제공하며 효율적으로 강건하게 구현될 수 있는 주파수 프리스케일러에 대한 필요성이 존재한다.
간단하게, (N-1)/N 프리스케일러가 제공되는데, N은 2의 S 거듭제곱이다. 프리스케일러는 S개의 플립플롭만 사용한다. (N-1)/N 프리스케일러는 고주파수 발진기로부터 클럭 입력을 수신하고, 카운터에 출력 라인을 제공한다. (N-1)/N 프리스케일러는 카운터로부터 (N-1)분주 신호를 수신하고, 분주 신호에 응답하여 프리스케일러로 하여금 (N-1)의 인수로 분주하게 하고, 그렇지 않으면 프리스케일러는 N의 인수로 분주한다.
다음의 도면을 참조하여 본 발명을 보다 잘 이해할 수 있다. 도면 내의 구성 요소들이 반드시 크기에 비례하는 것은 아니며, 대신에 본 발명의 원리를 명확하게 나타내는 것에 중점을 둔다. 또한, 도면에서 유사한 참조 부호는 다양한 도면들에 걸쳐 대응하는 부분을 지정한다. 또한 본 발명을 보다 명확하게 나타내는 것을 돕기 위해 어떤 구성요소 및 상세 항목은 도면에 도시되지 않을 수 있음을 이해할 것이다.
도 1은 본 발명에 따른 프리스케일러 및 카운터 시스템의 블록도이다.
도 2는 본 발명에 따른 프리스케일러 및 카운터 시스템의 블록도이다.
도 3은 본 발명에 따른 프리스케일러의 개략도이다.
도 4는 본 발명에 따른 카운터의 개략도이다.
도 5는 본 발명에 따른 프리스케일러 및 카운터 시스템의 블록도이다.
도 6은 본 발명에 따른 카운터의 개략도이다.
도 7은 본 발명에 따른 프리스케일러의 개략도이다.
도 8은 본 발명에 따른 프리스케일러의 개략도이다.
도 9는 본 발명에 따른 프리스케일러 프로세스의 흐름도이다.
도 10은 본 발명에 따른 프리스케일러 프로세스의 흐름도이다.
이제 도 1을 참조하면, 프리스케일러 시스템이 도시되어 있다. 프리스케일러는 7/8 프리스케일러(10)로서 도시되어 있다. 프리스케일러(10)는 고주파수에서 동작하는 신호(12)를 수신한다. 프리스케일러 모듈(14)은 카운터(16)에 응답하여 입력 주파수(12)를 7이나 8로 분주한다. 프리스케일러 모듈(14)로부터의 출력 신호는 카운터(16)에 대한 카운터 클럭(15)으로서 수신된다. 하나의 배열에서, 카운터(16) 는 M 카운터와 A 카운터를 포함한다. 카운터(16)는 분주 비율로 분주하도록 미리 정의된다. 이에 대하여, M 카운터와 A 카운터는 협력하여 원하는 분주 비율을 구현하는 7분주 신호(18)를 생성한다. 프리스케일러 모듈(14)이 7분주 신호(18)를 수신하는 경우 프리스케일러 모듈(14)은 입력 주파수(12)를 7로 분주한다. 그러나 7분주 신호(18)가 제시되지 않는 경우 프리스케일러 모듈(14)은 입력 주파수(12)를 8로 분주한다. 프리스케일러(10)는 정의된 분주 비율로 분주된 입력 신호(12)를 나타내는 출력 신호(22)를 생성한다.
하나의 적용예에서, 프리스케일러(10)는 무선 시스템의 일부로서 동작한다. 이에 대하여, 입력 신호(12)는 전압 제어 발진기(VCO)와 같은 국부 발진기로부터 수신된다. VCO는 통상적으로 고주파수 신호를 제공하도록 구성된다. 그러나 VCO 신호는 종종 무선 시스템에 의해 요구되는 바와 같은 필요한 안정성 및 정확도가 부족하다. 따라서, 무선 장치는 또한 크리스탈 제어 발진기와 같은 매우 정확한 기준 발진기를 갖는다. 크리스탈 제어 발진기는 VCO보다 훨씬 낮은 주파수에서 동작한다. 따라서 VCO 출력 신호는 크리스탈 제어 발진기에 의해 제공된 매우 정확한 기준 신호와 비교될 분주 비율로 분주되어야 한다. 무선 장치는 카운터(16)에 원하는 분주 비율을 제공하는 송수신 제어기를 갖는다. 예를 들어, 송수신 제어기는 특정 통신 표준, 대역폭 또는 채널 공간에 따라 분주 비율을 결정한다. 그 다음 출력 신호(22)는 매우 정확한 기준 신호와 비교될 수 있다. 통상적으로, 이러한 비교는 위상 잠금 루프(PLL)를 사용하여 이루어진다. 보다 구체적으로, 일 실시예에서 PLL은 출력 신호(22)와 매우 정확한 기준 신호 사이의 위상차에 응답하여 전압을 생성한 다. 전압은 입력 신호(12)를 제공하고 있는 전압 제어 발진기(VCO)의 주파수 출력을 조정하는 데 사용된다. 이러한 방식으로, 프리스케일러 시스템은 VCO를 원하는 주파수로 효율적이고 정확하게 유지하는 것을 도울 수 있다.
7/8 프리스케일러(10)는 다음 관계식에 따른 (N-1)/N 프리스케일러로서 구성된다: N=2S, 여기서 S는 0이 아닌 양의 정수이다. 따라서, 프리스케일러 모듈(14)에서, N= 8; S= 3; 그리고 (N-1)= 7이다. 이 구성에서, 7/8 프리스케일러는 더 작은 인수인 7이나 더 큰 인수인 8로 분주할 수 있다. 더 큰 인수를 2의 거듭제곱인 것으로 선택함으로써, 프리스케일러(10)는 특히 효율적인 배열로 구성될 수 있다. 예를 들어, 프리스케일러는 공지의 프리스케일러에 비교하여 감소된 컴포넌트 수 뿐만 아니라, 확장된 범위의 연속적인 분주 비율을 갖는다. 하나의 배열로, 프리스케일러(10)는 42의 최소 분주 비율이 가능하고, 프리스케일러 모듈(14)은 3개의 플립플롭 및 지원 회로만 사용하여 구현될 수 있다. 특정 설계에서는 플립플롭 중 2개만 VCO 주파수에서 동작한다.
이제 도 2를 참조하면, 프리스케일러 시스템(50)이 도시되어 있다. 프리스케일러 시스템(50)은 전압 제어 발진기(VCO)와 같은 고주파수 소스로부터 입력 신호(52)를 수신한다. 입력 신호(52)는 프리스케일러(54)에서 신호(67)에 응답하여 7이나 8의 인수로 분주된다. 프리스케일러(54)로부터의 출력(56)은 일 세트의 카운터에 클럭 입력으로서 수신된다. 카운터는 M 카운터(58)와 A 카운터(60)를 포함할 수 있다. 분주 비율(65)은 송수신 제어기와 같은 지원 회로로부터 수신된다. 분주 비율(65)은 원하는 분주 비율을 구현할 카운터(58 및 60)에서의 특정값을 설정하는 데 사용된다. 프리스케일러(54)는 A 카운터로부터 수신된 7분주 신호(67)가 디어서트(deassert)될 때까지 7의 인수로 분주한다. 7분주 신호(67)가 디어서트되면(논리 1로부터 논리 0으로 가면), 프리스케일러(54)는 입력 주파수(52)를 8의 인수로 분주한다. 카운터는 분주 비율(65)을 구현하는 출력 신호(71)를 생성한다. 프리스케일러 시스템(50)은 또한 예외 회로(exception circuitry)(69)를 포함할 수도 있다. 예외 회로(69)는 분주 비율(65)이 카운터를 설정하는 정상 프로세스가 자연해(natural solution)를 구현하지 못하는 경우의 값으로 설정될 때를 검출한다. 예외 회로(69)는 카운터(58 및 60)를 원하는 분주 비율(65)을 구현하기 위한 상태로 가게 한다. 7/8 프리스케일러 시스템(50)의 경우, 카운터를 설정하는 정상 프로세스는 48의 분주 비율에 대해서는 효과적이지 못하다. 보다 구체적으로, 카운터가 그들 보통의 방식으로 설정되면 잘못된 해가 나오게 된다. 따라서 예외 회로(69)는 분주 비율이 48로 설정되는 때를 검출하도록 설정되고, 카운터(58 및 60)를 48의 자연 분주 비율을 구현하기 위한 상태로 가게 한다.
이제 도 3을 참조하면, 프리스케일러 모듈(100)이 도시되어 있다. 프리스케일러 모듈(100)은 예를 들어 앞서 설명한 프리스케일러 시스템(10 또는 50)과 같은 프리스케일러 시스템의 일부로서 사용될 수 있다. 프리스케일러 모듈(100)은 7/8 프리스케일러를 구현하도록 배열된다. 유리하게, 7/8 프리스케일러 모듈(100)은 일부 지원 논리 게이트 및 회로와 함께 3개의 플립플롭만 사용하여 구현된다. 또한, 7/8 프리스케일러 모듈(100)은 42의 최소 분주 비율을 구현할 수 있으며, 이는 프 리스케일러 모듈(100)의 효용성을 확장한다. 7/8 프리스케일러 모듈(100)은 공지의 설계보다 더 적은 플립플롭을 사용하기 때문에, 7/8 프리스케일러 모듈(100)은 보다 우수한 전체 성능과 감소된 타이밍 요건을 갖는다. 또한, 감소된 컴포넌트수로 인해 프리스케일러 모듈(100)은 공지의 설계보다 더 작은 공간에서 구현될 수 있고 더 적은 전력을 사용하게 된다.
도 3에 도시된 바와 같이, 7/8 프리스케일러는 3개의 D 플립플롭(102, 103 및 104), 2개의 NAND 게이트(105 및 107), 및 1 AND 게이트(109)만 사용하여 구현될 수 있다. 전자 기술 분야에서 일반적으로 공지된 바와 같이, D 플립플롭은 논리 0에서 논리 1로의 변환이 자신의 클럭으로 발생할 때 새로운 출력 Q가 그 클럭 에지의 순간에서 D 입력의 상태를 취하도록 동작한다. D 플립플롭의 설계 및 사용은 잘 알려져 있으므로, 상세하게 설명하지 않을 것이다. 프리스케일러 모듈(100)에서, 입력 주파수 신호(101)는 플립플롭(102 및 103)으로의 클럭 입력으로서 수신된다. 플립플롭(102)으로부터의 출력은 NAND 게이트(105)로 수신된다. NAND 게이트(105)로부터의 출력은 플립플롭(103)으로의 데이터 입력으로서 수신된다. 플립플롭(103)으로부터의 출력은 플립플롭(104)으로의 클럭 입력 뿐만 아니라 플립플롭(102)으로의 데이터 입력으로서 수신된다. 플립플롭(104)으로부터의 Q 출력은 카운터 클럭 신호(112)를 생성하고, 이는 연관된 카운터 회로(도시되지 않음)로 송신된다. 플립플롭(104)으로부터의 Qb 출력은 AND 게이트(109)로의 입력 중 하나 뿐만 아니라 플립플롭(104)으로의 데이터 입력으로서 수신된다. AND 게이트(109)로의 다른 입력은 연관된 카운터 회로로부터 수신된 7분주 신호(115)이다. AND 게이 트(109)로부터의 출력은 NAND 게이트(107)로의 입력으로서 사용된다. NAND 게이트(107)로부터의 출력은 NAND 게이트(105)로의 입력으로서 수신된다. 동작시, 3개의 플립플롭은 협력하여 8분주 분주 인수를 구현한다. 그러나, 7분주 신호(115)가 수신되고 플립플롭(104)의 Qb가 하이(high)인 경우[Q가 로우(low)인 경우], AND 게이트(109)로부터의 출력은 하이 논리값으로 변환한다. 이 경우에 플립플롭(103)의 Qb가 하이인 경우(Q가 로우인 경우), NAND(107)로부터의 출력은 로우 상태로 변환할 것이다. NAND(107)로부터의 로우 상태로 인해 NAND(105)로부터의 출력은 플립플롭(102)의 출력에 관계없이 하이 상태로 유지된다. 이러한 동작으로 인해 프리스케일러 모듈(100)은 7분주 신호(115)가 하이인 동안 7의 인수로 분주하게 된다. 그렇지 않으면 신호(115)가 로우인 경우, 프리스케일러는 8의 인수로 분주한다.
프리스케일러 모듈(100)은 도 4에 도시된 카운터 회로(150)와 같은 카운터 회로와 협력한다. 카운터 클럭 신호(152)는 M 카운터(154)와 A 카운터(155)에 의해 수신된다. 카운터 클럭 신호(152)는 도 3을 참조하여 설명된 7/8 프리스케일러 모듈(100)와 같은 7/8 프리스케일러로부터 수신될 수 있다. M 카운터(154)는 동기식 로드 입력을 갖는 5 비트 감소 카운터이다. A 카운터(155)는 동기식 로드 및 동기식 인에이블(enable) 입력을 갖는 4 비트 증가 카운터이다. 분주 비율(164)은 예를 들어 무선 장치의 송수신부로부터 수신된 8 비트 수이다. 분주 비율의 최하위 3비트(166)는 A 카운터(155)를 로딩하는 데 사용된다. A 카운터의 최상위 비트는 분주 비율이 예외값인 48로 설정될 때를 제외하고는 항상 1로 로딩된다. 분주 비율의 최상위 5비트(165)는 M 카운터를 로딩하는 데 사용된다. 동작시, M 카운터는 자신의 로딩된 값(165)으로부터 감소되어, 비교기(157 및 159)에 현재값을 출력한다. M 카운터(154)로부터의 출력이 4인 경우, 비교기(159)는 출력 신호(171)가 로우가 되도록 SR 플립플롭(169)으로의 리셋 입력을 세트상태로 되게 한다. 그 다음, M 카운터(154)로부터의 출력이 0에 도달한 경우, 비교기(157)는 출력 신호(171)가 하이가 되도록 SR 플립플롭으로의 S 입력을 세트상태로 되게 한다. 또한, M 카운터가 0에 도달할 때마다, 비교기(157)는 값(165)이 재로딩되도록 한다. 이러한 방식으로, 출력 신호(171)는 M 카운터의 카운트 사이클에 응답하여 펄스를 생성한다. M 카운터가 0에 도달할 때마다, 비교기(157)는 또한 A 카운터가 값(166)을 재로딩하도록 한다. 수학적 관점으로 보면, 상기 설명된 회로는 다음의 공식을 구현한다: D=((M+1)-(8-A))*8+(8-A)*7.
프리스케일러 모듈(100)은 분주 비율이 48로 설정될 때를 제외하고는 상기 설명된 바와 같은 M 카운터 및 A 카운터 세트를 갖는다. 48의 분주 비율에서, 정상적인 하드웨어 설계는 비자연해(unnatural solution)를 풀려고 시도할 것이므로, 48의 분주 비율을 제공하기 위한 카운터를 구성하는데 추가적인 회로가 사용된다. 보다 구체적으로, 프리스케일러 모듈(100)은 예외 회로(161)를 포함한다. 예외 회로(161)는 분주 비율이 48로 설정될 때를 검출하도록 설정되고, 이에 응답하여 A 카운터의 최상위 비트를 0이 되게 하고, M 카운터에는 값 5(00101)가 로딩되도록 한다. 분주 비율이 48이 아닌 임의의 값으로 설정될 경우, 예외 회로는 A 카운터의 최상위 비트가 1로 로딩되도록 한다.
예를 들어, 분주 비율이 53으로 수신되는 경우 카운터 시스템(150)의 동작은 아래에 같이 설명된다.
1. 분주 비율 53, 8비트 이진수로 : 00110101 (53)
2. 분주 비율(164)의 최상위 5비트는 값 M(165)으로서 설정됨:
00110 (6)
3. 분주 비율의 최하위 3비트는 A(166)의 3개의 최하위 비트로서 설정되며 A(166)의 최상위 비트는 1임 1+101 (5)
4. 카운터는 다음 진행(progression)을 따르게 된다:
Figure 112007095013953-PCT00001
상기 표 1을 참조하면, 송수신 제어기로부터 수신된 분주 비율은 53으로 설정된다. 분주 비율 53은 8비트 이진수로 제공된다. M 카운터는 분주 비율의 5개의 최상위 비트로 로딩되며, 이는 10진수 6을 나타낸다. 4비트 카운터 입력을 갖는 A 카운터는 분주 비율의 3개의 최하위 비트에 따라 설정된 세 개의 최하위 비트를 갖게 되며, 이는 10진수 5를 나타낸다. 분주 비율이 48이 아닌 경우 예외 회로(161)는 "1" 출력을 생성하기 때문에 A 카운터의 최상위 비트는 1로 설정된다. 표 1의 라인 "a"에 나타낸 바와 같이, 제1 사이클에서 M 카운터는 00110으로 로딩되고, A 카운터는 1101로 로딩된다. 7분주 신호(173)는 카운터 출력의 최상위 비트이기 때문에, 7분주 신호(173)는 하이이고, 그에 따라 프리스케일러는 VCO로부터 7 펄스를 나타내는 펄스를 생성하도록 지시될 것이다. 출력 신호(171)(FOut)는 여전히 1로 래치되고, 그에 따라 출력 신호는 하이로 남게 된다. 사이클 "b"에서, M 카운터는 00101(5)로 감소하고, A 카운터는 1110으로 증가한다. A 카운터의 MSB는 여전히 1로 설정되고, 그에 따라 7분주 신호도 여전히 하이이며, 이는 프리스케일러로부터의 펄스가 7 펄스를 나타내도록 한다. 출력(171)은 1로 래치되어 남게 된다. 사이클 "c"에서, M 카운터는 00100(4)로 감소하고, A 카운터는 1111로 증가한다. A 카운터의 MSB는 여전히 1로 설정되고, 그에 따라 7분주 신호도 여전히 하이이며, 이는 프리스케일러로부터의 펄스가 7 펄스를 나타내도록 한다. M 카운터로부터의 출력이 이제 십진수 4이므로 비교기(159)는 플립플롭(171)을 리셋할 신호를 생성하고, 이는 다음 클럭 상승 에지에서 출력(171)을 0이나 로우로 변환할 것이다.
사이클 "d"에서, M 카운터는 00011(3)로 감소하고, A 카운터는 0000으로 전환된다. A 카운터의 MSB는 이제 0으로 설정되고, 그에 따라 7분주 신호는 로우이며, 이는 프리스케일러로부터의 펄스가 8 펄스를 나타내도록 한다. 출력(171)은 0으로 변환된다. 사이클 "e"에서, M 카운터는 00010(2)로 감소하고, A 카운터는 0001로 올라간다. A 카운터의 MSB는 여전히 0으로 설정되고, 그에 따라 7분주 신호는 로우이며, 이는 프리스케일러부터의 펄스가 8 펄스를 나타내도록 한다. 출력(171)은 0으로 래치되어 남게 된다. 사이클 "f"에서, M 카운터는 00001(1)로 감소하고, A 카운터는 0010으로 올라간다. A 카운터의 MSB는 여전히 0으로 설정되고, 그에 따라 7분주 신호는 로우이며, 이는 프리스케일러로부터의 펄스가 8 펄스를 나타내도록 한다. 출력(171)은 0으로 래치되어 남게 된다. 사이클 "g"에서, M 카운터는 00000(0)으로 감소하고, A 카운터는 0011로 올라간다. A 카운터의 MSB는 여전히 0으로 설정되고, 그에 따라 7분주 신호는 로우이며, 이는 프리스케일러로부터의 펄스가 8펄스를 나타내도록 한다. 그러나, M 카운터로부터의 출력은 이제 십진수 0이므로 비교기(157)는 플립플롭(169)으로의 데이터 신호를 생성하고, 이는 다음의 클럭 상승 에지에서 출력(171)을 1이나 하이로 변환한다. 비교기(157)는 또한 둘 다의 카운터의 로드 입력과 연결되어, 다음의 클럭 상승 에지에서 카운터는 둘 다 재로딩될 것이고, 사이클 a 내지 g가 반복하게 된다.
따라서 FOut(171)은 M 카운터가 0에 도달하는 것과 관련된 상승 에지를 갖는 주기적인 펄스이다. 각각의 주기적인 펄스는 53 VCO 클럭 펄스 (7+7+7+8+8+8+8)를 나타내고, 그에 따라 입력 주파수 신호를 53으로 효과적으로 분주한다. A 및 M 카운터를 로딩하고 사용하는 이러한 프로세스는 48의 분주 비율을 제외하고는 42보다 크거나 같은 모든 분주 비율에 대해 작용한다. 플립플롭에 의해 구현되는 논리는 본 교시와 부합하여 조정될 수 있다는 것을 인지할 것이다. 예를 들어, 다른 유형의 플립플롭 또는 다른 논리 게이트가 상기 설명된 바와 같은 결과를 구현하기 위해 사용될 수 있다. 회로 및 논리에 대한 이러한 수정은 본 출원의 범위 내에 속하는 것으로 간주되어야 한다.
48의 분주 비율에서는, 예외 회로가 없으면 다음이 적용될 것이다.
1. 분주 비율 48, 8 비트 이진수로 : 00110000(48)
2. 분주 비율의 최상위 5비트는 값 M(164)으로서 설정됨: 00110(6)
3. 분주 비율의 최하위 3비트는 A(166)의 3개의 최하위 비트로서 설정되며 A(166)의 최상위 비트는 1임 1+000(0)
4. 카운터는 다음 진행을 따르게 된다:
Figure 112007095013953-PCT00002
표 2에 나타낸 바와 같이, 분주 비율이 48로 설정되는 경우, 예외 회로가 없으면 회로는 48분주 기능을 수행하지 않는다. 대신에 A 카운터의 MSB는 하이인 상태에 있으므로, 7분주 신호는 항상 하이인 상태에 있고, M 카운터는 6에서 0으로 감소하므로, 7 사이클(a-g)은 각각의 주기적인 펄스를 포함한다. 이러한 방식으로, Fout(171)의 각각의 주기적인 펄스는 48 대신에 49 VCO 펄스를 나타낸다.
프리스케일러(100)가 48분주 기능을 적당하게 수행하도록 하기 위하여, 예외 회로는 다음 단계들에 따라 카운터를 로딩시킨다:
1. 분주 비율 48은 예외값으로서 검출된다(00110000).
2. M 카운터는 값 5가 로딩된다(00101).
3. 분주 비율의 최하위 3비트는 A(166)의 3개의 최하위 비트로서 설정되며 A(166)의 최상위 비트는 0임 0+000(0)
4. 카운터는 다음 진행을 따르게 된다:
Figure 112007095013953-PCT00003
표 3에 나타낸 바와 같이, 예외 회로가 값 48을 검출하는 경우, 카운터는 8 클럭 펄스의 6 사이클 (a-f)을 구현하기 위한 상태로 가게 된다. 각각의 주기적인 펄스는 8 VCO 클럭 펄스를 나타내고(8+8+8+8+8+8), 그에 따라 입력 주파수 신호를 48로 효과적으로 분주한다.
임의의 자연수는 D=M*8+A로 작성될 수 있고, 여기서 M과 A는 자연수이며, A 는 0 내지 7이다. 그러나, 7/8 프리스케일러는 D=((M+1)-(8-A))*8 + (8-A)*7의 분주 알고리즘을 구현한다. 공지의 프리스케일러로는, M이 7보다 크거나 같은 경우 56 이상의 분주 비율에 대한 자연해가 항상 존재한다. 그러나, 7/8 프리스케일러는 42의 최소 분주 비율까지 해를 확장한다. 이러한 방식으로, 7/8 프리스케일러는 아래 표에 나타낸 바와 같이 42 내지 55의 범위의 분주를 가능하게 한다:
Figure 112007095013953-PCT00004
상기 표는 7/8 프리스케일러의 경우 수 48이 예외값임을 나타낸다. 수 48은 M*8+A로 작성될 수 있고, 여기서 M=6이고 A=0이다. 하드웨어로 구현된 공식 ((M+1)-(8-A))*8+(8-A)*7을 적용하면, ((6+1)-(8-0))*8+(8-0)*7-=(-1)*8+8*7이 된다. 이 공식은 수학적으로 48과 같지만, 실제 예상으로부터 8로 (-1)회 분주하는 것은 불가능하므로, 예외 회로가 없으면 프리스케일러는 잘못된 결과를 산출할 것이다. 대신에, 48의 분주 비율을 검출하는 예외 회로를 사용함으로써, 예외 회로는 M 카운터가 5로 로딩되도록 하고 (A의 MSB를 클리어함으로써) A 카운터를 억제한다. 이로 인해 M 및 A 카운터는 8로 6번 분주하게 되고, 이는 48의 원하는 분주 비율이다.
이제 도 5를 참조하면, 프리스케일러 시스템(200)이 도시되어 있다. 프리스케일러 시스템(200)은 전압 제어 발진기(VCO)와 같은 고주파수 소스로부터 입력 신호(202)를 수신한다. 입력 신호(202)는 프리스케일러(204)에서 신호(221)에 응답하여 (N-1) 또는 N의 인수로 분주된다. N은 N=2S이도록 설정되고, 여기서 S는 양의 정수이다. 예를 들어,
S=2 인 경우, N=4이고 (N-1)=3이며, 3/4 프리스케일러가 됨;
S=3 인 경우, N=8이고 (N-1)=7이며, 7/8 프리스케일러가 됨;
S=4 인 경우, N=16이고 (N-1)=15이며, 15/16 프리스케일러가 됨;
S=5 인 경우, N=32이고 (N-1)=31이며, 31/32 프리스케일러가 됨;
진보하는 하드웨어 컴포넌트 및 통신 표준의 요건에 따라 S, N 및 (N-1)의 다른 값이 사용될 수 있음을 인지할 것이다.
프리스케일러(204)로부터의 출력(206)은 일 세트의 카운터에 클럭 입력으로서 수신된다. 카운터는 M 카운터(208)와 A 카운터(210)를 포함할 수 있다. 분주 비율(217)은 송수신 제어기와 같은 지원 회로로부터 수신된다. 분주 비율(217)은 원하는 분주 비율을 구현하기 위한 카운터(208 및 201)에서의 특정 값을 설정하는데 사용된다. 프리스케일러(204)는 (N-1)분주 신호(221)가 디어서트될 때까지 (N-1)의 인수로 분주한다. (N-1)분주 신호(221)를 디어서트하면, 프리스케일러(204)는 입력 주파수(202)를 N의 인수로 분주한다. 카운터는 분주 비율(217)을 구현하는 출력 신호(219)를 생성한다. 프리스케일러 시스템(200)은 또한 예외 회로(215)를 포함할 수도 있다. 예외 회로(215)는 카운터를 설정하는 정상 프로세스가 자연해를 구현하지 못하는 경우의 값으로 분주 비율(217)이 설정될 때를 검출한다. 예외 회로(215)는 카운터(208 및 210)를 원하는 분주 비율(217)을 구현하기 위한 상태로 가게 한다. 다음은 일반적인 비율에 대한 예외 분주 비율을 나타낸다:
3/4 프리스케일러의 경우: 8
7/8 프리스케일러의 경우: 48
15/16 프리스케일러의 경우: 224
(N-1)/N 프리스케일러 시스템(200)의 경우, 카운터를 설정하는 정상 프로세스는 상기 정의된 바와 같은 분주 비율에 대해서는 효과적이지 못하다. 보다 구체적으로, 카운터가 그들 보통의 방식으로 설정되면 비자연해 또는 잘못된 해가 나오게 된다. 따라서 예외 회로(215)는 분주 비율이 예외값으로 설정되는 때를 검출하도록 설정되고, 카운터(208 및 210)를 원하는 분주 비율을 구현하기 위한 상태로 가게 한다.
동작시, 프리스케일러 시스템(200)에 대한 카운터는 도 6에 도시된 카운터(225)에 의해 도시된 바와 같이 구현될 수 있다. 도 4를 참조하여 일반적으로 설명한 바와 같이, 카운터 시스템(225)은 M 카운터(226)와 A 카운터(227)를 포함할 수 있다. (N-1)/N 카운터에 대한 분주 비율(229)은 8비트 이진수로서 수신된다. 최하위 S비트는 A 카운터(227)로의 입력으로서 사용되며, 이는 예외 회로(230)에 따라 설정된 S+1 MSB(최상위 비트)를 갖는다. 분주 비율의 나머지 (8-S) 비트(분주 비율이 8비트수라고 고려하지만, 다른 수의 비트가 사용될 수도 있음을 인지할 것임)는 M 카운터(226)를 로딩하는 데 사용된다. 비교기(231 및 232)는 주기적인 출력 신호(237)를 생성하기 위해 플립플롭(233)을 변환하는데 사용된다. 비교기(231)는 일반적으로 M 카운터(226)가 0에 도달할 때를 검출하도록 배열되고, 이에 응답하여 다음의 클럭 사이클에서 FOut 신호(237)를 하이 상태로 변환시킬 뿐만 아니라, M 카운터(226)와 A 카운터(227)를 재로딩한다. 이러한 방식으로, FOut 신호(237)의 상승 에지는 항상 M 카운터가 0에 도달한 후 다음의 클럭 사이클에서 발생한다. 그러나, FOut(237)의 하강 에지는 비교기(232)에서 설정된 값 C에 따라 설정될 수 있음을 인지할 것이다. 또한, 비교기(232)에서의 값 C가 프리스케일러에 사용된 N의 값에 따라 조정될 수 있음을 인지할 것이다.
예를 들어, 7/8 프리스케일러는 비교기(232)가 C=4로 설정되는 경우 수용가능한 출력 펄스를 갖는 FOut 신호를 생성한다. 애플리케이션의 특정 요건을 지원하기 위해, 다른 값의 C가 출력 펄스의 형태를 조정하기 위해 사용될 수 있다. 예를 들어, 7/8 프리스케일러의 경우, 1,2,3 또는 5의 값이 수용가능한 출력 형태를 제공할 수 있다. 비교기(232)의 값 C는 M 카운터에 사용되는 최소값보다 작거나 같도록 선택되어야 하고, 그에 따라 M 카운터는 0으로 감소하면서 그에 도달할 것이다. 3/4 프리스케일러의 경우, C가 상수라면 C=1로 설정되어야 한다(M에 로딩될 수 있는 최소값이 1이기 때문에). 15/16 프리스케일러의 경우, C=4로 비교기를 설정하는 것은 수용가능한 듀티 사이클을 생성하지만, 다른 값의 C가 사용되어 다른 듀티 사이클을 산출할 수도 있다.
도 7은 (N-1)/N 프리스케일러를 3/4 프리스케일러(235)로서 도시한다. 프리스케일러(235)는 2개의 D 플립플롭(236 및 237)과 2개의 NAND 게이트(239 및 241)만 사용하여 구현될 수 있다. 전자 기술분야에서 일반적으로 공지된 바와 같이, D 플립플롭은 자신의 클럭 입력이 논리 1로 상승하고 출력 상태를 변경할 수 있을 때 새로운 출력 Q가 그 클럭 에지의 순간에서 D 입력의 상태를 취하도록 동작한다. D 플립플롭의 설계 및 사용은 잘 알려져 있으므로, 상세하게 설명하지 않을 것이다. 플리스케일러(235)에서, 입력 주파수(243)는 플립플롭(236 및 237)으로의 클럭 입력으로서 수신된다. 플립플롭(236)으로부터의 출력은 NAND 게이트(239)에 수신된다. NAND 게이트(239)로부터의 출력은 플립플롭(237)으로의 데이터 입력으로서 수신된다. 플립플롭(237)으로부터의 Q 출력은 카운터 클럭 신호(245)를 생성하고, 이는 연관된 카운터 회로(도시되지 않음)에 송신된다. 플립플롭(237)으로부터의 Qb 출력은 NAND 게이트(241)로의 입력 중 하나로서 수신된다. NAND 게이트(241)로의 다른 입력은 연관된 카운터 회로로부터 수신된 3분주 신호(244)이다. NAND 게이트(241)로부터의 출력은 NAND 게이트(239)로의 입력으로서 사용된다. 동작시, 2개의 플립플롭은 협력하여 4분주 분주 인수를 구현한다. 그러나, 3분주 신호(244)가 수신되고 플립플롭(237)의 Qb가 하이인 경우(Q가 로우인 경우), NAND 게이트(241)로부터의 출력은 로우 논리값으로 변환한다. NAND(241)로부터의 로우 상태로 인해 NAND(239)로부터의 출력은 플립플롭(236)으로부터의 출력에 관계없이 하이 상태로 유지된다. 이러한 동작으로 인해 프리스케일러 모듈(235)은 3분주 신호(244)가 하이인 동안 3의 인수로 분주하게 된다. 그렇지 않으면, 신호(244)가 로우인 경우, 프리스케일러는 4의 인수로 분주한다.
프리스케일러 모듈(235)은 예를 들어 무선 시스템과 사용하기 위한 프리스케일러 시스템과 같은 프리스케일러 시스템의 일부로서 사용될 수 있다. 프리스케일러 모듈(235)은 3/4 프리스케일러를 구현하도록 배열된다. 유리하게, 3/4 프리스케일러(235)는 일부 지원 논리 게이트 및 회로와 함께 2개의 플립플롭만 사용하여 구현된다. 또한, 3/4 프리스케일러(235)는 6의 최소 분주 비율을 구현할 수 있으며, 이는 프리스케일러 모듈(235)에서 효용성을 확장한다. 3/4 프리스케일러(235)는 공지의 설계보다 더 적은 플립플롭을 사용하기 때문에, 3/4 프리스케일러(235)는 보다 우수한 전체 성능과 감소된 타이밍 요건을 갖는다. 또한, 감소된 컴포넌트수로 인해 프리스케일러(235)는 공지의 설계보다 더 작은 공간에서 구현될 수 있고 더 적은 전력을 사용하게 된다.
도 8은 (N-1)/N 프리스케일러를 15/16 프리스케일러(250)로서 도시한다. 프리스케일러(250)는 4개의 D 플립플롭(253, 254, 255 및 256), 2개의 NAND 게이트(263 및 265), 및 1개의 AND 게이트(267)만 사용하여 구현될 수 있다. 유리하게는, 플립플롭 중 2개만 VCO 주파수에서 동작한다. 전자 기술분야에서 일반적으로 공지된 바와 같이, D 플립플롭은 자신의 클럭 입력이 논리 1로 상승하고 출력 상태를 변경할 수 있을 때 새로운 출력 Q가 그 클럭 에지의 순간에서 D 입력의 상태를 취하도록 동작한다. D 플립플롭의 설계 및 사용은 잘 알려져 있으므로, 상세하게 설명하지 않을 것이다. 프리스케일러(250)에서, 입력 주파수(251)는 플립플롭(253 및 254)으로의 클럭 입력으로서 수신된다. 플립플롭(253)으로부터의 출력은 NAND 게이트(263)로 수신된다. NAND 게이트(263)로부터의 출력은 플립플롭(254)으로의 데이터 입력으로서 수신된다. 플립플롭(254)으로부터의 Q 출력은 플립플롭(253)으로의 데이터 입력 뿐만 아니라 플립플롭(255 및 256)에 대한 클럭 입력을 제공한다. 플립플롭(255)으로부터의 Qb 출력은 AND 게이트(267)로의 입력 중 하나로서 수신된다. AND 게이트(267)로의 제2 입력은 플립플롭(256)으로부터의 Qb 출력이다. 플립플롭(256)으로부터의 Q 출력은 카운터 클럭 신호(269)를 생성하고, 이는 연관된 카운터 회로(도시되지 않음)로 송신된다. AND 게이트(267)로의 다른 입력은 연관된 카운터 회로로부터 수신되는 15분주 신호(260)이다. AND 게이트(267)로부터의 출력은 NAND 게이트(265)로의 입력으로서 사용되며, 그의 다른 입력은 플립플롭(254)의 Qb 출력으로부터 온다. NAND 게이트(254)의 출력은 NAND 게이트(263)로의 입력으로서 수신된다. 동작시, 4개의 플립플롭은 협력하여 16분주 분주 인수를 구현한다. 그러나, 15분주 신호(260)가 수신되는 경우, 프리스케일러 모듈(250)은 15의 인수로 분주한다.
프리스케일러 모듈(250)은 예를 들어 무선 시스템과 사용하기 위한 프리스케일러 시스템과 같은 프리스케일러 시스템의 일부로서 사용될 수 있다. 프리스케일러 모듈(250)은 15/16 프리스케일러를 구현하도록 배열된다. 유리하게, 15/16 프리스케일러(250)는 일부 지원 논리 게이트 및 회로와 함께 4개의 플립플롭만 사용하여 구현된다. 플립플롭 중 2개는 완전한 VCO 클럭 속도로 동작한다. 또한, 15/16 프리스케일러(250)는 210의 최소 분주 비율을 구현할 수 있으며, 이는 프리스케일러 모듈(250)에서 효용성을 확장한다. 15/16 프리스케일러(250)는 공지의 설계보다 더 적은 플립플롭을 사용하기 때문에, 15/16 프리스케일러(250)는 보다 우수한 전체 성능과 감소된 타이밍 요건을 갖는다. 또한, 감소된 컴포넌트수로 인해 프리스케일러(250)는 공지의 설계보다 더 작은 공간에서 구현될 수 있고 더 적은 전력을 사용하게 된다.
3/4, 7/8, 및 15/16 프리스케일러가 제시되었지만, 다른 (N-1)/N 프리스케일러가 구현될 수 있으며, 각각이 공지된 설계에 비교하여 확장된 분주 범위와 보다 적은 플립플롭을 갖는다는 것을 이해할 것이다. 따라서, (N-1)/N 프리스케일러는 보다 우수한 전체 성능 및 감소된 타이밍 요건을 가질 것이다. 또한, 감소된 컴포넌트수로 인해 (N-1)/N 프리스케일러는 공지의 설계보다 더 작은 공간에서 구현될 수 있고 더 적은 전력을 사용하게 된다.
이제 도 9를 참조하면, 프리스케일러 프로세스(300)가 도시되어 있다. 프리스케일러 프로세스(300)에서, 블록 302에 나타낸 바와 같이 프리스케일러 비율이 선택된다. 프리스케일러 비율은 (N-1)/N의 형태이며, 여기서 N은 2의 거듭제곱이다. 예를 들어, N은 4, 8, 16 또는 32일 수 있다. 이러한 방식으로, 프리스케일러 비율은 예를 들어, 3/4, 7/8, 15/16 또는 31/32일 수 있다. 다른 프리스케일러 비율이 사용될 수도 있음을 인지할 것이다. 그 다음 블록 304에 나타낸 바와 같이 프리스케일러 비율은 플립플롭의 설정 수만 사용하여 구현된다. 프리스케일러는 공지의 설계보다 더 적은 플립플롭을 사용하여 유리하게 구현될 수 있다. 예를 들어, 3/4 프리스케일러는 2개의 플립플롭 및 연관된 논리 게이트만 사용하여 구현될 수 있다. 다른 예로, 7/8 프리스케일러는 3개의 플립플롭 및 연관된 논리 게이트만 사용하여 구현될 수 있으며, 15/16 프리스케일러는 4개의 플립플롭 및 연관된 논리 게이트만 사용하여 구현될 수 있다. 이어서 블록 306에 나타낸 바와 같이 (N-1)/N 프리스케일러는 카운터 시스템에 연결된다. 카운터는 프리스케일러로부터 클럭 출력을 수신하고, 프리스케일러는 카운터로부터 (N-1)분주 신호를 수신한다. 블록 309에 나타낸 바와 같이, 일부 분주 비율에 대하여 프리스케일러 및 카운터는 예외 회로를 구현할 수 있다. 예를 들어, 48의 분주 비율은 프로세스(300)에 따라 설계된 7/8 프리스케일러에서 카운터를 적당하게 설정하기 위해 예외 회로를 필요로 할 수 있다. 다른 프리스케일러 비율은 다른 예외값을 가질 수 있다.
이제 도 10을 참조하면, 프리스케일러 프로세스(325)가 도시되어 있다. 프리스케일러 프로세스(325)에서, 블록 327에 나타낸 바와 같이 (N-1)/N 프리스케일러가 제공된다. 프리스케일러에서, N은 N=2S이도록 설정되고, S는 양의 정수이다. 무선 디바이스용 송수신 모듈과 같은 지원 회로로부터 분주 비율이 제공된다. 블록 329에 나타낸 바와 같이 분주 비율은 일 세트의 이진 라인, 예를 들어 8비트 이진 워드로서 수신된다. 블록 335에 나타낸 바와 같이 S개의 최하위 라인은 A 카운터로의 입력으로서 사용된다. 예외 회로는 A 카운터에 대한 (S+1) 입력 라인을 설정하는 데 사용된다. 블록 330에 나타낸 바와 같이 원하는 분주 비율이 예외값인 경우, 블록 332에 나타낸 바와 같이 예외 회로는 (S+1) 비트를 0으로 설정한다. 이러한 방식으로, A 카운터는 (N-1)분주 신호를 생성하는 것이 억제된다. 이러한 동작으로 인해 (N-1)/N 프리스케일러는 원하는 예외 분주 비율을 구현하게 된다. 원하는 예외값에 따라 카운터를 설정하는데 다른 배열이 사용될 수 있음을 인지할 것이다.
프로세스(325)에서, 분주 비율의 S개의 최하위 비트는 A 카운터를 설정하기 위한 입력으로서 사용된다. 블록 337에 나타낸 바와 같이 나머지 라인은 M 카운터를 설정하기 위한 입력으로서 사용된다. 블록 342에 나타낸 바와 같이 카운터는 협력하여 (N-1)분주 신호를 생성한다. 블록 345에 나타낸 바와 같이 (N-1)분주 신호는 프리스케일러로 전달되고, 프리스케일러는 신호에 따라 자신의 분주 인수를 설정한다. 카운터는 또한 협력하여 출력 신호(348)를 생성한다. 출력 신호(348)는 분주 비율에 의해 분주된 입력 주파수와 동일한 주파수를 갖는 주기적인 신호이다.
본 발명의 특정한 바람직한 실시예 및 대안의 실시예가 개시되었지만, 상기 설명된 기술의 많은 다양한 수정 및 확장이 본 발명의 교시를 사용하여 구현될 수 있음을 인지할 것이다. 모든 이러한 수정 및 확장은 첨부되는 청구항의 실체적 사상 및 범위 내에 포함되도록 의도된다.

Claims (20)

  1. (N-1)/N 프리스케일러로서, N은 2의 S 거듭제곱이며,
    오로지 S개의 플립플롭;
    상기 플립플롭 중 적어도 하나를 클럭킹하기 위한 입력 라인;
    카운터에 접속하기 위한 출력 라인; 및
    상기 카운터로부터 (N-1)분주 신호를 수신하기 위한 (N-1)분주 입력 라인을 포함하고,
    상기 프리스케일러는 상기 (N-1)분주 신호에 응답하여 (N-1)분주하는 것을 제외하고는 N으로 정상적으로 분주하는 것인, (N-1)/N 프리스케일러.
  2. 청구항 1에 있어서,
    상기 S는 3이고, 상기 N은 8이고, 상기 (N-1)은 7인 것인 (N-1)/N 프리스케일러.
  3. 청구항 1에 있어서,
    상기 S는 2이고, 상기 N은 4이고, 상기 (N-1)은 3인 것인 (N-1)/N 프리스케일러.
  4. 청구항 1에 있어서,
    상기 S는 4이고, 상기 N은 16이고, 상기 (N-1)은 15인 것인 (N-1)/N 프리스케일러.
  5. 7/8 프리스케일러로서,
    오로지 3개의 플립플롭;
    상기 플립플롭 중 적어도 2개를 클럭킹하기 위한 입력 라인;
    카운터에 접속하기 위한 출력 라인; 및
    상기 카운터로부터 7분주 신호를 수신하기 위한 7분주 입력 라인을 포함하고,
    상기 프리스케일러는 상기 7분주 신호에 응답하여 7분주하는 것을 제외하고는 8로 정상적으로 분주하는 것인, 7/8 프리스케일러.
  6. 청구항 5에 있어서,
    오로지 3개의 논리 게이트를 더 포함하는 7/8 프리스케일러.
  7. 청구항 6에 있어서,
    상기 오로지 3개의 논리 게이트는 2개의 NAND 게이트 및 1개의 AND 게이트를 포함하는 것인 7/8 프리스케일러.
  8. 청구항 5에 있어서,
    오로지 2개의 논리 게이트를 더 포함하며, 상기 오로지 2개의 논리 게이트는 1개의 2-입력 NAND 게이트 및 1개의 3-입력 NAND 게이트를 포함하는 것인 7/8 프리스케일러.
  9. (N-1)/N 프리스케일러 시스템으로서, N은 2의 S 거듭제곱이며,
    (N-1)/N 프리스케일러;
    상기 프리스케일러에 접속된 기준 입력 라인;
    상기 프리스케일러에 접속된 (N-1)분주 입력 라인; 및
    카운터에 접속된 프리스케일러 출력 라인을 포함하고,
    상기 카운터는,
    한 세트의 이진 라인을 수신하기 위한 비율 입력 라인;
    S개의 최하위 이진 라인에 접속된 제1 카운터; 및
    나머지 이진 라인에 접속된 제2 카운터
    를 더 포함하고, 상기 제1 및 제2 카운터는 상기 제1 카운터가 주기적인 (N-1)분주 신호를 생성할 수 있도록 동작가능하게 연결되는 것인 (N-1)/N 프리스케일러 시스템.
  10. 청구항 9에 있어서,
    상기 비율 입력 라인은 예외 회로에 접속되고, 상기 예외 회로는 상기 비율 라인이 상기 카운터들이 자연해(natural solution)를 제공할 수 없는 비율을 가질 때를 검출하도록 구성되는 것인 (N-1)/N 프리스케일러 시스템.
  11. 청구항 10에 있어서,
    상기 제1 카운터는 상기 예외 회로에 접속되는 것인 (N-1)/N 프리스케일러 시스템.
  12. 청구항 9에 있어서,
    상기 S는 3이고, 상기 N은 8이고, 상기 (N-1)은 7인 것인 (N-1)/N 프리스케일러 시스템.
  13. 청구항 12에 있어서,
    상기 비율 입력 라인은 예외 회로에 접속되고, 상기 예외 회로는 상기 비율 라인이 48의 비율을 가질 때를 검출하도록 구성되는 것인 (N-1)/N 프리스케일러 시스템.
  14. 청구항 13에 있어서,
    상기 제1 카운터는 상기 예외 회로에 접속되고, 상기 비율이 48로 설정되는 경우 상기 예외 회로는 상기 제1 카운터가 7분주 신호를 생성하지 않도록 하는 것인 (N-1)/N 프리스케일러 시스템.
  15. 청구항 9에 있어서,
    상기 S는 2이고, 상기 N은 4이고, 상기 (N-1)은 3인 것인 (N-1)/N 프리스케일러 시스템.
  16. 청구항 15에 있어서,
    상기 비율 입력 라인은 예외 회로에 접속되고, 상기 예외 회로는 상기 비율 라인이 8의 비율을 가질 때를 검출하도록 구성되는 것인 (N-1)/N 프리스케일러 시스템.
  17. 청구항 16에 있어서,
    상기 제1 카운터는 상기 예외 회로에 접속되고, 상기 비율이 8로 설정되는 경우 상기 예외 회로는 상기 제1 카운터가 3분주 신호를 생성하지 않도록 하는 것인 (N-1)/N 프리스케일러 시스템.
  18. 청구항 9에 있어서,
    상기 S는 4이고, 상기 N은 16이고, 상기 (N-1)은 15인 것인 (N-1)/N 프리스케일러 시스템.
  19. 청구항 18에 있어서,
    상기 비율 입력 라인은 예외 회로에 접속되고, 상기 예외 회로는 상기 비율 라인이 224의 비율을 가질 때를 검출하도록 구성되는 것인 (N-1)/N 프리스케일러 시스템.
  20. 청구항 19에 있어서,
    상기 제1 카운터는 상기 예외 회로에 접속되고, 상기 비율이 224로 설정되는 경우 상기 예외 회로는 상기 제1 카운터가 15분주 신호를 생성하지 않도록 하는 것인 (N-1)/N 프리스케일러 시스템.
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