CN116137529A

CN116137529A - 小数分频的多模同步分频器及pll

Info

Publication number: CN116137529A
Application number: CN202310101036.8A
Authority: CN
Inventors: 请求不公布姓名
Original assignee: Shanghai Biren Intelligent Technology Co Ltd
Current assignee: Shanghai Biren Intelligent Technology Co Ltd
Priority date: 2023-02-08
Filing date: 2023-02-08
Publication date: 2023-05-19

Abstract

本发明提供一种小数分频的多模同步分频器及PLL，小数分频的多模同步分频器包括：串联连接的N个分频器、串联连接的N‑2个第一逻辑模块和N+1个第一触发器，N为大于2的整数；所述第一逻辑模块用于：在所述第一逻辑模块的第一输入端和所述第一逻辑模块的第二输入端均处于高电平的情况下，输出高电平；所述第一触发器用于：在所述第一触发器的第一输入端接收的信号由低电平转换为高电平的情况下，输出所述第一触发器对应的分频比切换信号。本发明实施例实现了MMSD内部的无glitch切换，可以有效提高PLL输出小数频率的准确性。

Description

小数分频的多模同步分频器及PLL

技术领域

本发明涉及电路技术领域，尤其涉及一种小数分频的多模同步分频器及PLL。

背景技术

锁相环(phase locked loop，PLL)被广泛用于各种时钟电路中，用于提供其他芯片时钟基准与信号的调制解调。PLL支持输出整数与小数频率，如果希望输出一个小数频率，则需要积分差分调制器(Sigma Delta Modulator，SDM)对PLL中的反馈分频器(Feedback Divider)做连续调制，让反馈分频器的输出频率在几个相邻分频比之间来回跳动，以动态调节PLL中的压控振荡器(Voltage Control Oscillator，VCO)的输出频率，也就是动态调节PLL的输出频率。

目前，通常使用多模分频器(Multi Modulus Divider，MMD)作为反馈分频器。

但是，MMD作为反馈分频器时，会在连续切换分频比的一些情况下出现毛刺(glitch)，导致MMD出现错误的分频结果，进而导致PLL输出小数频率的准确性差。

发明内容

本发明提供一种小数分频的多模同步分频器及PLL，用以解决现有技术中PLL输出小数频率准确性差的问题。

本发明提供一种小数分频的多模同步分频器，包括：

串联连接的N个分频器、串联连接的N-2个第一逻辑模块和N+1个第一触发器，N为大于2的整数；

在所述N个分频器中，前一级分频器的第一输出端连接于后一级分频器的第一输入端，后一级分频器的第二输出端连接于前一级分频器的第二输入端，所述N个分频器中的第一级分频器的第一输入端作为所述小数分频的多模同步分频器的第一输入端，所述第一级分频器的第二输入端作为所述小数分频的多模同步分频器的第二输入端，所述N个分频器中的第N级分频器的第一输出端作为所述小数分频的多模同步分频器的第一输出端，N-2个目标分频器的同步端对应连接于所述N-2个第一逻辑模块的第一输入端，所述N-2个目标分频器为所述N个分频器中除所述第一级分频器和所述第N级分频器外的分频器，所述第N级分频器的同步端连接于所述N-2个第一逻辑模块中的第N-2级第一逻辑模块的第二输入端，在所述N-2个第一逻辑模块中，后一级第一逻辑模块的输出端连接于前一级第一逻辑模块的第二输入端，所述第一级第一逻辑模块的输出端连接于所述N+1个第一触发器的第一输入端，所述N+1个第一触发器的第二输入端用于接收分频比切换信号，所述N+1个第一触发器的输出端对应连接于所述N个分频器的控制端和所述第N级分频器的第二输入端；

所述第一逻辑模块用于：在所述第一逻辑模块的第一输入端和所述第一逻辑模块的第二输入端均处于高电平的情况下，输出高电平；

所述第一触发器用于：在所述第一触发器的第一输入端接收的信号由低电平转换为高电平的情况下，输出所述第一触发器对应的分频比切换信号。

根据本发明提供的一种小数分频的多模同步分频器，所述小数分频的多模同步分频器还包括第二逻辑模块；

所述第一级第一逻辑模块的输出端通过所述第二逻辑模块连接于所述N+1个第一触发器的第一输入端；其中，所述第一级第一逻辑模块的输出端连接于所述第二逻辑模块的第二输入端，所述第二逻辑模块的第一输入端用于接收启动信号，所述第二逻辑模块的输出端连接于所述N+1个第一触发器的第一输入端；

所述第二逻辑模块用于：在接收到所述启动信号的情况下，输出第一信号；

所述第一触发器还用于：在接收到所述第一信号的情况下，输出所述第一触发器对应的分频比切换信号。

根据本发明提供的一种小数分频的多模同步分频器，所述第二逻辑模块包括第二与门；

所述第二与门的第一输入端作为所述第二逻辑模块的第一输入端，所述第二与门的第二输入端作为所述第二逻辑模块的第二输入端，所述第二与门的输出端作为所述第二逻辑模块的输出端。

根据本发明提供的一种小数分频的多模同步分频器，所述第一逻辑模块包括第一与门；

所述第一与门的第一输入端作为所述第一逻辑模块的第一输入端，所述第一与门的第二输入端作为所述第一逻辑模块的第二输入端，所述第一与门的输出端作为所述第一逻辑模块的输出端。

根据本发明提供的一种小数分频的多模同步分频器，所述小数分频的多模同步分频器还包括N-2个第二触发器和数据选择器MUX；

所述N个分频器中的第二级分频器的第一输出端还连接于所述N-2个第二触发器的第一输入端和所述MUX的第一输入端，所述N个分频器中除所述第一级分频器和所述第二级分频器外的分频器的第一输出端还对应连接于所述N-2个第二触发器的第二输入端，所述N-2个第二触发器的输出端对应连接于所述MUX的N-2个第二输入端，所述MUX的输出端作为所述小数分频的多模同步分频器的第二输出端；

所述MUX用于：基于从所述MUX的控制端接收到的控制信号，从所述MUX的第一输入端和所述MUX的N-2个第二输入端中选择目标输入端，输出从所述目标输入端接收到的第二信号。

根据本发明提供的一种小数分频的多模同步分频器，所述小数分频的多模同步分频器还包括第三触发器；

所述MUX通过所述第三触发器作为所述小数分频的多模同步分频器的第二输出端；

其中，所述MUX的输出端连接于所述第三触发器的第二输入端，所述第三触发器的第一输入端用于接收输入时钟同步信号，所述第三触发器的输出端作为所述小数分频的多模同步分频器的第二输出端；

所述第三触发器用于：基于所述时钟信号，输出从所述第三触发器的第二输入端接收到的信号。

根据本发明提供的一种小数分频的多模同步分频器，所述小数分频的多模同步分频器还包括缓冲器；

所述第二级分频器的第一输出端通过所述缓冲器连接于所述N-2个第二触发器的第一输入端。

根据本发明提供的一种小数分频的多模同步分频器，所述第一触发器、所述第二触发器和所述第三触发器均为D触发器DFF。

根据本发明提供的一种小数分频的多模同步分频器，所述分频器为二三分频器。

本发明还提供一种锁相环PLL，包括：上述任一实施例所述的小数分频的多模同步分频器，所述的小数分频的多模同步分频器作为所述PLL中的反馈分频器。

本发明提供的小数分频的多模同步分频器及PLL，在MMSD的输入端，通过第一逻辑模块，控制在后N-1级分频器的同步端均输出高电平的情况下，认为本分频周期已完成后，再向第一触发器的第一输入端输出高电平，以通过上升沿触发第一触发器向N个分频器输出对应的分频比切换信号，可以理解的是，在输入至第一触发器的分频比切换信号变化时，并不会立即改变MMSD的状态与分频结果，而是在本分频周期完成后再进行分频比的切换，从原理上将切换时机设置在了分频周期的安全位置，实现了MMSD内部的无glitch切换，可以有效提高PLL输出小数频率的准确性。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的小数分频的多模同步分频器的结构示意图之一；

图2是相关技术中PLL环路的结构示意图；

图3是相关技术中MMD的结构示意图；

图4是本发明提供的三级MMSD的内部状态循环示意图；

图5是本发明提供的小数分频的多模同步分频器中二三分频器的结构示意图；

图6是本发明提供的小数分频的多模同步分频器的结构示意图之二；

图7是本发明提供的小数分频的多模同步分频器的结构示意图之三；

图8是本发明提供的小数分频的多模同步分频器的结构示意图之四；

图9是本发明提供的小数分频的多模同步分频器的结构示意图之五；

图10是相关技术中MMD输出的波形示意图；

图11是本发明提供的小数分频的多模同步分频器输出的波形示意图；

图12是本发明提供的小数分频的多模同步分频器的结构示意图之六。

附图标记：

100：小数分频的多模同步分频器；

101：分频器；102：第一逻辑模块；103：第一触发器；104：第二逻辑模块；105：第二触发器；106：MUX；107：第三触发器；108：缓冲器。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面结合附图描述本发明的小数分频的多模同步分频器及PLL。

图1是本发明提供的小数分频的多模同步分频器的结构示意图之一，如图1所示，小数分频的多模同步分频器100包括：串联连接的N个分频器101、串联连接的N-2个第一逻辑模块102和N+1个第一触发器103，N为大于2的整数；

小数分频的多模同步分频器100的电路连接结构具体如下：

在所述N个分频器101中，前一级分频器的第一输出端连接于后一级分频器的第一输入端，后一级分频器的第二输出端连接于前一级分频器的第二输入端，所述N个分频器101中的第一级分频器(stage_0)的第一输入端作为所述小数分频的多模同步分频器100的第一输入端(用于接收clkp信号)，所述第一级分频器的第二输入端作为所述小数分频的多模同步分频器的第二输入端(用于接收clkn信号)，所述N个分频器101中的第N级分频器(stage_N-1)的第一输出端作为所述小数分频的多模同步分频器100的第一输出端，N-2个目标分频器的同步端(flag端，用于输出flag信号)对应连接于所述N-2个第一逻辑模块102的第一输入端，所述N-2个目标分频器为所述N个分频器101中除所述第一级分频器和所述第N级分频器外的分频器，目标分频器即stage_1至stage_N-2，所述第N级分频器的同步端连接于所述N-2个第一逻辑模块102中的第N-2级第一逻辑模块的第二输入端，在所述N-2个第一逻辑模块102中，后一级第一逻辑模块的输出端连接于前一级第一逻辑模块的第二输入端，所述第一级第一逻辑模块的输出端连接于所述N+1个第一触发器103的第一输入端(用于接收load信号)，所述N+1个第一触发器103的第二输入端用于接收分频比切换信号fbdiv<N:0>，所述N+1个第一触发器103的输出端对应连接于所述N个分频器101的控制端和所述第N级分频器101的第二输入端；

所述第一逻辑模块102用于：在所述第一逻辑模块102的第一输入端和所述第一逻辑模块102的第二输入端均处于高电平的情况下，输出高电平；

所述第一触发器103用于：在所述第一触发器103的第一输入端接收的信号由低电平转换为高电平的情况下，输出所述第一触发器103对应的分频比切换信号(包括P<0>至P<N>)。

需要说明的是，前一级分频器为stage_0的情况下，则后一级分频器为stage_1；后一级分频器为stage_1的情况下，则前一级分频器为stage_0，以此类推。

可选地，所述分频器为二三分频器。

下面先对相关技术进行介绍：

图2是相关技术中PLL环路的结构示意图，如图2所示，PFD同时接收输入参考频率信号(ck_ref信号)与反馈信号(ck_fb信号)，不断比较这两个信号的频率与相位，并将处理后的信号输入至电荷泵(Charge Pump，CP)，再由CP将处理后的信号输出至VCO，由VCO输出ck_out信号；另外，Feedback Divider会对VCO输出的高速信号分频，并将分频后的信号作为ck_fb信号，送入PFD与ck_ref信号进行频率与相位的比较，不断调节VCO频率，最终使PLL环路锁定。其中，Feedback Divider的常用结构为MMD。

下面介绍相关技术中MMD的结构，图3是相关技术中MMD的结构示意图，如图3所示，MMD由多级的二三分频器(DIV2_3)串联而成，具体是由第0级(stage_0)DIV2_3、第1级(stage_1)DIV2_3至第n级(stage_n)DIV2_3串联而成，第0级DIV2_3接收第一时钟信号clk，并将处理后的数据输出至第1级DIV2_3，以此类推，直至传输至第n级DIV2_3，将第n级DIV2_3输出的结果作为MMD的输出结果output；并且，第0级DIV2_3、第1级DIV2_3至第n级DIV2_3还会接收对应的控制信号P<0>、P<1>至P<n>；另外，第n级DIV2_3会将调整信号modi<n>返回至前一级DIV2_3，以此类推，直至传输至第0级DIV2_3，由第0级DIV2_3输出调整信号modi<0>。

具体地，二三分频器由4个锁存器(latch)加逻辑门形成分频器环路。每一级二三分频器可以实现二分频或三分频，由调整信号modi与P实现，当modi与P都为高时表现为三分频，其余情况均为二分频。

一级分频器包括一个二三分频器，其三分频相比于二分频的分频周期多增加了一个输入信号周期。对于n级分频器，第n级增加的一个周期的权重是第n-1级的2倍，所以n级分频器最多可以增加周期数：1+2¹+2²+…+2^n-1＝2ⁿ-1；

对于n级MMD最小分频比为2ⁿ，添加上述增加周期数后可以实现分频比2ⁿ～2ⁿ⁺¹-1之间连续整数。可以使用分频比扩展技术将高位级数锁定实现级数n的变化，从而实现很宽范围的整数分频比。

需要说明的是，PLL支持输出整数与小数频率。如果希望输出一个小数频率，则需要SDM对反馈分频器做连续调制，让反馈分频器的输出频率在几个相邻分频比之间来回跳动，以动态调节VCO频率，也就是动态调节PLL的输出频率。

另外，PLL里的扩频时钟(spread spectrum clocking，SSC)功能也需要反馈分频器从低到高来回扫描分频比。

上述这两种情况，都要求反馈分频器的分频值连续切换而且无glitch，而现有的多模分频器结构在连续切换分频比的一些条件下会出现glitch，导致错误的分频结果，而且现有分频器的占空比在高分频比下很小。

针对上述问题，本发明实施例提出了一种适用于小数分频的多模同步分频器(Multi Modulus Synchronization Divider，MMSD)，同时实现了宽范围整数与小数分频比，且具有高占空比的输出。具体运用同步技术，在合适模态使分频器的输入输出信号都同步在特定的模周期信号。

在MMSD的输入端，输入分频比切换信号变化时，不会立即改变MMSD状态与分频结果，而是在本分频周期完成后进行分频比的切换，从原理上将切换时机置在了分频周期的安全位置。

在MMSD的输出端，MMSD本身输出信号由多个不同端口输出，每个端口之间相邻分频比切换时有glitch，本发明实施例首先选择了合适的同步信号将多个输出端口同步，再由数据选择器(multiplexer，MUX)选择正确的端口输出，既保证了高占空比，又使输出无glitch。

具体地，常规分频器控制分频比的信号直接输入分频器，只适用于分频比固定的情况。而在小数分频下，分频比一直在变化，分频器输出的周期内并不是所有位置都可以写入数据。如果在非共用状态的时刻写入分频比数据就会出现glitch，因此，需要找到合适时机，在所有分频比共用的状态下写入新的数据，以避免出现glitch。

本发明提出的MMSD，一个分频周期的状态是按一定规律在循环。以三级MMSD(MMSD包括三个二三分频器)为例，图4是本发明提供的三级MMSD的内部状态循环示意图，如图4所示，可以看出，每一级二三分频器的状态在一次分频周期内会循环变化，所有的分频数都约有四分之一个周期的共有状态(从888状态开始进入共有状态)。每一级二三分频器的四个latch(Q_L1Q_L2Q_L3Q_L4)的状态转化在如下表1中。

表1每一级二三分频器的四个latch的状态转化表

状态	F_in	F_out	Mod_out	Q_L1Q_L2Q_L3Q_L4
					0	0	1	0	0000
1	0	1	1	0001
					2	1	1	0	0010
3	0	1	1	0011
					4	1	0	0	0100
5	1	0	1	0101
					8	1	1	0	1000
C	0	0	0	1100

其中，F_in为当前时刻输入二三分频器的信号的电平高低，1为高，0为低；

F_out为当前时刻输出二三分频器的信号的电平高低，1为高，0为低；

Mod_out为二三分频器在当前时刻的输出信号modo的电平高低，1为高，0为低。

在MMSD的输入同步中，本发明实施例将MMSD的每一级二三分频的同步端输出的flag信号做与逻辑，最终向第一触发器的第一输入端输出load信号，其中，flag信号为每一级二三分频器(DIV2_3)内部的latch_1输出状态，图5是本发明提供的小数分频的多模同步分频器中二三分频器的结构示意图，如图5所示。某一级二三分频器的flag信号变为高时，可以认为这一级二三分频器已准备好写入数据，进入上表所示的状态“8”。load信号为变为高时，可以认为每一级二三分频都准备好写入数据，即每一级都进入状态“8”，此时循环状态进入共用的几个周期，可以进行新的分频比切换信号的写入。

控制分频比变化的分频比切换信号，在通过load信号上升沿采样后，由第一触发器以P<N:0>的同步信号送入MMSD中对应的分频器的控制端。当load信号切换到1(高电平)时，表示允许做分频比切换的写入，如果load信号为0时分频比切换信号fbdiv<N:0>已经发生变化，则需要等待load信号的翻转，这样保证了同级数MMSD内部的无glitch切换。

需要说明的是，图中用modo信号代表本级二三分频的控制信号输出位置，比如图5中的第一级modi<2>为输入的modi信号，modi<1>为输出的modo信号。

本发明实施例提供的小数分频的多模同步分频器中，在MMSD的输入端，通过第一逻辑模块，控制在后N-1级分频器的同步端均输出高电平的情况下，认为本分频周期已完成后，再向第一触发器的第一输入端输出高电平，以通过上升沿触发第一触发器向N个分频器输出对应的分频比切换信号，可以理解的是，在输入至第一触发器的分频比切换信号变化时，并不会立即改变MMSD的状态与分频结果，而是在本分频周期完成后再进行分频比的切换，从原理上将切换时机设置在了分频周期的安全位置，实现了MMSD内部的无glitch切换，可以有效提高PLL输出小数频率的准确性。

可选地，图6是本发明提供的小数分频的多模同步分频器的结构示意图之二，如图6所示，所述小数分频的多模同步分频器100还包括第二逻辑模块104；

所述第一级第一逻辑模块的输出端通过所述第二逻辑模块104连接于所述N+1个第一触发器103的第一输入端；其中，所述第一级第一逻辑模块的输出端连接于所述第二逻辑模块104的第二输入端，所述第二逻辑模块104的第一输入端用于接收启动信号(rst信号)，所述第二逻辑模块104的输出端连接于所述N+1个第一触发器103的第一输入端；

所述第二逻辑模块104用于：在接收到所述启动信号的情况下，输出第一信号；

所述第一触发器103还用于：在接收到所述第一信号的情况下，输出所述第一触发器对应的分频比切换信号。

具体地，本发明实施例设置第二逻辑模块，并增加了第一信号(rst信号)防止死锁出现，即可以避免出现初始化时第一触发器的第一输入端没有初始上升沿的情况，本发明实施例可以确保第一触发器在第一次成功写入分频比切换信号。

可选地，如图6所示，所述第二逻辑模块104包括第二与门；

所述第二与门的第一输入端作为所述第二逻辑模块104的第一输入端，所述第二与门的第二输入端作为所述第二逻辑模块104的第二输入端，所述第二与门的输出端作为所述第二逻辑模块104的输出端。

可选地，如图6所示，所述第一逻辑模块102包括第一与门；

所述第一与门的第一输入端作为所述第一逻辑模块102的第一输入端，所述第一与门的第二输入端作为所述第一逻辑模块102的第二输入端，所述第一与门的输出端作为所述第一逻辑模块102的输出端。

可选地，下面介绍本发明提供的小数分频的多模同步分频器的输出端同步。

图7是本发明提供的小数分频的多模同步分频器的结构示意图之三，如图7所示，小数分频的多模同步分频器100还包括：N-2个第二触发器105和MUX 106；

需要说明的是，为了清楚展示输出端同步的电路结构，图7中未示出第一逻辑模块102和第一触发器103，以及相关的电路连接结构。

所述N个分频器101中的第二级分频器的第一输出端还连接于所述N-2个第二触发器105的第一输入端和所述MUX 106的第一输入端，所述N个分频器101中除所述第一级分频器和所述第二级分频器外的分频器的第一输出端还对应连接于所述N-2个第二触发器105的第二输入端，所述N-2个第二触发器105的输出端对应连接于所述MUX 106的N-2个第二输入端，所述MUX 106的输出端作为所述小数分频的多模同步分频器100的第二输出端；

所述MUX 106用于：基于从所述MUX 106的控制端接收到的控制信号，从所述MUX106的第一输入端和所述MUX 106的N-2个第二输入端中选择目标输入端，输出从所述目标输入端接收到的第二信号。

具体地，在输出同步中，本发明的MMSD的输出方式为将每一级二三分频的输出都作为输出信号，以N＝8为例进行说明，各端口输出分频比如下表2所示。

表2各端口输出分频比

输出端口

v<2>

v<3>

v<4>

v<5>

v<6>

v<7>

分频比

8～15

16～31

32～63

64～127

128～255

256～511

因为信号在不同级分频器之间的传播会有一定延迟，导致在特定分频比下切换时出现glitch。如图7所示，可以将第二级分频器输出的v<1>同频信号，作为同步clock输入第二触发器，以同步v<2>到v<7>，再由MUX做输出端口的选择。

相关技术中，MMD的各输出端口之间在相邻分频比切换时有glitch，本发明实施例选择了合适的同步信号将各输出端口同步，具体选择了第二级分频器的输出信号作为同步信号，以同步各输出端口，再由MUX选择正确的输出端口的结果作为最终输出，既保证了高占空比，又使输出无glitch。

可选地，如图7所示，所述小数分频的多模同步分频器100还包括第三触发器107；

所述MUX 106通过所述第三触发器107作为所述小数分频的多模同步分频器100的第二输出端；

其中，所述MUX 106的输出端连接于所述第三触发器107的第二输入端，所述第三触发器107的第一输入端用于接收输入时钟同步信号(clk信号)，所述第三触发器107的输出端作为所述小数分频的多模同步分频器100的第二输出端；

所述第三触发器107用于：基于所述时钟信号，输出从所述第三触发器107的第二输入端接收到的信号。

具体地，在MUX和小数分频的多模同步分频器的第二输出端之间设置了第三触发器，第三触发器使用输入时钟同步信号进行触发，可以有效降低MMSD积累的延迟与噪声，并强化MMSD输出的波形。

可选地，如图7所示，所述小数分频的多模同步分频器100还包括缓冲器108；

所述第二级分频器的第一输出端通过所述缓冲器108连接于所述N-2个第二触发器105的第一输入端。

具体地，在第二级分频器和第二触发器之间设置缓冲器，通过第二级分频器的第一输出端输出的信号在通过缓冲器后，可以使输出信号达到合理相位，并作为第二触发器的时钟信号输入，同步第二触发器的第二输入端的所有信号。

可选地，上述第一触发器、第二触发器和第三触发器可以均为D触发器(D-flipflop，DFF)。

另一方面，本发明还提供一种PLL，包括：如上述任一实施例所述的小数分频的多模同步分频器，所述的小数分频的多模同步分频器作为所述PLL中的反馈分频器。

下面以N＝8，分频器为二三分频器，第一逻辑模块和第二逻辑模块均包括与门，第一触发器、第二触发器和第三触发器均为DFF为例，举例说明本发明实施例提供的小数分频的多模同步分频器。

图8是本发明提供的小数分频的多模同步分频器的结构示意图

之四，如图8所示，控制分频比切换信号为fbdiv<8:0>，在通过load

信号上升沿采样后，以P<8:0>的同步信号送入MMSD中的8个二三分频器。当load信号切换到1时表示允许做分频比切换的写入，如果load信号为0时分频比切换信号fbdiv<8:0>已经发生变化，则需要等待load信号的翻转，这样保证了同级数MMSD内部的无glitch切换。

另外，在load信号输出前的最后一级与门增加了rst信号防止死锁出现，即避免了初始化时load没有初始上升沿，确保第一次fbdiv<8:0>数据写入成功。

图9是本发明提供的小数分频的多模同步分频器的结构示意图之五，如图9所示，在输出同步中，本发明的MMSD的输出方式为将每一级二三分频的输出都作为输出信号，因为信号在不同级之间的传播会有一定延迟，导致在特定分频比下切换时glitch的出现。如图9所示，将v<1>同频信号作为同步clock输入DFF同步v<2>到v<7>，再由MUX做输出端口的选择，选择后的信号使用一级DFF同步后得到输出信号。

图10是相关技术中MMD输出的波形示意图，如图10所示，可以看出输出波形的相位关系，在同步之前，v<2>到v<7>之间的每一级都有约40ps的延迟(delay)，所以在两个端口的分频比之间切换时有glitch出现。

图11是本发明提供的小数分频的多模同步分频器输出的波形示意图，如图11所示，可以看出，本发明实施例消除了每一级之间因为传输造成的延迟，实现了不同端口之间的无glitch切换。MUX的选择信号由fbdiv<8:0>组合逻辑构成，第三触发器使用输入时钟同步信号可以有效降低MMSD积累的延迟与噪声。

图12是本发明提供的小数分频的多模同步分频器的结构示意图之六，如图12所示，该图为本发明提供的MMSD的总体结构图，在进行本发明实施例提供的输入、输出同步方法后，此MMSD实现了8～511之间的连续小数分频切换无glitch，并且实现高占空比(25％～50％)，此外本分频器的连续整数分频范围为4～511。

本发明实施例中，提出了一种适用于小数分频PLL的多模同步分频器，实现了4～511之间连续整数分频和8～511之间连续小数分频切换无glitch，并且实现所有分频比下高占空比(25％～50％)。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims

1.一种小数分频的多模同步分频器，其特征在于，包括：串联连接的N个分频器、串联连接的N-2个第一逻辑模块和N+1个第一触发器，N为大于2的整数；

2.根据权利要求1所述的小数分频的多模同步分频器，其特征在于，所述小数分频的多模同步分频器还包括第二逻辑模块；

3.根据权利要求2所述的小数分频的多模同步分频器，其特征在于，所述第二逻辑模块包括第二与门；

4.根据权利要求1至3任一项所述的小数分频的多模同步分频器，其特征在于，所述第一逻辑模块包括第一与门；

5.根据权利要求4所述的小数分频的多模同步分频器，其特征在于，所述小数分频的多模同步分频器还包括N-2个第二触发器和数据选择器MUX；

6.根据权利要求5所述的小数分频的多模同步分频器，其特征在于，所述小数分频的多模同步分频器还包括第三触发器；

7.根据权利要求6所述的小数分频的多模同步分频器，其特征在于，所述小数分频的多模同步分频器还包括缓冲器；

8.根据权利要求7所述的小数分频的多模同步分频器，其特征在于，所述第一触发器、所述第二触发器和所述第三触发器均为D触发器DFF。

9.根据权利要求8所述的小数分频的多模同步分频器，其特征在于，所述分频器为二三分频器。

10.一种锁相环PLL，其特征在于，包括：如权利要求1至9任一项所述的小数分频的多模同步分频器，所述的小数分频的多模同步分频器作为所述PLL中的反馈分频器。