CN107565964B - 一种扩展分频比的可编程分频器 - Google Patents

一种扩展分频比的可编程分频器 Download PDF

Info

Publication number
CN107565964B
CN107565964B CN201710746347.4A CN201710746347A CN107565964B CN 107565964 B CN107565964 B CN 107565964B CN 201710746347 A CN201710746347 A CN 201710746347A CN 107565964 B CN107565964 B CN 107565964B
Authority
CN
China
Prior art keywords
frequency
input
output
signal
frequency division
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201710746347.4A
Other languages
English (en)
Other versions
CN107565964A (zh
Inventor
李巍
徐媛媛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fudan University
Original Assignee
Fudan University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fudan University filed Critical Fudan University
Priority to CN201710746347.4A priority Critical patent/CN107565964B/zh
Publication of CN107565964A publication Critical patent/CN107565964A/zh
Application granted granted Critical
Publication of CN107565964B publication Critical patent/CN107565964B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明属于分频器集成电路技术领域，具体涉及一种扩展分频比的可编程分频器。本发明可编程分频器包括：n个级联的2/3分频单元，其中前n‑1级为不带分频比扩展位的2/3分频单元，最后一级为带有分频比扩展位的2/3分频单元；
Figure DEST_PATH_IMAGE002
为分频比控制位，扩展分频比后总分频范围为
Figure DEST_PATH_IMAGE004
；对最后一级带有分频比扩展位的2/3分频单元，通过采用带复位端rst的锁存器和对锁存器进行时序调换的方法，保证扩展分频比的可编程分频器在扩展分频比边界处切换时工作正常。相比已有的技术，本发明克服了传统可编程分频器在扩展分频比边界处切换时存在的分频失效问题，结构简单且性能可靠；可以应用于宽带小数分频频率综合器中。

Description

一种扩展分频比的可编程分频器
技术领域
本发明属于分频器集成电路技术领域，具体涉及一种扩展分频比的可编程分频器，克服了经典的分频器结构在扩展分频比的边界切换时发生分频失效的问题，可用于宽带小数分频锁相环中。
背景技术
频率综合器作为射频收发机的核心模块，其性能的优劣直接决定了整个收发机能否正常工作。小数分频的频率综合器可以在使用较高的参考时钟频率和宽的环路带宽的情况下获得更小的频率分辨率，同时环路的动态特性和相位噪声特性都能得到优化，这些优点使得小数分频的频率综合器得到了广泛应用。目前小数分频的实现广泛利用Σ-Δ调制技术，通过对整数分频比进行调制使得分频比的平均值为小数，因此可变分频比的可编程整数分频器是实现小数分频的核心模块。
目前广泛应用的可编程整数分频器结构如图1所示，由若干个完全相同的2/3分频单元级联而成，后级的输入信号由前级的输出信号提供，同时后级输出MODout信号反馈回前一级作为前级MODin信号输入。基本的2/3分频单元结构如图2所示，由四个锁存器与三个与门构成，当MODin和P均为高电平时，周期终止逻辑起作用，输出fout实现对输入信号fin进行三分频的功能；当MODin或P为低电平时，
Figure BDA0001390170530000011
为高电平，周期终止逻辑被屏蔽，输出fout实现对输入信号fin进行二分频的功能。n级2/3分频单元级联构成的可编程分频器的分频范围为2n～2n+1-1，其输出频率与输入频率的关系为：
Fin＝(2n+2n-1Pn-1+2n-2Pn-2+...+2P1+P0)Fout
随着高频宽带频率综合器的不断发展，对可实现宽分频比范围的可编程分频器的需求越来越大，基于上述2/3分频单元级联的结构进行分频比扩展的方法得到了广泛的研究。
文献[1]提出的扩展分频比的可编程分频器结构如图3所示，加入了扩展分频比逻辑后，当P4＝0时，最后一级2/3分频单元将被屏蔽，分频范围为23～24-1；当P4＝1时，最后一级2/3分频单元起作用，分频范围为24～25-1；因此总分频范围被扩展为23～25-1。然而当P4从1切换至0时，即最后一级2/3分频单元被屏蔽后，倒数第二级2/3分频单元变成最后一级，M3立刻跳变为高电平，使得M3信号的上升沿位置发生了突变，这一突变传递至前级，使前级M0～M2上升沿均发生了突变，因此M0～M3信号的频率虽然没有改变，但是相位却发生了显著的变化。因此当分频比不断在扩展分频比边界附近(24-1与24)变化时，作为输出的M1信号的相位不断发生突变，将会导致锁相环环路无法锁定。
针对上述扩展分频比的可编程分频器在扩展分频比的边界处发生分频失效这一问题，许多文献提出了不同的改进方法。
文献[2]提出的扩展分频比的可编程分频器结构如图4所示，将最后一级分频器的输出f4或倒数第二级分频器的输出信号f3通过一个2选1的MUX进行选择得到分频器的最终输出fout，由控制最后一级2/3分频单元使能的控制信号P4对其进行选通。为了保证fout由f3切换至f4时不发生突变，最后一级加入复位信号RST，将被屏蔽时的f4复位至低电平。由于f4和f3信号之间存在延时差，该延时差的大小与最后一级2/3分频单元内部逻辑电路延时有关，这一延时使得分频比在扩展分频比边界处切换时存在一个固定的相位改变，从而使得分频失效。文献[2]通过在f3的输出加入可变延时单元来抵消延时差，但是这一方法无法完全精确地抵消延时差的影响，同时极易受工艺波动的影响。
文献[3]提出了新的扩展分频比的可编程分频器结构来解决边界分频失效的问题，结构如图5所示。最后一级2/3分频单元的MODout信号M3′经过一个与非门输出作为倒数第二级2/3分频单元的MODin信号，这一方法避免了最后一级2/3分频单元使能前后M3的相位突变问题。但是当P4和P3均为1时，
Figure BDA0001390170530000021
而M3′信号的占空比为33％，反相后得到的M3信号占空比为67％，这一信号传递给前级将会导致最终分频错误，即这一结构在分频比P4～P0大于或等于11000时无法正常工作。
鉴于以上背景，本发明提出了一种新的扩展分频比的可编程分频器结构，克服了分频比在扩展分频比边界切换时的分频失效问题。
[1]C.S.Vaucher,I.Ferencic,M.Locher,S.Sedvallson,U.Voegeli andZ.Wang,"A family of low-power truly modular programmable dividers in standard0.35-um CMOS technology,"in IEEE Journal of Solid-State Circuits,vol.35,no.7,pp.1039-1045,July 2000
[2]赵远新,李巍.一种应用于全数字锁相环的小数分频器设计[J].复旦学报(自然科学版),2015,54(2):148-155.
[3]W.Dan and W.Li,"A programmable divider with wide division rangeapplied in an FMCW frequency synthesizer,"2015IEEE 11th InternationalConference on ASIC(ASICON),Chengdu,2015,pp.1-4.。
发明内容
本发明的目的在于提供一种扩展分频比的可编程分频器，以克服分频比在扩展分频比边界切换时的分频失效问题。
本发明提供的扩展分频比的可编程分频器，其电路结构如图6所示，由n个2/3分频单元级联而成，其中，前n-1级为不带分频比扩展位的2/3分频单元(DIV 2/3)，最后一级为带有分频比扩展位的2/3分频单元(DIV 2/3_Modified)。输入信号fin作为第一级2/3分频单元的输入，其输出信号作为下一级2/3分频单元的输入信号，再下一级依次类推。最后一级2/3分频单元的MODin端接高电平，其输出MODout信号反馈回前一级作为前级
MODin信号输入，再前一级依次类推。
最后一级带有分频比扩展位的2/3分频单元包含：2个带有复位端(rst)的低电平有效的锁存器Nlatch1与Nlatch2；2个带有复位端(rst)的高电平有效的锁存器Platch1与Platch2；3个两输入与门AND1、AND2和AND3。结构如图7所示，可分为预分频逻辑与周期终止逻辑两部分。
预分频逻辑由Nlatch1、Platch1和AND1构成，其中Nlatch1与Platch1构成上升沿触发的触发器；周期终止逻辑由Nlatch2、Platch2、AND2与AND3构成，其中Nlatch2与Platch2构成上升沿触发的触发器。
各锁存器的复位端相连接作为带有分频比扩展位的2/3分频单元的复位端RST，当RST信号为低电平时，最后一级带有分频比扩展位的2/3分频单元分别将此2/3分频单元的fout复位至低电平、MODout复位至高电平、
Figure BDA0001390170530000031
复位至高电平。
前n-1级不带分频比扩展位的2/3分频单元由基本的2/3分频单元实现，结构如图2所示。其中预分频逻辑中的Platch1与Nlatch1构成下降沿触发的触发器，周期终止逻辑中的Platch2与Nlatch2构成下降沿触发的触发器。
输出信号fout从倒数第二级2/3分频单元的MODout端引出，Pn～P0为分频比控制位，其中P0～Pn-2分别连接第1～n-1级不带分频比扩展位的2/3分频单元的分频比控制端P，Pn-1连接最后一级带有分频比扩展位的2/3分频单元的分频比控制端P，Pn接最后一级2/3分频单元的RST端。总分频范围为2n-1～2n+1-1。
通过将最后一级带有分频比扩展位的2/3分频单元中锁存器的时序与前n-1级不带分频比扩展位的2/3分频单元中锁存器的时序相颠倒的方法，克服了传统可编程分频器的分频比在扩展分频比边界切换时的分频失效问题。
本发明的技术特点及有益效果：
1、提出的扩展分频比的可编程分频器结构简单，思路巧妙，只需对最后一级2/3分频单元的时序作简单修改并添加复位端，易于实现；
2、解决了传统可编程分频器的分频比在扩展分频比边界切换时的分频失效问题，性能可靠，适用于不同频带范围的模拟或数字小数分频的频率综合器中。
附图说明
图1现有技术中广泛应用的基于2/3分频单元级联的可编程分频器结构示意图。
图2现有技术中基本的2/3分频单元结构示意图。
图3文献[1]提出的扩展分频比分频器结构示意图。
图4文献[2]提出的扩展分频比分频器结构示意图。
图5文献[3]提出的扩展分频比分频器结构示意图。
图6本发明的扩展分频比的可编程分频器的结构示意图。
图7本发明的最后一级带有分频比扩展位的2/3分频单元结构示意图。
图8应用了本发明的一款小数分频的频率综合器的结构示意图。
图9本发明的扩展分频比的可编程分频器的实例化的结构示意图。
图10本发明实例化的扩展分频比的可编程分频器电路时序图。
图11本发明实例化的扩展分频比的可编程分频器的输入输出曲线仿真图。
图12应用了本发明的一款小数分频的频率综合器锁定过程中环路滤波器(LPF)输出波形图。
具体实施方式
图6为本发明的扩展分频比的可编程分频器的结构示意图。由n个2/3分频单元级联而成，级联的n个2/3分频单元中，前n-1级为不带分频比扩展位的2/3分频单元(DIV 2/3)，由如图2所示的传统的2/3分频单元构成。最后一级为带有分频比扩展位的2/3分频单元(DIV2/3_Modified)，本发明对其进行了优化，结构如图7所示。
最后一级带有分频比扩展位的2/3分频单元包含：2个带有复位端(rst)的低电平有效的锁存器Nlatch1与Nlatch2；2个带有复位端(rst)的高电平有效的锁存器Platch1与Platch2；3个两输入与门AND1、AND2和AND3。与前n-1级不带分频比扩展位的2/3分频单元的主要区别如下所述：
(1)预分频逻辑由Nlatch1、Platch1和AND1构成，其中Nlatch1与Platch1构成上升沿触发的触发器；周期终止逻辑由Nlatch2、Platch2、AND2与AND3构成，其中Nlatch2与Platch2构成上升沿触发的触发器；这与前n-1级采用的如图2所示的传统2/3分频单元的时序相反；
(2)各锁存器的复位端共同连接带有分频比扩展位的2/3分频单元的复位端RST，当RST信号为低电平时，最后一级带有分频比扩展位的2/3分频单元分别将此2/3分频单元的fout复位至低电平、MODout复位至高电平、
Figure BDA0001390170530000051
复位至高电平。
本发明的扩展分频比的可编程分频器的输入信号fin作为第一级2/3分频单元的输入，其后每一级输出信号作为下一级2/3分频单元的输入信号。最后一级2/3分频单元的MODin端接高电平，其输出MODout信号反馈回前一级作为前级MODin信号输入。可编程分频器的输出信号fout从倒数第二级2/3分频单元的MODout端引出，这一信号也将作为小数分频的频率综合器中Σ-Δ调制器的时钟信号来切换分频比。Pn～P0为分频比控制位，其中
P0～Pn-2分别连接第1～n-1级不带分频比扩展位的2/3分频单元的分频比控制端P，Pn-1连接最后一级带有分频比扩展位的2/3分频单元的分频比控制端P，Pn接最后一级2/3分频单元的RST端。总分频范围为2n-1～2n+1-1。
本发明的主要创新点在于，利用上述结构，克服了传统的扩展分频比的可编程分频器中存在的当分频比在扩展分频比边界切换时的分频失效问题，接下来结合具体实施案例对本发明的技术方案进行进一步阐述。
将本发明的扩展分频比的可编程分频器具体应用到一个小数分频的频率综合器中，结构如图8所示，包括鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)、固定分频比分频器、可编程分频器、Σ-Δ调制器和控制信号发生器。输入参考时钟频率为200MHz，输出信号频率范围为24.25-25.75GHz。考虑到Σ-Δ调制器的作用，要求可编程分频器分频范围为27～37，需要进行分频比拓展。
小数分频的频率综合器中使用的可编程分频器电路结构如图9所示，它是图6所示的本发明的扩展分频比的可编程分频器的实例化。前4级为不带分频比扩展位的2/3分频单元(DIV 2/3)，最后一级为带有分频比扩展位的2/3分频单元(DIV 2/3_Modified)，分频比控制信号为P5～P0，总分频范围为16～63。前4级不带分频比扩展位的2/3分频单元(DIV 2/3)中，第一级2/3分频单元由于输入频率高于6GHz，因此采用电流型逻辑(CML,CurrentModeLogic)实现，第二、三、四级均采用真单项时钟(TSPC,True Single Phase Clock)结构实现，在第一级与第二级2/3分频单元间添加逻辑电平转换电路(CML-to-TSPC)以实现两种结构逻辑电平的转换。最后一级为带有分频比扩展位的2/3分频单元(DIV 2/3_Modified)结构与图7所示完全相同，采用真单项时钟(TSPC,True Single Phase Clock)结构实现。P4连接最后一级带有分频比扩展位的2/3分频单元的分频比控制端P，P5接最后一级2/3分频单元的RST端。
图10为小数分频的频率综合器中使用的实例化的可编程分频器电路时序图，分频比控制信号P5～P0均为1。为了保证扩展分频比的分频器在分频比扩展边界不发生失效，要求同时满足以下三个条件：
(1)当P5＝0时，最后一级2/3分频单元被屏蔽，要求保证倒数第二级2/3分频单元的MODin信号为高电平；
(2)P5由1切换为0时，必须满足M4为高电平，以避免M4发生相位突变；
(3)分频比控制信号P5～P0必须在前一次分频比控制信号都已经起作用后才能发生变化，即
Figure BDA0001390170530000061
从某一信号变为低电平到所有信号变为低电平期间不能切换分频比，如图10所示标注为不可更新分频比区域。
通过对最后一级带有分频比扩展位的2/3分频单元的时序进行优化，本发明的具体实施电路的时序完全满足上述三个要求。当P5＝0时，最后一级2/3分频单元的RST端起作用，其MODout信号被复位为高电平，满足条件1。如图10所示，M3为分频器的总输出信号，同时M3作为Σ-Δ调制器的时钟，在M3的上升沿切换分频比，M3的上升沿时M4为高电平，满足条件2。由于最后一级2/3分频单元的时序与前4级相反，
Figure BDA0001390170530000062
在f4的上升沿跳变为0，使得M3的上升沿在不可更新分频比区域之外，满足条件3。
以上实施例中可编程分频器的分频比在扩展分频比附近切换时，分频器的输入输出曲线仿真结果如图11所示，分频比的切换由Σ-Δ调制器进行控制，由仿真结果可知不存在分频失效问题。
如图12所示为以上实施例中小数分频的频率综合器锁定至25.75GHz过程中环路滤波器(LPF)输出波形图，参考时钟频率为200MHz，可编程分频器分频比为32.1875，小数分频是通过Σ-Δ调制器控制分频比在29～36间切换实现的。从图12结果来看，小数分频的频率综合器能够正常锁定，本发明实例化的可编程分频器在扩展分频比边界(分频比32)处切换时不存在分频失效问题。

Claims (1)

1.一种扩展分频比的可编程分频器电路结构，其特征在于，由n个2/3分频单元级联而成，其中前n-1级为不带分频比扩展位的2/3分频单元（DIV 2/3），最后一级为带有分频比扩展位的2/3分频单元（DIV 2/3_Modified）；
前n-1级不带分频比扩展位的2/3分频单元结构，包含：2个低电平有效的锁存器Nlatch1与Nlatch2，2个高电平有效的锁存器Platch1与Platch2，3个两输入与门AND1、AND2和AND3；2/3分频单元的输入信号为
Figure 217755DEST_PATH_IMAGE002
、P和MOD in ，输出信号为
Figure 666053DEST_PATH_IMAGE004
和MOD out ，它分为预分频逻辑与周期终止逻辑两部分，预分频逻辑由Nlatch1、Platch1和AND1构成，其中，Nlatch1与Platch1构成下降沿触发的触发器；周期终止逻辑由Nlatch2、Platch2、AND2与AND3构成，其中，Nlatch2与Platch2构成下降沿触发的触发器；2/3分频单元的具体连接如下：Platch1的输出端Q与Nlatch1的输入端D相连，Nlatch1的输出端Q与AND2的一输入端相连，MOD in 信号接入AND2的另一输入端，AND2的输出端与Platch2的输入端D相连，Platch2的输出端Q与输入P信号一同接入AND3的输入端，AND3的输出端与Nlatch2的输入端D相连，Nlatch2的反相输出端
Figure 649053DEST_PATH_IMAGE006
和Nlatch1的反相输出端
Figure 450787DEST_PATH_IMAGE006
作为AND1的输入，AND1输出连接Platch1的输入端D；输入信号
Figure DEST_PATH_IMAGE007
与Nlatch1、Nlatch2、Platch1、Platch2的clk端相连，Nlatch1的反相输出端
Figure 202842DEST_PATH_IMAGE006
作为
Figure 290884DEST_PATH_IMAGE008
信号输出，Platch2的输出端Q作为MOD out 信号输出；
最后一级带有分频比扩展位的2/3分频单元，其包含：2个带有复位端rst的低电平有效的锁存器Nlatch1与Nlatch2；2个带有复位端rst的高电平有效的锁存器Platch1与Platch2；3个两输入与门AND1、AND2和AND3；带有分频比扩展位的2/3分频单元的输入信号为
Figure 761180DEST_PATH_IMAGE010
、RST、P和MOD in ，输出信号为
Figure 101025DEST_PATH_IMAGE004
和MOD out ，其分为预分频逻辑与周期终止逻辑两部分；
预分频逻辑由Nlatch1、Platch1和AND1构成，其中，Nlatch1与Platch1构成上升沿触发的触发器；周期终止逻辑由Nlatch2、Platch2、AND2与AND3构成，其中，Nlatch2与Platch2构成上升沿触发的触发器；
具体连接如下：Nlatch1的输出端Q与Platch1的输入端D相连，Platch1的输出端Q与AND2的一输入端相连，MOD in 信号接入AND2的另一输入端，AND2的输出端与Nlatch2的输入端D相连，Nlatch2的输出端Q与输入P信号一同接入AND3的输入端，AND3的输出端与Platch2的输入端D相连，Platch2的反相输出端
Figure 301062DEST_PATH_IMAGE006
和Platch1的反相输出端
Figure 700951DEST_PATH_IMAGE006
作为AND1的输入，AND1的输出连接Nlatch1的输入端D；输入信号
Figure DEST_PATH_IMAGE011
与Nlatch1,Nlatch2,Platch1,Platch2的clk端相连，输入信号RST与Nlatch1,Nlatch2,Platch1,Platch2的复位端rst相连，Platch1的反相输出端
Figure 189701DEST_PATH_IMAGE006
作为
Figure 333237DEST_PATH_IMAGE004
信号输出，Platch2的输出端Q作为MOD out 信号输出；
带有分频比扩展位的2/3分频单元的复位端RST的作用是，当RST信号为低电平时，最后一级带有分频比扩展位的2/3分频单元分别将此2/3分频单元的
Figure 387781DEST_PATH_IMAGE004
复位至低电平、MOD out 复位至高电平、
Figure DEST_PATH_IMAGE013
复位至高电平；
其中，输入信号
Figure 483870DEST_PATH_IMAGE011
作为第一级2/3分频单元的输入，其输出信号作为下一级2/3分频单元的输入信号，依次类推；最后一级2/3分频单元的MOD in 端固定接高电平，其输出MOD out 信号反馈回前一级作为前级MOD in 信号输入，依次类推；输出信号
Figure 928758DEST_PATH_IMAGE014
从倒数第二级2/3分频单元的MOD out 端引出，
Figure 610406DEST_PATH_IMAGE016
为分频比控制位，其中，
Figure 519456DEST_PATH_IMAGE018
分别连接第1~n-1级不带分频比扩展位的2/3分频单元的分频比控制端P，
Figure DEST_PATH_IMAGE020
连接最后一级带有分频比扩展位的2/3分频单元的分频比控制端P，
Figure DEST_PATH_IMAGE022
接最后一级2/3分频单元的RST端；总分频范围为2n-1~2n+1-1。
CN201710746347.4A 2017-08-26 2017-08-26 一种扩展分频比的可编程分频器 Expired - Fee Related CN107565964B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710746347.4A CN107565964B (zh) 2017-08-26 2017-08-26 一种扩展分频比的可编程分频器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710746347.4A CN107565964B (zh) 2017-08-26 2017-08-26 一种扩展分频比的可编程分频器

Publications (2)

Publication Number Publication Date
CN107565964A CN107565964A (zh) 2018-01-09
CN107565964B true CN107565964B (zh) 2020-12-18

Family

ID=60977073

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710746347.4A Expired - Fee Related CN107565964B (zh) 2017-08-26 2017-08-26 一种扩展分频比的可编程分频器

Country Status (1)

Country Link
CN (1) CN107565964B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110677153A (zh) * 2019-10-15 2020-01-10 成都振芯科技股份有限公司 可扩展分频比范围的高速分频器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0682411A1 (fr) * 1994-05-04 1995-11-15 Philips Composants Diviseur de fréquence, synthétiseur de fréquence comportant un tel diviseur et radiotéléphone comportant un tel synthétiseur
CN1604475A (zh) * 2003-09-29 2005-04-06 联发科技股份有限公司 可编程多模数分频器
CN101399540A (zh) * 2008-10-10 2009-04-01 东南大学 一种50%占空比的高速宽范围多模可编程分频器
CN104113325A (zh) * 2013-04-19 2014-10-22 中兴通讯股份有限公司 一种多模可编程分频器
CN106788400A (zh) * 2016-12-05 2017-05-31 中国科学技术大学 高速低功耗的宽带可编程50%占空比正交分频器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0682411A1 (fr) * 1994-05-04 1995-11-15 Philips Composants Diviseur de fréquence, synthétiseur de fréquence comportant un tel diviseur et radiotéléphone comportant un tel synthétiseur
CN1604475A (zh) * 2003-09-29 2005-04-06 联发科技股份有限公司 可编程多模数分频器
CN101399540A (zh) * 2008-10-10 2009-04-01 东南大学 一种50%占空比的高速宽范围多模可编程分频器
CN104113325A (zh) * 2013-04-19 2014-10-22 中兴通讯股份有限公司 一种多模可编程分频器
CN106788400A (zh) * 2016-12-05 2017-05-31 中国科学技术大学 高速低功耗的宽带可编程50%占空比正交分频器

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
A 2.0–5.5 GHz Wide Bandwidth Ring-Based Digital Fractional-N PLL With Extended Range Multi-Modulus Divider;Ahmed Elkholy等;《IEEE JOURNAL OF SOLID-STATE CIRCUITS》;20160831;第51卷(第8期);1771-1784 *
A Fractional-N Frequency Synthesizer for Cellular and Short Range Multi-standard Wireless Receiver;Deping Huang等;《2010 IEEE International Symposium on Circuits and Systems (ISCAS)》;20101231;2071-2074 *
A Frequency Synthesizer With Optimally Coupled QVCO and Harmonic-Rejection SSBmixer for Multi-Standard Wireless Receiver;Deping Huang等;《IEEE JOURNAL OF SOLID-STATE CIRCUITS》;20110630;第46卷(第6期);1307-1320 *
A Programmable Divider with Wide Division Range Applied in An FMCW Frequency Synthesizer;Wu Dan等;《2015 IEEE 11th International Conference on ASIC (ASICON)》;20151231;全文 *
一种应用于全数字锁相环的小数分频器设计;赵远新等;《复旦学报（自然科学版）》;20150430;第54卷(第2期);148-167 *

Also Published As

Publication number Publication date
CN107565964A (zh) 2018-01-09

Similar Documents

Publication Publication Date Title
US6845139B2 (en) Co-prime division prescaler and frequency synthesizer
US9270280B1 (en) Half-integer frequency dividers that support 50% duty cycle signal generation
US7551009B2 (en) High-speed divider with reduced power consumption
JP5837617B2 (ja) オクターブ境界を越えて拡張された同期範囲を有する分周器
US8299827B2 (en) High-speed frequency divider and a phase locked loop that uses the high-speed frequency divider
KR101611814B1 (ko) 분수 분주형 주파수 합성기의 광범위 멀티－모듈러스 분할기
US7405601B2 (en) High-speed divider with pulse-width control
CN110612667B (zh) 频率产生器以及频率产生方法
US7372340B2 (en) Precision frequency and phase synthesis with fewer voltage-controlled oscillator stages
EP1490973A2 (en) Improved frequency divider with reduced jitter and apparatus based thereon
US9543960B1 (en) Multi-stage frequency dividers having duty cycle correction circuits therein
CN112039521A (zh) 用于小数分频的四模分频器、小数锁相环及芯片
CN115378425A (zh) 半整数步长分频器和包括半整数步长分频器的分频器
CN107565964B (zh) 一种扩展分频比的可编程分频器
EP3190705B1 (en) A fractional pll using a linear pfd with adjustable delay
US6501815B1 (en) Loadable divide-by-N with fixed duty cycle
US10230381B2 (en) Frequency divider
US11784651B2 (en) Circuitry and methods for fractional division of high-frequency clock signals
CN212588320U (zh) 一种用于小数分频的四模分频器、小数锁相环及芯片
US20090243668A1 (en) Frequency divider speed booster
US20210281254A1 (en) Programmable-on-the-fly fractional divider in accordance with this disclosure
US7558361B2 (en) Phase-switching dual modulus prescaler
CN214045599U (zh) 应用于锁相环的n倍脉宽扩展电路及其锁相环
Zheng et al. A Low-Power RF Programmable Frequency Divider
An et al. A wide-division-ratio 100MHz-to-5GHz multi-modulus divider chain for wide-band PLL

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20201218

CF01 Termination of patent right due to non-payment of annual fee