KR101611814B1 - 분수 분주형 주파수 합성기의 광범위 멀티－모듈러스 분할기 - Google Patents

분수 분주형 주파수 합성기의 광범위 멀티－모듈러스 분할기 Download PDF

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Abstract

멀티-모듈러스 분할기는 캐스케이드 및 리플 구성으로 구성된 n개의 듀얼 모듈러스 분할기 셀들의 체인을 포함하고, 마지막 (n-k)개의 분할기 셀들은 상태-파킹된 듀얼 모듈러스 분할기 셀들이다. 상태-파킹된 듀얼 모듈러스 분할기 셀들은 분할기 셀이 바이패스될 때, 주어진 논리적 상태로 강요된다. 상태-파킹된 듀얼 모듈러스 분할기 셀들은, 멀티-모듈러스 분할기가 클록 글리치들(clock glitches) 또는 클록 에러들 없이 상이한 수의 셀들 사이에서 변경할 수 있음을 보장한다. 따라서, 멀티-모듈러스 분할기는 분할 비들 사이의 끊김없는 전이(seamless transition)를 이용하여 넓은 분할 범위를 성취할 수 있다.

Description

분수 분주형 주파수 합성기의 광범위 멀티－모듈러스 분할기{WIDE RANGE MULTI-MODULUS DIVIDER IN FRACTIONAL-N FREQUENCY SYNTHESIZER}
본 발명은 주파수 또는 클록 분할기들에 관한 것이고, 특히 확장되고 연속적인 분할 범위를 갖는 멀티-모듈러스 주파수/클록 분할기에 관한 것이다.
무선 통신의 출현은 점점 더 복잡한 통신 명세들에 부응하기 위해 무선 통신 디바이스들에 대한 증가하는 요구들을 야기한다. 무선 통신 디바이스는 일반적으로 하나 이상의 원격통신 표준들에 따라 변조된 라디오 주파수(RF) 신호들을 송신하고 수신한다. 무선 통신 디바이스들은 전형적으로 라디오 주파수(RF) 송신기 및 RF 수신기를 위해 원하는 변조 주파수를 생성하기 위한 주파수 합성기를 포함한다. 다중 주파수 대역들을 커버하고 미세한 주파수 스텝 사이즈의 요구를 충족하기 위해, 분수 분주형 주파수 합성기들(fractional-N frequency synthesizers)이 종종 이용된다. 멀티-모듈러스 분할기들을 이용하여 형성된 분수 분주형 주파수 합성기들은 미세한 해상도를 가지는 출력 주파수들을 생성할 수 있다.
그러나, 넓은 분할 범위를 커버하도록 구성된 종래의 분수 분주형 주파수 합성기들은 종종 분할 비 변경들이 선택된 분할기 셀의 수의 변경들을 야기할 때, 동작 시 주파수 에러들을 겪는다.
본 발명의 하나의 실시예에 따라, 입력 클록 신호를 수신하고 분할된 다운 클록 신호를 생성하는 멀티-모듈러스 분할기는 캐스케이드 및 리플 구성(cascade and ripple configuration)으로 접속된 n개의 듀얼 모듈러스 분할기 셀들을 포함하고, n개의 분할기 셀들 중 처음 k개는 k개의 기본 듀얼 모듈러스 분할기 셀들을 포함하고, 마지막 (n-k)개의 분할기 셀들은 바이패스(bypass)될 수 있는 (n-k)개의 상태-파킹된(state-parked) 듀얼 모듈러스 분할기 셀들을 포함한다. 각각의 상태-파킹된 듀얼 모듈러스 분할기 셀들은 상기 상태-파킹된 듀얼 모듈러스 분할기 셀이 바이패스되고 있을 때, 상기 상태-파킹된 듀얼 모듈러스 분할기 셀을 미리 결정된 논리적 상태로 설정하기 위한 제어 신호를 수신한다. 멀티-모듈러스 분할기는 또한 k번째 분할기 셀로부터 출력 클록 신호 및 (n-k) 상태-파킹된 듀얼 모듈러스 분할기 셀들 각각으로부터 출력 클록 신호들을 수신하는 입력 단자들을 가지는 멀티플렉서를 포함한다. 멀티플렉서는 분할된-다운 클록 신호로서 출력 클록 신호들 중 하나를 선택하기 위한 선택 신호를 수신한다. 분할된-다운 클록 신호는 분할 비가, 하나 이상의 (n-k)개의 상태-파킹된 듀얼 모듈러스 분할기 셀들이 바이패스되어야 하는지를 결정하는 상기 분할 비 및 입력 클록 신호에 기초하여 생성된다. 상태-파킹된 듀얼 모듈러스 분할기 셀을 미리 결정된 논리적 상태로 설정하기 위한 제어 신호 및 멀티플렉서의 선택 신호는 듀얼 모듈러스 분할기 셀들의 분할 인자를 선택하기 위해 각각의 분할기 셀에 제공된 프로그래밍가능한 비트들로부터 얻어진다.
본 발명의 또 다른 양태에 따라, 멀티-모듈러스 분할기를 이용하여 주파수 분할을 수행하기 위한 방법은 바이패스될 수 있는 마지막 (n-k)개의 분할기 셀들을 캐스케이드 및 리플 구성으로 접속된 n개의 듀얼 모듈러스 분할기 셀들에 제공하는 단계; 듀얼 모듈러스 분할기 셀들의 분할 인자를 선택하기 위해 각각의 분할기 셀에 제공된 프로그래밍가능한 비트들에 기초하여 마지막 (n-k)개의 분할기 셀들 중 하나 이상을 미리 결정된 논리적 상태로 설정하기 위해 제어 신호를 제공하는 단계; 제어 신호에 응답하여, 하나 이상의 분할기 셀들이 바이패스되고 있을 때, 미리 결정된 신호 상태로 마지막 (n-k)개의 분할기 셀들 중 하나 이상을 설정하는 단계; 선택 신호에 응답하여 분할된-다운 클록 신호로서 k번째 분할기 셀로부터 출력 클록 신호 및 마지막 (n-k)개의 분할기 셀들 각각으로부터 출력 클록 신호들을 선택하는 단계로서, 상기 선택 신호는 프로그래밍가능한 비트들로부터 얻어지는, 상기 출력 클록 신호 선택 단계; 및 입력 클록 신호 및 분할 비에 기초하여 분할된-다운 클록 신호를 생성하는 단계로서, 상기 분할 비는 마지막 (n-k)개의 분할기 셀들 중 하나 이상이 바이패스되어야 하는지를 결정하는, 분할된-다운 클록 신호 생성 단계를 포함한다.
본 발명은 아래의 상세한 설명 및 첨부된 도면들을 고려하여 더 잘 이해된다.
도 1은 본 발명의 실시예들에서 멀티-모듈러스 분할기를 포함하는 분수 분주형 주파수 합성기의 개략도.
도 2는 분수 분주형 주파수 합성기의 피드백 분할기에 대한 종래의 체인 아키텍처를 도시한 도면.
도 3은 본 발명의 실시예들에 따른 상태-파킹된 듀얼 모듈러스 분할기 셀들을 포함하는 피드백 분할기의 개략도.
도 4는 본 발명의 실시예들에 따른 기본 듀얼 모듈러스 분할기 셀의 개략도.
도 5는 본 발명의 하나의 실시예에 따른 듀얼 모듈러스 상태-파킹된 분할기 셀의 개략도.
도 6은 본 발명의 일 대안적인 실시예에 따른 듀얼 모듈러스 상태-파킹된 분할기 셀의 개략도.
본 발명의 원리들에 따라, 분수 분주형 주파수 합성기를 위한 멀티-모듈러스 분할기는 캐스케이드 및 리플 구성으로 구성된 n개의 듀얼 모듈러스 분할기 셀들의 체인을 포함하고, 마지막 (n-k)개의 분할기 셀들은 상태-파킹된 듀얼 모듈러스 분할기 셀들이다. 상태-파킹된 듀얼 모듈러스 분할기 셀들은, 분할기가 클록 글리치들(clock glitches) 또는 클록 에러들 없이 상이한 수의 셀들 사이에서 변경할 수 있음을 보장한다. 따라서, 멀티-모듈러스 분할기는 특히 분할 비들의 변경이 상이한 수들의 분할기 셀들의 선택을 요구할 때, 분할 비들 사이의 끊김없는 전이(seamless transition)를 이용하여 넓은 분할 범위를 성취할 수 있다.
본 발명의 멀티-모듈러스 분할기는 종래의 분할기들을 통해 많은 잇점들을 인식한다. 분할 범위를 증가시키기 위해 바이패스될 수 있는 분할기 셀들을 이용하여 멀티-모듈러스 분할기를 형성하도록 공지됨에도 불구하고, 이러한 종래의 멀티-모듈러스 분할기들은 종종, 상이한 수의 분할기 셀들이 선택될 때 시간에 따른 변경 동안 발생할 수 있는 글리치들로 인한 클록 에러들을 겪는다. 멀티-모듈러스 분할기는 상이한 수들의 분할기 셀들 사이의 순조롭고 글리치가 없는 전이를 보장하기 위해 상태-파킹된 분할기 셀들을 이용한다. 이 방식으로, 본 발명의 멀티-모듈러스 분할기는 변경하는 수의 분할기 셀들을 이용하여 넓은 분할 범위를 성취할 수 있다. 우회 분할기 셀들을 갖는 종래의 듀얼 모듈러스 분할기들은 종종 복잡하고 고속의 회로를 요구한다.
또한, 상태-파킹된 분할기 셀들과 같은 마지막 분할기 셀들을 구성함으로써, 분할기는 셀 선택이 변경하는 동안 가장 느린 주파수에 대해 동작한다. 따라서, 셀 선택 회로는 더 낮은 속도의 제어 회로들 즉, 분할기의 가장 높은 클록 주파수에 있지 않은 제어 신호들을 요구한다. 저속 제어 신호는 단순한 조합 회로를 이용하여 용이하게 생성될 수 있고, 상기 단순한 조합 회로는 가장 높은 주파수에서 동작할 필요가 없다. 본 발명의 멀티-모듈러스 분할기는 글리치들로부터 회복하기 위해 가장 높은 클록 주파수를 이용하는 종래의 분할기들을 통한 개선을 표현한다.
도 1은 본 발명의 실시예들에서 멀티-모듈러스 분할기를 포함하는 분수 분주형 주파수 합성기의 개략도이다. 도 1을 참조하면, 분수 분주형 주파수 합성기(10)는 위상 검출기(14), 충전 펌프(16), 저역 필터(18) 및 전압 제어 발진기(VCO)(20)를 포함하는 기본 위상 동기 루프(phase-locked loop; PLL) 구조를 이용하여 형성된다. 기본 PPL에서와 같은 통합 피드백을 이용하는 대신에, 피드백 분할기(30)는 피드백 경로에서 이용된다. 피드백 분할기는 또한 분할기(30)의 모듈러스로서 칭해진, 분할 비(N)를 갖는 멀티-모듈러스 분할기로서 구현된다. 따라서, 출력 주파수(fout)는 기준 주파수(fref)의 N배이고, fout=N*fref로서 주어진다. 분주형 합성기에서, 출력 주파수(fout)는 입력 기준 주파수(fref)의 일부이고 분할기 비(N)는 정수 부분과 분수 부분을 포함한다. 멀티-모듈러스 분할기로서, 피드백 분할기(30)는 n개의 분할기 셀들의 체인으로서 구현되고 2n 내지 (2n+1-1)의 분할 범위를 갖는다.
동작 시에, 기준 주파수(fref)는 수정 발진기(12)와 같은, 매우 정확하고 안정된 주파수 소스로부터 생성된다. 기준 주파수(fref)는 전형적으로 높은 주파수 신호이고 피드백 분할기(30)에 의해 출력 주파수(fout)와 같은 원하는 더 낮은 주파수로 다운 분할된다. 출력 주파수(fout)는 PLL를 통해 기준 주파수(fref)로 로킹(locking)된다. 피드백 분할기(30)는 입력 소스 주파수(fsrc)로서 출력 주파수(fout)를 수신하고 PLL에 대한 피드백 주파수(ffb)로서 분할된 다운 주파수(fdiv)를 생성한다. 출력 주파수(fout)는 피드백 분할기(30)의 분할 비(N)를 변경시킴으로써 조절된다. 미세한 주파수 스텝 사이즈는 정수들 사이에서 피드백 분할 비(N)를 끊임없이 바꿈으로써(swapping) 성취될 수 있다.
특히, 피드백 분할기(30)의 분할 비(N)는 델타-시그마(ΣΔ) 변조기(32)에 의해 변조된다. 델타-시그마 변조기(32)는 분할기(30)의 원하는 분할 비(N)를 실현하도록 분할기(30)에서의 분할기 셀들의 분할 인자를 제어하기 위해 프로그래밍가능한 비트들(PI[n:0])을 생성한다. 델타-시그마 변조기(32)는 피드백 주파수(ffb)를 수신하고 프로그래밍가능한 비트들은 피드백 주파수(ffb)와 동기적으로 생성된다. 실제로, 델타-시그마 변조기(32)는 분수 분할 비(N)를 생성하기 위해 정수들(D 및 D+1) 사이의 모듈러스의 선택을 랜덤화한다. 델타-시그마 변조기의 잡음 형상화 효과는 LPF(18)에 의해 필터링 아웃될 수 있는 높은 레벨로 위상 잡음을 푸싱(pushing)한다.
분수 분주형 주파수 합성기(10)의 피드백 분할기(30)는 VCO(20)로부터 매우 높은 입력 소스 주파수(fsrc)를 지원할 수 있어야 한다. 또한, 피드백 분할기(20)의 분할 비(N)의 변경들은 PLL에 대해 피드백 주파수(ffb)로서 이용된 분할된 다운 주파수(fdiv)와 동기가 맞추어져야 한다.
도 2는 분수 분주형 주파수 합성기의 피드백 분할기에 대한 종래의 체인 아키텍처를 도시한다. 도 2를 참조하면, 피드백 분할기(50)는 리플 구성으로 접속된 캐스캐이딩된 분할기 셀들에 의해 형성된 멀티-모듈러스 분할기이다. 특히, 멀티-모듈러스 분할기(50)는 캐스케이드이고 리플 구성으로 접속된 n개의 듀얼 모듈러스 분할기 셀들의 체인에 의해 형성된다. 제 1 셀(#1)은 VCO(20)로부터 입력 소스 클록(CLKsrc)을 수신하고 인입하는 클록을 분할하고 다음 셀(#2)에 대한 출력 클록(CLK1)을 생성한다. 클록 신호는 마지막 셀(#n)로 체인을 위로 전파시키고, 상기 마지막 셀(#n)은 위상 검출기(14)에 대해 피드백 클록(CLKfb)으로서 이용될 수 있는 분할된 다운 클록 신호(CLKdiv)를 생성한다. 한편, 마지막 셀(#n)은 이전 셀(#n-1)에 대한 모듈러스 신호(Mn-1)를 생성하고 모듈러스 신호는 모듈러스 값(M1)으로서 제 1 셀(#1)로 체인을 아래로 전파시킨다.
또한, 듀얼 모듈러스 프리스케일러들(dual modulus prescalers)로서 칭해진, 듀얼 모듈러스 분할기 셀들은 P 또는 P+1의 분할 인자로 분할되도록 구성되고 P/(P+1) 분할기 셀로서 언급된다. 본 예시에서, 듀얼 모듈러스 분할기 셀들은 2 또는 3의 분할 인자를 갖는 2/3 분할기 셀들이다. 델타-시그마 변조기(32)는 분할기 셀의 원하는 분할 인자를 선택하기 위해 각각의 분할기 셀에 대해 프로그래밍가능한 비트(PI[n:0])를 생성한다. 동작 시에, 멀티-모듈러스 분할기(50)는 A개의 출력 펄스들에 대해 P에 의해 분할되고 B개의 출력 펄스들에 대해 P+1에 의해 분할된다. 동등한 분할 비는 A 및 B에 대해 적당한 값들을 선택함으로써 파인 스텝들(fine steps)의 P와 P+1 사이에서 변동한다. 이 방식으로, 분수 분할 비가 실현된다.
멀티-모듈러스 분할기(50)에서의 클록 신호의 분할은 다음에 따라 동작한다. 매 분할 기간에서, 체인에서의 분할기의 마지막 셀(#n)은 논리적 하이 값을 가지는 모듈러스 신호(Mn-1)를 생성한다. 그 다음, 모듈러스 신호는 제 1 셀(#1)로 체인을 위로 전파시킨다. 활성 모듈러스 신호(논리적 하이)는 분할기 셀(#x)이, 프로그래밍가능한 비트(PI[x])가 또한 1로 설정되는 한, 분할 주기에서 3(또는 P+1)으로 한번 분할하게 할 수 있다. 즉, 2/3으로 분할된 셀(#x)은 모듈러스 신호(Mx)가 활성이지 않을(논리적 로우) 때, 비-활성화 기간 동안 두 부분으로 분할할 것이다. 모듈러스 신호가 체인으로 다운 전파하기 때문에, 체인의 각각의 분할기 셀은 완전한 분할 주기 동안 활성 모듈러스 신호(Mx)에 의해 단지 한번만 활성화될 것이다. 2/3으로 분할된 셀(#x)은, 분할기 셀이 프로그래밍가능한 비트(PI[x]) 및 모듈러스 신호(Mx) 둘 모두를 인에이블링(enabling)되게 함으로써 그렇게 하도록 인에이블링되면 전체 분할 주기에서 단지 한번만 세 부분으로 분할할 수 있다. 즉, 분할기 셀(#x)은, 모듈러스 신호(Mx)가 활성(논리적 하이)이고 프로그래밍가능한 비트(PI[x])가 활성(논리적 하이)일 때, 세 부분으로 분할할 수 있다. 분할 주기의 나머지 동안, 셀은 입력 클록을 두 부분으로 분할한다.
따라서, 구성된 바와 같이, 멀티-모듈러스 분할기(50)에서의 세 부분으로의 분할 동작은 단지 출력 신호의 기간에 각각의 셀의 입력 신호의 하나의 추가 기간을 부가한다. 예를 들면, 2.5GHz(0.4ns 기간) 입력 클록을 갖는 셀에서의 각각의 세 부분으로의 분할 동작은 출력 클록의 기간에 추가 0.4ns를 도입할 수 있다. 그 다음, 출력 기간은 두 부분으로의 분할 셀에 대해 0.8ns 대신에 1.2ns가 된다.
도 2에서 도시된 체인 아키텍처는 상이한 수들의 분할기 셀들을 이용함으로써 상이한 분할 범위를 커버하도록 구성될 수 있다. 예를 들면, 5개의 분할기 셀들을 포함하는 멀티-모듈러스 분할기는 32 내지 63의 분할 범위를 실현할 수 있고; 6개의 분할기 셀들을 포함하는 멀티-모듈러스 분할기는 64 내지 127의 분할 범위를 실현할 수 있고; 7개의 분할기 셀들을 포함하는 멀티-모듈러스 분할기는 128 내지 255의 분할 범위를 실현할 수 있다.
넓은 분할 범위를 실현하기 위해, 멀티-모듈러스 분할기는 바이패스되도록 구성되는 분할기 셀들을 포함할 수 있어서, 상이한 수의 분할기 셀들이 원하는 분할 비를 실현하도록 선택될 수 있다. 예를 들면, 멀티-모듈러스 분할기는 바이패스하기 위해 구성된 마지막 2개의 셀들(#6 및 #7)을 갖는 7개의 분할기 셀들의 체인을 포함할 수 있다. 그 다음, 분할기는 원하는 분할 비에 의존하는 5, 6 또는 7개의 분할기 셀들을 선택하도록 구성된 분할기 셀들의 체인을 갖는 32 내지 255의 분할 범위를 가질 것이다. 예를 들면, 32와 63 사이에서와 같은, 낮은 분할 비에 대해, 셀들(#6 및 #7)은 바이패스되고 단지 5개의 분할기 셀들이 이용된다. 64와 127 사이에서와 같은, 더 높은 분할 비가 요구될 때, 셀(#7)은 나머지 6개의 분할기 셀들이 이용될 수 있도록 바이패스될 수 있다. 마지막으로, 128과 255 사이에서와 같은, 훨씬 더 높은 분할 비가 요구될 때, 셀들(#6 및 #7)은 바이패스되지는 않고, 원하는 분할 비를 생성하기 위해 체인에서 이용된다.
그러나, 이러한 구성에서, 분할 비 변경들이 체인에서 필요한 분할기 셀들의 수의 변경 예를 들면, n개의 셀들로부터 n+1개의 셀들로, 또는 n+1개의 셀들로부터 n+2개의 셀들로, 및 그 반대로의 변경을 야기할 때, 변경하는 분할기 셀들의 수는 종종 셀 수의 전환 동안 분할된 다운 클록(CLKdiv)에서 글리치를 야기한다. 분할된 다운 클록 신호는 클록 주기의 적어도 반 동안 잘못될 수 있을 것이다. 분할기 셀 전환이 클록 글리치로서 바람직하지 않는 동안 발생하는 클록 글리치 또는 클록 에러는 복구될 수 없는 시스템 에러로 이를 수 있는 큰 위상 에러를 야기할 수 있다. 이러한 클록 에러들을 제거하기 위한 해결책은 미국 특허 제 7,760,844 호에 설명된다. 그러나, '844 특허에 설명된 해결책은 클록 글리치로부터 복구하기 위해 가장 높은 클록 주파수들에 의존하는데, 이는 구현이 높은 주파수들로 동작해야 하는 복잡한 회로를 요구함을 의미한다.
본 발명의 실시예들에 따라, 멀티-모듈러스 분할기는, 분할 비의 변경들이 활성화된 분할기 셀들의 수의 변경들을 초래할 때, 출력 피드백 클록에서 클록 글리치들을 제거하기 위해 하나 이상의 상태-파킹된 듀얼 모듈러스 분할기 셀들을 포함한다. 도 3은 본 발명의 실시예들에 따른 상태-파킹된 듀얼 모듈러스 분할기 셀들을 포함하는 피드백 분할기의 개략도이다. 도 3을 참조하면, 멀티-모듈러스 분할기(100)는 캐스케이드 및 리플 구성으로 접속된 n개의 듀얼 모듈러스 분할기 셀들의 체인을 포함한다. 특히, 멀티-모듈러스 분할기(100)는 종래의 기본 듀얼 모듈러스 P/(P+1) 분할기 셀들로서 구현되는 k개의 듀얼 모듈러스 분할기 셀들(106)을 포함한다. 본 실시예에서, 기본 분할기 셀들(106)은 2/3으로 분할된 분할기 셀들이다. 멀티-모듈러스 분할기(100)는 또한 (n-k)개의 상태-파킹된 듀얼 모듈러스 분할기 셀들(110)을 포함한다. 셀들이 선택되지 않을 때 특정 논리적 상태로 강요되도록 상태-파킹된 듀얼 모듈러스 분할기 셀들(110)이 구성되어, 상태-파킹된 분할기 셀들(110)이 선택될 때, 셀들은 클록 글리치들 또는 클록 에러들 없이 출력 클록 신호들을 생성하기 위해 정확한 논리 셀에 있게 된다. 구성된다. 본 실시예에서, 상태-파킹된 분할기 셀들(110)은 2/3으로 분할된 분할기 셀들이다.
멀티-모듈러스 분할기(100)는 체인의 전위에서의 2/3 기본 분할기 셀들(106) 및 체인의 후위에서의 2/3 상태-파킹된 분할기 셀들(110)로 구성된다. 즉, 분할기 셀들(#1 내지 #k)은 입력 소스 클록 신호(CLKsrc)(노드 102)를 수신하도록 구성된 분할기 셀(#1)을 갖는 2/3 기본 분할기 셀들(106)이다. 본 실시예에서, 5개의 2/3 기본 분할기 셀들(106)은 7개의 분할기 셀들(즉, k=5 및 n=7)의 체인에서 이용되고 제 5 셀(2/3 셀(#5))은 출력 클록 신호(CLK5)(노드 122)를 생성하고, 상기 출력 클록 신호(CLK5)(노드 122)는 32와 63 사이에서와 같은, 5개의 분할기 셀들에 의해 생성된 범위 내에 있는 분할 비에 대한 출력 분할된 다운 클록(CLKdiv)로서 이용될 수 있다.
분할기 셀들(#k+1 내지 #n)은 2/3 상태-파킹된 분할기 셀들(110)이다. 각각의 상태-파킹된 분할기 셀(110)은 프로그래밍가능한 비트들 중 최상위(n-k+1) 비트들의 제어 하에서 논리 게이트들(112, 114 및 116)에 의해 형성된 조합 논리부를 통해 바이패스될 수 있다. 즉, 프로그래밍가능한 비트들(PI[n:k])은 상태-파킹된 분할기 셀들(110)을 바이패스하거나 인에이블링할지의 여부를 선택하기 위해 이용될 수 있다. 예를 들면, 분할 비가 6개의 분할기 셀들을 호출할 때, 즉 분할 비가 64 내지 127의 범위 내에 있을 때, 프로그래밍가능한 비트들은 2/3 상태-파킹된 분할기 셀(#6)을 인에이블링할 것이다. 분할 비가 7개의 분할기 셀들을 호출할 때, 즉 분할 비가 128 내지 255의 범위 내에 있을 때, 프로그래밍가능한 비트들은 2/3 상태-파킹된 분할기 셀(#6 및 #7)을 인에이블링할 것이다. 본 실시예에서, 프로그래밍가능한 비트들은 OR 게이트(114) 및 AND 게이트(112)를 통해 2/3 상태-파킹된 분할기 셀(#6)을 인에이블링하고 AND 게이트(116)를 통해 2/3 상태-파킹된 분할기 셀(#7)을 인에이블링한다.
특히, 2/3 상태-파킹된 분할기 셀(#6)이 인에이블링되어야 할 때, OR 게이트(114)의 출력을 어서팅(asserting)할 프로그래밍가능한 비트(PI[6])가 어서팅될 것이다. 그 다음, AND 게이트(112)는 모듈러스 신호(M5ori)를 2/3 셀(#5)로 모듈러스 신호(M5)로서 통과시키도록 인에이블링될 것이다. 2/3 상태-파킹된 분할기 셀(#6)이 바이패스되어야 할 때, OR 게이트(114)의 출력을 디어서팅할 프로그래밍가능한 비트들(PI[6] 및 PI[7])가 디어서팅될 것이다. 그 다음, AND 게이트(112)는 디스에이블링될 것이고 모듈러스 신호(M5ori)가 블록될 것이고 2/3 셀(#5)에 전파하지 않을 것이다.
2/3 상태-파킹된 분할기 셀(#6)에 더하여 2/3 상태-파킹된 분할기 셀(#7)이 인에이블링되어야 할 때, OR 게이트(114)의 출력을 어서팅하고 AND 게이트(116)를 인에이블링할 프로그래밍가능한 비트들(PI[6] 및 PI[7])이 어서팅될 것이다. 그 다음, AND 게이트(112)는 모듈러스 신호(M5ori)를 2/3 셀(#5)로 모듈러스 신호(M5)로서 통과시키도록 인에이블링될 것이다. 그 다음, AND 게이트(116)는 또한 모듈러스 신호(M6ori)를 2/3 셀(#6)로 모듈러스 신호(M6)로서 통과시키도록 인에이블링된다. 2/3 상태-파킹된 분할기 셀(#7)이 바이패스되어야 할 때, AND 게이트(116)를 디스에이블링할 프로그래밍가능한 비트(PI[7])가 디어서팅될 것이고 모듈러스 신호(M6ori)가 블록될 것이고 2/3 셀(#6)에 전파하지 않을 것이다.
2/3 상태-파킹된 분할기 셀(#6)이 인에이블링될 때, 분할기 셀(#6)은 출력 클록 신호(CLK6)(노드 124)를 생성하고, 상기 출력 클록 신호(CLK6)(노드 124)는 64와 127 사이에서와 같은, 6개의 분할기 셀들에 의해 생성된 범위 내에 있는 분할 비에 대한 출력 분할된 다운 클록(CLKdiv)로서 이용될 수 있다. 2/3 상태-파킹된 분할기 셀(#7)이 인에이블링될 때, 분할기 셀(#7)은 출력 클록 신호(CLK7)(노드 126)를 생성하고, 상기 출력 클록 신호(CLK7)(노드 126)는 128와 255 사이에서와 같은, 7개의 분할기 셀들에 의해 생성된 범위 내에 있는 분할 비에 대한 출력 분할된 다운 클록(CLKdiv)로서 이용될 수 있다.
멀티-모듈러스 분할기(100)는 프로그래밍가능한 비트들(PI[n;k])에 기초하여 출력 분할된 다운 클록(CLKdiv)(노드 104)으로서 3개의 가능한 클록 신호들 사이를 선택하기 위한 멀티플렉서(120)를 포함한다. 본 실시예에서, 멀티플렉서(120)는 선택 비트들로서 프로그래밍가능한 비트들(PI[7:5])을 수신한다. 프로그래밍가능한 비트들(PI[7:5])이 셀(#6) 및 셀(#7)이 바이패스되어야 하고 단지 첫번째 5개의 분할기 셀들이 인에이블링되어야 함을 나타내는 "001"의 값을 가질 때, 멀티플렉서(120)는 2/3 분할기 셀(#5)(노드 122)로부터 출력 클록(CLK5)을 선택한다. 프로그래밍가능한 비트들(PI[7:5])이 셀(#7)이 바이패스되어야 하고 6개의 분할기 셀들이 인에이블링되어야 함을 나타내는 "01x"의 값을 가질 때, 멀티플렉서(120)는 2/3 상태-파킹된 분할기 셀(#6)(노드 124)로부터 출력 클록(CLK6)을 선택한다. 프로그래밍가능한 비트들(PI[7:5])이 모든 7개의 분할 셀들이 인에이블링되어야 함을 나타내는 "1xx"의 값을 가질 때, 멀티플렉서(120)는 2/3 상태-파킹된 분할기 셀(#7)(노드 126)로부터 출력 클록(CLK7)을 선택한다.
본 발명의 실시예들에 따라, 멀티-모듈러스 분할기(100)는 상태-파킹된 분할기 셀들이 그들이 선택되지 않을 때, 공지된 논리적 상태로 강요되는 마지막 분할기 셀들로서 하나 이상의 상태-파킹된 분할기 셀들을 포함한다. 몇몇 실시예들에서, 인에이블링되지 않을 때, 상태-파킹된 분할기 셀(110)은 분할기 셀이 인에이블링되자마자, 상기 분할기 셀이 두 부분으로 분할되는 상태 또는 세 부분으로 분할되는 상태로 진입하도록 하는 논리적 상태로 강요된다. 또한, 상태-파킹된 분할기 셀의 클록 출력 및 모듈러스 신호 출력은 분할기 셀이 인에이블링되지 않을 때, 공지된 논리적 상태로 강요된다. 그 다음, 상태-파킹된 분할기 셀이 분할 비의 변경으로 인해 인에이블링될 때, 상태-파킹된 분할기 셀은 체인의 마지막 셀로서 정확한 출력 클록 및 정확한 모듈러스 신호 출력을 생성하기 위해 정확한 논리적 상태에 있다. 이 방식으로, 상이한 수들의 분할기 셀들 사이의 전환 동안 어떠한 클록 글리치도 발생하지 않는다.
특히, 멀티-모듈러스 분할기(100)에서, 모듈러스 신호(Mx)는 마지막 셀에서 생성되고 마지막 셀로부터 전파한다. 즉, 5개의 분할기 셀들이 선택될 때, 모듈러스 신호(Mx)는 셀(#5)에 의해 생성되고; 6개의 분할기 셀들이 선택될 때, 모듈러스 신호(Mx)는 셀(#6)에 의해 생성되고; 7개의 분할기 셀들이 선택될 때, 모듈러스 신호(Mx)는 셀(#7)에 의해 생성된다. 분할 비의 변경들이 분할기 셀들의 수의 변경들을 야기할 때, 마지막 셀일 수 있는 분할기 셀이 변경된다. 예를 들면, 분할 비가 60으로부터 66으로 변경하면, 분할기 셀들의 수는 5로부터 6으로 변경하고 마지막 셀은 셀(#5) 대신에 셀(#6)이 된다. 셀(#6)이 공지되지 않은 논리적 상태들로 인에이블링될 때, 셀(#6)의 출력 클록 및 모듈러스 출력 신호는 잘못된 논리적 상태에 있을 수 있고, 이는 카운팅 에러들(counting errors) 및 클록 글리치들을 야기한다.
특히, 상태-파킹된 분할기 셀(110)은 부가적인 상태-파킹된 분할기 셀들이 체인으로 인에이블링될 때, 글리치가 없는 전이를 인에이블링할 수 있는 상태로 강요된다. 본 실시예에서, 프로그래밍가능한 비트들에 의해 표시된 바와 같이 인에이블링되지 않을 때, 상태-파킹된 분할기 셀(110)은 분할기 셀이 인에이블링되자마자, 상기 분할기 셀이 두 부분으로 분할되는 상태 또는 세 부분으로 분할되는 상태로 진입하도록 하는 논리적 상태로 강요된다. 결과적으로, 따라서 출력 클록 및 모듈러스 출력 신호는 상태-파킹된 분할기 셀이 선택되지 않을 때, 논리적 하이 값으로 강요된다. 따라서, 구성된 바와 같이, 분할 비 변경들이 이용되는 마지막 분할기 셀에서의 변경을 야기할 때, 인에이블링되는 상태-파킹된 분할기 셀(110)은 분할기의 분할 동작을 계속하기 위해 즉시 두 부분으로 분할되는 상태 또는 세 부분으로 분할되는 상태로 이동할 수 있다. 또한, 상태-파킹된 분할기 셀은 출력 클록을 생성하고 모듈러스 신호를 전파하기 위해 정확한 논리적 상태에 있을 것이다. 분할된 다운 클록(CLKdiv)은 클록 에러들 없이 생성될 수 있다. 상태-파킹된 분할기 셀들의 동작은 강요-상태 조건(force-state condition)이 프로그래밍가능한 비트들로 자가-정렬되기 때문에, 임의의 클로킹 회로(clocking circuitry)를 요구하지 않는다.
본 발명의 실시예들에서, 상태-파킹된 분할기 셀(110)은 셀의 내부 상태들을 공지된 논리적 상태로 강요하도록 동작적인 강요_상태 입력 신호를 수신하고, 상기 강요_상태 입력 신호는 또한 출력 클록 및 모듈러스 출력 신호를 논리적 하이 값으로 강요한다. 동작 시에, 분할기 셀들의 체인은 정상적인 논리적 하이 상태로 설정된 모듈러스 신호를 갖고 논리적 로우 모듈러스 신호는 마지막 분할기 셀로부터 아래로 전파된다. 모듈러스 출력 신호를 논리적 하이 값으로 강요함으로써, 상태-파킹된 분할기 셀(110)은 잘못된 모듈러스 신호를 전파하지 못하게 된다. 특히, 상기 설명된 바와 같이, 분할기 셀(#x)에 의해 수신된 모듈러스 신호(Mx)가 논리적 하이 값을 가질 때, 분할기 셀(#x)은 언제나 두 부분으로 분할될 것이다. 한편, 분할기 셀(#x)에 의해 수신된 모듈러스 신호(Mx)가 논리적 로우 값을 가질 때, 분할기 셀(#x)은 프로그래밍가능한 비트(PI[x])에 의존하여 두 부분 또는 세 부분으로 분할될 것이다. 분할기 셀(#x)은 단지 프로그래밍가능한 비트(PI[x])에 의해 인에이블링될 때 세 부분으로 분할될 것이다.
강요_상태 입력 신호는 분할기 셀(110)이 선택되지 않고 있음을 나타내는 프로그래밍가능한 비트들에 의해 구동된다. 예를 들면, 셀(#6)에 대해, 프로그래밍가능한 비트들(PI[7:6])은 강요_상태 입력 신호(노드 130)으로서 이용된다. 프로그래밍가능한 비트들(PI[7:6])이 셀(#6) 및 셀(#7) 중 어느 것도 선택되지 않음을 나타내는 "00"의 값을 가질 때, 셀(#6)에 대한 강요_상태 입력 신호(노드 130)는 분할기 셀을 원하는 논리적 상태로 강요하도록 활성화될 것이다. 셀(#7)에 대해, 프로그래밍가능한 비트(PI[7])는 강요_상태 입력 신호(노드 132)로서 이용된다. 프로그래밍가능한 비트(PI[7])가 셀(#7)이 선택되지 않음을 나타내는 "0"의 값을 가질 때, 셀(#7)에 대한 강요_상태 입력 신호(노드 132)는 분할기 셀을 원하는 논리적 상태로 강요하도록 활성화될 것이다. 일반적으로, 강요_상태 입력 신호는 상태-파킹된 분할기 셀과 연관된 프로그래밍가능한 비트 및 임의의 더 높은 차수의 분할기 셀들에 대한 프로그래밍가능한 비트들에 의해 형성된다.
도 4는 본 발명의 실시예들에 따른 기본 듀얼 모듈러스 분할기 셀의 개략도이다. 기본 듀얼 모듈러스 분할기 셀은 입력 클록(CLKin) 및 모듈러스 입력 신호(MI)를 수신하고 출력 클록(CLKout) 및 모듈러스 출력 신호(MO)를 생성한다.
도 5는 본 발명의 하나의 실시예에 따른 듀얼 모듈러스 상태-파킹된 분할기 셀의 개략도이다. 도 5를 참조하면, 듀얼 모듈러스 상태-파킹된 분할기 셀(110)은 입력 클록(CLKin)(노드 152)을 수신하고 출력 클록(CLKout)(노드 153)을 생성하기 위해 직렬로 접속된 래치(160) 및 래치(165)를 포함한다. 래치(165)의 Q 출력은 피드백으로서 NOR 게이트(162)에 결합되고 또한 인버터(67)을 통해 NOR 게이트(168)에 결합되는 Q0 신호이다. 상태-파킹된 분할기 셀(110)은 또한 입력 모듈러스 신호(MI)(노드 154)을 수신하고 출력 모듈러스 신호(MO)(노드 158)을 생성하기 위해 직렬로 접속된 래치(170) 및 래치(175)를 포함한다. 래치(175)의 Q 출력은 래치(160)를 구동하는 NOR 게이트(162)에 결합되는 Q1 신호이다. 프로그래밍가능한 비트(PI)는 래치(175)의 데이터 입력을 구동하기 위해 인버터(173) 및 OR 게이트(174)를 통해 결합된다.
분할기 셀(110)의 구성 및 동작은 NOR 게이트(168)로의 강요_상태 입력 신호(노드 155)의 부가 및 강요_상태 입력 신호를 또한 수신하는 OR 게이트(163)의 부가를 제외하고 도 4의 기본 분할기 셀과 유사하다. 따라서, 구성된 바와 같이, 강요_상태 입력 신호가 논리적 로우 레벨에 있을 때, 신호들(Q1 및 Q0)의 논리적 상태들은 각각 0 및 1이 될 것이다. 즉, {Q1, Q0}={01}이다. 그 다음, 출력 클록(CLKout)(노드 153)은 Q0 신호에 기초하여 논리적 하이 값으로 강요될 것이고 모듈러스 출력 신호(MO)(노드 158)는 또한 Q0 신호에 기초하여 논리적 하이 값으로 강요될 것이다. 신호들(Q1 및 Q0)을 {01}로 설정함으로써, 분할기 셀은 셀이 인에이블링될 때, 두 부분으로 분할되거나 세 부분으로 분할되도록 설정된다. 특히, 분할기 셀이 두 부분으로 분할되도록 인에이블링될 때, 신호들(Q1, Q0)은 재설정되는 {01}로부터 {00}으로 이동할 것이다. 분할기 셀이 세 부분으로 분할되도록 인에이블링될 때, 신호들(Q1, Q0)은 {01}로부터 {10}으로 그 다음, 재설정하기 위해 {00}으로 이동할 것이다. 따라서, {Q1, Q0}={01}의 논리적 상태는 브랜칭 상태(branching state)이다. 이 브랜칭 상태에 분할기 셀(110)을 파킹함으로써, 분할기 셀은 잘못된 논리 상태들을 통해 가지 않고 즉시 두 부분으로 분할되는 상태 또는 세 부분으로 분할되는 상태로 이동할 수 있다. 분할기 셀이 정확한 논리적 상태에 설정되지 않으면, 그것은 분할기 셀이 정확한 상태에 있기 전에, 또 다른 클록 주기를 취할 수 있어서 클록 에러들을 야기한다.
도 5는 인에이블링되지 않을 때, 분할기 셀을 공지된 논리적 상태로 설정하기 위해 강요_상태 입력 신호를 포함하는 상태-파킹된 분할기 셀(110)의 개념적 구현을 예시한다. 도 6는 본 발명의 일 대안적인 실시예에 따른 듀얼 모듈러스 상태-파킹된 분할기 셀의 개략도이다. 도 6에 도시된 실시예에서, 강요_상태 입력 신호는 상태 파킹을 구현하기 위해 래치 회로들로 포함된다.
상태-파킹된 분할기 셀들을 포함하는 본 발명의 멀티-모듈러스 분할기는 종래의 멀티-모듈러스 분할기들에 비해 많은 잇점들을 실현한다. 본 발명의 멀티-모듈러스 분할기는 클록 에러들 없이 분할기 셀들의 수의 변경으로 넓은 범위의 분할 비를 구현할 수 있다. 멀티-모듈러스 분할기는 단지 더 낮은 속도의 제어 신호들을 요구하고 제어 신호들은 완전한 조합 회로에 의해 생성될 수 있다. 멀티-모듈러스 분할기는 종종 종래의 해결책들에서 요구된 높은 속도의 클록 신호들 또는 복잡한 회로를 요구하지 않는다.
상기 상세된 설명들은 본 발명의 특정 실시예들을 예시하기 위해 제공되고 제한하는 것으로서 의도되지 않는다. 본 발명의 범위 내에서 많은 수정들 및 변동들이 가능하다. 본 발명은 첨부된 청구항들에 의해 규정된다.
10: 분수 분주형 주파수 합성기 12: 수정 발진기
14: 위상 검출기 16: 충전 펌프
18: 저역 필터 20: 전압 제어 발진기(VCO)
30: 피드백 분할기 32: 델타-시그마 변조기
100: 멀티-모듈러스 분할기
110: 상태-파킹된 듀얼 모듈러스 분할기 셀들
120: 멀티플렉서 160, 165, 170, 175: 래치
162: NOR 게이트 173: 인버터
174: OR 게이트

Claims (12)

  1. 입력 클록 신호를 수신하고 분할된-다운 클록 신호를 생성하는 멀티-모듈러스 분할기에 있어서:
    캐스케이드 및 리플 구성(cascade and ripple configuration)으로 접속된 n개의 듀얼 모듈러스 분할기 셀들로서, n개의 분할기 셀들 중 처음 k개는 k개의 기본 듀얼 모듈러스 분할기 셀들을 포함하고, 마지막 (n-k)개의 분할기 셀들은 바이패스(bypass)될 수 있는 (n-k)개의 상태-파킹된(state-parked) 듀얼 모듈러스 분할기 셀들을 포함하고, 각각의 상태-파킹된 듀얼 모듈러스 분할기 셀들은 상기 상태-파킹된 듀얼 모듈러스 분할기 셀이 바이패스되고 있을 때, 상기 상태-파킹된 듀얼 모듈러스 분할기 셀을 미리 결정된 논리적 상태로 설정하기 위한 제어 신호를 수신하는, 상기 n개의 듀얼 모듈러스 분할기 셀들; 및
    k번째 분할기 셀로부터 출력 클록 신호 및 (n-k) 상태-파킹된 듀얼 모듈러스 분할기 셀들 각각으로부터 출력 클록 신호들을 수신하는 입력 단자들을 가지는 멀티플렉서로서, 분할된-다운 클록 신호로서 상기 출력 클록 신호들 중 하나를 선택하기 위한 선택 신호를 수신하는, 상기 멀티플렉서를 포함하고,
    상기 분할된-다운 클록 신호는 상기 입력 클록 신호 및 분할 비에 기초하여 생성되고, 상기 분할 비는 하나 이상의 (n-k)개의 상태-파킹된 듀얼 모듈러스 분할기 셀들이 바이패스되어야 하는지를 결정하고, 상기 바이패스된 상태-파킹된 듀얼 모듈러스 분할기 셀을 미리 결정된 논리적 상태로 설정하기 위한 제어 신호 및 상기 멀티플렉서의 선택 신호는, 상기 듀얼 모듈러스 분할기 셀들의 분할 인자를 선택하기 위해 각각의 분할기 셀에 제공된 프로그래밍가능한 비트들로부터 얻어지는, 멀티-모듈러스 분할기.
  2. 제 1 항에 있어서,
    상태-파킹된 듀얼 모듈러스 분할기 셀을 미리 결정된 논리적 상태로 설정하기 위한 제어 신호는 상기 바이패스된 상태-파킹된 듀얼 모듈러스 분할기 셀에 대한 프로그래밍가능한 비트 및 상기 바이패스된 상태-파킹된 듀얼 모듈러스 분할기 셀 보다 더 높은 차수를 갖는 상기 상태-파킹된 듀얼 모듈러스 분할기 셀들에 대한 프로그래밍가능한 비트들을 포함하는, 멀티-모듈러스 분할기.
  3. 제 1 항에 있어서,
    상기 멀티플렉서의 선택 신호는 상기 k개 내지 n개의 분할기 셀들에 대한 프로그래밍가능한 비트들을 포함하는, 멀티-모듈러스 분할기.
  4. 제 1 항에 있어서,
    상기 n개의 듀얼 모듈러스 분할기 셀들은 n개의 P/(P+1) 분할기 셀들을 포함하고, 각각의 P/(P+1) 분할기 셀은 상기 P/(P+1) 분할기 셀의 분할 인자로서 P 또는 (P+1)을 선택하기 위해 각각의 프로그래밍가능한 비트를 수신하고, 상기 P/(P+1) 분할기 셀은, 상기 P/(P+1) 분할기 셀에 대한 모듈러스 입력 신호가 동시에 어서팅(asserting)될 때, 상기 (P+1) 분할 인자를 인에이블링(enabling)하는, 멀티-모듈러스 분할기.
  5. 제 4 항에 있어서,
    상기 제어 신호에 응답하여, 상기 상태-파킹된 듀얼 모듈러스 분할기 셀은 상태-파킹된 분할기 셀이 인에이블링될 때, 상기 상태-파킹된 분할기 셀이 P로 분할되는 상태 또는 (P+1)로 분할되는 상태로 진입하게 하는 논리적 상태로 설정되는, 멀티-모듈러스 분할기.
  6. 제 4 항에 있어서,
    상기 제어 신호에 응답하여, 상기 바이패스된 상태-파킹된 듀얼 모듈러스 분할기 셀은 제 1 논리적 상태로 설정된 모듈러스 출력 신호 및 출력 클록 신호를 갖고, 상기 모듈러스 출력 신호는 상기 바이패스된 상태-파킹된 듀얼 모듈러스 분할기 셀에 대해 P 상태로 분할되는 상태를 선택하기 위해 상기 제 1 논리적 상태를 갖는, 멀티-모듈러스 분할기.
  7. 멀티-모듈러스 분할기를 이용하여 주파수 분할을 수행하기 위한 방법에 있어서:
    바이패스될 수 있는 마지막 (n-k)개의 분할기 셀들을 캐스케이드 및 리플 구성으로 접속된 n개의 듀얼 모듈러스 분할기 셀들에 제공하는 단계;
    마지막 (n-k)개의 분할기 셀들 중 하나 이상을 바이패스하기 위해 제어 신호를 제공하는 단계로서, 상기 제어 신호는, 상기 n개의 듀얼 모듈러스 분할기 셀들의 분할 인자를 선택하기 위해 각각의 분할기 셀에 제공된 프로그래밍가능한 비트들에 기초하여 상기 바이패스된 분할기 셀들을 미리 결정된 논리적 상태로 설정하는, 상기 제어 신호를 제공하는 단계;
    상기 제어 신호에 응답하여, 상기 마지막 (n-k)개의 분할기 셀들 중 하나 이상이 바이패스되고 있을 때, 상기 마지막 (n-k)개의 분할기 셀들 중 하나 이상을 미리 결정된 신호 상태로 설정하는 단계;
    선택 신호에 응답하여 분할된-다운 클록 신호로서 k번째 분할기 셀로부터 출력 클록 신호 및 마지막 (n-k)개의 분할기 셀들 각각으로부터 출력 클록 신호들을 선택하는 단계로서, 상기 선택 신호는 프로그래밍가능한 비트들로부터 얻어지는, 상기 출력 클록 신호 선택 단계; 및
    입력 클록 신호 및 분할 비에 기초하여 분할된-다운 클록 신호를 생성하는 단계로서, 상기 분할 비는 상기 마지막 (n-k)개의 분할기 셀들 중 하나 이상이 바이패스되어야 하는지를 결정하는, 상기 분할된-다운 클록 신호 생성 단계를 포함하는, 멀티-모듈러스 분할기를 이용하여 주파수 분할을 수행하기 위한 방법.
  8. 제 7 항에 있어서,
    제어 신호를 제공하는 단계는 상기 제어 신호로서 상기 바이패스된 분할기 셀에 대한 상기 프로그래밍가능한 비트 및 상기 바이패스된 분할기 셀보다 더 높은 차수를 갖는 상기 분할기 셀들에 대한 상기 프로그래밍가능한 비트들을 제공하는 단계를 포함하는, 멀티-모듈러스 분할기를 이용하여 주파수 분할을 수행하기 위한 방법.
  9. 제 7 항에 있어서,
    상기 선택 신호로서 상기 프로그래밍가능한 비트들을 k개 내지 n개의 분할기 셀들에 제공하는 단계를 추가로 포함하는, 멀티-모듈러스 분할기를 이용하여 주파수 분할을 수행하기 위한 방법.
  10. 제 7 항에 있어서,
    상기 n개의 듀얼 모듈러스 분할기 셀들은 n개의 P/(P+1) 분할기 셀들을 포함하고, 각각의 P/(P+1) 분할기 셀은 상기 P/(P+1) 분할기 셀의 분할 인자로서 P 또는 (P+1)을 선택하기 위해 각각의 프로그래밍가능한 비트를 수신하고, 상기 P/(P+1) 분할기 셀은, 상기 P/(P+1) 분할기 셀에 대한 모듈러스 입력 신호가 동시에 어서팅될 때, 상기 (P+1) 분할 인자를 인에이블링하는, 멀티-모듈러스 분할기를 이용하여 주파수 분할을 수행하기 위한 방법.
  11. 제 10 항에 있어서,
    상기 마지막 (n-k)개의 분할기 셀들 중 하나 이상이 바이패스되고 있을 때, 미리 결정된 논리적 상태로 상기 마지막 (n-k)개의 분할기 셀들 중 하나 이상을 설정하는 단계는 상기 바이패스된 분할기 셀이 인에이블링될 때, 상기 마지막 (n-k)개의 분할기 셀들 중 하나 이상을 상기 바이패스된 분할기 셀이 P로 분할되는 상태 또는 (P+1)로 분할되는 상태로 진입하게 하는 논리적 상태로 설정하는 단계를 포함하는, 멀티-모듈러스 분할기를 이용하여 주파수 분할을 수행하기 위한 방법.
  12. 제 10 항에 있어서,
    상기 마지막 (n-k)개의 분할기 셀들 중 하나 이상이 바이패스되고 있을 때, 미리 결정된 논리적 상태로 상기 마지막 (n-k)개의 분할기 셀들 중 하나 이상을 설정하는 단계는 상기 바이패스된 분할기 셀의 모듈러스 출력 신호 및 출력 클록 신호를 제 1 논리적 상태로 설정하는 단계를 포함하고, 상기 모듈러스 출력 신호는 상기 바이패스된 분할기 셀에 대해 P 상태로 분할되는 상태를 선택하기 위해 상기 제 1 논리적 상태를 갖는, 멀티-모듈러스 분할기를 이용하여 주파수 분할을 수행하기 위한 방법.
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