JP6437142B2

JP6437142B2 - 可変分周器

Info

Publication number: JP6437142B2
Application number: JP2017561001A
Authority: JP
Inventors: 裕貴柳原; 恒次堤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2016-03-16
Filing date: 2016-03-16
Publication date: 2018-12-12
Anticipated expiration: 2036-03-16
Also published as: JPWO2017158761A1; US10411714B2; US20190036533A1; CN108834431A; WO2017158761A1; EP3419177A4; EP3419177A1; EP3419177B1

Description

この発明は、分周比を可変することが可能な可変分周器に関するものである。

分周比を可変することが可能な可変分周器は、例えば、位相同期回路（ＰＬＬ：ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）の一部品として使用されることがある。
即ち、可変分周器は、ＰＬＬ内の電圧制御発振器（ＶＣＯ：ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）の出力信号を設定された分周比で分周するために用いられることがある。
可変分周器の構成として、複数のデュアルモジュラス分周器が直列に接続されている構成が知られている。
また、デュアルモジュラス分周器として、例えば、下記に示すような動作を行う分周器が知られている。

デュアルモジュラス分周器は、後段のデュアルモジュラス分周器から制御信号であるｍｏｄ信号を受けると、そのｍｏｄ信号が分周比を固定する旨を示している場合、前段のデュアルモジュラス分周器から出力されたクロック信号を２分周して、そのクロック信号の分周信号を後段のデュアルモジュラス分周器に出力する。
デュアルモジュラス分周器は、そのｍｏｄ信号が分周比の可変を許可する旨を示している場合、外部から与えられる分周比設定データがＬレベルの信号であれば、前段のデュアルモジュラス分周器から出力されたクロック信号を２分周して、そのクロック信号の分周信号を後段のデュアルモジュラス分周器に出力し、その分周比設定データがＨレベルの信号であれば、前段のデュアルモジュラス分周器から出力されたクロック信号を３分周して、そのクロック信号の分周信号を後段のデュアルモジュラス分周器に出力する。
なお、デュアルモジュラス分周器は、後段のデュアルモジュラス分周器から出力されたｍｏｄ信号を前段のデュアルモジュラス分周器に出力する。

上記のデュアルモジュラス分周器がｎ個直列に接続されている可変分周器の場合、ｎ個のデュアルモジュラス分周器に与える分周比設定データを更新することで、２^ｎ〜２^ｎ＋１−１の範囲の分周比で動作させることができる。
また、ｎ個のデュアルモジュラス分周器が直列に接続されている可変分周器は、ｎ個のデュアルモジュラス分周器のうち、１段目からｍ段目までのデュアルモジュラス分周器が前半のデュアルモジュラス分周器、（ｍ＋１）段目から最終段であるｎ段目までのデュアルモジュラス分周器が後半のデュアルモジュラス分周器であるとするとき、後半のデュアルモジュラス分周器の中の後ろ幾つかのデュアルモジュラス分周器を無効化することが可能な構成になっている。
後ろ幾つかのデュアルモジュラス分周器が無効化された場合、後ろ幾つかのデュアルモジュラス分周器は、可変分周器の分周動作に関わらなくなるため、可変分周器の分周動作に関わるデュアルモジュラス分周器の個数が減少し、全てのデュアルモジュラス分周器が分周動作に関わる場合よりも、小さい分周比に対応することが可能になる。

例えば、ＰＬＬでは小数の分周比を実現する必要がある場合があり、このような場合には、分周比にΔΣ変調がかけられるため、可変分周器は、動的に変化する分周比パターンに追従して動作する必要がある。
以下の特許文献１に開示されている可変分周器では、動的に変化する分周比パターンに追従して動作できるようにするため、無効化されているデュアルモジュラス分周器が、次に有効化された際の動作が一定になるように、無効化されているデュアルモジュラス分周器の内部状態を初期化するようにしている。

特開２０１５−２２８５６９号公報

従来の可変分周器は以上のように構成されているので、分周動作に関わっている有効なデュアルモジュラス分周器の中で、最も後段のデュアルモジュラス分周器の分周比が３分周であるとき、分周動作に関わる有効なデュアルモジュラス分周器の個数を減少する分周比設定データが与えられた場合、正常な分周動作が行われなくなることがあるという課題があった。
例えば、分周動作に関わっている有効なデュアルモジュラス分周器の個数が４個であり、４個のデュアルモジュラス分周器によって１２分周が行われているとき、分周動作に関わる有効なデュアルモジュラス分周器の個数を３個に減少して、分周比を７分周にする分周比設定データが与えられた場合、分周比が８分周になる誤動作が発生することがある。
これは、外部から与えられる分周比設定データによって分周比が更新されるタイミングが、１段目のデュアルモジュラス分周器から出力されるｍｏｄ信号が立ち下がるタイミングであるため、分周比の更新タイミングにおいて、分周動作に関わる有効なデュアルモジュラス分周器の内部状態が、分周比によって異なることに起因するものである。

この発明は上記のような課題を解決するためになされたもので、分周動作に関わっている有効なデュアルモジュラス分周器の中で、最も後段のデュアルモジュラス分周器の分周比が３分周であるとき、分周動作に関わる有効なデュアルモジュラス分周器の個数を減少する分周比の設定データが与えられた場合でも、正常な分周動作を実現することができる可変分周器を得ることを目的とする。

この発明に係る可変分周器は、有意のリセット信号が与えられている状態では、内部状態が初期化され、無意のリセット信号が与えられている状態では、設定データにしたがって分周比が第１の分周比又は第２の分周比に設定され、設定された分周比で入力信号を分周して、入力信号の分周信号を出力するデュアルモジュラス分周器が複数個直列に接続されている第１の分周器群と、設定データを第１の分周器群における複数のデュアルモジュラス分周器に出力する設定データ出力回路と、設定データ出力回路から出力された設定データにしたがって有意又は無意のリセット信号を生成して、有意又は無意のリセット信号を複数のデュアルモジュラス分周器に出力するリセット回路とを備え、設定データ出力回路が、第１の分周器群における複数のデュアルモジュラス分周器のうち、リセット回路から無意のリセット信号が出力されているデュアルモジュラス分周器の中の最終段のデュアルモジュラス分周器の分周比が３分周であるとき、リセット回路から無意のリセット信号が出力されるデュアルモジュラス分周器の個数を１つ減らす際には、最終段のデュアルモジュラス分周器の入力信号に同期して、設定データを更新するようにしたものである。

この発明によれば、設定データ出力回路が、第１の分周器群における複数のデュアルモジュラス分周器のうち、リセット回路から無意のリセット信号が出力されているデュアルモジュラス分周器の中の最終段のデュアルモジュラス分周器の分周比が３分周であるとき、リセット回路から無意のリセット信号が出力されるデュアルモジュラス分周器の個数を１つ減らす際には、最終段のデュアルモジュラス分周器の入力信号に同期して、設定データを更新するように構成したので、分周動作に関わっている有効なデュアルモジュラス分周器の中で、最も後段のデュアルモジュラス分周器の分周比が３分周であるとき、分周動作に関わる有効なデュアルモジュラス分周器の個数を減少する分周比の設定データが与えられた場合でも、正常な分周動作を実現することができる効果がある。

この発明の実施の形態１による可変分周器を示す構成図である。この発明の実施の形態１による可変分周器のデュアルモジュラス分周器１−１，１−２を示す構成図である。この発明の実施の形態１による可変分周器のデュアルモジュラス分周器２−１，２−２を示す構成図である。可変分周器の分周比が１２分周から７分周に変更される際の各種信号の波形を示す説明図である。この発明の実施の形態２による可変分周器を示す構成図である。

以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面にしたがって説明する。

実施の形態１．
図１はこの発明の実施の形態１による可変分周器を示す構成図である。
図１において、第１の分周器群１は２個のデュアルモジュラス分周器１−１，１−２を備えている。
図１の例では、第１の分周器群１が備えているデュアルモジュラス分周器の個数が２個であるが、これは一例に過ぎず、３個以上のデュアルモジュラス分周器を備えているものであってもよい。
デュアルモジュラス分周器１−１，１−２は直列に接続されており、デュアルモジュラス分周器１−１におけるクロック信号ｃｌｋ（４）の出力端子ＯＵＴが、デュアルモジュラス分周器１−２におけるクロック信号ｃｌｋ（４）の入力端子ＩＮと接続されている。

デュアルモジュラス分周器１−１，１−２はリセット回路６から有意のリセット信号が与えられている状態では、即ち、信号レベルがＬレベルのリセット信号が与えられている状態では、内部状態が初期化されて、出力端子ＯＵＴから信号レベルがＬレベルの信号を出力するとともに、ＭＯＤｉｎ端子から入力された分周比制御信号ｍｏｄの信号レベルにかかわらず、ＭＯＤｏｕｔ端子から信号レベルがＬレベルの分周比制御信号ｍｏｄを出力する。この場合、デュアルモジュラス分周器１−１，１−２は分周動作に関わらない無効化されたデュアルモジュラス分周器となる。
デュアルモジュラス分周器１−１，１−２はリセット回路６から無意のリセット信号が与えられている状態では、即ち、信号レベルがＨレベルのリセット信号が与えられている状態では、分周動作に関わる有効なデュアルモジュラス分周器となり、ＭＯＤｉｎ端子から信号レベルがＬレベルの分周比制御信号ｍｏｄが入力された場合、分周比が２分周（第１の分周比）に設定される。
また、デュアルモジュラス分周器１−１，１−２は信号レベルがＨレベルのリセット信号が与えられている状態では、ＭＯＤｉｎ端子から信号レベルがＨレベルの分周比制御信号ｍｏｄが入力された場合、リタイミング回路４のフリップフロップ４−２，４−３から出力された分周比の設定データである分周比設定信号Ｐ’＜２＞，Ｐ’＜３＞の信号レベルがＬレベルであれば、分周比が２分周に設定され、その分周比設定信号Ｐ’＜２＞，Ｐ’＜３＞の信号レベルがＨレベルであれば、分周比が３分周（第２の分周比）に設定される。

そして、デュアルモジュラス分周器１−１，１−２は設定された分周比で、入力端子ＩＮから入力されたクロック信号ｃｌｋ（入力信号）を分周して、出力端子ＯＵＴからクロック信号ｃｌｋの分周信号を出力する。
即ち、デュアルモジュラス分周器１−１は、クロック信号ｃｌｋ（３）を設定された分周比で分周して、そのクロック信号ｃｌｋ（３）の分周信号であるクロック信号ｃｌｋ（４）を出力する。
デュアルモジュラス分周器１−２は、クロック信号ｃｌｋ（４）を設定された分周比で分周して、そのクロック信号ｃｌｋ（４）の分周信号であるクロック信号ｃｌｋ（５）を出力する。

ここで、信号レベルがＬレベルの分周比制御信号ｍｏｄは、分周比を２分周に固定する旨を示す第１の制御信号に対応する。また、信号レベルがＨレベルの分周比制御信号ｍｏｄは、分周比の可変を許可する旨を示す第２の制御信号に対応する。この実施の形態１では、分周比の可変は、２分周又は３分周への可変である。
なお、デュアルモジュラス分周器１−１はＭＯＤｉｎ端子から入力された分周比制御信号ｍｏｄ（４）と、入力端子ＩＮから入力されたクロック信号ｃｌｋ（３）とにしたがって、ＭＯＤｏｕｔ端子から分周比制御信号ｍｏｄ（３）を生成するための分周比制御信号ｍｏｄをＯＲゲート６−４に出力する。
デュアルモジュラス分周器１−２はＭＯＤｉｎ端子から入力された信号レベルがＨレベルの信号と、入力端子ＩＮから入力されたクロック信号ｃｌｋ（４）とにしたがって、ＭＯＤｏｕｔ端子から分周比制御信号ｍｏｄ（４）を生成するための分周比制御信号ｍｏｄをＯＲゲート６−３に出力する。

第２の分周器群２は２個のデュアルモジュラス分周器２−１，２−２を備えており、第１の分周器群１の前段に直列に接続されている。
図１の例では、第２の分周器群２が備えているデュアルモジュラス分周器の個数が２個であるが、これは一例に過ぎず、３個以上のデュアルモジュラス分周器を備えているものであってもよい。
デュアルモジュラス分周器２−１，２−２は直列に接続されており、デュアルモジュラス分周器２−１におけるクロック信号ｃｌｋ（２）の出力端子ＯＵＴが、デュアルモジュラス分周器２−２におけるクロック信号ｃｌｋ（２）の入力端子ＩＮと接続され、デュアルモジュラス分周器２−２におけるクロック信号ｃｌｋ（３）の出力端子ＯＵＴが、デュアルモジュラス分周器１−１のクロック信号ｃｌｋ（３）の入力端子ＩＮと接続されている。

デュアルモジュラス分周器２−１，２−２はＭＯＤｉｎ端子から信号レベルがＬレベルの分周比制御信号ｍｏｄが入力された場合、分周比が２分周に設定される。
デュアルモジュラス分周器２−１，２−２はＭＯＤｉｎ端子から信号レベルがＨレベルの分周比制御信号ｍｏｄが入力された場合、リタイミング回路４のフリップフロップ４−０，４−１から出力された分周比の設定データである分周比設定信号Ｐ’＜０＞，Ｐ’＜１＞の信号レベルがＬレベルであれば、分周比が２分周に設定され、その分周比設定信号Ｐ’＜０＞，Ｐ’＜１＞の信号レベルがＨレベルであれば、分周比が３分周に設定される。
そして、デュアルモジュラス分周器２−１，２−２は設定された分周比で、入力端子ＩＮから入力されたクロック信号ｃｌｋを分周して、出力端子ＯＵＴからクロック信号ｃｌｋの分周信号を出力する。
即ち、デュアルモジュラス分周器２−１は、クロック信号ｃｌｋ（１）を設定された分周比で分周して、そのクロック信号ｃｌｋ（１）の分周信号であるクロック信号ｃｌｋ（２）を出力する。
デュアルモジュラス分周器２−２は、クロック信号ｃｌｋ（２）を設定された分周比で分周して、そのクロック信号ｃｌｋ（２）の分周信号であるクロック信号ｃｌｋ（３）を出力する。
なお、デュアルモジュラス分周器２−１はＭＯＤｉｎ端子から入力された分周比制御信号ｍｏｄ（２）と、入力端子ＩＮから入力されたクロック信号ｃｌｋ（１）とにしたがって、ＭＯＤｏｕｔ端子から分周比制御信号ｍｏｄ（１）を出力する。
デュアルモジュラス分周器２−２はＭＯＤｉｎ端子から入力された分周比制御信号ｍｏｄ（３）と、入力端子ＩＮから入力されたクロック信号ｃｌｋ（２）とにしたがって、ＭＯＤｏｕｔ端子から分周比制御信号ｍｏｄ（２）を出力する。

設定データ出力回路３はリタイミング回路４及びエッジ検出回路５を備えており、外部から与えられた分周比設定信号Ｐ＜０：４＞を保持し、その分周比設定信号Ｐ＜０：４＞をリタイミングした分周比設定信号Ｐ’＜０：４＞をデュアルモジュラス分周器２−１，２−２，１−１，１−２に出力する。
リタイミング回路４はフリップフロップ４−０〜４−４を備えている。
フリップフロップ４−０〜４−４は外部から与えられた分周比設定信号Ｐ＜０＞〜Ｐ＜４＞を保持し、エッジ検出回路５から出力されたクロック信号ｏｕｔの立ち上がりエッジに同期して、その分周比設定信号Ｐ＜０＞〜Ｐ＜４＞をリタイミングした分周比設定信号Ｐ’＜０＞〜Ｐ’＜４＞をデュアルモジュラス分周器２−１，２−２，１−１，１−２に出力する。

エッジ検出回路５は選択信号生成回路５ａ、マルチプレクサ５ｂ及びフリップフロップ５ｃを備えている。
選択信号生成回路５ａはリタイミング回路４から出力された分周比設定信号Ｐ’＜０：４＞にしたがって、クロック信号ｃｌｋ（３）〜ｃｌｋ（５）の中から、選択するクロック信号ｃｌｋを決定して、その決定したクロック信号ｃｌｋを選択する旨を示す選択信号をマルチプレクサ５ｂに出力する。
即ち、選択信号生成回路５ａはリタイミング回路４から出力された分周比設定信号Ｐ’＜０：４＞の値が４〜７の場合、クロック信号ｃｌｋ（３）を選択する旨を示す選択信号をマルチプレクサ５ｂに出力し、その分周比設定信号Ｐ’＜０：４＞の値が８〜１５の場合、クロック信号ｃｌｋ（４）を選択する旨を示す選択信号をマルチプレクサ５ｂに出力し、分周比設定信号Ｐ’＜０：４＞の値が１６〜３１の場合、クロック信号ｃｌｋ（５）を選択する旨を示す選択信号をマルチプレクサ５ｂに出力する。

マルチプレクサ５ｂはクロック信号ｃｌｋ（３）〜ｃｌｋ（５）の中から、選択信号生成回路５ａから出力された選択信号が示すクロック信号ｃｌｋを選択し、その選択したクロック信号ｃｌｋをフリップフロップ５ｃに出力する。
フリップフロップ５ｃはマルチプレクサ５ｂから出力されたクロック信号ｃｌｋが立ち下がると、信号レベルがＨレベルの信号をクロック信号ｏｕｔとして出力し、デュアルモジュラス分周器２−１のＭＯＤｏｕｔ端子から出力された分周比制御信号ｍｏｄ（１）が立ち上がると、信号レベルがＬレベルの信号をクロック信号ｏｕｔとして出力する。

リセット回路６は論理和ゲート（以下、「ＯＲゲート」と称する）６−１〜６−４を備えており、リタイミング回路４から出力された分周比設定信号Ｐ’＜３：４＞にしたがって有意又は無意のリセット信号を生成して、有意又は無意のリセット信号をデュアルモジュラス分周器１−１，１−２に出力する。
即ち、リセット回路６は分周比設定信号Ｐ’＜４＞の信号レベルがＬレベルである場合、有意のリセット信号として、信号レベルがＬレベルのリセット信号をデュアルモジュラス分周器１−２に出力し、分周比設定信号Ｐ’＜４＞の信号レベルがＨレベルである場合、無意のリセット信号として、信号レベルがＨレベルのリセット信号をデュアルモジュラス分周器１−２に出力する。
また、リセット回路６は分周比設定信号Ｐ’＜３：４＞の信号レベルがＬレベルである場合、有意のリセット信号として、信号レベルがＬレベルのリセット信号をデュアルモジュラス分周器１−１に出力し、分周比設定信号Ｐ’＜３＞と分周比設定信号Ｐ’＜４＞のうち、少なくとも一方の信号レベルがＨレベルである場合、無意のリセット信号として、信号レベルがＨレベルのリセット信号をデュアルモジュラス分周器１−１に出力する。

ＯＲゲート６−１は分周比設定信号Ｐ’＜３＞と分周比設定信号Ｐ’＜４＞のうち、少なくとも一方の信号レベルがＨレベルである場合、信号レベルがＨレベルのリセット信号を出力し、分周比設定信号Ｐ’＜３＞及び分周比設定信号Ｐ’＜４＞の信号レベルがＬレベルである場合、信号レベルがＬレベルのリセット信号を出力する。
図１では、ＯＲゲート６−２が設けられているが、ＯＲゲート６−２は何ら動作するものでないため、ＯＲゲート６−２が設けられている必要はない。第１の分周器群１を構成しているデュアルモジュラス分周器の個数が多い場合、デュアルモジュラス分周器と同数のＯＲゲートを実装する方が、プリント基板の印刷などにおいて都合が良いことがあるため、ＯＲゲート６−２が設けられている。

ＯＲゲート６−３はデュアルモジュラス分周器１−２のＭＯＤｏｕｔ端子から出力された分周比制御信号ｍｏｄの信号レベルがＬレベルであり、かつ、分周比設定信号Ｐ’＜４＞の信号レベルがＨレベルである場合、信号レベルがＬレベルの分周比制御信号ｍｏｄ（４）をデュアルモジュラス分周器１−１のＭＯＤｉｎ端子に出力する。
また、ＯＲゲート６−３はデュアルモジュラス分周器１−２のＭＯＤｏｕｔ端子から出力された分周比制御信号ｍｏｄの信号レベルがＨレベルである場合、あるいは、分周比設定信号Ｐ’＜４＞の信号レベルがＬレベルである場合、信号レベルがＨレベルの分周比制御信号ｍｏｄ（４）をデュアルモジュラス分周器１−１のＭＯＤｉｎ端子に出力する。
ＯＲゲート６−４はデュアルモジュラス分周器１−１のＭＯＤｏｕｔ端子から出力された分周比制御信号ｍｏｄの信号レベルがＬレベルであり、かつ、ＯＲゲート６−１から出力されたリセット信号の信号レベルがＨレベルである場合、信号レベルがＬレベルの分周比制御信号ｍｏｄ（３）をデュアルモジュラス分周器２−２のＭＯＤｉｎ端子に出力する。
また、ＯＲゲート６−４はデュアルモジュラス分周器１−１のＭＯＤｏｕｔ端子から出力された分周比制御信号ｍｏｄの信号レベルがＨレベルである場合、あるいは、ＯＲゲート６−１から出力されたリセット信号の信号レベルがＬレベルである場合、信号レベルがＨレベルの分周比制御信号ｍｏｄ（３）をデュアルモジュラス分周器２−２のＭＯＤｉｎ端子に出力する。

図２はこの発明の実施の形態１による可変分周器のデュアルモジュラス分周器１−１，１−２を示す構成図である。
図２において、論理積ゲート（以下、「ＡＮＤゲート」と称する）１１はＭＯＤｉｎ端子から入力された分周比制御信号ｍｏｄと、ロースルーラッチ（以下、「Ｌｏｗスルーラッチ」と称する）１７から出力された分周信号の反転信号との信号レベルが共にＨレベルであれば、信号レベルがＨレベルの信号をハイスルーラッチ（以下、「Ｈｉｇｈスルーラッチ」と称する）１２に出力し、その分周比制御信号ｍｏｄと当該反転信号の信号レベルのうち、少なくとも一方がＬレベルであれば、信号レベルがＬレベルの信号をＨｉｇｈスルーラッチ１２に出力する。
Ｈｉｇｈスルーラッチ１２は入力端子ＩＮから入力されたクロック信号ｃｌｋの信号レベルがＨレベルであるとき、ＡＮＤゲート１１から信号を受けると、その信号を分周比制御信号ｍｏｄとして、Ｑ端子からＡＮＤゲート１３及びＭＯＤｏｕｔ端子に出力し、そのクロック信号ｃｌｋの信号レベルがＬレベルである場合、Ｑ端子から出力している信号の信号レベルを保持する。
また、Ｈｉｇｈスルーラッチ１２はリセット機能を有しており、信号レベルがＬレベルのリセット信号がＲＥＳＥＴ端子に与えられると、Ｑ端子から信号レベルがＬレベルの分周比制御信号ｍｏｄをＡＮＤゲート１３及びＭＯＤｏｕｔ端子に出力する。

ＡＮＤゲート１３はＨｉｇｈスルーラッチ１２から出力された分周比制御信号ｍｏｄと、Ｐ端子から入力された分周比設定信号Ｐ’との信号レベルが共にＨレベルであれば、信号レベルがＨレベルの信号をＬｏｗスルーラッチ１４に出力し、その分周比制御信号ｍｏｄと分周比設定信号Ｐ’の信号レベルのうち、少なくとも一方がＬレベルであれば、信号レベルがＬレベルの信号をＬｏｗスルーラッチ１４に出力する。
Ｌｏｗスルーラッチ１４は入力端子ＩＮから入力されたクロック信号ｃｌｋの信号レベルがＬレベルであるとき、ＡＮＤゲート１３から信号を受けると、その信号の信号レベルを反転した信号を、Ｑバー端子からＡＮＤゲート１５に出力し、そのクロック信号ｃｌｋの信号レベルがＨレベルである場合、Ｑバー端子から出力している信号の信号レベルを保持する。
明細書の文章中では、電子出願の関係上、Ｑの文字の上に“−”の記号を付することができないため、“Ｑバー”のように表記している。
また、Ｌｏｗスルーラッチ１４はリセット機能を有しており、信号レベルがＬレベルのリセット信号がＲＥＳＥＴ端子に与えられると、Ｑバー端子から信号レベルがＨレベルの信号をＡＮＤゲート１５に出力する。

ＡＮＤゲート１５はＬｏｗスルーラッチ１４から出力された信号と、Ｌｏｗスルーラッチ１７から出力された分周信号との信号レベルが共にＨレベルであれば、信号レベルがＨレベルの信号をＨｉｇｈスルーラッチ１６に出力し、Ｌｏｗスルーラッチ１４から出力された信号と分周信号の信号レベルのうち、少なくとも一方がＬレベルであれば、信号レベルがＬレベルの信号をＨｉｇｈスルーラッチ１６に出力する。
Ｈｉｇｈスルーラッチ１６は入力端子ＩＮから入力されたクロック信号ｃｌｋの信号レベルがＨレベルであるとき、ＡＮＤゲート１５から信号を受けると、その信号をＱ端子からＬｏｗスルーラッチ１７に出力し、そのクロック信号ｃｌｋの信号レベルがＬレベルである場合、Ｑ端子から出力している信号の信号レベルを保持する。
また、Ｈｉｇｈスルーラッチ１６はセット機能を有しており、信号レベルがＬレベルのリセット信号がＳＥＴ端子に与えられると、Ｑ端子から信号レベルがＨレベルの信号をＬｏｗスルーラッチ１７に出力する。

Ｌｏｗスルーラッチ１７は入力端子ＩＮから入力されたクロック信号ｃｌｋの信号レベルがＬレベルであるとき、Ｈｉｇｈスルーラッチ１６から信号を受けると、その信号の反転信号をクロック信号ｃｌｋの分周信号として、Ｑバー端子から出力端子ＯＵＴ及びＡＮＤゲート１５に出力するとともに、Ｈｉｇｈスルーラッチ１６から出力された信号を分周信号の反転信号として、Ｑ端子からＡＮＤゲート１１に出力する。また、入力端子ＩＮから入力されたクロック信号ｃｌｋの信号レベルがＨレベルである場合、Ｑ端子及びＱバー端子から出力している信号の信号レベルを保持する。
また、Ｌｏｗスルーラッチ１７はセット機能を有しており、信号レベルがＬレベルのリセット信号がＳＥＴ端子に与えられると、Ｑバー端子から信号レベルがＬレベルの分周信号を出力端子ＯＵＴ及びＡＮＤゲート１５に出力するとともに、Ｑ端子から信号レベルがＨレベルの反転信号をＡＮＤゲート１１に出力する。

図３はこの発明の実施の形態１による可変分周器のデュアルモジュラス分周器２−１，２−２を示す構成図である。
図３において、ＡＮＤゲート２１はＭＯＤｉｎ端子から入力された分周比制御信号ｍｏｄと、Ｌｏｗスルーラッチ２７から出力された分周信号の反転信号との信号レベルが共にＨレベルであれば、信号レベルがＨレベルの信号をＨｉｇｈスルーラッチ２２に出力し、その分周比制御信号ｍｏｄと当該反転信号の信号レベルのうち、少なくとも一方がＬレベルであれば、信号レベルがＬレベルの信号をＨｉｇｈスルーラッチ２２に出力する。
Ｈｉｇｈスルーラッチ２２は入力端子ＩＮから入力されたクロック信号ｃｌｋの信号レベルがＨレベルであるとき、ＡＮＤゲート２１から信号を受けると、その信号を分周比制御信号ｍｏｄとして、Ｑ端子からＡＮＤゲート２３及びＭＯＤｏｕｔ端子に出力し、そのクロック信号ｃｌｋの信号レベルがＬレベルである場合、Ｑ端子から出力している信号の信号レベルを保持する。

ＡＮＤゲート２３はＨｉｇｈスルーラッチ２２から出力された分周比制御信号ｍｏｄと、Ｐ端子から入力された分周比設定信号Ｐ’との信号レベルが共にＨレベルであれば、信号レベルがＨレベルの信号をＬｏｗスルーラッチ２４に出力し、その分周比制御信号ｍｏｄと分周比設定信号Ｐ’の信号レベルのうち、少なくとも一方がＬレベルであれば、信号レベルがＬレベルの信号をＬｏｗスルーラッチ２４に出力する。
Ｌｏｗスルーラッチ２４は入力端子ＩＮから入力されたクロック信号ｃｌｋの信号レベルがＬレベルであるとき、ＡＮＤゲート２３から信号を受けると、その信号の信号レベルを反転した信号を、Ｑバー端子からＡＮＤゲート２５に出力し、そのクロック信号ｃｌｋの信号レベルがＨレベルである場合、Ｑバー端子から出力している信号の信号レベルを保持する。

ＡＮＤゲート２５はＬｏｗスルーラッチ２４から出力された信号と、Ｌｏｗスルーラッチ２７から出力された分周信号との信号レベルが共にＨレベルであれば、信号レベルがＨレベルの信号をＨｉｇｈスルーラッチ２６に出力し、Ｌｏｗスルーラッチ２４から出力された信号と分周信号の信号レベルのうち、少なくとも一方がＬレベルであれば、信号レベルがＬレベルの信号をＨｉｇｈスルーラッチ２６に出力する。
Ｈｉｇｈスルーラッチ２６は入力端子ＩＮから入力されたクロック信号ｃｌｋの信号レベルがＨレベルであるとき、ＡＮＤゲート２５から信号を受けると、その信号をＱ端子からＬｏｗスルーラッチ２７に出力し、そのクロック信号ｃｌｋの信号レベルがＬレベルである場合、Ｑ端子から出力している信号の信号レベルを保持する。

Ｌｏｗスルーラッチ２７は入力端子ＩＮから入力されたクロック信号ｃｌｋの信号レベルがＬレベルであるとき、Ｈｉｇｈスルーラッチ２６から信号を受けると、その信号の反転信号をクロック信号ｃｌｋの分周信号として、Ｑバー端子から出力端子ＯＵＴ及びＡＮＤゲート２５に出力するとともに、Ｈｉｇｈスルーラッチ２６から出力された信号を分周信号の反転信号として、Ｑ端子からＡＮＤゲート２１に出力する。また、入力端子ＩＮから入力されたクロック信号ｃｌｋの信号レベルがＨレベルである場合、Ｑ端子及びＱバー端子から出力している信号の信号レベルを保持する。

次に動作について説明する。
この実施の形態１では、説明の便宜上、第１の分周器群１におけるデュアルモジュラス分周器１−１，１−２のうち、デュアルモジュラス分周器１−２の分周動作が無効化されて、分周動作が有効なデュアルモジュラス分周器１−１の分周比が３分周に設定されているものとする。
このような状態で第１の分周器群１が動作しているとき、デュアルモジュラス分周器１−１の分周動作が無効化されて、分周動作に関わる有効なデュアルモジュラス分周器の個数が減少しても、正常な分周動作が実現されることを説明する。
図４は可変分周器の分周比が１２分周から７分周に変更される際の各種信号の波形を示す説明図である。
以下、図４を参照しながら、可変分周器の分周比が１２分周から７分周に変更される際の動作を説明する。

可変分周器の分周比が１２分周に設定されている場合、外部からリタイミング回路４のフリップフロップ４−０〜４−４に与えられている分周比設定信号Ｐ＜０：４＞の値は、下記の通りである。
Ｐ＜０＞＝０
Ｐ＜１＞＝０
Ｐ＜２＞＝１
Ｐ＜３＞＝１
Ｐ＜４＞＝０
したがって、リタイミング回路４のフリップフロップ４−０〜４−４から、リタイミングされた分周比設定信号Ｐ’＜０：４＞がデュアルモジュラス分周器２−１，２−２，１−１，１−２及びエッジ検出回路５の選択信号生成回路５ａに出力される。また、フリップフロップ４−２〜４−４から、リタイミングされた分周比設定信号Ｐ’＜２：４＞がリセット回路６に出力される。フリップフロップ４−０〜４−４から分周比設定信号Ｐ’＜０：４＞が出力されるタイミングは、後述するエッジ検出回路５のフリップフロップ５ｃから出力されるクロック信号ｏｕｔが立ち上がるタイミングである。

これにより、分周比設定信号Ｐ’＜０＞＝０がデュアルモジュラス分周器２−１のＰ端子に与えられ、分周比設定信号Ｐ’＜１＞＝０がデュアルモジュラス分周器２−２のＰ端子に与えられる。
また、分周比設定信号Ｐ’＜２＞＝１がデュアルモジュラス分周器１−１のＰ端子に与えられ、分周比設定信号Ｐ’＜３＞＝１がデュアルモジュラス分周器１−２のＰ端子に与えられる。
また、分周比設定信号Ｐ’＜４＞＝０がデュアルモジュラス分周器１−２のＲＥＳＥＴ端子に与えられる。

分周比設定信号Ｐ’＜４＞＝０は、有意のリセット信号、即ち、信号レベルがＬレベルのリセット信号であるため、第１の分周器群１におけるデュアルモジュラス分周器１−２は内部状態が初期化されて、分周動作が無効化される。
即ち、デュアルモジュラス分周器１−２のＨｉｇｈスルーラッチ１２は、信号レベルがＬレベルのリセット信号がＲＥＳＥＴ端子に与えられると、Ｑ端子から出力する分周比制御信号ｍｏｄの信号レベルがＬレベルに初期化される。これにより、デュアルモジュラス分周器１−２のＭＯＤｏｕｔ端子から信号レベルがＬレベルの分周比制御信号ｍｏｄがＯＲゲート６−３に出力される。

デュアルモジュラス分周器１−２のＬｏｗスルーラッチ１４は、信号レベルがＬレベルのリセット信号がＲＥＳＥＴ端子に与えられると、Ｑバー端子から出力する信号の信号レベルがＨレベルに初期化される。
デュアルモジュラス分周器１−２のＨｉｇｈスルーラッチ１６は、信号レベルがＬレベルのリセット信号がＳＥＴ端子に与えられると、Ｑ端子から出力する信号の信号レベルがＨレベルに初期化される。
また、デュアルモジュラス分周器１−２のＬｏｗスルーラッチ１７は、信号レベルがＬレベルのリセット信号がＳＥＴ端子に与えられると、Ｑバー端子から出力するクロック信号ｃｌｋ（４）の分周信号、即ち、クロック信号ｃｌｋ（５）の信号レベルがＬレベルに初期化される。また、Ｑ端子から出力する信号の信号レベルがＨレベルに初期化される。

このとき、ＯＲゲート６−３は、デュアルモジュラス分周器１−２から信号レベルがＬレベルの分周比制御信号ｍｏｄを受けているが、フリップフロップ４−４から分周比設定信号Ｐ’＜４＞＝０を受けているため、図４に示すように、信号レベルがＨレベルの分周比制御信号ｍｏｄ（４）をデュアルモジュラス分周器１−１に出力している。
また、ＯＲゲート６−１は、フリップフロップ４−４から分周比設定信号Ｐ’＜４＞＝０を受けているが、フリップフロップ４−３から分周比設定信号Ｐ’＜３＞＝１を受けているため、信号レベルがＨレベルの信号をＯＲゲート６−４及びデュアルモジュラス分周器１−１のＲＥＳＥＴ端子に出力している。
信号レベルがＨレベルの信号は、無意のリセット信号、即ち、信号レベルがＨレベルのリセット信号であるため、デュアルモジュラス分周器１−１の内部状態は初期化されず、分周動作が有効となる。

第１の分周器群１におけるデュアルモジュラス分周器１−１は、ＯＲゲート６−３から信号レベルがＨレベルの分周比制御信号ｍｏｄ（４）を受けており、また、フリップフロップ４−２から分周比設定信号Ｐ’＜２＞＝１を受けているので、分周比が３分周に設定される。
即ち、デュアルモジュラス分周器１−１のＡＮＤゲート１１には、信号レベルがＨレベルの分周比制御信号ｍｏｄ（４）が入力されるため、Ｌｏｗスルーラッチ１７のＱ端子から出力された分周信号の反転信号がＡＮＤゲート１１を通過してＨｉｇｈスルーラッチ１２に出力される。
また、デュアルモジュラス分周器１−１のＡＮＤゲート１３には、分周比設定信号Ｐ’＜２＞＝１が入力されるため、入力端子ＩＮから入力されるクロック信号ｃｌｋ（３）に同期して、Ｈｉｇｈスルーラッチ１２から出力される信号がＡＮＤゲート１３を通過してＬｏｗスルーラッチ１４に出力される。
したがって、ＡＮＤゲート１１及びＨｉｇｈスルーラッチ１２が、ＡＮＤゲート１３、Ｌｏｗスルーラッチ１４、ＡＮＤゲート１５、Ｈｉｇｈスルーラッチ１６及びＬｏｗスルーラッチ１７と一緒に分周動作に寄与するため、分周比が３分周に設定される。

これにより、デュアルモジュラス分周器１−１は、図４に示すように、入力端子ＩＮから入力されたクロック信号ｃｌｋ（３）の立ち下がりエッジに同期して、そのクロック信号ｃｌｋ（３）を３分周し、出力端子ＯＵＴからクロック信号ｃｌｋ（３）の分周信号であるクロック信号ｃｌｋ（４）を後段のデュアルモジュラス分周器１−２及びエッジ検出回路５のマルチプレクサ５ｂに出力している。
因みに、分周比設定信号Ｐ’＜２＞＝０の場合、ＡＮＤゲート１３の出力信号の信号レベルが常にＬレベルとなり、ＡＮＤゲート１１及びＨｉｇｈスルーラッチ１２が分周動作に寄与しないため、２分周に設定される。２分周の場合、Ｌｏｗスルーラッチ１４、ＡＮＤゲート１５、Ｈｉｇｈスルーラッチ１６及びＬｏｗスルーラッチ１７だけが分周動作に寄与する。

また、デュアルモジュラス分周器１−１は、図４に示すように、入力端子ＩＮから入力されたクロック信号ｃｌｋ（３）の立ち上がりエッジに同期して、そのクロック信号ｃｌｋ（３）を２分周し、ＭＯＤｏｕｔ端子からクロック信号ｃｌｋ（３）を２分周した信号を分周比制御信号ｍｏｄとして出力している。
即ち、デュアルモジュラス分周器１−１のＡＮＤゲート１１は、ＭＯＤｉｎ端子から入力された分周比制御信号ｍｏｄ（４）と、Ｌｏｗスルーラッチ１７から出力された分周信号の反転信号との信号レベルが共にＨレベルであれば、信号レベルがＨレベルの信号をＨｉｇｈスルーラッチ１２に出力し、その分周比制御信号ｍｏｄ（４）と当該反転信号の信号レベルのうち、少なくとも一方がＬレベルであれば、信号レベルがＬレベルの信号をＨｉｇｈスルーラッチ１２に出力する。

デュアルモジュラス分周器１−１のＨｉｇｈスルーラッチ１２は、入力端子ＩＮから入力されたクロック信号ｃｌｋ（３）の信号レベルがＨレベルであるとき、ＡＮＤゲート１１から信号を受けると、Ｑ端子から当該信号を分周比制御信号ｍｏｄとして、ＭＯＤｏｕｔ端子に出力し、そのクロック信号ｃｌｋ（３）の信号レベルがＬレベルである場合、Ｑ端子から出力している信号の信号レベルを保持する。
このため、デュアルモジュラス分周器１−１は、クロック信号ｃｌｋ（３）を２分周した信号を分周比制御信号ｍｏｄとして出力している。
図４の例では、“ｃｌｋ（４）立ち下がり”と記述しているタイミングを起点にして、１個目のクロック信号ｃｌｋ（３）の立ち上がりから、２個目のクロック信号ｃｌｋ（３）の立ち上がりまでの期間中、信号レベルがＨレベルの分周比制御信号ｍｏｄを出力している。この分周比制御信号ｍｏｄは、後述するように、ＯＲゲート６−４から出力される分周比制御信号ｍｏｄ（３）に対応している。

ＯＲゲート６−４は、ＯＲゲート６−１から信号レベルがＨレベルの信号を受けているため、デュアルモジュラス分周器１−１から出力された分周比制御信号ｍｏｄをそのまま分周比制御信号ｍｏｄ（３）としてデュアルモジュラス分周器２−２に出力している。

第２の分周器群２におけるデュアルモジュラス分周器２−２は、フリップフロップ４−１から分周比設定信号Ｐ’＜１＞＝０を受けているので、ＯＲゲート６−４から出力された分周比制御信号ｍｏｄ（３）の信号レベルにかかわらず、分周比が２分周に設定される。
即ち、デュアルモジュラス分周器２−２のＡＮＤゲート２３には、分周比設定信号Ｐ’＜１＞＝０が入力されるため、入力端子ＩＮから入力されるクロック信号ｃｌｋ（２）の信号レベルや、ＯＲゲート６−４から出力される分周比制御信号ｍｏｄ（３）の信号レベルにかかわらず、ＡＮＤゲート２３の出力信号の信号レベルが常にＬレベルとなる。したがって、ＡＮＤゲート２１及びＨｉｇｈスルーラッチ２２が分周動作に寄与しないため、２分周に設定される。２分周の場合、Ｌｏｗスルーラッチ２４、ＡＮＤゲート２５、Ｈｉｇｈスルーラッチ２６及びＬｏｗスルーラッチ２７だけが分周動作に寄与する。

これにより、デュアルモジュラス分周器２−２は、図４に示すように、入力端子ＩＮから入力されたクロック信号ｃｌｋ（２）を２分周し、出力端子ＯＵＴからクロック信号ｃｌｋ（２）の分周信号であるクロック信号ｃｌｋ（３）を後段のデュアルモジュラス分周器１−１に出力している。
因みに、分周比設定信号Ｐ’＜１＞＝１の場合、ＯＲゲート６−４から信号レベルがＨレベルの分周比制御信号ｍｏｄ（３）が出力されている期間中、入力端子ＩＮから入力されるクロック信号ｃｌｋ（２）に同期して、Ｈｉｇｈスルーラッチ２２から出力される信号がＡＮＤゲート２３を通過してＬｏｗスルーラッチ２４に出力される。
このため、ＡＮＤゲート２１及びＨｉｇｈスルーラッチ２２が、ＡＮＤゲート２３、Ｌｏｗスルーラッチ２４、ＡＮＤゲート２５、Ｈｉｇｈスルーラッチ２６及びＬｏｗスルーラッチ２７と一緒に分周動作に寄与するため、分周比が３分周に設定される。

また、デュアルモジュラス分周器２−２は、図４に示すように、入力端子ＩＮから入力されたクロック信号ｃｌｋ（２）の立ち上がりエッジに同期して、そのクロック信号ｃｌｋ（２）を２分周し、ＭＯＤｏｕｔ端子からクロック信号ｃｌｋ（２）を２分周した信号を分周比制御信号ｍｏｄ（２）として出力している。
即ち、デュアルモジュラス分周器２−２のＡＮＤゲート２１は、ＭＯＤｉｎ端子から入力された分周比制御信号ｍｏｄ（３）と、Ｌｏｗスルーラッチ２７から出力された分周信号の反転信号との信号レベルが共にＨレベルであれば、信号レベルがＨレベルの信号をＨｉｇｈスルーラッチ２２に出力し、その分周比制御信号ｍｏｄ（３）と当該反転信号の信号レベルのうち、少なくとも一方がＬレベルであれば、信号レベルがＬレベルの信号をＨｉｇｈスルーラッチ２２に出力する。

デュアルモジュラス分周器２−２のＨｉｇｈスルーラッチ２２は、入力端子ＩＮから入力されたクロック信号ｃｌｋ（２）の信号レベルがＨレベルであるとき、ＡＮＤゲート２１から信号を受けると、Ｑ端子から当該信号を分周比制御信号ｍｏｄ（２）として、ＭＯＤｏｕｔ端子に出力し、そのクロック信号ｃｌｋ（２）の信号レベルがＬレベルである場合、Ｑ端子から出力している信号の信号レベルを保持する。
図４の例では、“ｃｌｋ（４）立ち下がり”と記述しているタイミングを起点にして、３個目のクロック信号ｃｌｋ（２）の立ち上がりから、４個目のクロック信号ｃｌｋ（２）の立ち上がりまでの期間中、信号レベルがＨレベルの分周比制御信号ｍｏｄ（２）を出力している。

第２の分周器群２におけるデュアルモジュラス分周器２−１は、フリップフロップ４−０から分周比設定信号Ｐ’＜０＞＝０を受けているので、デュアルモジュラス分周器２−２から出力された分周比制御信号ｍｏｄ（２）の信号レベルにかかわらず、分周比が２分周に設定される。
即ち、デュアルモジュラス分周器２−１のＡＮＤゲート２３には、分周比設定信号Ｐ’＜０＞＝０が入力されるため、入力端子ＩＮから入力されるクロック信号ｃｌｋ（１）の信号レベルや、デュアルモジュラス分周器２−２から出力される分周比制御信号ｍｏｄ（２）の信号レベルにかかわらず、ＡＮＤゲート２３の出力信号の信号レベルが常にＬレベルとなる。したがって、ＡＮＤゲート２１及びＨｉｇｈスルーラッチ２２が分周動作に寄与しないため、２分周に設定される。２分周の場合、Ｌｏｗスルーラッチ２４、ＡＮＤゲート２５、Ｈｉｇｈスルーラッチ２６及びＬｏｗスルーラッチ２７だけが分周動作に寄与する。

これにより、デュアルモジュラス分周器２−１は、図４に示すように、入力端子ＩＮから入力されたクロック信号ｃｌｋ（１）を２分周し、出力端子ＯＵＴからクロック信号ｃｌｋ（１）の分周信号であるクロック信号ｃｌｋ（２）を後段のデュアルモジュラス分周器２−２に出力している。
因みに、分周比設定信号Ｐ’＜０＞＝１の場合、デュアルモジュラス分周器２−２から信号レベルがＨレベルの分周比制御信号ｍｏｄ（２）が出力されている期間中、入力端子ＩＮから入力されるクロック信号ｃｌｋ（１）に同期して、Ｈｉｇｈスルーラッチ２２から出力される信号がＡＮＤゲート２３を通過してＬｏｗスルーラッチ２４に出力される。
このため、ＡＮＤゲート２１及びＨｉｇｈスルーラッチ２２が、ＡＮＤゲート２３、Ｌｏｗスルーラッチ２４、ＡＮＤゲート２５、Ｈｉｇｈスルーラッチ２６及びＬｏｗスルーラッチ２７と一緒に分周動作に寄与するため、分周比が３分周に設定される。

また、デュアルモジュラス分周器２−１は、図４に示すように、入力端子ＩＮから入力されたクロック信号ｃｌｋ（１）の立ち上がりエッジに同期して、そのクロック信号ｃｌｋ（１）を２分周し、ＭＯＤｏｕｔ端子からクロック信号ｃｌｋ（１）を２分周した信号を分周比制御信号ｍｏｄ（１）としてエッジ検出回路５のフリップフロップ５ｃに出力している。
即ち、デュアルモジュラス分周器２−１のＡＮＤゲート２１は、ＭＯＤｉｎ端子から入力された分周比制御信号ｍｏｄ（２）と、Ｌｏｗスルーラッチ２７から出力された分周信号の反転信号との信号レベルが共にＨレベルであれば、信号レベルがＨレベルの信号をＨｉｇｈスルーラッチ２２に出力し、その分周比制御信号ｍｏｄ（２）と当該反転信号の信号レベルのうち、少なくとも一方がＬレベルであれば、信号レベルがＬレベルの信号をＨｉｇｈスルーラッチ２２に出力する。

デュアルモジュラス分周器２−１のＨｉｇｈスルーラッチ２２は、入力端子ＩＮから入力されたクロック信号ｃｌｋ（１）の信号レベルがＨレベルであるとき、ＡＮＤゲート２１から信号を受けると、Ｑ端子から当該信号を分周比制御信号ｍｏｄ（１）として、ＭＯＤｏｕｔ端子に出力し、そのクロック信号ｃｌｋ（１）の信号レベルがＬレベルである場合、Ｑ端子から出力している信号の信号レベルを保持する。
図４の例では、“ｃｌｋ（４）立ち下がり”と記述しているタイミングを起点にして、７個目のクロック信号ｃｌｋ（１）の立ち上がりから、８個目のクロック信号ｃｌｋ（１）の立ち上がりまでの期間中、信号レベルがＨレベルの分周比制御信号ｍｏｄ（１）を出力している。

エッジ検出回路５の選択信号生成回路５ａは、リタイミング回路４から分周比設定信号Ｐ’＜０：４＞を受けると、その分周比設定信号Ｐ’＜０：４＞にしたがって、クロック信号ｃｌｋ（３）〜ｃｌｋ（５）の中から、選択するクロック信号ｃｌｋを決定して、その決定したクロック信号ｃｌｋを選択する旨を示す選択信号をマルチプレクサ５ｂに出力する。
即ち、選択信号生成回路５ａは、リタイミング回路４から出力された分周比設定信号Ｐ’＜０：４＞の値が４〜７の場合、クロック信号ｃｌｋ（３）を選択する旨を示す選択信号をマルチプレクサ５ｂに出力し、その分周比設定信号Ｐ’＜０：４＞の値が８〜１５の場合、クロック信号ｃｌｋ（４）を選択する旨を示す選択信号をマルチプレクサ５ｂに出力し、分周比設定信号Ｐ’＜０：４＞の値が１６〜３１の場合、クロック信号ｃｌｋ（５）を選択する旨を示す選択信号をマルチプレクサ５ｂに出力する。
この実施の形態１では、分周比が１２分周に設定されている例を示しているので、選択信号生成回路５ａは、クロック信号ｃｌｋ（４）を選択する旨を示す選択信号をマルチプレクサ５ｂに出力する。

エッジ検出回路５のマルチプレクサ５ｂは、クロック信号ｃｌｋ（３）〜ｃｌｋ（５）の中から、選択信号生成回路５ａから出力された選択信号が示すクロック信号ｃｌｋを選択し、その選択したクロック信号ｃｌｋをフリップフロップ５ｃに出力する。
この実施の形態１では、マルチプレクサ５ｂは、選択信号生成回路５ａからクロック信号ｃｌｋ（４）を選択する旨を示す選択信号を受けているので、クロック信号ｃｌｋ（３）〜ｃｌｋ（５）の中から、クロック信号ｃｌｋ（４）を選択して、そのクロック信号ｃｌｋ（４）をフリップフロップ５ｃに出力する。
エッジ検出回路５のフリップフロップ５ｃは、図４に示すように、マルチプレクサ５ｂから出力されたクロック信号ｃｌｋ（４）が立ち下がると、信号レベルがＨレベルのクロック信号ｏｕｔを出力し、デュアルモジュラス分周器２−１のＭＯＤｏｕｔ端子から出力された分周比制御信号ｍｏｄ（１）が立ち上がると、信号レベルがＬレベルのクロック信号ｏｕｔを出力する。
フリップフロップ５ｃから出力されたクロック信号ｏｕｔは、図４に示すように、図１の可変分周器によってクロック信号ｃｌｋ（１）が１２分周された信号である。
なお、フリップフロップ５ｃから出力されたクロック信号ｏｕｔは、リタイミング回路４に与えられる。

次に、可変分周器の分周比を７分周に変更する場合、外部から下記に示すような分周比設定信号Ｐ＜０：４＞がリタイミング回路４に与えられる。
Ｐ＜０＞＝１
Ｐ＜１＞＝１
Ｐ＜２＞＝１
Ｐ＜３＞＝０
Ｐ＜４＞＝０
リタイミング回路４のフリップフロップ４−０〜４−４は、外部から与えられた分周比設定信号Ｐ＜０：４＞を保持し、エッジ検出回路５のフリップフロップ５ｃから出力されたクロック信号ｏｕｔが立ち上がるタイミングで、保持していた分周比設定信号Ｐ＜０：４＞を分周比設定信号Ｐ’＜０：４＞として、デュアルモジュラス分周器２−１，２−２，１−１，１−２及びエッジ検出回路５の選択信号生成回路５ａに出力する。
また、フリップフロップ４−２〜４−４は、クロック信号ｏｕｔが立ち上がるタイミングで、保持していた分周比設定信号Ｐ’＜２：４＞をリセット回路６に出力する。
なお、クロック信号ｏｕｔが立ち上がるタイミングでは、クロック信号ｃｌｋ（１）〜ｃｌｋ（５）の全ての信号レベルがＬレベルで揃っている。

これにより、分周比設定信号Ｐ’＜０＞＝１がデュアルモジュラス分周器２−１のＰ端子に与えられ、分周比設定信号Ｐ’＜１＞＝１がデュアルモジュラス分周器２−２のＰ端子に与えられる。
また、分周比設定信号Ｐ’＜２＞＝１がデュアルモジュラス分周器１−１のＰ端子に与えられ、分周比設定信号Ｐ’＜３＞＝０がデュアルモジュラス分周器１−２のＰ端子に与えられる。
また、分周比設定信号Ｐ’＜４＞＝０がデュアルモジュラス分周器１−２のＲＥＳＥＴ端子に与えられる。

分周比設定信号Ｐ’＜４＞＝０は、有意のリセット信号、即ち、信号レベルがＬレベルのリセット信号であるため、分周比が１２分周の場合と同様に、第１の分周器群１におけるデュアルモジュラス分周器１−２は、内部状態が初期化されて、分周動作が無効化される。
即ち、デュアルモジュラス分周器１−２のＨｉｇｈスルーラッチ１２は、信号レベルがＬレベルのリセット信号がＲＥＳＥＴ端子に与えられると、Ｑ端子から出力する分周比制御信号ｍｏｄの信号レベルがＬレベルに初期化される。これにより、デュアルモジュラス分周器１−２のＭＯＤｏｕｔ端子から信号レベルがＬレベルの分周比制御信号ｍｏｄがＯＲゲート６−３に出力される。
また、デュアルモジュラス分周器１−２のＬｏｗスルーラッチ１４は、信号レベルがＬレベルのリセット信号がＲＥＳＥＴ端子に与えられると、Ｑバー端子から出力する信号の信号レベルがＨレベルに初期化される。
デュアルモジュラス分周器１−２のＨｉｇｈスルーラッチ１６は、信号レベルがＬレベルのリセット信号がＳＥＴ端子に与えられると、Ｑ端子から出力する信号の信号レベルがＨレベルに初期化される。
また、デュアルモジュラス分周器１−２のＬｏｗスルーラッチ１７は、信号レベルがＬレベルのリセット信号がＳＥＴ端子に与えられると、Ｑバー端子から出力するクロック信号ｃｌｋ（４）の分周信号、即ち、クロック信号ｃｌｋ（５）の信号レベルがＬレベルに初期化される。また、Ｑ端子から出力する信号の信号レベルがＨレベルに初期化される。

ＯＲゲート６−３は、デュアルモジュラス分周器１−２から信号レベルがＬレベルの分周比制御信号ｍｏｄを受けているが、フリップフロップ４−４から分周比設定信号Ｐ’＜４＞＝０を受けているため、図４に示すように、信号レベルがＨレベルの分周比制御信号ｍｏｄ（４）をデュアルモジュラス分周器１−１に出力する。
ＯＲゲート６−１は、フリップフロップ４−３から分周比設定信号Ｐ’＜３＞＝０を受け、また、フリップフロップ４−４から分周比設定信号Ｐ’＜４＞＝０を受けているため、信号レベルがＬレベルの信号をＯＲゲート６−４及びデュアルモジュラス分周器１−１のＲＥＳＥＴ端子に出力する。

ＯＲゲート６−１から出力される信号レベルがＬレベルの信号は、有意のリセット信号、即ち、信号レベルがＬレベルのリセット信号であるため、デュアルモジュラス分周器１−１は、デュアルモジュラス分周器１−２と同様に、内部状態が初期化されて、分周動作が無効化される。
即ち、デュアルモジュラス分周器１−１のＨｉｇｈスルーラッチ１２は、信号レベルがＬレベルのリセット信号がＲＥＳＥＴ端子に与えられると、Ｑ端子から出力する分周比制御信号ｍｏｄの信号レベルがＬレベルに初期化される。これにより、デュアルモジュラス分周器１−１のＭＯＤｏｕｔ端子から信号レベルがＬレベルの分周比制御信号ｍｏｄがＯＲゲート６−４に出力される。
また、デュアルモジュラス分周器１−１のＬｏｗスルーラッチ１４は、信号レベルがＬレベルのリセット信号がＲＥＳＥＴ端子に与えられると、Ｑバー端子から出力する信号の信号レベルがＨレベルに初期化される。
デュアルモジュラス分周器１−１のＨｉｇｈスルーラッチ１６は、信号レベルがＬレベルのリセット信号がＳＥＴ端子に与えられると、Ｑ端子から出力する信号の信号レベルがＨレベルに初期化される。
また、デュアルモジュラス分周器１−１のＬｏｗスルーラッチ１７は、信号レベルがＬレベルのリセット信号がＳＥＴ端子に与えられると、Ｑバー端子から出力するクロック信号ｃｌｋ（３）の分周信号、即ち、クロック信号ｃｌｋ（４）の信号レベルがＬレベルに初期化される。また、Ｑ端子から出力する信号の信号レベルがＨレベルに初期化される。

ＯＲゲート６−４は、デュアルモジュラス分周器１−１から信号レベルがＬレベルの分周比制御信号ｍｏｄを受けているが、ＯＲゲート６−１から信号レベルがＬレベルの信号を受けているため、図４に示すように、信号レベルがＨレベルの分周比制御信号ｍｏｄ（３）をデュアルモジュラス分周器２−２に出力する。

第２の分周器群２におけるデュアルモジュラス分周器２−２は、ＯＲゲート６−４から信号レベルがＨレベルの分周比制御信号ｍｏｄ（３）を受けており、また、フリップフロップ４−１から分周比設定信号Ｐ’＜１＞＝１を受けているので、分周比が３分周に設定される。
即ち、デュアルモジュラス分周器２−２のＡＮＤゲート２１には、信号レベルがＨレベルの分周比制御信号ｍｏｄ（３）が入力されるため、Ｌｏｗスルーラッチ２７のＱ端子から出力された分周信号の反転信号がＡＮＤゲート２１を通過してＨｉｇｈスルーラッチ２２に出力される。
また、デュアルモジュラス分周器２−２のＡＮＤゲート２３には、分周比設定信号Ｐ’＜１＞＝１が入力されるため、入力端子ＩＮから入力されるクロック信号ｃｌｋ（２）に同期して、Ｈｉｇｈスルーラッチ２２から出力される信号がＡＮＤゲート２３を通過してＬｏｗスルーラッチ２４に出力される。
したがって、ＡＮＤゲート２１及びＨｉｇｈスルーラッチ２２が、ＡＮＤゲート２３、Ｌｏｗスルーラッチ２４、ＡＮＤゲート２５、Ｈｉｇｈスルーラッチ２６及びＬｏｗスルーラッチ２７と一緒に分周動作に寄与するため、分周比が３分周に設定される。
これにより、デュアルモジュラス分周器２−２は、図４に示すように、入力端子ＩＮから入力されたクロック信号ｃｌｋ（２）の立ち下がりエッジに同期して、そのクロック信号ｃｌｋ（２）を３分周し、出力端子ＯＵＴからクロック信号ｃｌｋ（２）の分周信号であるクロック信号ｃｌｋ（３）を後段のデュアルモジュラス分周器１−１及びエッジ検出回路５のマルチプレクサ５ｂに出力する。

また、デュアルモジュラス分周器２−２は、図４に示すように、入力端子ＩＮから入力されたクロック信号ｃｌｋ（２）の立ち上がりエッジに同期して、そのクロック信号ｃｌｋ（２）を２分周し、ＭＯＤｏｕｔ端子からクロック信号ｃｌｋ（２）を２分周した信号を分周比制御信号ｍｏｄ（２）としてデュアルモジュラス分周器２−１に出力する。
即ち、デュアルモジュラス分周器２−２のＡＮＤゲート２１は、ＭＯＤｉｎ端子から入力された分周比制御信号ｍｏｄ（３）と、Ｌｏｗスルーラッチ２７から出力された分周信号の反転信号との信号レベルが共にＨレベルであれば、信号レベルがＨレベルの信号をＨｉｇｈスルーラッチ２２に出力し、その分周比制御信号ｍｏｄ（３）と当該反転信号の信号レベルのうち、少なくとも一方がＬレベルであれば、信号レベルがＬレベルの信号をＨｉｇｈスルーラッチ２２に出力する。

デュアルモジュラス分周器２−２のＨｉｇｈスルーラッチ２２は、入力端子ＩＮから入力されたクロック信号ｃｌｋ（２）の信号レベルがＨレベルであるとき、ＡＮＤゲート２１から信号を受けると、Ｑ端子から当該信号を分周比制御信号ｍｏｄ（２）として、ＭＯＤｏｕｔ端子に出力し、そのクロック信号ｃｌｋ（２）の信号レベルがＬレベルである場合、Ｑ端子から出力している信号の信号レベルを保持する。
図４の例では、“ｃｌｋ（３）立ち下がり”と記述しているタイミングを起点にして、１個目のクロック信号ｃｌｋ（２）の立ち上がりから、２個目のクロック信号ｃｌｋ（２）の立ち上がりまでの期間中、信号レベルがＨレベルの分周比制御信号ｍｏｄ（２）を出力している。

第２の分周器群２におけるデュアルモジュラス分周器２−１は、フリップフロップ４−０から分周比設定信号Ｐ’＜０＞＝１を受けているので、デュアルモジュラス分周器２−２から出力される分周比制御信号ｍｏｄ（２）の信号レベルがＨレベルの期間中、分周比が３分周に設定される。
また、デュアルモジュラス分周器２−２から出力される分周比制御信号ｍｏｄ（２）の信号レベルがＬレベルの期間中、分周比が２分周に設定される。
即ち、デュアルモジュラス分周器２−２のＡＮＤゲート２３には、分周比設定信号Ｐ’＜０＞＝１が入力されているため、信号レベルがＨレベルの分周比制御信号ｍｏｄ（２）が入力されている期間中は、入力端子ＩＮから入力されるクロック信号ｃｌｋ（１）に同期して、Ｈｉｇｈスルーラッチ２２から出力される信号がＡＮＤゲート２３を通過してＬｏｗスルーラッチ２４に出力される。
このため、ＡＮＤゲート２１及びＨｉｇｈスルーラッチ２２が分周動作に寄与するため、分周比が３分周に設定される。

また、信号レベルがＬレベルの分周比制御信号ｍｏｄ（２）が入力されている期間中は、ＡＮＤゲート２３の出力信号の信号レベルが常にＬレベルとなり、ＡＮＤゲート２１及びＨｉｇｈスルーラッチ２２が分周動作に寄与しないため、２分周に設定される。
これにより、デュアルモジュラス分周器２−１は、図４に示すように、信号レベルがＨレベルの分周比制御信号ｍｏｄ（２）が入力されている期間中は、入力端子ＩＮから入力されたクロック信号ｃｌｋ（１）を３分周し、信号レベルがＬレベルの分周比制御信号ｍｏｄ（２）が入力されている期間中は、入力端子ＩＮから入力されたクロック信号ｃｌｋ（１）を２分周し、出力端子ＯＵＴからクロック信号ｃｌｋ（１）の分周信号であるクロック信号ｃｌｋ（２）を後段のデュアルモジュラス分周器２−２に出力する。

また、デュアルモジュラス分周器２−１は、図４に示すように、入力端子ＩＮから入力されたクロック信号ｃｌｋ（１）の立ち上がりエッジに同期して、そのクロック信号ｃｌｋ（１）を２分周し、ＭＯＤｏｕｔ端子からクロック信号ｃｌｋ（１）を２分周した信号を分周比制御信号ｍｏｄ（１）としてエッジ検出回路５のフリップフロップ５ｃに出力する。
即ち、デュアルモジュラス分周器２−１のＡＮＤゲート２１は、ＭＯＤｉｎ端子から入力された分周比制御信号ｍｏｄ（２）と、Ｌｏｗスルーラッチ２７から出力された分周信号の反転信号との信号レベルが共にＨレベルであれば、信号レベルがＨレベルの信号をＨｉｇｈスルーラッチ２２に出力し、その分周比制御信号ｍｏｄ（２）と当該反転信号の信号レベルのうち、少なくとも一方がＬレベルであれば、信号レベルがＬレベルの信号をＨｉｇｈスルーラッチ２２に出力する。

デュアルモジュラス分周器２−１のＨｉｇｈスルーラッチ２２は、入力端子ＩＮから入力されたクロック信号ｃｌｋ（１）の信号レベルがＨレベルであるとき、ＡＮＤゲート２１から信号を受けると、Ｑ端子から当該信号を分周比制御信号ｍｏｄ（１）として、ＭＯＤｏｕｔ端子に出力し、そのクロック信号ｃｌｋ（１）の信号レベルがＬレベルである場合、Ｑ端子から出力している信号の信号レベルを保持する。
図４の例では、“ｃｌｋ（３）立ち下がり”と記述しているタイミングを起点にして、３個目のクロック信号ｃｌｋ（１）の立ち上がりから、４個目のクロック信号ｃｌｋ（１）の立ち上がりまでの期間中、信号レベルがＨレベルの分周比制御信号ｍｏｄ（１）を出力している。

エッジ検出回路５の選択信号生成回路５ａは、リタイミング回路４から分周比設定信号Ｐ’＜０：４＞を受けると、その分周比設定信号Ｐ’＜０：４＞にしたがって、クロック信号ｃｌｋ（３）〜ｃｌｋ（５）の中から、選択するクロック信号ｃｌｋを決定して、その決定したクロック信号ｃｌｋを選択する旨を示す選択信号をマルチプレクサ５ｂに出力する。
即ち、選択信号生成回路５ａは、リタイミング回路４から出力された分周比設定信号Ｐ’＜０：４＞の値が４〜７の場合、クロック信号ｃｌｋ（３）を選択する旨を示す選択信号をマルチプレクサ５ｂに出力し、その分周比設定信号Ｐ’＜０：４＞の値が８〜１５の場合、クロック信号ｃｌｋ（４）を選択する旨を示す選択信号をマルチプレクサ５ｂに出力し、分周比設定信号Ｐ’＜０：４＞の値が１６〜３１の場合、クロック信号ｃｌｋ（５）を選択する旨を示す選択信号をマルチプレクサ５ｂに出力する。
この段階では、選択信号生成回路５ａは、分周比が７分周に設定されているので、クロック信号ｃｌｋ（３）を選択する旨を示す選択信号をマルチプレクサ５ｂに出力する。

エッジ検出回路５のマルチプレクサ５ｂは、クロック信号ｃｌｋ（３）〜ｃｌｋ（５）の中から、選択信号生成回路５ａから出力された選択信号が示すクロック信号ｃｌｋを選択し、その選択したクロック信号ｃｌｋをフリップフロップ５ｃに出力する。
この段階では、マルチプレクサ５ｂは、選択信号生成回路５ａからクロック信号ｃｌｋ（３）を選択する旨を示す選択信号を受けているので、クロック信号ｃｌｋ（３）〜ｃｌｋ（５）の中から、クロック信号ｃｌｋ（３）を選択して、そのクロック信号ｃｌｋ（３）をフリップフロップ５ｃに出力する。
エッジ検出回路５のフリップフロップ５ｃは、図４に示すように、マルチプレクサ５ｂから出力されたクロック信号ｃｌｋ（３）が立ち下がると、信号レベルがＨレベルのクロック信号ｏｕｔを出力し、デュアルモジュラス分周器２−１のＭＯＤｏｕｔ端子から出力された分周比制御信号ｍｏｄ（１）が立ち上がると、信号レベルがＬレベルのクロック信号ｏｕｔを出力する。
フリップフロップ５ｃから出力されたクロック信号ｏｕｔは、図４に示すように、図１の可変分周器によってクロック信号ｃｌｋ（１）が７分周された信号である。
なお、フリップフロップ５ｃから出力されたクロック信号ｏｕｔは、リタイミング回路４に与えられる。

以上で明らかなように、この実施の形態１によれば、設定データ出力回路３が、第１の分周器群１における複数のデュアルモジュラス分周器１−１，１−２のうち、リセット回路６から無意のリセット信号が出力されているデュアルモジュラス分周器の中の最終段のデュアルモジュラス分周器の入力信号に同期して、その設定データを更新するように構成したので、分周動作に関わっている有効なデュアルモジュラス分周器の中で、最も後段のデュアルモジュラス分周器の分周比が３分周であるとき、分周動作に関わる有効なデュアルモジュラス分周器の個数を減少する分周比パターンが与えられた場合でも、正常な分周動作を実現することができる効果を奏する。
即ち、この実施の形態１によれば、リタイミング回路４のフリップフロップ４−０〜４−４から分周比設定信号Ｐ’＜０：４＞が出力される際、分周動作が無効化されるデュアルモジュラス分周器の内部状態が初期化されるように構成しているので、分周動作に関わっている有効なデュアルモジュラス分周器の中で、最も後段のデュアルモジュラス分周器の分周比が３分周であるとき、分周動作に関わる有効なデュアルモジュラス分周器の個数を減少する分周比パターンが与えられた場合でも、正常な分周動作を実現することができる。

この実施の形態１では、可変分周器の分周比が１２分周から７分周に変更されても、正常な分周動作を実現できることを説明したが、これは一例に過ぎず、分周動作に関わっている有効なデュアルモジュラス分周器の中で、最も後段のデュアルモジュラス分周器の分周比が３分周であるとき、分周動作に関わる有効なデュアルモジュラス分周器の個数を減少する分周比パターンが与えられた場合には、どのような分周比パターンでも、正常な分周動作を実現することができる。したがって、例えば、可変分周器の分周比が１４分周から７分周に変更される場合や、可変分周器の分周比が１２分周から５分周に変更される場合などでも同様に、正常な分周動作を実現することができる。

実施の形態２．
上記実施の形態１において、例えば、デュアルモジュラス分周器１−１の内部状態の初期化が解除される場合を考えると、エッジ検出回路５のフリップフロップ５ｃから出力されたクロック信号ｏｕｔの立ち上がりから、分周比制御信号ｍｏｄ（３）が立ち下がるまでの遅延時間は、フリップフロップ４−２〜４−４の遅延時間と、ＯＲゲート６−１の遅延時間と、ＯＲゲート６−３の遅延時間との合計になる。
したがって、第１の分周器群１におけるデュアルモジュラス分周器の個数が例えばＮ個である場合、ＯＲゲート６−１に対して、（Ｎ−２）個のＯＲゲートが直列に接続されるため、ワースト条件では、（Ｎ−１）個分のＯＲゲートの遅延時間がかかり、この遅延時間が、可変分周器の最大動作周波数を制限する要因となることがある。
そこで、この実施の形態２では、遅延時間を短縮して、最大動作周波数を高めることができる可変分周器について説明する。

図５はこの発明の実施の形態２による可変分周器を示す構成図であり、図５において、図１と同一符号は同一または相当部分を示すので説明を省略する。
リタイミング回路４のフリップフロップ４−０〜４−４は、上記実施の形態１と同様に、外部から与えられた分周比設定信号Ｐ＜０＞〜Ｐ＜４＞を保持するが、この実施の形態２では、デュアルモジュラス分周器２−１，２−２，１−１，１−２の中で、初段のデュアルモジュラス分周器であるデュアルモジュラス分周器２−１から出力された分周比制御信号ｍｏｄ（１）が立ち下がるタイミングで、保持していた分周比設定信号Ｐ＜０＞〜Ｐ＜４＞を分周比設定信号Ｐ’＜０＞〜Ｐ’＜４＞として出力する。
インバータ７はデュアルモジュラス分周器２−１から出力された分周比制御信号ｍｏｄ（１）の信号レベルを反転して、信号レベル反転後の分周比制御信号ｍｏｄ（１）をリタイミング回路４に出力する。

この実施の形態２では、エッジ検出回路５は、選択信号生成回路５ａ、マルチプレクサ５ｂ及びフリップフロップ５ｃのほかに、フリップフロップ３１を備えている。
フリップフロップ３１は選択信号生成回路５ａから出力された選択信号を保持し、フリップフロップ５ｃから出力されたクロック信号ｏｕｔが立ち下がるタイミングで、保持していた選択信号をマルチプレクサ５ｂに出力する。

この実施の形態２では、リセット回路６は、ＯＲゲート６−１〜６−４のほかに、フリップフロップ３２，３３を備えている。
フリップフロップ３２はフリップフロップ４−４から出力された分周比設定信号Ｐ’＜４＞を保持し、エッジ検出回路５のフリップフロップ５ｃから出力されたクロック信号ｏｕｔが立ち上がるタイミングで、保持していた分周比設定信号Ｐ’＜４＞をＯＲゲート６−３及びデュアルモジュラス分周器１−２のＲＥＳＥＴ端子に出力する。
フリップフロップ３３はＯＲゲート６−１の出力信号を保持し、エッジ検出回路５のフリップフロップ５ｃから出力されたクロック信号ｏｕｔが立ち上がるタイミングで、保持していたＯＲゲート６−１の出力信号をＯＲゲート６−４及びデュアルモジュラス分周器１−１のＲＥＳＥＴ端子に出力する。

次に動作について説明する。
フリップフロップ３１，３２，３３が追加されている点と、リタイミング回路４のフリップフロップ４−０〜４−４に入力される信号が、エッジ検出回路５のフリップフロップ５ｃから出力されたクロック信号ｏｕｔの代わりに、インバータ７から出力された信号レベル反転後の分周比制御信号ｍｏｄ（１）に変更されている点が、上記実施の形態１と相違している。

エッジ検出回路５のフリップフロップ３１は、選択信号生成回路５ａから出力された選択信号を保持する。
フリップフロップ３１は、エッジ検出回路５から出力されたクロック信号ｏｕｔが立ち下がるタイミングで、保持していた選択信号をマルチプレクサ５ｂに出力する。

リタイミング回路４のフリップフロップ４−０〜４−４は、上記実施の形態１と同様に、外部から与えられた分周比設定信号Ｐ＜０＞〜Ｐ＜４＞を保持する。
ただし、この実施の形態２では、フリップフロップ４−０〜４−４は、デュアルモジュラス分周器２−１から出力された分周比制御信号ｍｏｄ（１）が立ち下がるタイミング、即ち、インバータ７から出力された信号レベル反転後の分周比制御信号ｍｏｄ（１）が立ち上がるタイミングで、保持していた分周比設定信号Ｐ＜０＞〜Ｐ＜４＞を分周比設定信号Ｐ’＜０＞〜Ｐ’＜４＞として出力する。
デュアルモジュラス分周器２−１から出力された分周比制御信号ｍｏｄ（１）が立ち下がるタイミングは、クロック信号ｏｕｔが立ち上がるタイミングより早いため、上記実施の形態１よりも、フリップフロップ４−０〜４−４から分周比設定信号Ｐ’＜０＞〜Ｐ’＜４＞が出力されるタイミングが早くなっている。

フリップフロップ３２は、フリップフロップ４−４から分周比設定信号Ｐ’＜４＞を受けると、その分周比設定信号Ｐ’＜４＞を保持し、エッジ検出回路５のフリップフロップ５ｃから出力されたクロック信号ｏｕｔが立ち上がるタイミングで、保持していた分周比設定信号Ｐ’＜４＞をＯＲゲート６−３及びデュアルモジュラス分周器１−２のＲＥＳＥＴ端子に出力する。
フリップフロップ３３は、ＯＲゲート６−１の出力信号を保持し、エッジ検出回路５のフリップフロップ５ｃから出力されたクロック信号ｏｕｔが立ち上がるタイミングで、保持していたＯＲゲート６−１の出力信号をＯＲゲート６−４及びデュアルモジュラス分周器１−１のＲＥＳＥＴ端子に出力する。
これにより、エッジ検出回路５のフリップフロップ５ｃから出力されたクロック信号ｏｕｔの立ち上がりから、分周比制御信号ｍｏｄ（３）が立ち下がるまでの遅延時間は、フリップフロップ３２とＯＲゲート６−３の遅延時間の合計となり、上記実施の形態１よりも短縮されるため、動作速度の向上が可能である。
即ち、フリップフロップ３２とＯＲゲート６−３の遅延時間の合計は、フリップフロップ４−２〜４−４の遅延時間と、ＯＲゲート６−１の遅延時間と、ＯＲゲート６−３の遅延時間との合計より小さいため、上記実施の形態１よりも、動作速度の向上が可能である。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

この発明は、分周比を可変することが可能な可変分周器に適している。

１第１の分周器群、１−１，１−２デュアルモジュラス分周器、２第２の分周器群、２−１，２−２デュアルモジュラス分周器、３設定データ出力回路、４リタイミング回路、４−０〜４−４フリップフロップ、５エッジ検出回路、５ａ選択信号生成回路、５ｂマルチプレクサ、５ｃフリップフロップ、６リセット回路、６−１〜６−４ＯＲゲート、７インバータ、１１ＡＮＤゲート、１２Ｈｉｇｈスルーラッチ、１３ＡＮＤゲート、１４Ｌｏｗスルーラッチ、１５ＡＮＤゲート、１６Ｈｉｇｈスルーラッチ、１７Ｌｏｗスルーラッチ、２１ＡＮＤゲート、２２Ｈｉｇｈスルーラッチ、２３ＡＮＤゲート、２４Ｌｏｗスルーラッチ、２５ＡＮＤゲート、２６Ｈｉｇｈスルーラッチ、２７Ｌｏｗスルーラッチ、３１，３２，３３フリップフロップ。

Claims

有意のリセット信号が与えられている状態では、内部状態が初期化され、無意のリセット信号が与えられている状態では、設定データにしたがって分周比が第１の分周比又は第２の分周比に設定され、前記設定された分周比で入力信号を分周して、前記入力信号の分周信号を出力するデュアルモジュラス分周器が複数個直列に接続されている第１の分周器群と、
前記設定データを前記第１の分周器群における複数のデュアルモジュラス分周器に出力する設定データ出力回路と、
前記設定データ出力回路から出力された設定データにしたがって有意又は無意のリセット信号を生成して、前記有意又は無意のリセット信号を前記複数のデュアルモジュラス分周器に出力するリセット回路とを備え、
前記設定データ出力回路は、前記第１の分周器群における複数のデュアルモジュラス分周器のうち、前記リセット回路から無意のリセット信号が出力されているデュアルモジュラス分周器の中の最終段のデュアルモジュラス分周器の分周比が３分周であるとき、前記リセット回路から無意のリセット信号が出力されるデュアルモジュラス分周器の個数を１つ減らす際には、前記最終段のデュアルモジュラス分周器の入力信号に同期して、前記設定データを更新することを特徴とする可変分周器。
前記設定データ出力回路から出力された設定データにしたがって分周比が第１の分周比又は第２の分周比に設定され、前記設定された分周比で入力信号を分周して、前記入力信号の分周信号を出力するデュアルモジュラス分周器が複数個直列に接続されている第２の分周器群が前記第１の分周器群の前段に直列に接続されていることを特徴とする請求項１記載の可変分周器。
前記設定データ出力回路は、前記第１の分周器群における全てのデュアルモジュラス分周器に対して、前記リセット回路から有意のリセット信号が出力されている場合、前記第２の分周器群における複数のデュアルモジュラス分周器の中の最終段のデュアルモジュラス分周器から出力された分周信号に同期して、前記設定データを更新することを特徴とする請求項２記載の可変分周器。
前記第１及び第２の分周器群における複数のデュアルモジュラス分周器は、分周比を固定する旨を示す第１の制御信号が与えられた場合、分周比が第１の分周比に設定され、分周比の可変を許可する旨を示す第２の制御信号が与えられた場合、前記設定データ出力回路から出力された設定データにしたがって分周比が第１の分周比又は第２の分周比に設定されることを特徴とする請求項２記載の可変分周器。
前記第１の分周器群における複数のデュアルモジュラス分周器は、前記リセット回路から無意のリセット信号が出力された場合、当該デュアルモジュラス分周器の後段のデュアルモジュラス分周器又は外部から与えられた制御信号と、入力信号とにしたがって第１の制御信号又は第２の制御信号を出力し、
前記リセット回路は、前記第１の分周器群における複数のデュアルモジュラス分周器のうち、有意のリセット信号を出力しているデュアルモジュラス分周器の前段のデュアルモジュラス分周器には、第２の制御信号を出力し、無意のリセット信号を出力しているデュアルモジュラス分周器の前段のデュアルモジュラス分周器には、前記無意のリセット信号を出力しているデュアルモジュラス分周器から出力された第１の制御信号又は第２の制御信号をそのまま出力することを特徴とする請求項４記載の可変分周器。
前記第２の分周器群における複数のデュアルモジュラス分周器は、当該デュアルモジュラス分周器の後段のデュアルモジュラス分周器から出力された制御信号と、入力信号とにしたがって第１の制御信号又は第２の制御信号を当該デュアルモジュラス分周器の前段のデュアルモジュラス分周器に出力することを特徴とする請求項４記載の可変分周器。
前記設定データ出力回路は、前記最終段のデュアルモジュラス分周器の入力信号の代わりに、前記第２の分周器群における複数のデュアルモジュラス分周器の中の初段のデュアルモジュラス分周器から出力された第１の制御信号又は第２の制御信号に同期して、前記設定データを更新し、
前記リセット回路は、前記最終段のデュアルモジュラス分周器の入力信号に同期して、前記有意又は無意のリセット信号を前記第１の分周器群における複数のデュアルモジュラス分周器に出力することを特徴とする請求項４記載の可変分周器。