JP4434277B2

JP4434277B2 - クロック生成回路およびその使用方法

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Publication number: JP4434277B2
Application number: JP2007329107A
Authority: JP
Inventors: 高元渡辺
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2007-12-20
Filing date: 2007-12-20
Publication date: 2010-03-17
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Also published as: DE102008064063A1; JP2009152886A; US7733152B2; DE102008064063B4; US20090160501A1

Description

本発明は、基準信号の周波数を逓倍又は分周したクロック信号を生成するクロック生成回路およびその使用方法に関する。

従来より、水晶発振子などを用いて生成された周波数の安定した基準信号に基づき、その基準信号の周期を、基準信号より十分に高い周波数を有する高速クロック信号でカウントし、そのカウント値に基づいて、基準信号の周期を逓倍又は分周したクロック信号を得る位相同期回路（ＰＬＬ）が知られている（例えば、特許文献１参照）。

この位相同期回路１０１は、図８に示すように、リング状に連結したｍ個の遅延素子ＤＵからなり、パルス信号を順次遅延して周回させるパルス遅延回路１１０と、このパルス遅延回路１１０を構成する各遅延素子ＤＵから順次出力される通過信号Ｐ１〜Ｐｍに基づき、基準信号ＣＫＩの立ち上がりから次の立ち上がりまでの位相差を２進デジタル値に変換してなる周期データＤＴを生成する周期測定部１２０と、周期測定部１２０にて得られた周期データＤＴから予め設定された設定値ＭＮを乗・除してクロック信号の出力周期を表す制御データＣＤを生成する制御部１３０と、制御部１３０から出力される制御データＣＤと、パルス遅延回路１１０から順次出力される通過信号Ｐ１〜Ｐｍとに基づき、基準信号ＣＫＩを逓倍したクロック信号ＣＫＯを出力する出力部１４０とを備えている。
特開平７−１８３８００号公報

ところで、位相同期回路１０１では、図９に示すように、クロック信号ＣＫＯ位相を基準信号ＣＫＩの位相に合わせる（即ち、両信号ＣＫＩ，ＣＫＯのうち周波数の低い方の立ち上がりエッジでの位相差Ｔdef(k)を０にする：但し、ｋ＝１，２，…）必要があるため、クロック信号ＣＫＯの周波数は基準信号ＣＫＩの周波数の整数倍または整数分の１（即ち、設定値ＭＮが整数）でなければならない。

つまり、基準信号ＣＫＩの周波数は、クロック信号ＣＫＯの周波数に合わせて設定する必要があり、設計上の制約を受けるという問題があった。
特に、位相同期回路１０１を用いて周波数の異なる複数のクロック信号ＣＫＯを生成する必要がある場合には、クロック信号ＣＫＯの全ての周波数に対して整数倍または整数分の１となるように基準信号ＣＫＩの周波数を設定しなければならず、そのような周波数が存在しない時には、クロック信号ＣＫＯの周波数毎に、異なった基準信号ＣＫＩを用意しなければならないという問題もあった。

本発明は、上記問題点を解決するために、基準信号の周波数を逓倍又は分周したクロック信号を生成するクロック生成回路において、一つの基準信号から任意周波数のクロック信号を発生可能とすることを目的とする。

上記目的を達成するためになされた発明は、複数の遅延素子をリング状に接続してなり、パルス信号を遅延させながら伝送するパルス遅延回路と、予め設定された基準信号を入力し、該基準信号の１周期の間に、前記パルス遅延回路にて前記パルス信号が通過した遅延素子の段数を検出して符号化することにより、前記遅延素子の平均遅延時間を単位として、前記基準信号の周期を表した周期データを生成する周期測定部と、逓倍数又は分周数を表す設定値を除数又は乗数とし、前記周期データを被除数又は被乗数とした演算を実行することにより、前記基準信号の周波数を前記設定値で逓倍又は分周することで得られる信号の周期を表した制御データを生成する制御部と、前記パルス遅延回路を構成する各遅延素子からの出力である通過信号に基づいて、前記制御データに示された周期を有するクロック信号を生成する出力部とを備えたクロック生成回路を前提とするものである。

そして、請求項１に記載のクロック生成回路の使用方法では、設定値として実数を用いることを特徴とする。
このようにクロック生成回路を使用することにより、クロック信号の周期を規定する制御データを、周期データの整数倍または整数分の１に限らず、任意の値に設定することが可能となるため、任意周波数のクロック信号を発生させることができる。

その結果、周波数の異なる複数種類のクロックを発生させる必要のある装置を低コスト化することができる。
次に、請求項２に記載のクロック生成回路は、逓倍数又は分周数を表す実数の設定値を格納するレジスタを備え、制御部は、そのレジスタに設定された設定値に基づいて制御データを生成することを特徴とする。

つまり、本発明のクロック生成回路は、請求項１記載の方法を実現するものであり、これと同様の効果を得ることができる。
ところで、本発明のクロック生成回路が生成可能なクロック信号の周波数範囲は、基準信号の周波数、遅延素子の遅延時間、周期データや制御データのデータサイズによって制限を受ける。

そこで本発明のクロック生成回路では、請求項３に記載のように、予め用意された周波数の異なる複数の基準信号のいずれかを択一的に前記周期測定部に供給するセレクタを備えていてもよい。

この場合、セレクタによって基準信号の周波数を切り替えることにより、生成可能なクロック信号の周波数範囲を拡大することができる。
また、請求項４に記載のように、制御部が、整数で表された制御データを生成するように構成されている場合、出力部は、制御データを選択値として、通過信号群の中から選択値に対応する通過信号のタイミングを選択することにより、クロック信号のクロック境界を表す境界タイミング信号を生成する境界タイミング生成回路を備え、その境界タイミング生成回路が生成した前記境界タイミング信号に従って、クロック信号を生成するように構成すればよい。

ところで、設定値を実数にすると、周期データを設定値で乗・除した演算結果は、整数値になるとは限らない。従って、演算部分の整数部だけを制御データとしてクロック信号の周波数を制御すると、切り捨てられた小数部に応じた周波数誤差が蓄積されることになる。

そこで、請求項５に記載のように、制御部が、実数で表された制御データを生成するように構成した場合、出力部は、調整回路によって、制御データの小数部により決まる一定の割合で、整数部の値、又は前記整数部の値に１を加えた値のいずれかを選択値として生成し、その選択値により境界タイミング生成回路が境界タイミング信号を生成するように構成してもよい。

このように構成された本発明のクロック生成回路によれば、演算結果（制御データ）の小数部の値までクロック信号の周波数に反映されるため、より周波数精度の高いクロック信号を生成することができる。

なお、請求項６に記載のように、パルス遅延回路が、遅延素子をｍ（＝２^P：ｐは正整数）個備えている場合、境界タイミング生成回路は、例えば、選択値のデータサイズをａ（但し、ａ＞ｐ）ビットとして、上位（ａ−ｐ）ビットで示される周回数だけ、パルス信号が周回したことを検出する周回検出回路と、その検出した直後に現れる選択値の下位ｐビットに対応した通過信号のタイミングを選択するタイミング選択回路とにより構成すればよい。

また、請求項７に記載のように、符号化回路は、パルス遅延回路を周回するパルス信号の周回数をカウントする周期カウンタと、周期カウンタの出力をラッチするラッチ回路と、基準信号の立ち上がりエッジ又は立ち下がりエッジで遅延素子の出力をラッチし、パルス遅延回路内でのパルス信号の位置を二進データに符号化するラッチ符号化回路とを備え、ラッチ回路の出力を周期データの上位ビット、ラッチ符号化回路の出力を周期データの下位ビットとして出力してもよい。

このような周回検出回路（請求項６）や周期カウンタ（請求項７）を設けることにより、パルス遅延回路をより少ない段数で構成することができ、本発明のクロック生成回路を小型化できると共に、より広い周波数範囲の基準信号やクロック信号に対応することができる。

以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
図１は、クロック生成回路１の全体構成を示すブロック図である。

＜全体構成＞
図１に示すように、クロック生成回路１は、リング状に連結したｍ（ｍ＝２^p，ｐは正整数，本実施形態ではｐ＝４）個の遅延素子ＤＵからなり、パルス信号を順次遅延して周回させるパルス遅延回路１０と、このパルス遅延回路１０を構成する各遅延素子ＤＵから順次出力される通過信号Ｐ１〜Ｐｍに基づき、基準信号ＣＫＩの立ち上がりから次の立ち上がりまでの位相差を２進デジタル値に変換してなる周期データＤＴを生成する周期測定部２０と、除数又は乗数として使用される設定値ＭＮを格納する設定値レジスタ５０と、周期測定部２０にて得られた周期データＤＴに、設定値レジスタ５０に格納された設定値ＭＮを乗・除してクロック信号の出力周期を表す制御データＣＤを生成する制御部３０と、制御部３０から出力される制御データＣＤと、パルス遅延回路１０から順次出力される通過信号Ｐ１〜Ｐｍとに基づき、基準信号ＣＫＩを分周又は逓倍したクロック信号ＣＫＯを出力する出力部４０とを備えている。

＜パルス遅延回路＞
パルス遅延回路１０を構成する各遅延素子ＤＵは、ＣＭＯＳインバータゲート回路を１又は複数段（本実施形態では２段）接続することで構成されている。

但し、図１に示すパルス遅延回路１０は、遅延素子ＤＵの接続状態を模式的に示したものであり、実際には、パルス遅延回路１０を起動する（パルス信号の周回を開始させる）ための構成や、パルス信号の周回を継続させるための構成を有しているが、公知技術（例えば、特許文献１参照）であるため、ここでは説明を省略する。

＜周期測定部＞
周期測定部２０は、図２に示すように、通過信号Ｐｍによって、パルス遅延回路１０を周回するパルス信号の周回数をカウントする周期カウンタ２１と、基準信号ＣＫＩの立ち上がりタイミングで周期カウンタ２１の出力をラッチするラッチ回路２３と、基準信号ＣＫＩの立ち上がりタイミングで通過信号Ｐ１〜Ｐｍをラッチし、そのラッチした結果に従って、パルス信号の位置をｐビットの二進データに符号化するラッチ符号化回路２５と、を備え、ラッチ回路２３がラッチした値を周期データＤＴの上位ビット、ラッチ符号化回路２５で符号化されたｐビットの値を周期データＤＴの下位ビットとして出力するように構成されている。

つまり、周期測定部２０は、パルス遅延回路１０を構成する遅延素子ＤＵの平均遅延時間を単位として、基準信号ＣＫＩの周期を整数値で表した周期データＤＴを出力する。
＜制御部＞
制御部３０は、設定値レジスタ５０に格納された設定値ＭＮを除数、周期測定部２０からの周期データＤＴを被除数とした演算を実行する除算器３１と、設定値レジスタ５０に格納された設定値ＭＮを乗数、周期測定部２０からの周期データＤＴを被乗数とした演算を実行する乗算器３３と、演算選択信号ＣＳに従って、除算器３１の演算結果または乗算器３３の演算結果のいずれか一方を、制御データＣＤとして出力部４０に供給するセレクタ３５とからなる。

但し、設定値レジスタ５０は、実数を記憶するように構成され、また、除算器３１及び乗算器３３は、整数部がａ（ａ＞ｐ）ビット、小数部がｂ（ｂ＝１０〜１２程度）ビットとなる実数の演算結果を出力するように構成されている。

＜出力部＞
出力部４０は、図４に示すように、制御データＣＤを格納する制御値レジスタ４１と、制御値レジスタ４１の格納値に従って、後述するプリセット値Ｃ１、及びパルス選択値Ｃ２を生成する出力制御回路４３と、出力制御回路４３が生成するプリセット値Ｃ１が繰り返しプリセットとされ、通過信号Ｐｍに従ってダウンカウントを行うダウンカウンタ４５と、ダウンカウンタ４５がカウントアウトすると、出力制御回路４３にて生成されたパルス選択値Ｃ２に従って、通過信号Ｐ１〜Ｐｍのずれかをクロック信号ＣＫＯのクロック境界のタイミングを表す境界タイミング信号Ｐｘとして選択するパルスセレクタ４７と、パルスセレクタ４７で選択された境界タイミング信号Ｐｘのタイミングでパルス信号を発生させることにより、クロック信号ＣＫＯを生成するパルス生成回路４９とを備えている。

<<制御値レジスタ>>
制御値レジスタ４１は、制御データＣＤの整数部の上位（ａ−ｐ）ビットからなる整数部上位データＣＤＨを格納するＣＤＨレジスタ４１１と、制御データＣＤの整数部の下位ｐビットからなる整数部下位データＣＤＭを格納するＣＤＭレジスタ４１３と、制御データＣＤの小数部からなる小数部データＣＤＬを格納するＣＤＬレジスタ４１５とで構成されている。

<<出力制御回路>>
出力制御回路４３は、キャリーＣＹの入力がない場合は、ＣＤＨレジスタ４１１に格納された整数部上位データＣＤＨをそのままプリセット値Ｃ１とし、キャリーＣＹの入力がある場合は、整数部上位データＣＤＨに１を加えた値をプリセット値Ｃ１としてダウンカウンタ４５に供給するプリセット値設定部４３１と、パルスセレクタ４７に供給するｐビットのパルス選択値Ｃ２を格納する選択値レジスタ４３３と、調整フラグＦがセットされていない場合は、選択値レジスタ４３３に格納されたパルス選択値Ｃ２にＣＤＭレジスタ４１３に格納された整数部下位データＣＤＭを加算した値を更新値とし、調整フラグＦがセットされている場合は、上述の更新値に更に１を加えた更新値として、その更新値により選択値レジスタ４３３に格納されたパルス選択値Ｃ２を更新すると共に、更新値が２^p以上となった場合に、キャリーＣＹを発生させる選択値設定部４３５と、ＣＤＬレジスタ４１５に格納されている小数部データＣＤＬによって特定される割合で、調整フラグＦをセットする調整フラグ設定部４３７とからなる。

なお、選択値設定部４３５及び調整フラグ設定部４３７は、パルスセレクタ４７が境界タイミング信号Ｐｘを選択する毎にパルス選択値Ｃ２の更新や、調整フラグＦの設定を行うように構成されている。

例えば、制御データＣＤが２３２５．５８であった場合、小数部データＣＤＬは０．５８であるため、出力制御回路４３が生成するクロック信号ＣＫＯの各クロックの周期は、その５８％で遅延素子ＤＵの遅延時間の２３２６段分、４２％で遅延素子ＤＵの遅延時間の２３２５段分となる。

なお、このように所定の割合でクロックの周期を切り替えて発生させる回路は、例えば特開平０７−２８３７２２号等に記載されている公知技術である。
＜動作＞
ここで、図５は、設定値ＭＮが４．３、演算選択信号ＳＣが除算（即ち、基準信号ＣＫＩの逓倍）に設定された場合の基準信号ＣＫＩとクロック信号ＣＫＯとの関係を示し、図６は、設定値ＭＮが４．３、演算選択信号ＳＣが乗算（即ち、基準信号ＣＫＩの分周）に設定された場合の基準信号ＣＫＩとクロック信号ＣＫＯとの関係を示すタイミング図である。

図５の場合、例えば、基準信号ＣＫＩの周期が１０μｓ、遅延素子ＤＵの遅延時間（即ち、時間分解能）が１ｎｓとすると、周期データＤＴは１００００、制御データＣＤは、約２３２５．５８（ＤＴ／ＭＮ＝１００００／４．３）となる。

つまり、基準信号ＣＫＩの１周期（１×Ｔｉ）が、クロック信号ＣＫＯが４．３周期（４．３×Ｔｏ）分に相当する。
具体的には、基準信号ＣＫＩ，クロック信号ＣＫＯのうち周波数が低い方（この場合は基準信号ＣＫＩ）のｋ（ｋ＝１，２，３）番目の立ち上がりエッジでの位相差Ｔdef(ｋ)、は、以下のような値となる。

Ｔdef(1)＝ＤＴ−ＣＤ×４≒７００ｎｓ
Ｔdef(2)＝２×ＤＴ−ＣＤ×８≒１４００ｎｓ
Ｔdef(3)＝３×ＤＴ−ＣＤ×１２≒２１００ｎｓ
このように、基準信号ＣＫＩとクロック信号ＣＫＯとではクロックエッジが一致せず、基準信号ＣＫＩと非同期かつ逓倍されたクロック信号ＣＫＯが生成されることになる。

図６の場合、基準信号ＣＫＩの４．３周期（４．３×Ｔｉ）が、クロック信号ＣＫＯの１周期（１×Ｔｏ）分に相当するため、両信号ＣＫＩ，ＣＫＯのうち周波数が低い方（この場合はクロック信号ＣＫＯ）のｋ（ｋ＝１，２，３）番目の立ち上がりエッジでの両信号間の位相差Ｔdef(ｋ)は０とはならず（即ち、クロックエッジが一致せず）、基準信号ＣＫＩと非同期かつ分周されたクロック信号ＣＫＯが生成されることになる。

＜効果＞
以上説明したように、クロック生成回路１では、基準信号ＣＫＩの周期を表す周期データＤＴから、クロック信号ＣＫＯの周期を表す制御データＣＤを、除算または乗算によって算出する際に、除数または乗数となる設定値ＭＮとして実数を用いることができるように構成されている。

従って、クロック生成回路１によれば、制御データＣＤを、周期データＤＴの整数倍または整数分の１に限らず、任意の値に設定することができ、ひいては、任意周波数のクロック信号ＣＫＯを発生させることができる。

また、クロック生成回路１では、実数で表された制御データＣＤを使用し、制御データの整数部ＣＤＨ，ＣＤＭで表される値により、クロック信号ＣＫＯの周期を規定し、その１周期の時間を、制御データＣＤの小数部を表す小数部データＣＤＬにより決まる一定の割合で遅延素子ＤＵの１段分の遅延時間だけ増加させるように構成されている。

このようにクロック生成回路１によれば、制御データＣＤの小数部の値（即ち、遅延素子ＤＵの遅延時間より短い時間）までクロック信号ＣＫＯの周波数に反映されるため、周波数精度の高いクロック信号ＣＫＯを生成することができる。

更に、クロック生成回路１では、周期測定部２０に周期カウンタ２１を備え、出力部４０にダウンカウンタ４５を備えているため、パルス遅延回路１０を構成する遅延素子ＤＵの数を必要最小限に抑えることができ、当該回路を小型化できると共に、広い周波数範囲の基準信号ＣＫＩやクロック信号ＣＫＯに対応することができる。

また、クロック生成回路１によれば、基準信号ＣＫＩの測定と、クロック信号ＣＫＯの生成とで、同じパルス遅延回路１０を構成する遅延素子ＤＵの遅延時間を単位として行っているため、安定した動作が可能となる。

また、このように構成されたクロック生成回路１は、例えば、搬送波周波数の４倍の周波数でサンプリングした結果を用いてＩ信号とＱ信号とを生成する検波回路（例えば、特開２００５−１０２１２９号公報参照）に好適に用いることができる。つまり、このようなクロック生成回路１を利用した検波回路を用いれば、周波数の異なる複数の通信システムで使用可能な通信装置を簡単かつ低コストで構成することができる。
［第２実施形態］
次に第２実施形態について説明する。

＜構成＞
図７は、本実施形態のクロック生成回路１ａの全体構成を示すブロック図である。
なお、クロック生成回路１ａ、第１実施形態のクロック生成回路１とは構成の一部が異なるだけであるため、同一の構成については同一符号を付して説明を省略し、構成の異なる部分を中心に説明する。

クロック生成回路１ａは、互いに周波数の異なる複数の基準信号ＣＫＩ＿１〜ＣＫＩ＿ｎ（ｎは正整数）の中から、選択信号ＳＥＬに従って、いずれか一つを選択して基準信号ＣＫＩとして周期測定部２０に供給するセレクタを備えている。

＜効果＞
このように構成されたクロック生成回路１ａによれば、セレクタ６０によって基準信号ＣＫＩの周波数を切り替えることにより、生成可能なクロック信号ＣＫＯの周波数範囲を拡大することができる。
［他の実施形態］
以上本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において様々な態様にて実施可能である。

例えば、上記実施形態では、制御データＣＤが整数部上位データＣＤＨ，整数部下位データＣＤＭ，小数部データＣＤＬで構成されているが、整数部上位データＣＤＨと小数部データＣＤＬは、その一方、又は両方が省略されていてもよい。

そして、整数部上位データＣＤＨが省略されている場合は、ＣＤＨレジスタ４１１，プリセット値設定部４３１，ダウンカウンタ４５を省略することができ、また、小数部データＣＤＬが省略されている場合は、ＣＤＬレジスタ４１５及び調整フラグ設定部４３７を省略することができるため、回路構成をより簡易なものとすることができる。

また、周期測定部２０に設けられている周期カウンタ２１及びラッチ回路２３は、周期データＤＴがｍを超えることがないように使用される場合は、これを省略してもよい。
また、制御部３０は、除算器３１と乗算器３３とを備え、これを切り替えて使用するように構成されているが、いずれか一方だけを備えるように構成してもよい。

そして、除算器３１だけを備える構成で乗数をＸとした乗算を行う場合、及び、乗算器３３だけを備える構成で除数をＸとした除算を行う場合は、設定値ＭＮを１／Ｘに設定して使用すればよい。

第１実施形態のクロック生成回路の全体構成を示すブロック図。周期測定部の構成を示すブロック図。制御部の構成を示すブロック図。出力部の構成を示すブロック図。逓倍時の基準信号とクロック信号との関係を示すタイミング図。分周時の基準信号とクロック信号との関係を示すタイミング図。第２実施形態のクロック生成回路の全体構成を示すブロック図。従来のクロック生成回路の構成を示すブロック図。従来回路における基準信号とクロック信号との関係を示すタイミング図。

符号の説明

１，１ａ…クロック生成回路１０…パルス遅延回路２０…周期測定部２１…周期カウンタ２３…ラッチ回路２５…ラッチ符号化回路３０…制御部３１…除算器３３…乗算器３５，６０…セレクタ４０…出力部４１…制御値レジスタ４３…出力制御回路４５…ダウンカウンタ４７…パルスセレクタ４９…パルス生成回路５０…設定値レジスタ４１１…ＣＤＨレジスタ４１３…ＣＤＭレジスタ４１５…ＣＤＬレジスタ４３１…プリセット値設定部４３３…選択値レジスタ４３５…選択値設定部４３７…調整フラグ設定部

Claims

複数の遅延素子をリング状に接続してなり、パルス信号を遅延させながら伝送するパルス遅延回路と、
予め設定された基準信号を入力し、該基準信号の１周期の間に、前記パルス遅延回路にて前記パルス信号が通過した遅延素子の段数を検出して符号化することにより、前記遅延素子の平均遅延時間を単位として、前記基準信号の周期を表した周期データを生成する周期測定部と、
逓倍数又は分周数を表す設定値を除数又は乗数とし、前記周期データを被除数又は被乗数とした演算を実行することにより、前記基準信号の周波数を前記設定値で逓倍又は分周することで得られる信号の周期を表した制御データを生成する制御部と、
前記パルス遅延回路を構成する各遅延素子からの出力である通過信号に基づいて、前記制御データに示された周期を有するクロック信号を生成する出力部と、
を備えたクロック生成回路の使用方法であって、
前記設定値として実数を用いることを特徴とするクロック生成回路の使用方法。
複数の遅延素子をリング状に接続してなり、パルス信号を遅延させながら伝送するパルス遅延回路と、
予め用意された基準信号を入力し、該基準信号の１周期の間に、前記パルス遅延回路にて前記パルス信号が通過した遅延素子の段数を検出して符号化することにより、前記遅延素子の平均遅延時間を単位として、前記基準信号の周期を表した周期データを生成する周期測定部と、
逓倍数又は分周数を表す実数の設定値を格納するレジスタと、
前記レジスタに格納された設定値を除数又は乗数とし、前記周期データを被除数又は被乗数とした演算を実行することにより、前記基準信号の周波数を前記設定値で逓倍又は分周することで得られる信号の周期を表した制御データを生成する制御部と、
前記パルス遅延回路を構成する各遅延素子からの出力である通過信号に基づいて、前記制御データに示された周期を有するクロック信号を生成する出力部と、
を備えることを特徴とするクロック生成回路。
予め用意された周波数の異なる複数の基準信号のいずれかを択一的に前記周期測定部に供給するセレクタを備えることを特徴とする請求項２に記載のクロック生成回路。
前記制御部は、整数で表された前記制御データを生成し、
前記出力部は、
前記制御データを選択値として、前記通過信号群の中から前記選択値に対応する通過信号のタイミングを選択することにより、前記クロック信号のクロック境界を表す境界タイミング信号を生成する境界タイミング生成回路を備え、該境界タイミング生成回路が生成した前記境界タイミング信号に従って、前記クロック信号を生成することを特徴とする請求項２又は請求項３に記載のクロック生成回路。
前記制御部は、実数で表された前記制御データを生成し、
前記出力部は、
前記制御データの小数部により決まる一定の割合で、前記整数部の値、又は前記整数部の値に１を加えた値のいずれかを選択値として生成する調整回路と、
前記通過信号群の中から前記選択値に対応する通過信号のタイミングを選択することにより、前記クロック信号のクロック境界を表す境界タイミング信号を生成する境界タイミング生成回路と、
を備え、該境界タイミング生成回路が生成した前記境界タイミング信号に従って、前記クロック信号を生成することを特徴とする請求項２又は請求項３に記載のクロック生成回路。
前記パルス遅延回路は、前記遅延素子をｍ（＝２^P：ｐは正整数）個備え、
前記境界タイミング生成回路は、
前記選択値のデータサイズをａ（但し、ａ＞ｐ）ビットとして、上位（ａ−ｐ）ビットで示される周回数だけ、前記パルス信号が周回したことを検出する周回検出回路と、
前記周回検出回路にて検出された直後に現れる前記選択値の下位ｐビットに対応した前記通過信号のタイミングを選択するタイミング選択回路と、
を備えることを特徴とする請求項４又は請求項５に記載のクロック生成回路。
前記符号化回路は、
前記パルス遅延回路を周回するパルス信号の周回数をカウントする周期カウンタと、
前記周期カウンタの出力をラッチするラッチ回路と、
前記基準信号の立ち上がりエッジ又は立ち下がりエッジで前記遅延素子の出力をラッチし、前記パルス遅延回路内でのパルス信号の位置を二進データに符号化するラッチ符号化回路と、
を備え、前記ラッチ回路の出力を前記周期データの上位ビット、前記ラッチ符号化回路の出力を前記周期データの下位ビットとして出力することを特徴とする請求項２乃至請求項６のいずれかに記載のクロック生成回路。