JP3329088B2 - パルス発生装置，周波数可変発振装置及びｐｌｌ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部から入力された基
準信号に位相同期した出力信号を生成するデジタル制御
式のＰＬＬ（Phase Locked Loop）装置、このＰＬＬ装
置を構成するのに好適なパルス発生装置及び周波数可変
発振装置に関する。

【０００２】

【従来の技術】従来より、例えば、基準クロックをカウ
ントし、そのカウント値が外部から入力された２進デジ
タルデータに対応した値に達したときにパルス信号を出
力するといった手順で、２進デジタルデータに対応した
周期の発振信号を発生するデジタル制御式の発振回路を
備え、この発振回路から、基準信号に位相同期した発振
信号を出力させるデジタル制御式のＰＬＬ装置が知られ
ている。

【０００３】そしてこの種のＰＬＬ装置では、発振回路
からの出力信号と基準信号とを位相同期させるために、
基準信号の周期を符号化して、その値を発振回路にセッ
トすることにより発振回路の起動直後から基準信号と同
じ周期で発振信号を発生させ、その後、出力信号と基準
信号との位相差を検出して、その位相差が所定値（例え
ば零）となるように、発振回路に入力するデジタルデー
タを制御するようにしている。

【０００４】また、この種のデジタル型ＰＬＬ装置で
は、発振回路から基準信号の周期Ｔｉの１／ｎの周期を
持つ発振信号を出力させるために、発振回路からの発振
信号を分周器により１／ｎ分周し、その分周信号と基準
信号との位相差を位相比較器により検出して、この位相
差が零となるように、発振回路に入力する２進デジタル
データを生成するようにしたものも知られている。

【０００５】

【発明が解決しようとする課題】ところで、このように
発振回路から基準信号を逓倍した信号を発生させるＰＬ
Ｌ装置においては、発振回路からの発振信号の周期Ｔｏ
に誤差がある場合、その誤差が分周器によりｎ倍され
て、位相比較器に入力されてしまうため、発振信号の周
期Ｔｏの誤差は、少なくともＴｏ／ｎ以下にする必要が
あり、このためには、発振回路の時間分解能ＴｄをＴｏ
／ｎより小さくしなければならない。

【０００６】しかし、発振回路の時間分解能Ｔｄを向上
するには、発振回路に入力する基準クロックの周波数を
高くしたり、内部回路を高速なデジタル回路にする必要
があるため、時間分解能Ｔｄの向上に伴い発振回路の構
成が複雑になり、高価になるという欠点がある。

【０００７】また従来では、発振回路に入力する基準ク
ロックを固定発振器を用いて生成するようにしていたた
め、発振回路には、数百ＭＨｚ程度の基準クロックしか
入力することができなかった。このため、発振回路の時
間分解能Ｔｄとしては、最大でも数ｎsec.程度にしか設
定できず、その時間分解能を向上するにも限界があっ
た。従って、従来のデジタル型ＰＬＬ装置において制御
可能な出力信号の周波数は、最大でも１０ＭＨｚ程度で
あった。

【０００８】一方、こうしたＰＬＬ装置において、発振
回路の時間分解能ＴｄがＴｏ／ｎより大きくても、発振
信号を基準信号に同期させることができるようにするた
めに、例えば図４に示す如く、発振信号と基準信号との
位相差に応じて生成した２進デジタルデータの下位Ｎｂ
ｉｔを除く上位Ｍｂｉｔと、この上位Ｍｂｉｔが表わす
値に１を加算したデータとのいずれかを選択して発振回
路５０に入力するセレクタ５２、発振回路５０からの発
振信号をカウントするカウンタ５４、及び、このカウン
タ５４のカウント値と２進デジタルデータの下位Ｎｂｉ
ｔとを比較し、その比較結果に応じたセレクト信号をセ
レクタ５２に出力する比較器５６を設けることによっ
て、基準信号の１周期内での発振信号の平均周期Ｔｏａ
が基準信号の周期Ｔｉの１／ｎとなるようにして、分周
信号と基準信号との位相を一致させることが提案されて
いる（特開平４−１１３７１９号公報）。

【０００９】すなわち、例えば、基準信号の周期Ｔｉを
１／ｎした周期Ｔｉ／ｎを、発振回路５０の時間分解能
Ｔｄで除した値Ｔｉ／（ｎ・Ｔｄ）が、２進数表示で
「１１００．１０１」であるような場合、小数点以上の
上位４ｂｉｔ「１１００」と、この値に１を加えた「１
１０１」とをセレクタ５２に入力し、小数点以下の下位
３ｂｉｔ「１０１」を比較器５６に入力することによ
り、図５（ｂ）に示す如く、カウンタ５４から出力され
る発振信号のカウント値の下位３ｂｉｔが「１０１」に
達するまでの５回は発振回路５０にデータ「１１０１」
を入力し、カウント値の下位３ｂｉｔが「１０１」に達
してから「０００」に戻るまでの３回は発振回路５０に
データ「１１００」を入力することにより、基準信号の
１周期内に発振回路５０から出力される８個の発振信号
の周期の平均値が「１１００．１０１」となるようにし
て、発振信号を分周した分周信号の誤差を少なくし、分
周信号と基準信号との位相を一致させるのである。

【００１０】ところが、このようにカウンタ５４と比較
器５６とによりセレクタ５２を切り替えるようにした場
合、図５（ｂ）に示したように、２進デジタルデータの
下位Ｎｂｉｔに対応した最初の数回分は、基準信号の周
期Ｔｉを１／ｎした周期Ｔｉ／ｎより長い周期で発振信
号が出力され、その後は周期Ｔｉ／ｎより短い周期で発
振信号が出力されるため、基準信号の１周期毎に発振信
号ｎ個分の周期を一致させることはできるものの、その
間の誤差が大きくなってしまうといった問題があった。

【００１１】従って、例えば、デジタル通信において、
上記のようなＰＬＬ装置を用いて外部から入力される低
い周波数のクロック信号を逓倍したクロック信号を生成
し、そのクロック信号をタイミング信号として通信デー
タをラッチするような場合に、通信データのラッチタイ
ミングがずれてしまい、通信データを正確にラッチする
ことができなくなることがある。

【００１２】一方、こうした問題は、セレクタ５２の切
り替えを、カウンタ５４によるカウント値が２進デジタ
ルデータの下位Ｎｂｉｔが表わす値より大きいか小さい
かによって連続的に行なうのではなく、例えば図５
（ａ）に示す如く、基準信号１周期内でのセレクタ５２
の切り替え位置の時間的な割合は２進デジタルデータの
下位Ｎｂｉｔに対応させつつ、セレクタ５２を頻繁に切
り替えるようにすれば解決できる。

【００１３】つまり、上記比較器５６の代りに、２進デ
ジタルデータの下位Ｎｂｉｔに対応した頻度でセレクタ
５２切替用のパルス信号を発生可能なパルス発生装置を
用いれば、図５（ａ）に示す如く、基準信号の１周期内
に出力される発振信号の周期を理想の特性に近付けるこ
とができ、上記問題を解決できる。

【００１４】そして、このようにパルス信号の発生頻度
を２進デジタルデータに対応して変更可能なパルス発生
装置としては、従来より、特開平４−１１３７１９号公
報に開示された切替制御部のように、外部からのクロッ
ク信号に同期して、２進デジタルデータに対応したパタ
ーンで信号を発生する装置が知られている。

【００１５】しかし、こうした従来のパルス発生装置で
は、外部から入力される２進デジタルデータに対応した
パルス信号の発生パターンを記憶するメモリ、このメモ
リから２進デジタルデータに対応したパルス信号の発生
パターンを読み出しレジスタ等に格納する読出回路、外
部からのクロック信号に同期してレジスタ等に格納され
たパターンデータに対応したパルス信号を発生するパル
ス発生回路等、パルス信号発生パターン制御用の種々の
回路が必要であり、しかも２進デジタルデータのｂｉｔ
数が大きくなる程、パターンデータの数及び一つのパタ
ーンデータの容量も増加する。

【００１６】従って、こうした従来のパルス発生装置
は、上記特開平４−１１３７１９号公報に開示された切
替制御部のように、３ｂｉｔ程度の２進デジタルデータ
に対応したパターンでパルス信号を発生させるような場
合には、比較的容易に実現できるものの、２進デジタル
データのｂｉｔ数が大きくなれば、装置構成が著しく複
雑になると共に、発生パターン記憶のためのメモリ容量
も増加するため、実用化が困難であるといった問題があ
った。

【００１７】本発明は、こうした問題に鑑みなされたも
ので、上記従来のようなパルス発生装置を使用すること
なく、出力信号の周期を高精度に制御しながら高周波の
出力信号を生成可能なデジタル制御式のＰＬＬ装置と、
このＰＬＬ装置を構成するのに好適なパルス発生装置及
び発振装置を提供することを目的としている。

【００１８】

【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１に記載の発明は、外部から入力さ
れるＮｂｉｔの２進デジタルデータに対応してパルス信
号の出力頻度を変更可能なパルス発生装置であって、２
つの入力端子を有し、外部から入力されるセレクト信号
に応じて、各入力端子に入力された信号のうちの一方を
選択して出力するＮ個のセレクタからなり、各セレクタ
の一方の入力端子には、上記２進デジタルデータの各ｂ
ｉｔのデータ値が夫々入力され、上記２進デジタルデー
タの最下位ｂｉｔのデータ値を受けるセレクタの他方の
入力端子には、データ値「０」の信号が入力され、該最
下位ｂｉｔのデータ値を受けるセレクタを除く（Ｎ−
１）個のセレクタの他方の入力端子には、夫々、当該セ
レクタが受けるデータ値より１ｂｉｔ下位のデータ値を
受けるセレクタからの出力信号が入力されるセレクタ列
と、該セレクタ列を構成するＮ個のセレクタのうち、上
位ｂｉｔのデータ値を受けるセレクタ程、対応するｂｉ
ｔのデータ値を選択する周期が短くなるように、上記各
セレクタにセレクト信号を周期的に出力するセレクト信
号発生手段と、を備え、上記２進デジタルデータの最上
位ｂｉｔのデータ値を受けるセレクタからの出力信号
を、上記パルス信号として外部に出力するように構成し
てなることを特徴としている。

【００１９】また請求項２に記載の発明は、上記請求項
１に記載のパルス発生装置において、上記セレクト信号
発生手段が、Ｎｂｉｔのカウンタからなり、該カウンタ
の最上位ｂｉｔの出力端子から最下位ｂｉｔの出力端子
を、夫々、上記最下位ｂｉｔのデータ値を受けるセレク
タのセレクト信号入力端子から最上位ｂｉｔのデータ値
を受けるセレクタのセレクト信号入力端子へと順に接続
してなることを特徴としている。

【００２０】また次に、請求項３に記載の発明は、上記
請求項２に記載のパルス発生装置を備え、外部から入力
されるＬｂｉｔの２進デジタルデータに対応した周期で
発振信号を発生する周波数可変発振装置であって、上記
Ｌｂｉｔの２進デジタルデータのうち、下位Ｎｂｉｔを
除く上位Ｍｂｉｔの２進デジタルデータを受け、該２進
デジタルデータが表わす値に１を加算した２進デジタル
データを出力する定数加算器と、外部から入力されるセ
レクト信号に応じて、上記定数加算器から出力される２
進デジタルデータと、上記定数加算器に入力される２進
デジタルデータとのいずれかを選択して出力するデータ
選択回路と、該データ選択回路から出力される２進デジ
タルデータを受け、該２進デジタルデータに対応した周
期で発振信号を発生する発振回路と、を備え、該発振回
路から出力された発振信号をカウント用のクロック信号
として上記パルス発生装置内のカウンタに入力し、上記
Ｌｂｉｔの２進デジタルデータのうちの下位Ｎｂｉｔを
上記パルス発生装置内のセレクタ列を構成する各セレク
タに入力し、更に、上記パルス発生装置から出力される
パルス信号をセレクト信号として上記データ選択回路に
入力するよう構成してなることを特徴としている。

【００２１】また更に、請求項４に記載の発明は、上記
請求項３に記載の周波数可変発振装置と、該周波数可変
発振装置から出力される発振信号を１／ｎ個に分割した
分周信号と外部から入力された基準信号との位相差を検
出する位相比較回路と、該位相比較回路にて検出された
位相差を零にするためのＬｂｉｔの２進デジタルデータ
を生成して上記周波数可変発振装置に出力する制御デー
タ生成回路と、を備え、上記周波数可変発振装置から、
上記基準信号に同期し、且つ周波数をｎ倍に逓倍した発
振信号を発生させるＰＬＬ装置であって、上記周波数可
変発振装置を構成する上記パルス発生装置内のカウンタ
を、カウント値が０になったときにボロー信号を発生
し、且つ該ボロー信号及び外部から入力されるプリセッ
ト信号により上記逓倍数ｎを表わすデータをプリセット
可能なダウンカウンタにより構成し、更に、該ダウンカ
ウンタから出力されるボロー信号を、上記分周信号とし
て上記位相比較回路に出力するように構成してなること
を特徴としている。

【００２２】一方、請求項５に記載の発明は、外部から
入力される基準信号に位相同期した出力信号を発生する
ＰＬＬ装置であって、時間の基準となる所定の位相差を
有する複数のクロック信号を発生する多相クロック発生
源と、該多相クロック発生源から出力される多相クロッ
クの位相差時間を単位として、外部から入力された周波
数制御データに対応した発振信号を生成し、該発振信号
を上記出力信号として外部に出力するデジタル制御発振
回路と、上記多相クロック発生源から出力される多相ク
ロックの位相差時間を単位として、上記基準信号の周
期、及び上記基準信号と上記出力信号との位相差を夫々
符号化するパルス位相差符号化回路と、上記パルス位相
差符号化回路にて符号化された上記基準信号の周期デー
タ、及び、該基準信号と上記出力信号との位相差データ
に基づき、上記基準信号と上記出力信号とを位相同期さ
せるための周波数制御データを生成し、上記デジタル制
御発振回路に出力するデータ制御手段と、当該装置の起
動時に、最初に上記パルス位相差符号化回路を動作させ
て、該パルス位相差符号化回路にて得られた上記基準信
号の周期データを上記デジタル制御発振回路にプリセッ
トし、その後、上記基準信号の所定のタイミングで上記
デジタル制御発振回路の発振動作を開始させる起動時制
御手段と、を備えたことを特徴としている。

【００２３】また、請求項６に記載の発明は、請求項５
に記載のＰＬＬ装置において、上記データ制御手段から
出力される周波数制御データを外部から入力される逓倍
数データで除算して上記デジタル制御発振回路に入力す
る除算手段を設け、上記パルス位相差符号化回路には上
記出力信号を上記逓倍数データにて分周した信号を入力
するよう構成してなることを特徴としている。

【００２４】また更に、請求項７に記載の発明は、請求
項６に記載のＰＬＬ装置において、上記デジタル制御発
振回路として、請求項３に記載の周波数可変発振装置を
備え、上記除算手段による除算結果のうち、小数点以上
の値を表わすデータを上記定数加算器及びデータ選択回
路に入力し、小数点以下の値を表わすデータを上記パル
ス発生装置内のセレクタ列を構成する各セレクタに入力
するよう構成してなることを特徴としている。

【００２５】また、請求項８に記載の発明は、請求項５
〜請求項７の何れか記載のＰＬＬ装置において、上記多
相クロック発生源は、複数の遅延素子が連結され、該遅
延素子の所定の接続点から、入力信号を該遅延素子の連
結個数にて決定される遅延時間だけ遅延した遅延信号を
各々上記クロック信号として出力する遅延回路からな
り、上記パルス位相差符号化回路は、上記基準信号又は
出力信号が入力される度に、上記遅延回路から出力され
た最新の遅延信号を検出し、該遅延信号を出力した遅延
素子の上記遅延回路内での連結位置を表わすデジタルデ
ータを生成するデジタルデータ生成手段と、該デジタル
データ生成手段にて前回生成されたデジタルデータと最
新のデジタルデータとの偏差を演算し、該演算結果を上
記基準信号の周期又は上記基準信号と出力信号との位相
差を表わすデジタルデータとして出力する演算手段と、
を備え、上記デジタル制御発振回路は、上記遅延回路か
ら順次出力される遅延信号の内、入力データに対応した
連結位置の遅延素子から出力された遅延信号を選択する
信号選択手段と、該信号選択手段にて遅延信号が選択さ
れると上記発振信号としてのパルス信号を出力するパル
ス信号出力手段と、上記データ制御手段から周波数制御
データが入力されると、上記信号選択手段に所定の入力
データを出力して遅延信号を選択させ、その後は、上記
信号選択手段が遅延信号を選択する度に、上記信号選択
手段に出力する入力データを、上記周波数制御データを
加算して更新する入力データ更新手段と、を備えたこと
を特徴としている。

【００２６】また次に、請求項９に記載の発明は、上記
請求項８に記載のＰＬＬ装置において、上記多相クロッ
ク発生源を構成する遅延回路が、リング状に連結された
複数の反転回路を有し、各反転回路によりパルス信号を
順次反転して周回させるパルス周回回路からなり、上記
パルス位相差符号化回路が、該パルス周回回路内でのパ
ルス信号の周回回数をカウントし、該カウント値を上記
デジタルデータ生成手段にて生成されたデジタルデータ
の上位ｂｉｔデータとして上記演算手段に出力する第１
のカウント手段を備えると共に、上記デジタル制御発振
回路が、該パルス周回回路内でのパルス信号の周回回数
をカウントし、該カウント値が上記入力データの上位ｂ
ｉｔデータに達すると、その旨を表わす検出信号を出力
する第２のカウント手段と、該第２のカウント手段から
検出信号が出力されると、該第２のカウント手段のカウ
ント値を初期化してカウント動作を再開させるカウント
制御手段とを備え、しかも、上記デジタル制御発振回路
において、上記入力データ更新手段が、上記周波数制御
データの上記上位ｂｉｔデータを除く下位ｂｉｔデータ
に基づき上記信号選択手段に出力する入力データを更新
し、上記パルス信号出力手段が、上記第２のカウント手
段から検出信号が出力され、且つ上記信号選択手段にて
遅延信号が選択されたときにパルス信号を出力すること
を特徴としている。

【００２７】また更に、請求項１０に記載の発明は、上
記請求項８又は請求項９に記載のＰＬＬ装置において、
上記データ制御手段は、上記基準信号と上記出力信号と
の位相差が常に上記基準信号の周期の１／２になるよう
に上記周波数制御データを生成することを特徴としてい
る。

【００２８】

【作用及び発明の効果】上記のように構成された請求項
１に記載のパルス発生装置においては、セレクタ列を構
成するＮ個のセレクタの一方の入力端子に、夫々、２進
デジタルデータの各ｂｉｔのデータ値が入力される。

【００２９】また、これらＮ個のセレクタのうち、２進
デジタルデータの最下位ｂｉｔのデータ値を受けるセレ
クタのもう一つの入力端子には、データ値「０」の信号
が入力され、このセレクタを除く（Ｎ−１）個のセレク
タのもう一つの入力端子には、１ｂｉｔ下位のデータ値
を受けるセレクタからの出力信号が入力される。

【００３０】そして、セレクト信号発生手段が、Ｎ個の
セレクタのうち、上位ｂｉｔのデータ値を受けるセレク
タ程、対応するｂｉｔのデータ値を選択する周期が短く
なるように、各セレクタにセレクト信号を周期的に出力
する。このため、本発明のパルス発生装置においては、
セレクタ列により、上位ｂｉｔのデータ値程高い確率で
選択されて、パルス信号として出力されることになり、
Ｎｂｉｔの２進デジタルデータの中で、データ値が
「１」に設定されたｂｉｔが上位であるほど、換言すれ
ば２進デジタルデータが表わす値が大きいほど、パルス
信号の発生頻度が増加し、２進デジタルデータに対応し
た頻度でパルス信号を出力することができるようにな
る。

【００３１】また、本発明のパルス発生装置は、２進デ
ジタルデータのｂｉｔ数に対応したＮ個のセレクタと、
これら各セレクタにセレクト信号を出力するセレクト信
号発生手段とから構成されており、しかも、セレクト信
号発生手段は、各セレクタへのセレクト信号の出力周期
が、上位ｂｉｔのデータ値を受けるセレクタ程高くなる
ように構成すればよいため、従来装置のように、２進デ
ジタルデータに対応したパルス信号の発生パターンを予
め設定しておく必要はなく、装置構成を簡素化できる。

【００３２】またこのように、本発明のパルス発生装置
は、装置構成が簡単であり、２進デジタルデータのｂｉ
ｔ数が増加しても、セレクタ列を構成するセレクタの個
数及び各セレクタにセレクト信号を出力するセレクト信
号発生手段の出力ｂｉｔ数を増加するだけで対応できる
ため、従来装置のように、２進デジタルデータのｂｉｔ
数の増加に伴い装置構成が複雑になるといったことはな
く、２進デジタルデータのｂｉｔ数が増加しても容易に
実現できる。

【００３３】ここで、セレクト信号発生手段は、上位ｂ
ｉｔのデータ値を受けるセレクタ程セレクト信号の出力
周期が高くなるように構成すればよく、例えば、発振器
や乱数発生器等の信号発生手段からの出力信号により各
セレクタへのセレクト信号の出力周期を制御する制御回
路を用いることによっても実現できるが、請求項２に記
載の装置のように、セレクト信号発生手段をカウンタに
より構成すれば、より簡単に実現できる。

【００３４】つまり、請求項２に記載の装置のように、
セレクタ列を構成するセレクタの個数Ｎに対応したＮｂ
ｉｔのカウンタを使用し、カウンタの最上位ｂｉｔの出
力端子から最下位ｂｉｔの出力端子を、夫々、最下位ｂ
ｉｔのデータ値を受けるセレクタのセレクト信号入力端
子から最上位ｂｉｔのデータ値を受けるセレクタのセレ
クト信号入力端子へと順に接続するようにすれば、カウ
ンタのカウント動作によって頻繁に反転する下位ｂｉｔ
のカウント値が、上位ｂｉｔのデータ値を受けるセレク
タに対するセレクト信号として出力されることになるた
め、カウンタをセレクト信号発生手段として機能させる
ことができる。そして、この場合、セレクト信号発生手
段をＮｂｉｔのカウンタ１個で実現できるため、より簡
単に実現することができるようになるのである。

【００３５】また、このようにカウンタを用いた場合、
カウンタの最下位ｂｉｔの出力端子からは、カウンタの
カウント動作の１回に１回の割で反転するセレクト信号
が出力され、下位２ｂｉｔ目の出力端子からはカウンタ
のカウント動作の２回に１回の割で反転するセレクト信
号が出力され、下位３ｂｉｔ目の出力端子からはカウン
タのカウント動作の４回に１回の割で反転するセレクト
信号が出力されるため、各セレクタが受けるｂｉｔのデ
ータ値が「１」であるとき、セレクタ列からは、そのｂ
ｉｔに対応して、最上位ｂｉｔから順に「２のＸ乗
（Ｘ：１，２，３…）分の１」の頻度で、パルス信号が
出力されることになる。このため、本発明によれば、パ
ルス信号の発生頻度を、２進デジタルデータの各ｂｉｔ
のデータ値に正確に一致させることができるようにな
る。

【００３６】次に、請求項３に記載の周波数可変発振装
置においては、定数加算器が、外部から入力されるＬｂ
ｉｔの２進デジタルデータのうち、下位Ｎｂｉｔを除く
上位Ｍｂｉｔの２進デジタルデータが表わす値に１を加
算した２進デジタルデータを生成し、データ選択回路
が、この２進デジタルデータと、Ｌｂｉｔの２進デジタ
ルデータのうちの上位Ｍｂｉｔの２進デジタルデータと
のいずれかを選択して、発振回路に出力する。従って、
発振回路は、外部から入力されたＬｂｉｔの２進デジタ
ルデータの上位Ｍｂｉｔの２進デジタルデータが表わす
値、又はこの２進デジタルデータが表わす値に１を加算
した値、に対応した周期で発振信号を出力する。

【００３７】一方、外部から入力されたＬｂｉｔの２進
デジタルデータのうち、下位Ｎｂｉｔは、パルス発生装
置内のセレクタ列を構成する各セレクタに入力される。
またパルス発生装置には、各セレクタにセレクト信号を
出力するセレクト信号発生手段として、カウンタが備え
られているが、このカウンタには、発振回路から出力さ
れた発振信号がカウント用のクロック信号として入力さ
れる。従って、パルス発生装置からは、発振回路から出
力される発振信号に同期して、Ｌｂｉｔの２進デジタル
データの下位Ｎｂｉｔに対応した頻度でパルス信号が出
力されることとなる。そして、このパルス発生装置から
出力されるパルス信号は、セレクト信号として、データ
選択回路に入力される。

【００３８】つまり、本発明の周波数可変発振装置は、
前述の図４に示した従来の発振装置のカウンタ５４及び
比較器５６の代りに、請求項２に記載のパルス発生装置
を設け、セレクタ５２の切り替えを、Ｌｂｉｔの２進デ
ジタルデータの下位Ｎｂｉｔに対応した頻度で、頻繁に
行なうようにしたものである。

【００３９】このため、本発明の周波数可変発振装置に
よれば、発振回路の時間分解能が大きく、Ｌｂｉｔの２
進デジタルデータに対応した周期で発振信号を出力する
ことができないような場合であっても、発振信号の周期
の平均値を、Ｌｂｉｔの２進デジタルデータが表わす周
期に対応させることにより、理想の特性に極めて近い特
性で発振信号を発生することができ、しかも、パルス発
生装置により、発振信号の周期を頻繁に切り替えること
ができるので、発振特性が一時的に理想の特性から大き
くずれるといったこともない。

【００４０】また、パルス発生装置に、請求項２に記載
のものを使用しているので、データ選択回路の切替頻度
を、Ｌｂｉｔの２進デジタルデータの下位Ｎｂｉｔに正
確に対応させることができ、しかもこのパルス発生装置
は装置構成が簡単であるため、周波数可変発振装置の構
成を簡素化することもできる。

【００４１】次に請求項４に記載のＰＬＬ装置において
は、請求項３に記載の周波数可変発振装置を備えてお
り、位相比較回路が、この周波数可変発振装置から出力
される発振信号を１／ｎ個に分割した分周信号と基準信
号との位相差を検出し、制御データ生成回路が、この位
相比較回路にて検出された位相差を零にするためのＬｂ
ｉｔの２進デジタルデータを生成して、周波数可変発振
装置に出力する。

【００４２】この結果、周波数可変発振装置からは、基
準信号に同期し、且つ周波数をｎ倍に逓倍した発振信号
が出力されることになる。また請求項４に記載のＰＬＬ
装置においては、周波数可変発振装置を構成するパルス
発生装置内のカウンタが、カウント値が０になったとき
にボロー信号を発生し、しかもボロー信号及び外部から
入力されるプリセット信号により基準信号の逓倍数ｎを
表わすデータをプリセット可能なダウンカウンタにより
構成されており、このダウンカウンタから出力されるボ
ロー信号が、分周信号として位相比較回路に入力され
る。

【００４３】従って、請求項４に記載のＰＬＬ装置によ
れば、従来のＰＬＬ装置のように、発振信号を１／ｎに
分周する分周器を特別に設ける必要がなく装置構成を簡
素化できる。つまり、前述したように、基準信号の周波
数をｎ逓倍した発振信号を出力する従来のＰＬＬ装置で
は、周波数可変発振装置からの発振信号を分周器により
１／ｎ分周し、その分周信号と基準信号とを位相比較器
に入力するようにされていたが、当該ＰＬＬ装置におい
ては、周波数可変発振装置に設けられたパルス発生装置
のダウンカウンタから、発振信号を１／ｎ分周したボロ
ー信号が出力されるため、発振信号を１／ｎ分周する分
周器を特別に設ける必要がなく、装置構成を簡素化する
ことができるようになるのである。

【００４４】また、請求項４に記載のＰＬＬ装置におい
ては、周波数可変発振装置に、請求項３に記載のものが
使用されているため、周波数可変発振装置内の発振回路
の時間分解能が、基準信号の１／ｎの周期を実現可能な
分解能より大きくても、発振信号を基準信号に同期さ
せ、また基準信号１周期中の発振信号の平均周期を基準
信号の周期を１／ｎした周期に一致させることができ
る。

【００４５】また基準信号１周期中の発振信号の周期の
誤差が、基準信号の周期を１／ｎした理想の特性から大
きくずれることはないため、例えば、当該ＰＬＬ装置
を、デジタル通信において通信データをラッチするため
のクロック信号を発生するクロック発生装置として使用
しても、通信データのラッチタイミングが大きくずれる
ようなことはなく、通信データを正確にラッチさせるこ
とができる。

【００４６】また更に、周波数可変発振装置には、パル
ス発生装置として、請求項２に記載のものが使用されて
いるため、こうした効果が得られるにもかかわらず、装
置構成が複雑になるといったことはなく、ＰＬＬ装置全
体の構成を簡素化することができる。

【００４７】一方、請求項５に記載のＰＬＬ装置におい
ては、時間の基準となる所定の位相差を有する複数のク
ロック信号を発生する多相クロック発生源が備えられて
いる。そして、デジタル制御発振回路が、この多相クロ
ック発生源から出力される多相クロックの位相差時間を
単位として、外部から入力された周波数制御データに対
応した発振周波数の発振信号を生成し、この信号をＰＬ
Ｌ動作後の出力信号として外部に出力する。

【００４８】また、パルス位相差符号化回路が、多相ク
ロック発生源から出力される多相クロックの位相差時間
を単位として、基準信号の周期、及び基準信号と出力信
号との位相差を夫々符号化し、データ制御手段が、この
符号化された基準信号の周期データ、及び基準信号と出
力信号との位相差データに基づき、基準信号と出力信号
とを位相同期させるための周波数制御データを生成し
て、デジタル制御発振回路に出力する。

【００４９】そして、当該装置の起動時には、起動時制
御手段が、まずパルス位相差符号化回路を動作させるこ
とにより、パルス位相差符号化回路にて基準信号の周期
を符号化させて、その符号化された周期データをデジタ
ル制御発振回路にプリセットし、その後、基準信号の所
定のタイミングでデジタル制御発振回路の発振動作を開
始させる。

【００５０】従って、請求項５に記載のＰＬＬ装置にお
いては、起動直後から、デジタル制御発振回路にて、基
準信号に略位相同期した発振信号が生成され、その後の
動作によって、基準信号と出力信号とが速やかに位相同
期されることになる。すなわち、当該ＰＬＬ装置におい
て、起動直後には、パルス位相差符号化回路が、多相ク
ロックの位相差時間を単位として基準信号の周期を符号
化し、デジタル制御発振回路が、その符号化された周期
データに対応した周波数の発振信号を、周期データの符
号化に用いた多相クロックの位相差時間を単位として生
成する。このため、デジタル制御発振回路から出力され
る発振信号（つまり当該装置からの出力信号）の周期
は、基準信号と略完全に一致する。一方、起動直後の出
力信号と基準信号との位相差は、デジタル制御発振回路
の発振動作の開始タイミングにて決定されることになる
が、起動時制御手段は、このデジタル制御発振回路の発
振動作を基準信号の所定のタイミングで開始させるた
め、出力信号と基準信号との位相差も起動時制御手段の
動作によって略正確に設定できる。従って、当該ＰＬＬ
装置によれば、起動直後から基準信号に略位相同期した
出力信号を生成することができるようになる。そして、
起動後は、データ制御手段が、基準信号の周期データ及
び基準信号と出力信号との位相差データに基づき、基準
信号と出力信号とを位相同期させるための周波数制御デ
ータを生成して、デジタル制御発振回路に出力する。こ
のため、出力信号と基準信号との位相が所望値よりずれ
ていたとしても、その位相誤差が速やかに補正されるこ
とになり、当該装置の起動後は、出力信号と基準信号と
が速やかに位相同期されることになるのである。

【００５１】また、当該ＰＬＬ装置においては、パルス
位相差符号化回路及びデジタル制御発振回路が、夫々、
多相クロック発生源からの多相クロックの位相差時間を
単位として動作するため、パルス位相差符号化回路にて
得られる基準信号の周期データ及び基準信号と出力信号
との位相差データの時間分解能と、デジタル制御発振回
路にて生成される発振信号（つまり当該装置からの出力
信号）の時間分解能とは完全に一致し、しかも、この時
間分解能は、従来のデジタル式ＰＬＬ装置に比べて極め
て小さくなる。従って、当該ＰＬＬ装置においては、出
力信号の周期を高精度に制御することができると共に、
出力信号の周波数の上限を高めることができる。

【００５２】つまり、従来では、発振装置において発振
周波数をデジタル制御したり、基準信号の周期や基準信
号と出力信号との位相差を符号化するためのクロック信
号には、固定発振器からの発振信号（クロック信号）を
用いるようにしていたため、その時間分解能は固定発振
器の発振周波数にて決定され、時間分解能を高めるには
限界があったが、当該ＰＬＬ装置においては、多相クロ
ック発生源から出力される複数のクロック信号の位相差
時間により時間分解能が決定されるため、その時間分解
能を容易に高めることができ、この結果、出力信号の周
期を高精度に制御し、しかも出力可能な信号の周波数を
より高くすることができるようになるのである。

【００５３】なお、多相クロック発生源としては、例え
ば、同じ発振周波数の固定発振器（水晶発振器等）を複
数用意し、各発振器の発振開始タイミングを制御するこ
とにより、各発振器から所定の位相差で個々にクロック
信号を発生させるようにしてもよく、或は、一つの固定
発振器（水晶発振器等）からの発振信号を遅延して出力
する遅延回路を複数用意し、各遅延回路の遅延時間を各
々設定することにより、各遅延回路から所定の位相差を
有するクロック信号を出力させるようしてもよいが、後
述の請求項８に記載のように、多数の遅延素子を連続的
に接続した遅延回路を使用し、各遅延素子からの出力を
各々クロック信号として取り出すようにしたり、或は、
後述の請求項９に記載のように、遅延素子としての反転
回路をリング状に連結したパルス周回回路を使用し、こ
のパルス周回回路の各反転回路からの出力を各々クロッ
ク信号として取り出すようにすれば、より簡単に実現す
ることができる。

【００５４】次に、請求項６に記載のＰＬＬ装置におい
ては、請求項５に記載のＰＬＬ装置に除算手段を設け、
この除算手段により、データ制御手段から出力される周
波数制御データを、外部から入力される逓倍数データで
除算して、デジタル制御発振回路に入力するようにされ
ており、しかも、パルス位相差符号化回路には、出力信
号を逓倍数データにて分周した信号が入力される。

【００５５】このため、請求項６に記載のＰＬＬ装置に
よれば、上記請求項５に記載のＰＬＬ装置に比べて、基
準信号を逓倍した、より高周波の出力信号を出力するこ
とができるようになる。また、この出力信号の周波数
は、上記デジタル制御発振回路により、多相クロック発
生源から出力される多相クロックの位相差時間を単位と
して制御されるため、周波数逓倍によって生じる出力信
号と基準信号との位相差誤差は、従来装置に比べて極め
て小さくすることができ、出力信号の周波数精度を向上
することができる。

【００５６】また次に、請求項７に記載のＰＬＬ装置に
おいては、請求項６に記載のＰＬＬ装置を構成するデジ
タル制御発振回路として、請求項３に記載の周波数可変
発振装置を使用し、除算手段による除算結果のうち、小
数点以上の値を表わすデータを、周波数可変発振装置の
定数加算器及びデータ選択回路に入力し、小数点以下の
値を表わすデータを、周波数可変発振装置を構成するパ
ルス発生装置内のセレクタ列の各セレクタに夫々入力す
るようにされている。

【００５７】この結果、上記除算回路において周波数制
御データを逓倍数データにて除算したとき、周波数制御
データを逓倍数データにて割り切れなかった場合、換言
すれば、デジタル制御発振回路から、多相クロックの位
相差時間を単位として制御できない周波数の出力信号を
発生させる必要がある場合には、上記パルス発生装置の
動作によって、除算結果の小数点以上の値に、除算結果
の小数点以下の値に応じた頻度で１が加算され、発振回
路には、この小数点以上の値を表わすデータもしくはそ
のデータに１を加えたデータが、周波数制御データとし
て入力されることになる。

【００５８】従って、請求項７に記載のＰＬＬ装置によ
れば、多相クロック発生源から出力される多相クロック
の位相差時間を単位とする時間分解能では、デジタル制
御発振回路から、基準信号を周波数逓倍した発振信号を
発生することができないような場合であっても、デジタ
ル制御発振回路から出力される発振信号（つまり出力信
号）の周期の平均値を、基準信号を周波数逓倍した周波
数に対応させることができるようになる。このため、当
該ＰＬＬ装置によれば、基準信号を周波数逓倍すること
によって生じる出力信号と基準信号との位相誤差を略完
全に解消することができる。

【００５９】また、出力信号の周期は、周波数制御デー
タへの１の加算の有無によって変化することになるが、
この変化量は、多相クロックの位相差時間だけであるた
め、極めて小さく、しかも、その周期変化は、上記除算
結果の小数点以下の値に対応した頻度で発生する。

【００６０】このため、請求項７に記載のＰＬＬ装置に
よれば、基準信号を周波数逓倍した出力信号を発生する
請求項４及び請求項６の何れのＰＬＬ装置よりも、より
高精度に、出力信号を理想の特性に制御することができ
るようになり、各種通信装置の基準クロック発生源とし
て問題なく使用することができるようになる。

【００６１】また次に、請求項８に記載のＰＬＬ装置に
おいては、多相クロック発生源が、複数の遅延素子が連
結された遅延回路から構成されており、遅延素子の所定
の接続点からクロック信号を出力するようにされてい
る。つまり、各遅延素子からは、入力信号を遅延素子の
連結個数にて決定される遅延時間だけ遅延した遅延信号
が出力されるため、遅延素子の所定の接続点からの遅延
信号をクロック信号として各々取り出すことにより、所
定の位相差を有するクロック信号を順次出力するように
されているのである。

【００６２】そして、当該ＰＬＬ装置のパルス位相差符
号化回路においては、デジタルデータ生成手段が、基準
信号又は出力信号が入力される度に、遅延回路から出力
された最新の遅延信号を検出して、この遅延信号を出力
した遅延素子の遅延回路内での連結位置を表わすデジタ
ルデータを生成し、演算手段が、このデジタルデータ生
成手段にて前回生成されたデジタルデータと最新のデジ
タルデータとの偏差を演算して、その演算結果を基準信
号の周期又は基準信号と出力信号との位相差を表わすデ
ジタルデータとして出力する。

【００６３】つまり請求項８に記載のＰＬＬ装置におい
ては、パルス位相差符号化回路を、基準信号或は出力信
号が入力される度に、遅延回路における遅延信号の出力
位置を符号化して、その符号化した値と前回符号化した
値との偏差を演算することにより、基準信号の周期或は
基準信号と出力信号との位相差を符号化した周期データ
或は位相差データを生成するようにされている。

【００６４】従って、このパルス位相差符号化回路で
は、基準信号のみを入力すれば、遅延回路から出力され
る多相クロックの位相差時間を時間分解能として、基準
信号の周期がデジタルデータに符号化され、基準信号と
出力信号とを入力すれば、遅延回路から出力される多相
クロックの位相差時間を時間分解能として、これら各信
号の位相差がデジタルデータに符号化されることにな
る。

【００６５】また、当該ＰＬＬ装置のデジタル制御発振
回路では、データ制御手段から周波数制御データが入力
されると、入力データ更新手段が、信号選択手段に所定
の入力データを出力する。すると信号選択手段が、遅延
回路から順次出力される遅延信号の内、その入力データ
に対応した連結位置の遅延素子から出力された遅延信号
を選択し、信号選択手段が遅延信号を選択すると、パル
ス信号出力手段が当該ＰＬＬからの出力信号となるパル
ス信号を出力する。またこのように信号選択手段が遅延
回路から出力された遅延信号を選択すると、今度は入力
データ更新手段が、信号選択手段に出力している入力デ
ータを、周波数制御データを加算することにより更新す
る。この結果、信号選択手段は、周波数制御データに対
応した時間経過後、遅延回路から出力された遅延信号を
再度選択することになり、信号選択手段がこの遅延信号
を選択すると、パルス信号出力手段がパルス信号を再度
発生するようになる。

【００６６】つまり、当該ＰＬＬ装置では、デジタル制
御発振回路が、信号選択手段が遅延信号を選択する度
（換言すればパルス信号出力手段がパルス信号を出力す
る度）に、信号選択手段が遅延信号を選択するのに使用
する入力データを、周波数制御データを加算して更新す
るように構成することによって、遅延回路から出力され
る多相クロックの位相差時間を時間分解能として、パル
ス信号の出力周期（つまり発振周波数）を制御できるよ
うにされている。

【００６７】この結果、請求項８に記載のＰＬＬ装置に
よれば、上記請求項５に記載のＰＬＬ装置と同様、デジ
タル制御発振回路及びパルス位相差符号化回路の時間分
解能を、多相クロック発生源としての遅延回路から出力
されるクロック信号の位相差時間にて一致させ、出力信
号の制御精度を向上することができる。

【００６８】また、多相クロック発生源は、遅延素子を
連結した遅延回路から構成されているため、例えば全て
の遅延素子の連結位置からクロック信号を取り出すよう
にすれば、各クロックの位相差時間（つまり時間分解
能）は、遅延素子の遅延時間となる。そして、この場
合、遅延素子として、従来デジタル回路で使用されてい
るインバータやバッファ等のゲート素子を用いれば、多
相クロックの位相差時間にて決定される時間分解能を数
百ｐsec.に設定することができ、出力信号の周波数を高
くしても、その周期を高精度に制御することができるよ
うになる。

【００６９】また更に、当該ＰＬＬ装置では、多相クロ
ック発生源に遅延素子を連結した遅延回路を用いている
ため、多相クロック発生のために複数の固定発振器を用
いたり、遅延時間の異なる複数の遅延回路を用いた場合
に比べて、多相クロック発生源の構成を簡素化でき、多
相クロック発生源を容易に実現できるようになる。

【００７０】なお、遅延回路を構成するに当たって、遅
延素子を単に連結した場合、初段の遅延素子に遅延用基
準信号を入力すれば、初段から２段目，２段目から３段
目へと、遅延用基準信号が順次遅延されて伝達されるた
め、各遅延素子の接続点からクロック信号を取り出すよ
うにすれば、各遅延素子の遅延時間分の位相差を有する
クロック信号を得ることができる。

【００７１】しかし、パルス位相差符号化回路において
基準信号の周期及び基準信号と出力信号との位相差を符
号化しつつ、デジタル制御発振回路から周期的に信号を
出力させるには、所定の位相差を有するクロック信号を
連続的に発生する必要があり、遅延素子を連結した遅延
回路の初段に遅延用基準信号を入力して、各遅延素子か
らの遅延信号をクロック信号として順次取り出すように
したのでは、大量の遅延素子が必要になる。

【００７２】従って、遅延素子を単に連結した遅延回路
を使用する場合には、初段の遅延素子に水晶発振器等の
固定発振器からの発振信号を入力することが好ましい。
つまり、このようにすれば、遅延回路を構成する各遅延
素子からの出力が、固定発振器からの発振信号の半周期
毎に反転し、且つ連続する２つの遅延素子からの出力信
号の位相差は遅延素子１個分の遅延時間となるため、比
較的少ない遅延素子にて、所定の位相差を有する多相ク
ロックを生成することができるようになる。

【００７３】一方、請求項９に記載のＰＬＬ装置におい
ては、上記遅延回路が、リング状に連結された複数の反
転回路を有し各反転回路によりパルス信号を順次反転し
て周回させるパルス周回回路により構成されている。従
って、当該ＰＬＬ装置においては、ＰＬＬ装置の起動と
共にパルス周回回路を動作させ、パルス周回回路内にて
パルス信号を周回させれば、各反転回路の接続点から、
周期的に反転し、しかも反転回路の反転時間分位相のず
れたクロック信号を得ることができるようになり、遅延
回路をより簡単に構成することができるようになる。

【００７４】そして、このように請求項９に記載のＰＬ
Ｌ装置においては、遅延回路が複数の反転回路をリング
状に連結したパルス周回回路にて構成されているため、
パルス位相差符号化回路内にて、第１のカウント手段に
より、パルス周回回路内でのパルス信号の周回回数をカ
ウントして、そのカウント値をデジタルデータ生成手段
にて生成されたデジタルデータの上位ｂｉｔデータとし
て演算手段に出力するようにされている。

【００７５】つまり、当該ＰＬＬ装置においては、パル
ス位相差符号化回路にて、基準信号の周期及び基準信号
と出力信号との位相差を符号化するに当たって、パルス
周回回路内でのパルス信号の周回回数をカウントして、
その値をデジタルデータ生成手段にて生成されたデジタ
ルデータの上位ｂｉｔデータとして演算手段に入力する
ことにより、基準信号の周期や基準信号と出力信号との
位相差がパルス周回回路内でのパルス信号の１周回時間
より長くても、その位相差を問題なく符号化できるよう
にしているのである。

【００７６】また更に請求項９に記載のＰＬＬ装置で
は、デジタル制御発振回路において、第２のカウント手
段が、パルス周回回路内でのパルス信号の周回回数をカ
ウントして、そのカウント値が入力データの上位ｂｉｔ
データに達するとその旨を表わす検出信号を出力し、入
力データ更新手段が、周波数制御データの下位ｂｉｔデ
ータに基づき信号選択手段に出力する入力データを更新
すると共に、その更新値が上位ｂｉｔに達したときには
第２のカウント手段がカウントする周回回数の数を１だ
け増加し、パルス信号出力手段が、第２のカウント手段
から検出信号が出力され且つ信号選択手段にて遅延信号
が選択されたときにパルス信号を出力する。また、第２
のカウント手段から検出信号が出力されると、カウント
制御手段が、第２のカウント手段のカウント値を初期化
してカウント動作を再開させる。

【００７７】つまり、当該ＰＬＬ装置においては、多相
クロック発生源がパルス周回回路により構成されている
ため、デジタル制御発振回路内に第２のカウント手段と
カウント制御手段とを設けることにより、パルス周回回
路内でのパルス信号の周回回数とパルス周回回路からの
遅延信号の出力位置とから、パルス信号の出力周期（換
言すれば出力信号の周波数）を制御できるようにしてい
るのである。

【００７８】このように、請求項９に記載のＰＬＬ装置
によれば、遅延回路にパルス周回回路を使用しているた
め、パルス周回回路を構成する遅延素子（つまり反転素
子）の数が少なくても、所定の位相差を有する多相クロ
ックを連続的に発生することができ、しかも、パルス位
相差符号化回路及びデジタル制御発振回路では、パルス
周回回路内でのパルス信号の周回回数をカウントするこ
とにより、パルス周回回路から多相クロックとして出力
されるパルス信号の位相差時間（換言すれば反転素子の
反転動作時間）を単位として、基準信号の周期や基準信
号と出力信号との位相差の符号化、及び当該ＰＬＬ装置
からの出力信号の周期（換言すれば発振周波数）を制御
できるようにされている。従って、請求項８に記載のＰ
ＬＬ装置に比べ、出力信号の制御精度を確保しながら、
装置構成をより簡素化することができ、ＰＬＬ装置の小
型化を図ることができるようになる。

【００７９】また更に、請求項１０に記載のＰＬＬ装置
においては、請求項８又は請求項９に記載のＰＬＬ装置
を構成するデータ制御手段が、パルス位相差符号化回路
にて得られる基準信号と出力信号との位相差を、常に基
準信号の周期の１／２に制御するための周波数制御デー
タを生成するようにされている。

【００８０】これは、請求項８又は請求項９に記載のＰ
ＬＬ装置では、パルス位相差符号化回路が、デジタルデ
ータ生成手段により、基準信号及び出力信号の入力タイ
ミングを、最新の遅延信号を出力した遅延回路内の遅延
素子の連結位置を符号化することにより検出し、その符
号化された基準信号の入力タイミングを表すデジタルデ
ータと出力信号の入力タイミングを表すデジタルデータ
との偏差から、基準信号と出力信号との位相差を演算す
るように構成されているため、基準信号と出力信号とが
同時に入力されると、その位相差を検出することができ
ず、誤動作してしまうからである。

【００８１】つまり、基準信号と出力信号との位相差を
零に制御するようにした場合、ＰＬＬ動作によって基準
信号と出力信号との位相が完全に一致すると、パルス位
相差符号化回路が位相差零を検出できず、良好な制御を
実行することができなくなるため、当該ＰＬＬ装置にお
いては、出力信号と基準信号との位相差を基準信号の周
期の１／２（つまりπ）に制御するようにしているので
ある。

【００８２】

【実施例】以下に本発明の実施例を図面と共に説明す
る。まず図２は、第１実施例のＰＬＬ装置全体の構成を
表わすブロック図である。図２に示す如く、本実施例の
ＰＬＬ装置は、基準信号として外部から所定周期で入力
される入力パルスＰｉの周期を検出する信号周期検出回
路２と、この信号周期検出回路２により検出された入力
パルスＰｉの周期と後述の位相比較回路１０から入力さ
れる位相差とに基づき、入力パルスＰｉの周期を１／ｎ
した周期で出力パルスＰｏを発生させるための制御デー
タ（Ｌｂｉｔの２進デジタルデータ）を生成する制御デ
ータ生成回路４と、この制御データ生成回路４から出力
される制御データに対応した周期で出力パルスＰｏを発
生する周波数可変発振装置６と、この周波数可変発振装
置６から出力パルスＰｏを１／ｎ個に分割した分周信号
を発生する分周回路８と、この分周回路８から出力され
る分周信号と入力パルスＰｉとの位相差を検出し、その
検出結果（位相差）を制御データ生成回路４に出力する
位相比較回路１０とから構成されている。

【００８３】次に、上記周波数可変発振装置６は、図１
に示す如く、制御データ生成回路４から出力されるＬｂ
ｉｔ（本実施例では７ｂｉｔ）の２進デジタルデータの
うち、上位Ｍｂｉｔ（本実施例では４ｂｉｔ）の２進デ
ジタルデータ（以下、上位Ｍｂｉｔデータという。）を
受け、この上位Ｍｂｉｔデータが表わす値に定数１を加
算した２進デジタルデータ（以下、加算データとい
う。）を出力する定数加算器１２と、制御データ生成回
路４から出力される上位Ｍｂｉｔデータと定数加算器１
２から出力される加算データとのうちのいずれか一方を
選択して出力する、前記データ選択回路としてのセレク
タ１４と、セレクタ１４から出力されるＭｂｉｔの２進
デジタルデータ（以下、選択データという。）に対応し
た周期で発振信号（つまり出力パルスＰｏ）を発生する
発振回路１６と、制御データ生成回路４から出力される
Ｌｂｉｔの２進デジタルデータの下位Ｎｂｉｔ（本実施
例では３ｂｉｔ）の２進デジタルデータ（以下、下位Ｎ
ｂｉｔデータという。）を受け、出力パルスＰｏに同期
し、且つ下位Ｎｂｉｔデータに対応した頻度で、セレク
タ１４にセレクト信号を出力するパルス発生装置２０
と、から構成されている。

【００８４】なお、セレクタ１４は、パルス発生装置２
０からセレクト信号が出力されているとき（つまりパル
ス発生装置２０の出力がHighレベルであるとき）に、定
数加算器１２からの加算データを選択し、パルス発生装
置２０からセレクト信号が出力されていないとき（つま
りパルス発生装置２０の出力がLow レベルであるとき）
には、制御データ生成回路４から直接入力される上位Ｍ
ｂｉｔデータを選択する。

【００８５】次に、発振回路１６は、外部から入力され
る基準クロックによりカウント動作を実行するＭｂｉｔ
のダウンカウンタ１６ａと、ダウンカウンタ１６ａから
カウント値が「０」になったときに出力されるボロー信
号により、ダウンカウンタ１６ａをプリセットするタイ
ミング回路１６ｂとから構成されている。

【００８６】そして、ダウンカウンタ１６ａには、セレ
クタ１４から出力されるＭｂｉｔの２進デジタルデータ
が入力されており、タイミング回路１６ｂからのプリセ
ット信号により、この２進デジタルデータがプリセット
される。またダウンカウンタ１６ａから出力されるボロ
ー信号は、出力パルスＰｏとして外部に出力される。

【００８７】すなわち、発振回路１６は、セレクタ１４
から出力されるデータをダウンカウンタ１６ａにプリセ
ットし、ダウンカウンタ１６ａにおいて、このデータを
基準クロックにてダウンカウントして、そのカウント値
が「０」になった時点で出力パルスＰｏを発生すること
により、セレクタ１４からのデータ値と基準クロックと
の周期で決定される時間毎に出力パルスＰｏを発生する
のである。

【００８８】一方、パルス発生装置２０は、制御データ
生成回路４から入力される下位Ｎｂｉｔデータをラッチ
するＮｂｉｔ（本実施例では３ｂｉｔ）のレジスタ２２
と、レジスタ２２にラッチされた下位Ｎｂｉｔデータに
対応したＮ個（本実施例では３個）のセレクタＳ１，Ｓ
２，Ｓ３からなるセレクタ列２４と、このセレクタ列２
４の各セレクタＳ１〜Ｓ３に対して、夫々、セレクト信
号を出力する、セレクト信号発生手段としてのＮｂｉｔ
（本実施例では３ｂｉｔ）のカウンタ２６とから構成さ
れている。

【００８９】ここで、セレクタ列２４を構成するセレク
タＳ１〜Ｓ３は、夫々、２つの入力端子を有し、カウン
タ２６から出力されるセレクト信号に応じて、各入力端
子に入力された信号のうちの一方を選択して出力するも
のである。そして、セレクタＳ１の一方の入力端子に
は、レジスタ２２にラッチされた下位Ｎｂｉｔデータの
うちの最下位ｂｉｔ（ＬＳＢ）のデータ値が、セレクタ
Ｓ２の一方の入力端子には、レジスタ２２にラッチされ
た下位Ｎｂｉｔデータのうちの中位ｂｉｔのデータ値
が、セレクタＳ３の一方の入力端子には、レジスタ２２
にラッチされた下位Ｎｂｉｔデータのうちの最上位ｂｉ
ｔ（ＭＳＢ）のデータ値が、夫々入力されている。

【００９０】また、一方の入力端子に下位Ｎｂｉｔデー
タの最下位ｂｉｔのデータ値が入力されるセレクタＳ１
の他方の入力端子は、データ値「０」のレベルとなるよ
うに接地されており、セレクタＳ２，Ｓ３の他方の入力
端子には、夫々、一方の入力端子に自己が受けるデータ
値より１ｂｉｔ下位のデータ値を受けるセレクタからの
出力信号、つまりセレクタＳ１，Ｓ２からの出力信号が
そのまま入力され、下位Ｎｂｉｔデータのうちの最上位
ｂｉｔのデータ値を受けるセレクタＳ３からの出力信号
は、セレクト信号として、セレクタ１４に出力される。

【００９１】一方、下位Ｎｂｉｔデータのうちの最下位
ｂｉｔのデータ値を受けるセレクタＳ１のセレクト信号
入力端子には、カウンタ２６の３個の出力端子のうち、
カウントデータの最上位ｂｉｔ（ＭＳＢ）を出力する出
力端子が接続され、下位Ｎｂｉｔデータのうちの中位ｂ
ｉｔのデータ値を受けるセレクタＳ２のセレクト信号入
力端子には、カウンタ２６の３個の出力端子のうち、カ
ウントデータの中位ｂｉｔを出力する出力端子が接続さ
れ、下位Ｎｂｉｔデータのうちの最上位ｂｉｔのデータ
値を受けるセレクタＳ３のセレクト信号入力端子には、
カウンタ２６の３個の出力端子のうち、カウントデータ
の最下位ｂｉｔ（ＬＳＢ）を出力する出力端子が接続さ
れている。

【００９２】また、レジスタ２２には、カウンタ２６の
カウント値が「１１１」から「０００」に変化した際に
カウンタ２６から出力されるリセット信号が入力されて
おり、レジスタ２２は、このリセット信号により、制御
データ生成回路４から入力される下位Ｎｂｉｔデータを
ラッチする。

【００９３】なお、セレクタ列２４を構成する各セレク
タＳ１〜Ｓ３は、セレクト信号入力端子に接続されたカ
ウンタ２６の出力端子から値１を表わす信号（つまりHi
ghレベルの信号）が出力されているときに、レジスタ２
２から入力されるデータ値を選択し、セレクト信号入力
端子に接続されたカウンタ２６の出力端子から値０を表
わす信号（つまりLow レベルの信号）が出力されている
ときには、他方の入力端子に入力されたデータ値を選択
する。

【００９４】以上のように構成された本実施例のＰＬＬ
装置においては、まず制御データ生成回路４が、信号周
期検出回路２により検出された入力パルスＰｉの周期
を、予め設定された逓倍数ｎで除算することにより、周
波数可変発振装置６で発生すべき出力パルスＰｏの周期
Ｔｉ／ｎを算出し、この周期Ｔｉ／ｎを表わす２進デジ
タルデータを周波数可変発振装置６に出力する。する
と、周波数可変発振装置６からは、この周期Ｔｉ／ｎに
対応した周期で出力パルスＰｏが出力される。

【００９５】また、この出力パルスＰｏは、分周回路８
において１／ｎ個に分割され、出力パルスＰｏのｎ個に
１個の割で、分周信号として位相比較回路１０に入力さ
れる。すると、位相比較回路１０では、この分周回路８
から入力される分周信号と入力パルスＰｉとの位相差を
検出し、その検出結果を制御データ生成回路４に出力す
る。そして、制御データ生成回路４では、位相比較回路
１０から入力される分周信号と入力パルスＰｉとの位相
差に応じて、周波数可変発振装置６に出力する２進デジ
タルデータを補正する。

【００９６】この結果、周波数可変発振装置６から出力
される出力パルスＰｏのｎ個分の周期は、入力パルスＰ
ｉの周期に一致するようになり、当該ＰＬＬ装置から
は、入力パルスＰｉに同期し、かつ入力パルスＰｉをｎ
逓倍した出力パルスＰｏが出力されることになる。

【００９７】また制御データ生成回路４は、周波数可変
発振装置６の発振周期（つまり出力パルスＰｏの発生周
期）を制御するために、Ｌｂｉｔ（７ｂｉｔ）の２進デ
ジタルデータを生成するが、周波数可変発振装置６にお
いては、Ｌｂｉｔのうちの上位Ｍｂｉｔ（４ｂｉｔ）
が、実際に出力パルスＰｏを発生する発振回路１６の制
御用データとして使用され、残りの下位Ｎｂｉｔ（３ｂ
ｉｔ）は、パルス発生装置２０に入力される。

【００９８】つまり、本実施例では、基準クロックの周
期で決定される発振回路１６の時間分解能が低く、発振
回路１６から入力パルスＰｉの周期を１／ｎした周期で
出力パルスＰｏを発生することができない場合であって
も、入力パルス１周期当たりにｎ個の出力パルスＰｏを
正確に出力できるようにするために、制御データ生成回
路４が生成する２進デジタルデータの上位Ｍｂｉｔを発
振回路１６の時間分解能に対応させ、下位Ｎｂｉｔを時
間分解能補正用のデータとして、パルス発生装置２０に
入力するのである。

【００９９】そして、この下位Ｎｂｉｔデータを受ける
パルス発生装置２０においては、その下位Ｎｂｉｔデー
タが、レジスタ２２を介して、セレクタ列２４を構成す
る各セレクタＳ１〜Ｓ３に夫々入力され、また、これら
各セレクタＳ１〜Ｓ３のセレクト信号入力端子には、上
位ｂｉｔのデータ値を受けるセレクタ程、高い周期でレ
ジスタ２２側から入力されるデータ値を選択するよう
に、カウンタ２６の各ｂｉｔのカウント値が夫々入力さ
れるため、各セレクタＳ１〜Ｓ３が受けるｂｉｔのデー
タ値が「１」であるとき、セレクタ列２４からは、その
ｂｉｔに対応して、最上位ｂｉｔから順に「２のＸ乗
（Ｘ：１，２，３）分の１」の頻度で、パルス信号が出
力されることになる。

【０１００】従って、例えば２進デジタルデータの下位
Ｎｂｉｔが「１０１」である場合には、その最上位ｂｉ
ｔ（ＭＳＢ）と最下位ｂｉｔ（ＬＳＢ）が「１」となっ
ているため、セレクタ列２４（延いてはパルス発生装置
２０）からは、出力パルスＰｏの２回に１回及び８回に
１回の割でパルス信号が出力されることになり、セレク
タ１４には、出力パルスＰｏが８回出力される間に、合
計５回、セレクト信号が入力されることになる。

【０１０１】一方、このようにパルス発生装置２０から
出力されるパルス信号をセレクト信号として受けるセレ
クタ１４は、セレクト信号の入力時に、上位Ｍｂｉｔデ
ータに値「１」を加算して出力する定数加算器１２から
の加算データを選択し、セレクト信号が入力されていな
いときには、制御データ生成回路４から入力される上位
Ｍｂｉｔデータを選択して、発振回路１６に出力する。

【０１０２】従って、例えば、制御データ生成回路４か
ら入力される２進デジタルデータが「１１００１０１」
である場合、発振回路１６には、出力パルスＰｏを出力
する度に、２回に１回及び８回に１回の割で、上位Ｍｂ
ｉｔデータ「１１００」に値１を加算した「１１０１」
が入力され、それ以外は上位Ｍｂｉｔデータ「１１０
０」がそのまま入力されることになり、発振回路１６
は、この入力データに応じた周期で出力パルスＰｏを発
生することになる。

【０１０３】このため、本実施例の周波数可変発振装置
６によれば、発振回路１６の時間分解能が大きく、制御
データ生成回路４から入力される２進デジタルデータに
対応した周期で発振信号を出力することができないよう
な場合であっても、発振信号の周期の平均値を２進デジ
タルデータに対応させることができる。

【０１０４】またパルス発生装置２０を用いて発振回路
１６の発振周期を頻繁に切り替えているので、図５
（ａ）に示す如く、出力パルスＰｏの出力特性を２進デ
ジタルデータに対応した理想の特性に近付けることがで
き、図５（ｂ）に示したように、出力パルスＰｏの出力
特性が一時的に理想の特性から大きくずれるといったこ
とを防止できる。

【０１０５】従って、本実施例のＰＬＬ装置によれば、
発振回路１６の時間分解能が比較的大きい場合であって
も、入力パルスＰｉに同期し、かつ入力パルスＰｉをｎ
逓倍した出力パルスＰｏを、略正確に出力することがで
き、例えば、本実施例のＰＬＬ装置を、デジタル通信に
おいて通信データをラッチするためのクロック信号を発
生するクロック発生装置として使用しても、通信データ
のラッチタイミングが大きくずれるようなことはなく、
通信データを正確にラッチさせることができる。

【０１０６】またパルス発生装置２０は、２進デジタル
データ（下位Ｎｂｉｔデータ）をラッチするレジスタ２
２と、このデータのｂｉｔ数に応したＮ個のセレクタＳ
１〜Ｓ３からなるセレクタ列２４と、セレクタ列２４の
各セレクタＳ１〜Ｓ３にセレクト信号を出力するカウン
タ２６とから構成されており、従来装置のように、２進
デジタルデータに対応したパルス信号の発生パターンを
予め設定しておくメモリやその発生パターンに応じてパ
ルス信号を発生する制御回路等を設ける必要はないの
で、簡単に実現でき、ＰＬＬ装置全体の構成を簡素化す
ることができる。

【０１０７】ここで、本実施例では、パルス発生装置２
０に、外部から入力される２進デジタルデータ（下位Ｎ
ｂｉｔデータ）をラッチするためのレジスタ２２を設け
ているが、こうしたレジスタ２２は必ずしも設ける必要
はなく、２進デジタルデータの各ｂｉｔのデータ値を、
セレクタ列２４を構成する各セレクタに夫々直接入力す
るようにしてもよい。

【０１０８】また、本実施例では、出力パルスＰｏを分
周回路８を用いて１／ｎ個に分割し、これを分周信号と
して、位相比較回路１０に入力することにより、位相比
較回路１０において出力パルスＰｏのｎ個分の周期と入
力パルスＰｉの周期との位相差を検出するように構成し
たが、パルス発生装置２０においてセレクト信号を発生
するカウンタ２６をダウンカウンタにより構成すれば、
これを分周回路としても動作させることができ、分周回
路８を削減することができる。

【０１０９】そこで次に、本発明の第２実施例として、
分周回路８を使用することなく入力パルスＰｉを逓倍し
た出力パルスＰｏを発生するＰＬＬ装置について説明す
る。図３に示す如く、本第２実施例のＰＬＬ装置は、信
号周期検出回路２、制御データ生成回路４、周波数可変
発振装置６、及び位相比較回路１０から構成されてお
り、上記第１実施例とは、出力パルスＰｏを１／ｎ個に
分割する分周回路８を備えていない点が異なる。

【０１１０】また、周波数可変発振装置６は、上記第１
実施例と同様、定数加算器１２、セレクタ１４、発振回
路１６、及びパルス発生装置３０から構成されている
が、パルス発生装置３０は、上記第１実施例とは異な
り、下位Ｎｂｉｔデータの各ｂｉｔのデータ値が直接入
力されるＮ個のセレクタＳ1 〜ＳN からなるセレクタ列
３４と、このセレクタ列２４の各セレクタＳ１〜ＳＮに
対して、夫々、セレクト信号を出力するＮｂｉｔのダウ
ンカウンタ３６とから構成されている。

【０１１１】そして、このダウンカウンタ３６のデータ
入力端子ＩＮ1 〜ＩＮN には、入力パルスＰｉの逓倍数
ｎを表わすＮｂｉｔの２進デジタルデータ（逓倍数デー
タ）Ｄｎが入力されており、プリセット端子PRESETに
は、オア回路ＯＲを介して、外部から入力されるプリセ
ット信号及び当該ダウンカウンタ３６のカウント値が
「０」になったときに発生するボロー信号が入力され
る。このため、ダウンカウンタ３６には、外部からプリ
セット信号が入力されるか、カウント値が「０」になっ
たときに、逓倍数データＤｎがプリセットされることに
なる。なお、ボロー信号は、入力パルスＰｉとの位相比
較用の信号として、位相比較回路１０にも出力される。

【０１１２】また、ダウンカウンタ３６には、発振回路
１６からの出力パルスＰｏがカウント用のクロック信号
として入力され、更にこのダウンカウンタ３６のＮ個の
出力端子Ｑ1 〜ＱN は、最下位ｂｉｔの出力端子Ｑ1 か
ら最上位ｂｉｔの出力端子ＱN に順に、セレクタ列３４
の最上位ｂｉｔのデータ値を受けるセレクタＳN から最
下位ｂｉｔのデータ値を受けるセレクタＳ1 へと、夫々
接続されている。

【０１１３】このように構成された本実施例のＰＬＬ装
置においては、ダウンカウンタ３６に逓倍数ｎを表わす
逓倍数データＤｎがプリセットされて、ダウンカウンタ
３６が出力パルスＰｏによりカウント動作を実行するた
め、セレクタ列３４を構成する各セレクタＳ1 〜ＳN
は、上位ｂｉｔのデータ値を受けるセレクタ程短い周期
で、対応するｂｉｔのデータ値を選択するようになり、
セレクタ列３４からは、下位Ｎｂｉｔデータの値に対応
した頻度でセレクト信号が出力されることになる。

【０１１４】また、位相比較回路１０には、ダウンカウ
ンタ３６のボロー信号が出力されるが、このボロー信号
は、出力パルスＰｏの出力回数が逓倍数データＤｎに対
応した値になったときに、ダウンカウンタ３６から出力
されるものであり、出力パルスＰｏを１／ｎ個に分割し
たものと同様であるため、位相比較回路１０において
は、分周回路８を設けた第１実施例と同様に、位相差を
検出できる。

【０１１５】従って、本実施例のＰＬＬ装置からは、上
記第１実施例と同様、入力パルスＰｉに同期し、且つ、
制御データ生成回路４にて生成された２進デジタルデー
タに略対応した周期で出力パルスＰｏが出力されること
になり、本実施例によれば、ダウンカウンタ３６を使用
して分周回路８を削減した分、装置構成を簡素化できる
ようになる。

【０１１６】ところで、上記第１実施例及び第２実施例
では、発振回路１６をダウンカウンタ１６ａとタイミン
グ回路１６ｂとにより構成し、セレクタ１４から出力さ
れるデータをダウンカウンタ１６ａにプリセットし、ダ
ウンカウンタ１６ａにおいてこのデータを基準クロック
にてダウンカウントして、そのカウント値が「０」にな
った時点で出力パルスＰｏを発生することにより、セレ
クタ１４からのデータに対応した周期で出力パルスＰｏ
を発生できるようにしたが、この場合、出力パルスＰｏ
の周期を制御可能な時間分解能は、外部から入力される
基準クロックの周期で決定されるため、定数加算器１
２，セレクタ１４，パルス発生装置２０等の動作によっ
て、入力パルスＰｉを周波数逓倍した出力パルスＰｏが
理想の特性から大きくずれるのを防止することはできる
ものの、出力パルスＰｏの周波数を高めるには限界があ
る。つまり、基準クロックは、水晶発振器等の固定発振
器を用いて生成することができるが、その発振周波数は
最大でも数百ＭＨｚ程度までであるため、上記各実施例
のＰＬＬ装置において生成可能な出力パルスＰｏの周波
数は１０ＭＨｚ程度である。

【０１１７】また、上記第１実施例及び第２実施例で
は、発振回路１６内のダウンカウンタ１６ａにプリセッ
トするデータ値により出力パルスＰｏの周期が制御され
るが、このデータ値の１単位は基準クロックの１周期分
に対応することになるため、制御データ生成回路４にお
いて制御データを生成する際に使用する入力パルスＰｉ
の周期データ及び入力パルスＰｉと出力パルスＰｏの分
周後の信号との位相差データの時間分解能を、発振回路
１６が出力パルスＰｏを制御可能な時間分解能（この場
合、基準クロックの１周期分）に対応させる必要があ
る。そしてこのためには、信号周期検出回路２及び位相
比較回路１０を、入力パルスＰｉの周期及び入力パルス
Ｐｉと出力パルスＰｏの分周後の信号との位相差を、夫
々、発振回路１６と同じ時間分解能で符号化できるよう
にすることが望ましい。

【０１１８】そこで次に本発明の第３実施例として、入
力パルスの周期及び入力パルスと出力パルスの分周後の
信号との位相差を発振回路と同じ時間分解能で符号化で
き、しかも、基準クロックの代りに所定の位相差を有す
る多相クロックを用いることにより、その時間分解能を
高めて、より高周波の出力パルスを生成できるようにし
た周波数逓倍型のＰＬＬ装置について説明する。

【０１１９】まず図６は、第３実施例のＰＬＬ装置の全
体の構成を表わすブロック図である。なお、本実施例の
ＰＬＬ装置は、外部から入力される基準信号（上記実施
例の入力パルスに相当）ＰＲＥＦを、逓倍数を表わす１
０ｂｉｔの除数データＤＶ（ＤＶ１〜ＤＶ１０）に応じ
て周波数逓倍した出力信号（上記実施例の出力パルスに
相当）ＰＯＵＴを生成するためのものであり、外部から
動作開始信号ＰＳＴＢを受けて出力信号ＰＯＵＴの出力
を開始する。図６に示すように、本実施例のＰＬＬ装置
は、外部からHighレベルの制御信号ＰＡが入力されてい
るときに、所定の位相差Ｔｇを有する１６個の多相クロ
ックＲ１〜Ｒ１６を出力するパルス周回回路としてのリ
ングオシレータ４２と、出力信号ＰＯＵＴを逓倍数にて
分周した分周信号ＢＯＷと基準信号ＰＲＥＦとのオア信
号である内部クロックＰＢの周期を、リングオシレータ
４２から出力される多相クロックＲ１〜Ｒ１６を用いて
符号化することにより、基準信号ＰＲＥＦの周期及び基
準信号ＰＲＥＦと分周信号ＢＯＷとの位相差に対応した
１６ｂｉｔの２進デジタルデータＤＤ（ＤＤ１〜ＤＤ１
８），ＤＥ（ＤＥ１〜ＤＥ１８）を生成するパルス位相
差符号化回路４４と、パルス位相差符号化回路４４から
出力される２進デジタルデータ（以下、周期データとい
う。）ＤＤ，ＤＥに基づき、基準信号ＰＲＥＦと出力信
号ＰＯＵＴの位相差を基準信号ＰＲＥＦの周期の１／２
（つまりπ）に制御するための１９ｂｉｔの制御データ
ＤＭ（ＤＭ１〜ＤＭ１９）を生成するデータ制御部４６
と、データ制御部４６にて生成された制御データＤＭ
を、外部から入力された逓倍数を表わす１０ｂｉｔの除
数データＤＶ（ＤＶ１〜ＤＶ１０）にて除算し、その除
算結果を、小数点以上の除算値を表わす１８ｂｉｔの上
位ｂｉｔデータＤＱ（ＤＱ１〜ＤＱ１８）と、小数点以
下の除算値を表わす１０ｂｉｔの下位ｂｉｔデータＤＰ
（ＤＰ１〜ＤＰ１０）とに分けて出力する除算器４８
と、除算器４８から出力される１０ｂｉｔの下位ｂｉｔ
データＤＰに対応した頻度でレベルが変化するセレクト
信号ＣＤＳを出力すると共に、出力信号ＰＯＵＴを除数
データＶＤにて分周したタイミングで分周信号ＢＯＷを
出力し、更に後続のデータラッチ回路５２に対してデー
タのラッチタイミングを表わすタイミング信号ＤＬＳを
出力するデータ分配回路５０と、データ分配回路５０か
らのセレクト信号ＣＤＳ及びタイミング信号ＤＬＳを受
け、タイミング信号ＤＬＳがHighレベルになったときに
除算器４８から出力される上位ｂｉｔデータＤＱをラッ
チすると共に、セレクト信号ＣＤＳに応じてそのラッチ
データＤＱ又はこれに値１を加算したデータＤＱ＋１
を、出力信号ＰＯＵＴの周期を表わす１８ｂｉｔの周波
数制御データＣＤ（ＣＤ１〜ＣＤ１８）として出力する
データラッチ回路５４と、リングオシレータ４２から出
力される多相クロックＲ１〜Ｒ１６を用いて、データラ
ッチ回路５４からの周波数制御データＣＤに対応した周
期の出力信号ＰＯＵＴを生成するデジタル制御発振回路
（ＤＣＯ）５４と、上記各部の動作タイミングを制御す
るＰＬＬ動作制御回路５６とから構成されている。

【０１２０】ここでまず、リングオシレータ４２は、図
７に示す如く、遅延素子を構成する反転回路として、２
個の２入力ナンドゲート（以下、単にナンドゲートとい
う）ＮＡＮＤ１，３２と、３０個のインバータＩＮＶ２
〜３１とを備えている。これら各回路は、前段の出力端
が次段の入力端へと順次リング状に接続されており、ナ
ンドゲートＮＡＮＤ１のナンドゲートＮＡＮＤ３２に接
続されない方の入力端子（以下、この入力端子を起動用
端子という）には、外部からの制御信号ＰＡが入力さ
れ、また、ナンドゲートＮＡＮＤ３２のインバータＩＮ
Ｖ３１に接続されない方の入力端子（以下、この入力端
子を制御用端子という）にはインバータＩＮＶ１８の出
力信号が入力されている。一方、ナンドゲートＮＡＮＤ
１から数えて偶数段目に接続された反転回路の出力端に
は、夫々、多相クロックＲ１〜Ｒ１６を出力するための
出力端子が設けられており、これらの出力端子が、パル
ス位相差符号化回路４４及びデジタル制御発振回路５４
に夫々接続されている。

【０１２１】次に、このように構成されたリングオシレ
ータ４２の動作について、図８を用いて説明する。ま
ず、制御信号ＰＡがLow レベルであるときは、ナンドゲ
ートＮＡＮＤ１の出力Ｐ０１はHighレベルとなるため、
ナンドゲートＮＡＮＤ１から数えて偶数段目のインバー
タの出力はLow レベルとなり、奇数段目のインバータの
出力はHighレベルとなって安定する。また、この状態に
おいて、ナンドゲートＮＡＮＤ３２の制御用端子に入力
されたインバータＩＮＶ１８の出力Ｐ１８はLow レベル
であるため、ナンドゲートＮＡＮＤ３２だけは、偶数段
目に接続されているにも関わらずHighレベルを出力す
る。つまり、このように構成することにより、ナンドゲ
ートＮＡＮＤ１の入・出力信号が共にHighレベルとなる
ようにして、次に制御信号ＰＡがLow からHighレベルに
変化したときに、ナンドゲートＮＡＮＤ１が反転動作を
開始するようにしている。

【０１２２】次に、制御信号ＰＡがLow からHighレベル
に変化すると、ナンドゲートＮＡＮＤ１の出力Ｐ０１
は、HighからLow レベルに反転するため、後続のインバ
ータの出力が順次反転して、奇数段目のインバータの出
力はHighからLow レベルに変化し、偶数段目のインバー
タの出力はLow からHighレベルに変化していく。なお、
以下の説明においては、このように制御信号ＰＡがHigh
レベルであるときに、リングオシレータ４２上を、奇数
段目の反転回路の立ち下がり出力として、及び偶数段目
の反転回路の立ち上がり出力として順次周回するパルス
信号のエッジをメインエッジと言い、図８においては点
印で表す。

【０１２３】そして、このメインエッジがインバータＩ
ＮＶ１８に到達して、インバータＩＮＶ１８の出力Ｐ１
８がLow からHighレベルに反転すると、インバータＩＮ
Ｖ３１の出力レベルは未だHighレベルであるために、ナ
ンドゲートＮＡＮＤ３２の２つの入力信号は共にHighレ
ベルとなって、ナンドゲートＮＡＮＤ３２が反転動作を
開始し、その出力がHighからLow レベルに反転する。な
お、以下の説明においては、このようにメインエッジが
制御用端子からナンドゲートＮＡＮＤ３２に入力され、
このナンドゲートＮＡＮＤ３２によって反転されて、リ
ングオシレータ４２上を、奇数段目の反転回路の立ち上
がり出力として、及び偶数段目の反転回路の立ち下がり
出力として順次周回するパルス信号のエッジをリセット
エッジと言い、図８においては×印で表す。そして、こ
のリセットエッジは、ナンドゲートＮＡＮＤ１により発
生したメインエッジと共に、リングオシレータ４２上を
周回する。

【０１２４】また、その後のメインエッジは、インバー
タＩＮＶ１８からの後続の各インバータにより順次反転
され、インバータＩＮＶ３１の出力がHighからLow レベ
ルに反転することによりナンドゲートＮＡＮＤ３２に入
力されるが、このときナンドゲートＮＡＮＤ３２の制御
用端子の入力信号、即ちインバータＩＮＶ１８の出力信
号は、Highレベルとなっているため、メインエッジはそ
のままナンドゲートＮＡＮＤ３２及びナンドゲートＮＡ
ＮＤ１以後の各インバータによって順次反転されて、リ
ングオシレータ４２上を伝達していく。

【０１２５】なお、このようにメインエッジが、インバ
ータＩＮＶ１９〜３１を経由して、ナンドゲートＮＡＮ
Ｄ３２に到達したときに、インバータＩＮＶ１８の出力
信号が未だHighレベルであるのは、インバータＩＮＶ１
９〜３１間のインバータの数が１３個であるのに対し
て、ナンドゲートＮＡＮＤ３２からインバータＩＮＶ１
８までのナンドゲートを含むインバータの数は１９個で
あるためであり、これにより、リセットエッジがナンド
ゲートＮＡＮＤ３２からインバータＩＮＶ１８まで伝達
するよりも早く、メインエッジがナンドゲートＮＡＮＤ
３２に入力されるからである。

【０１２６】一方、ナンドゲートＮＡＮＤ３２によって
発生したリセットエッジは、ナンドゲートＮＡＮＤ１を
含む各インバータを経由して、再びインバータＩＮＶ１
８に到達し、ナンドゲートＮＡＮＤ３２の制御用端子の
信号レベルをHighからLow レベルに反転させるが、この
ときは、ナンドゲートＮＡＮＤ３２のインバータＩＮＶ
３１からの入力信号が、既にメインエッジによってLow
レベルとなっているため、ナンドゲートＮＡＮＤ３２の
出力は変化せず、リセットエッジは、インバータＩＮＶ
１８からインバータＩＮＶ１９〜３１の正規ルートで順
次ナンドゲートＮＡＮＤ３２へ伝達される。

【０１２７】そして、リセットエッジが、インバータＩ
ＮＶ３１に到達すると、ナンドゲートＮＡＮＤ３２のイ
ンバータＩＮＶ３１からの入力信号が、Low からHighレ
ベルへと反転する。また、これとほぼ同時に、メインエ
ッジがインバータＩＮＶ１８に到達して、ナンドゲート
ＮＡＮＤ３２の制御用端子の入力信号もLow からHighレ
ベルへと反転する。これは、メインエッジが、ナンドゲ
ートＮＡＮＤ１から始まり、リングオシレータ４２を正
規ルートで一周してから再びナンドゲートＮＡＮＤ１を
通過してインバータＩＮＶ１８へ到達するのに対し、リ
セットエッジは、メインエッジがナンドゲートＮＡＮＤ
１からインバータＩＮＶ１８へ到達してからナンドゲー
トＮＡＮＤ３２の反転動作開始により発生され、その
後、リングオシレータ４２を正規ルートで一周するとい
うように、両エッジがナンドゲートＮＡＮＤ３２へ到達
するまでに経由する反転回路の延べ総数が、５０個と全
く同一であるからである。

【０１２８】また本実施例のリングオシレータ４２で
は、その偶数段目のインバータの反転応答時間は立ち上
がり出力よりも立ち下がり出力の方が速く、逆に、奇数
段目のインバータの反転応答時間は立ち下がり出力より
も立ち上がり出力の方が速くなるように予め設定してあ
り、リセットエッジの方がメインエッジよりも若干速く
ナンドゲートＮＡＮＤ３２に到達するようにしている。

【０１２９】従って、リセットエッジによって、インバ
ータＩＮＶ３１の出力がLow からHighレベルに反転して
も、ナンドゲートＮＡＮＤ３２の制御用端子の入力信号
は、未だLow レベルのままであるため、ナンドゲートＮ
ＡＮＤ３２の出力は反転せず、やや遅れてメインエッジ
がインバータＩＮＶ１８に到達し、ナンドゲートＮＡＮ
Ｄ３２の制御用端子の入力信号のレベルがLow からHigh
レベルに反転したときに、ナンドゲートＮＡＮＤ３２の
出力がHighからLow レベルに反転する、というように、
リセットエッジは、ここで一旦消滅し、メインエッジに
よって再発生される。

【０１３０】そして以後は、上記の動作が繰り返され、
リセットエッジがメインエッジ一周毎に再発生されて、
メインエッジと共に、リングオシレータ４２上を周回す
ることとなる。そして、制御信号ＰＡがLow レベルにな
ると、このような一連の動作は停止して、上述の初期状
態へ戻ることとなる。

【０１３１】以上のように、本実施例のリングオシレー
タ４２においては、同一周回上に発生タイミングの異な
る２つのパルスエッジ（メインエッジとリセットエッ
ジ）を周回させるようにしているため、ナンドゲートＮ
ＡＮＤ１は、自己が発生させたメインエッジが戻ってく
る前にリセットエッジによって出力が反転され、ナンド
ゲートＮＡＮＤ３２は、自己が発生させたリセットエッ
ジが戻ってくる前にメインエッジによって出力が反転す
るというように、常にパルス信号が周回することにな
る。そして、リングオシレータ４２の上記各出力端子か
らは、各反転回路での反転動作時間Ｔｄの３２倍の時間
（３２・Ｔｄ）を１周期とする多相クロックＲ１〜Ｒ１
６が出力され、しかも隣接する端子から出力されるクロ
ックの位相差は、夫々、反転動作時間Ｔｄの２倍の時間
Ｔｇとなる。

【０１３２】次に、上記リングオシレータ４２から出力
される多相クロックＲ１〜Ｒ１６を使用して、基準信号
ＰＲＥＦの周期及び基準信号ＰＲＥＦと分周信号ＢＯＷ
との位相差に対応した周期データＤＤ，ＤＥを生成する
パルス位相差符号化回路４４について図９〜図１１を用
いて説明する。

【０１３３】なお、本実施例のパルス位相差符号化回路
４４においては、上述したように、周期データＤＤ，Ｄ
Ｅを、基準信号ＰＲＥＦと分周信号ＢＯＷとのオア信号
である内部クロックＰＢに基づき生成するが、この内部
クロックＰＢは、ＰＬＬ動作制御回路５６にて生成され
る。また、ＰＬＬ動作制御回路５６からパルス位相差符
号化回路４４には、パルス位相差符号化回路４４の動作
タイミングを制御するために、図１１に示すように、内
部クロックＰＢを所定時間遅延したクロック信号ＣＫ
０、及び基準信号ＰＲＥＦをクロック信号ＣＫ０の遅延
時間より長い所定の遅延時間で遅延したクロック信号Ｃ
Ｋ１も入力される。

【０１３４】図９に示すように、本実施例のパルス位相
差符号化回路４４には、リングオシレータ４２から出力
される多相クロックＲ１〜Ｒ１６を受け、内部クロック
ＰＢがLow レベルからHighレベルに変化した時（つま
り、内部クロックＰＢの立ち上がりタイミングで）、リ
ングオシレータ４２内でメインエッジが何れの反転回路
に到達しているかを検出して、その位置を４ｂｉｔの２
進デジタルデータに符号化するパルスセレクタ・エンコ
ーダ回路４４ａが備えられている。

【０１３５】パルスセレクタ・エンコーダ回路４４ａ
は、図１０に示すように、リングオシレータ４２からの
多相クロックＲ１〜Ｒ１６を夫々受け、内部クロックＰ
Ｂの立ち上がりで各信号Ｒ１〜Ｒ１６をラッチするＤフ
リップフロップからなるラッチ回路ＤＦＦ１〜ＤＦＦ１
６と、一方の入力端子にこれら各ラッチ回路ＤＦＦ１〜
ＤＦＦ１６の出力がそのまま入力され、他方の入力端子
に次段のラッチ回路ＤＦＦ２〜ＤＦＦ１５，ＤＦＦ１の
出力が反転して入力されるアンドゲートＡＮＤ１〜ＡＮ
Ｄ１６と、これらアンドゲートＡＮＤ１〜ＡＮＤ１６の
内、出力レベルがHighレベルであるアンドゲートの位置
を４ｂｉｔの２進デジタルデータに符号化するエンコー
ダＥＮＣとから構成されている。

【０１３６】従って、パルスセレクタ・エンコーダ回路
４４ａ内では、内部クロックＰＢが立ち上がると、ラッ
チ回路ＤＦＦ１〜ＤＦＦ１６により、そのときのリング
オシレータ４２から出力されている多相クロックＲ１〜
Ｒ１６の信号レベルが夫々ラッチされ、これら各ラッチ
回路ＤＦＦ１〜ＤＦＦ１６から出力信号を夫々受けるア
ンドゲートＡＮＤ１〜ＡＮＤ１６のうち、リングオシレ
ータ４２内でのメインエッジの到達位置に対応したアン
ドゲートの出力のみがHighレベルとなって、エンコーダ
ＥＮＣにてその位置を表わす２進デジタルデータが生成
されることになる。

【０１３７】つまり、パルスセレクタ・エンコーダ回路
４４ａ内の各ラッチ回路ＤＦＦ１〜ＤＦＦ１６には、リ
ングオシレータ４２内の偶数段目の反転回路からの出力
パルスが入力され、この信号はメインエッジにて立ち上
がり、リセットエッジにて立ち下がるため、ラッチ回路
ＤＦＦ１〜ＤＦＦ１６の内、リングオシレータ４２内で
メインエッジが到達している反転回路からの出力をラッ
チするラッチ回路ＤＦＦｎの出力はHighレベルとなり、
次段のラッチ回路ＤＦＦ(n+1) の出力はLow レベルとな
る。

【０１３８】そこで、本実施例では、ラッチ回路ＤＦＦ
１〜ＤＦＦ１６の内、連続する２段のラッチ回路の出力
を夫々アンドゲートＡＮＤ１〜ＡＮＤ１６に入力して、
対応するラッチ回路ＤＦＦｎの出力がHighレベルで、次
段のラッチ回路ＤＦＦ(n+1)の出力がLow レベルとなる
アンドゲートＡＮＤｎの出力だけがHighレベルとなるよ
うに構成し、その信号をエンコーダＥＮＣに出力するこ
とにより、エンコーダＥＮＣにて、リングオシレータ４
２内でリセットエッジが到達している反転回路の位置を
表わす２進デジタルデータを生成できるようにしている
のである。

【０１３９】このため、例えば、上記のように、内部ク
ロックＰＢが、メインエッジが第３２段目のナンドゲー
トＮＡＮＤ３２に到達しているときに立ち上がり、アン
ドゲートＡＮＤ１６の出力がHighレベルとなった場合に
は、エンコーダＥＮＣから、その位置に対応した値を２
進数に符号化した２進デジタルデータ（１１１１）が出
力されることとなる。

【０１４０】また次に、パルス位相差符号化回路４４に
は、リングオシレータ４２内の最終段のナンドゲートＮ
ＡＮＤ３２から出力されるクロック信号Ｒ１６をカウン
トすることにより、リングオシレータ４２内をメインエ
ッジが何回周回したかをカウントする１４ｂｉｔカウン
タ（以下、単にカウンタという。）４４ｂと、内部クロ
ックＰＢの立ち上がりタイミングでカウンタ４４ｂから
の出力（１４ｂｉｔ）をラッチするラッチ回路４４ｃ
と、内部クロックＰＢを少なくともカウンタ４４ｂのカ
ウント動作時間以上遅延して入力する遅延回路４４ｄ
と、この遅延回路４４ｄを介して入力された内部クロッ
クＰＢの立ち上がりタイミングでカウンタ４４ｂからの
出力（１４ｂｉｔ）をラッチするラッチ回路４４ｅと、
これら各ラッチ回路４４ｃ，４４ｅに夫々ラッチされた
データを受け、パルスセレクタ・エンコーダ回路４４ａ
から出力される４ｂｉｔの２進デジタルデータの最上位
ｂｉｔ（ＭＳＢ）の値に基づき、この値（ＭＳＢ）が１
であればラッチ回路４４ｃにラッチされたデータを、逆
にこの値（ＭＳＢ）が０であればラッチ回路４４ｅにラ
ッチされたデータを選択して、パルスセレクタ・エンコ
ーダ回路４４ａから出力される４ｂｉｔの２進デジタル
データに対する上位ｂｉｔデータとして出力するマルチ
プレクサ（ＭＵＸ）４４ｆとが備えられている。

【０１４１】つまり、本実施例のパルス位相差符号化回
路４４においては、パルスセレクタ・エンコーダ回路４
４ａにて、リングオシレータ４２内でのメインエッジの
到達位置を４ｂｉｔの２進デジタルデータに符号化し、
更にこのリングオシレータ４２内でのメインエッジの周
回回数をカウンタ４４ｂにてカウントして、そのカウン
トデータ（１４ｂｉｔ）を、ラッチ回路４４ｃ，４４ｅ
及びマルチプレクサ（ＭＵＸ）４４ｆを介して出力する
ことにより、内部クロックＰＢの立ち上がりタイミング
を、リングオシレータ４２から出力される多相クロック
Ｒ１〜Ｒ１６の位相差Ｔｇを単位として、１８ｂｉｔの
２進デジタルデータＤＡに符号化するのである。

【０１４２】なお、本実施例のパルス位相差符号化回路
４４においては、マルチプレクサ（ＭＵＸ）４４ｆによ
り、パルスセレクタ・エンコーダ回路４４ａから出力さ
れる２進デジタルデータのＭＳＢが０であるときには、
内部クロックＰＢを遅延したクロックにてカウンタ４４
ｂからのカウントデータをラッチするラッチ回路４４ｅ
からのラッチデータを選択し、パルスセレクタ・エンコ
ーダ回路４４ａから出力される２進デジタルデータのＭ
ＳＢが１であるときには、内部クロックＰＢにてカウン
タ４４ｂからのカウントデータをラッチするラッチ回路
４４ｃからのラッチデータを選択するようにしている
が、これは、リングオシレータ４２からクロック信号Ｒ
１６が出力されてから、カウンタ４４ｂがそのクロック
信号Ｒ１６をカウントして、カウンタ４４ｂからの出力
が安定するまでにある程度の時間を要するためである。

【０１４３】つまり、本実施例では、内部クロックＰＢ
の立ち上がりによりパルスセレクタ・エンコーダ回路４
４ａにて符号化された２進デジタルデータのＭＳＢが０
となっているとき、換言すれば、リングオシレータ４２
内でのメインエッジの位置が初段の反転回路から真ん中
の反転回路までの間にある場合には、内部クロックＰＢ
にてラッチしたラッチ回路４４ｃからのラッチデータ
は、カウンタ４４ｂのカウント動作遅れによって実際よ
り１だけ少なくなっている虞があるため、この場合に
は、カウンタ４４ｂのカウントデータを内部クロックＰ
Ｂを遅延させたクロックにてラッチするラッチ回路４４
ｅからのラッチデータを使用することにより、内部クロ
ックＰＢの立ち上がりタイミングを正確に符号化した２
進デジタルデータＤＡが得られるようにしているのであ
る。

【０１４４】また次に、パルス位相差符号化回路４４に
は、図１１のタイムチャートに示すように、上記のよう
に符号化された１８ｂｉｔの２進デジタルデータＤＡ
を、ＰＬＬ動作制御回路５６から出力されるクロック信
号ＣＫ０の立ち上がりタイミングでラッチし、ラッチデ
ータＤＢとして出力するラッチ回路４４ｇと、ラッチ回
路４４ｇからのラッチデータＤＢを、更に、ＰＬＬ動作
制御回路５６から出力されるクロック信号ＣＫ１の立ち
上がりタイミングでラッチし、ラッチデータＤＣとして
出力するラッチ回路４４ｈと、ラッチ回路４４ｇからの
ラッチデータＤＢに値１の最上位ｂｉｔ（ＭＳＢ：１９
ｂｉｔ目）を加えた１９ｂｉｔの２進デジタルデータか
ら、ラッチ回路４４ｈからのラッチデータＤＣを減じ、
その減算結果を上述の周期データＤＤとして出力する減
算器４４ｉと、減算器４４ｉからの周期データＤＤを、
更に、ＰＬＬ動作制御回路５６から出力されるクロック
信号ＣＫ１の立ち上がりタイミングでラッチし、上述の
周期データＤＥとして出力するラッチ回路４４ｊとが備
えられている。

【０１４５】このように構成された本実施例のパルス位
相差符号化回路４４においては、基準信号ＰＲＥＦと分
周信号ＢＯＷとのオア信号である内部クロックＰＢが立
ち上がる度に、そのタイミングを表わす２進デジタルデ
ータＤＡが生成され、その後、内部クロックＰＢに遅れ
て入力されるクロック信号ＣＫ０にて、その２進デジタ
ルデータＤＡがラッチ回路４４ｇにラッチされる。ま
た、ラッチ回路４４ｇから出力されるラッチデータＤＢ
のうち、基準信号ＰＲＥＦの立ち上がタイミングで生成
されたデータ（図に示すＤ４，Ｄ６，Ｄ８）は、クロッ
ク信号ＣＫ１を受けて動作するラッチ回路４４ｈにより
ラッチされる。

【０１４６】そして、このラッチ回路４４ｈから出力さ
れるラッチデータＤＣは、減算器４４ｉにおいて、ラッ
チ回路４４ｇからのラッチデータＤＢから減算されるた
め、減算器４４ｉから出力される周期データＤＤは、基
準信号ＰＲＥＦの立ち上がり後にクロック信号ＣＫ０が
入力されてからクロック信号ＣＫ１が入力されるまでの
間は、基準信号ＰＲＥＦが前回上がってから今回立ち上
がるまでの時間（つまり基準信号ＰＲＥＦの周期）を表
わすデータとなり、その後、クロック信号ＣＫ０が入力
されてから次にクロック信号ＣＫ０が入力されるまでの
間は、基準信号ＰＲＥＦが立ち上がってから分周信号Ｂ
ＯＷが立ち上がるまでの時間（つまり基準信号ＰＲＥＦ
と分周信号ＢＯＷとの位相差）を表わすデータとなる。

【０１４７】また、この減算器４４ｉから出力される周
期データＤＤは、ラッチ回路４４ｊにて、クロック信号
ＣＫ１の立ち上がりタイミングでラッチされるため、ラ
ッチ回路４４ｊから出力される周期データＤＥは、常に
基準信号ＰＲＥＦの周期を表わすデータとなる。

【０１４８】なお、本実施例では、減算器４４ｉにラッ
チ回路４４ｇからのラッチデータＤＢを入力するに当た
っては、そのラッチデータＤＢに値１の最上位ｂｉｔデ
ータを付加するようにしているが、これはカウンタ４４
ｂがリングオシレータ４２内のメインエッジの周回回数
を連続的にカウントするため、その出力値が最大値に達
するとその後は最小値に戻ってしまうためである。

【０１４９】つまり、内部クロックＰＢが前回立ち上が
ってから次に立ち上がるまでの間に、カウンタ４４ｂの
出力が最大値から最小値に変化すると、その後ラッチ回
路４４ｇから出力される最新のラッチデータＤＢが、ラ
ッチ回路４４ｈにラッチされたラッチデータＤＣよりも
小さくなって、これをそのまま減算すると、減算結果が
負になってしまうことがあるので、本実施例では、ラッ
チ回路４４ｇにラッチされた最新のラッチデータＤＢ
（１８ｂｉｔ）に値１の最上位ｂｉｔデータを加えるこ
とにより、１９ｂｉｔの２進デジタルデータを生成し、
この値からラッチ回路４４ｈのラッチデータＤＣを減算
して、その減算結果の下位１８ｂｉｔを出力することに
より、常に正確な周期データＤＤ，ＤＥが得られるよう
にしているのである。

【０１５０】次に、上記パルス位相差符号化回路４４か
ら出力される周期データＤＤ，ＤＥに基づき、基準信号
ＰＲＥＦと出力信号ＰＯＵＴの位相差を基準信号ＰＲＥ
Ｆの周期の１／２（つまりπ）に制御するための制御デ
ータＤＭを生成するデータ制御部４６について図１２及
び図１３を用いて説明する。

【０１５１】なお、データ制御部４６には、図１３に示
すように、ＰＬＬ動作制御回路５６から、基準信号ＰＲ
ＥＦをクロック信号ＣＫ０の遅延時間より長い所定の遅
延時間で遅延した上述のクロック信号ＣＫ１と、分周信
号ＢＯＷをクロック信号ＣＫ０の遅延時間より長い所定
の遅延時間で遅延したクロック信号ＣＫ２と、クロック
信号ＣＫ２に同期してレベルがHigh／Low の何れかに切
り換えられる制御信号ＤＧＳとの３つの動作制御用信号
が入力される。

【０１５２】図１２に示すように、本実施例のデータ制
御部４６は、周期データＤＥ（１８ｂｉｔ）をクロック
信号ＣＫ１の立ち上がりタイミングでラッチし、ラッチ
データＤＦ（１８ｂｉｔ）として出力するラッチ回路４
６ａと、このラッチデータＤＦと周期データＤＥとを加
算して、その加算結果を表わす加算データＤＧ（１９ｂ
ｉｔ）を出力する加算器４６ｂと、周期データＤＤ（１
８ｂｉｔ）をクロック信号ＣＫ２の立ち上がりタイミン
グでラッチし、ラッチデータＤＨ（１８ｂｉｔ）として
出力するラッチ回路４６ｃと、このラッチデータＤＨを
更にクロック信号ＣＫ２の立ち上がりタイミングでラッ
チし、ラッチデータＤＩ（１８ｂｉｔ）として出力する
ラッチ回路４６ｄと、ラッチデータＤＨ及びＤＩを加算
して、その加算結果を表わす加算データＤＪ（１９ｂｉ
ｔ）を出力する加算器４６ｅと、上記加算器４６ｂから
の加算データＤＧのうちの下位１ｂｉｔを除く１８ｂｉ
ｔのデータから加算データＤＪを減じて、減算データＤ
Ｋ（１９ｂｉｔ）を出力する減算器４６ｆと、この減算
データＤＫと上記加算データＤＧとを加算し、その加算
結果を加算データＤＬ（１９ｂｉｔ）として出力する加
算器４６ｇと、ＰＬＬ動作制御回路５６からの制御信号
ＤＧＳがLow レベルであれば加算データＤＧを選択し、
逆に制御信号ＤＧＳがHighレベルであれば加算データＤ
Ｌを選択して、その選択したデータを上記制御データＤ
Ｍ（１９ｂｉｔ）として出力するマルチプレクサ（ＭＵ
Ｘ）４６ｈとから構成されている。

【０１５３】このように構成された本実施例のデータ制
御部４６においては、図１３に示す如く、ラッチ回路４
６ａがクロック信号ＣＫ１にて周期データＤＥをラッチ
するため、そのラッチデータＤＦは、パルス位相差符号
化回路４４にて前回（つまり基準信号ＰＲＥＦの１周期
前）に符号化された基準信号ＰＲＥＦの周期を表わすデ
ータとなる。そして、加算器４６ｂでは、このデータＤ
Ｆとパルス位相差符号化回路４４から現在出力されてい
る周期データＤＥとが加算されるため、加算器４６ｂか
ら出力される加算データＤＧは、基準信号ＰＲＥＦの２
周期分の時間に対応したデータとなり、制御信号ＤＧＳ
がLow レベルであれば、このデータがそのまま制御デー
タＤＭとして出力されることになる。

【０１５４】一方、ラッチ回路４６ｃは、分周信号ＢＯ
Ｗを所定時間遅延したクロック信号ＣＫ２にて周期デー
タＤＤをラッチするため、そのラッチデータＤＨは、常
に、基準信号ＰＲＥＦの立ち上がりから分周信号ＢＯＷ
の立ち上がりまでの時間（つまり位相差）を表わす最新
のデータとなる。また、このデータＤＨは、クロック信
号ＣＫ２にてラッチ回路４６にラッチされるため、ラッ
チ回路４６からのラッチデータＤＩは、パルス位相差符
号化回路４４において前回符号化された基準信号ＰＲＥ
Ｆと分周信号ＢＯＷとの位相差を表わすデータとなる。
従って、これら各ラッチデータＤＨ及びＤＩを加算する
加算器４６ｅから出力される加算データＤＪは、基準信
号ＰＲＥＦと分周信号ＢＯＷとの位相差を過去２回分加
算した値を表わすデータとなる。

【０１５５】また、この加算データＤＪは、減算器４６
ｆにおいて、加算器４６ｂから出力される基準信号ＰＲ
ＥＦの２周期分の時間に対応した加算データＤＧの下位
１ｂｉｔを除くデータ、換言すれば加算データＤＧを２
分の１することによって得られる基準信号１周期分（２
π）の時間を表わすデータ、から減算され、更にその減
算後のデータＤＫは、加算器４６ｇにおいて加算データ
ＤＧに加算される。

【０１５６】このため、加算器４６ｇから出力される加
算データＤＫは、基準信号３周期分（６π）の時間か
ら、基準信号ＰＲＥＦの２周期当たりに生じる基準信号
ＰＲＥＦと分周信号ＢＯＷとの位相差分を減じた値とな
り、基準信号ＰＲＥＦと分周信号ＢＯＷとの位相差が目
標値であるπに制御されていれば、加算器４６ｇから出
力される加算データＤＫは、基準信号２周期分（４π：
６π−π−π）の時間を表わすデータとなり、位相差が
πより△Ｔだけ大きければ、加算データＤＫは基準信号
２周期分（４π）の時間から過去２回分の位相のずれ量
（２・△Ｔ）を減じた値となり、逆に位相差がπより△
Ｔだけ小さければ、加算データＤＫは基準信号２周期分
（４π）の時間に過去２回分の位相のずれ量（２・△
Ｔ）を加えた値となる。

【０１５７】従って、当該データ制御部４６からは、Ｐ
ＬＬ動作制御回路から出力される制御信号ＤＧＳがLow
レベルであれば、制御データＤＭとして、基準信号ＰＲ
ＥＦの２周期分の時間を表わすデータが出力され、制御
信号ＤＧＳがHighレベルであれば、基準信号ＰＲＥＦの
２周期分の時間を、基準信号ＰＲＥＦと分周信号ＢＯＷ
との位相差の過去２回の目標値πからのずれ量にて補正
した時間を表わすデータが出力されることになる。

【０１５８】そして、このようにデータ制御部４６から
出力される制御データＤＭは、除算器４８において、外
部から入力される除数データＤＶにて除算され、その除
算結果のうち、小数点以下の値は下位ｂｉｔデータＤＰ
としてデータ分配回路５０に入力され、小数点以上の値
は上位ｂｉｔデータＤＱとしてデータラッチ回路５２に
入力される。

【０１５９】なお、上記データ制御部４６から出力され
る制御データＤＭは、基準信号ＰＲＥＦの２周期分の時
間に対応したデータであるため、除算器４８により得ら
れる上位ｂｉｔデータＤＱ（１８ｂｉｔ）は、リングオ
シレータ４２から出力される多相クロックＲ１〜Ｒの位
相差Ｔｇの２分の１の時間Ｔｄを時間分解能として出力
信号ＰＯＵＴの周期を表わすデータとなり、その上位１
７ｂｉｔ分が多相クロックＲ１〜Ｒ１６の位相差Ｔｇを
時間分解能とする値となる。

【０１６０】次に、除算器４８からの下位ｂｉｔデータ
ＤＰを受けるデータ分配回路５０は、本発明のパルス発
生装置に相当するものであり、上記実施例のパルス発生
装置２０，３０と略同様、除算器４８から入力される下
位ｂｉｔデータＤＰ（１０ｂｉｔ）をラッチする１０ｂ
ｉｔのレジスタ５０ａと、レジスタ５０ａにラッチされ
た下位ｂｉｔデータＤＰの各ｂｉｔに対応した１０個の
マルチプレクサ（ＭＵＸ）からなるセレクタ列５０ｂ
と、このセレクタ列５０ｂの各マルチプレクサ（ＭＵ
Ｘ）に対して、夫々、選択信号を出力する１０ｂｉｔの
ダウンカウンタ５０ｃとを備えている。

【０１６１】ここで、セレクタ列５０ｂを構成する各マ
ルチプレクサ（ＭＵＸ）は、２つの入力端子を有し、一
方の入力端子には、夫々、レジスタ５０ａにラッチされ
た下位ｂｉｔデータＤＰの各ｂｉｔのデータが入力され
ている。そして、各マルチプレクサ（ＭＵＸ）は、ダウ
ンカウンタ５０ｃから出力される選択信号に応じて、そ
の選択信号がHighレベルであれば、上記一方の入力端子
に入力された下位ｂｉｔデータＤＰの各ｂｉｔのデータ
を選択して出力し、選択信号がLow レベルであれば、他
方の入力端子に入力されたデータを選択して出力する。

【０１６２】また、一方の入力端子に下位ｂｉｔデータ
ＤＰ（１０ｂｉｔ）のうちの最下位ｂｉｔ（ＤＰ１）の
データを受けるマルチプレクサ（ＭＵＸ）の他方の入力
端子は、常にデータ値「０」のレベルとなるように接地
され、一方の入力端子に下位ｂｉｔデータＤＰの２ｂｉ
ｔ目以上のｂｉｔデータ（ＤＰ２〜ＤＰ１０）を受ける
残り９個のマルチプレクサ（ＭＵＸ）の他方の入力端子
には、夫々、１ｂｉｔ下位のデータを受けるマルチプレ
クサ（ＭＵＸ）からの出力信号がそのまま入力され、下
位ｂｉｔデータＤＰのうちの最上位ｂｉｔ（ＤＰ１０）
のデータを受けるマルチプレクサ（ＭＵＸ）からの出力
信号は、この信号をセレクト信号ＣＤＳとしてラッチし
てデータラッチ回路５２に出力するラッチ回路５０ｆに
入力される。

【０１６３】また更に、これら１０個のマルチプレクサ
（ＭＵＸ）のうち、下位ｂｉｔデータＤＰのうちの最下
位ｂｉｔ（ＤＰ１）のデータを受けるマルチプレクサ
（ＭＵＸ）には、選択信号として、ダウンカウンタ５０
ｃの最上位ｂｉｔ（Ｑ１０）のカウント値が入力され、
逆に、下位ｂｉｔデータＤＰのうちの最上位ｂｉｔ（Ｄ
Ｐ１０）のデータを受けるマルチプレクサ（ＭＵＸ）に
は、ダウンカウンタ５０ｃの最下位ｂｉｔ（Ｑ１）のカ
ウント値が入力される。つまり、マルチプレクサ（ＭＵ
Ｘ）が受ける下位ｂｉｔデータＤＰのｂｉｔ位置が下位
であるほど、ダウンカウンタ５０ｃの上位のカウント値
が選択信号として入力される。

【０１６４】なお、これらレジスタ５０ａ，ダウンカウ
ンタ５０ｃ，及びラッチ回路５０ｆには、動作用のクロ
ック信号として、当該ＰＬＬ装置（詳しくはデジタル制
御発振回路５４）から出力される基準信号ＰＲＥＦを逓
倍した出力信号ＰＯＵＴが入力される。

【０１６５】次に、ダウンカウンタ５０ｃは、出力信号
ＰＯＵＴを逓倍数にて分周した分周信号ＢＯＷを、分周
回路を別途設けることなく生成できるようにするための
ものであり、そのデータ入力端子には、基準信号ＰＲＥ
Ｆの逓倍数を表す除数データＤＶが、マルチプレクサ
（ＭＵＸ）５０ｄを介して入力される。

【０１６６】このマルチプレクサ（ＭＵＸ）５０ｄは、
当該データ分配回路５０の起動後、最初の１回だけは、
ダウンカウンタ５０ｃに除数データＤＶの２分の１の値
（ＤＶ／２）をセットすることにより、出力信号ＰＯＵ
Ｔが基準信号ＰＲＥＦの２分の１周期分出力された時点
で分周信号ＢＯＷを出力して、起動直後から基準信号Ｐ
ＲＥＦと分周信号ＢＯＷとの位相差を基準信号ＰＲＥＦ
の周期の２分の１（π）に制御できるようにするための
ものであり、ＰＬＬ動作制御回路５６から出力される制
御信号ＰＴがHighレベルであるときには、除数データＤ
Ｖの２分の１の値（具体的には除数データＤＶを１ｂｉ
ｔ下位方向にシフトさせて、最下位ｂｉｔを除いた全９
ｂｉｔの除数データ）を、ダウンカウンタ５０ｃのデー
タ入力端子に入力し、制御信号ＰＴがLow レベルである
ときには、除数データＤＶ（１０ｂｉｔ）をそのままダ
ウンカウンタ５０ｃのデータ入力端子に入力する。

【０１６７】なお、制御信号ＰＴは、ＰＬＬ動作制御回
路５６において、当該装置の起動直後にはHighレベルに
制御され、その後、外部から動作開始信号ＰＳＴＢが入
力され、更に基準信号ＰＲＥＦが立ち上がった時点で、
Low レベルに立ち下げられる信号であり、当該データ分
配回路５０とデジタル制御発振回路５４とに夫々入力さ
れる。

【０１６８】また次に、ダウンカウンタ５０ｃは、図１
５に示すように、そのカウント値が「１」になった時点
で分周信号ＢＯＷを発生するようにされており、この分
周信号ＢＯＷは、オア回路ＯＲ１を介して、ダウンカウ
ンタ５０ｃのリセット端子ＲＳＴに入力される。またこ
のオアゲートＯＲ１には、上記制御信号ＰＴも入力され
る。

【０１６９】このため、ダウンカウンタ５０ｃは、当該
装置の起動後制御信号ＰＴが立ち下がるまでの間、及
び、そのカウント値が「１」であるときにリセットさ
れ、次の出力信号ＰＯＵＴの立ち上がりで、マルチプレ
クサ５０ｄを介して入力される除算データＤＶがセット
されることになる。

【０１７０】また、分周信号ＢＯＷと制御信号ＰＴとの
論理和をとるオアゲートＯＲ１からの出力は、タイミン
グ信号ＤＬＳとしてデータラッチ回路５２に出力される
と共に、レジスタ５０ａへの下位ｂｉｔデータＤＰの入
力経路に設けられたマルチプレクサ（ＭＵＸ）５０ｅに
対して、選択信号として出力される。

【０１７１】このマルチプレクサ（ＭＵＸ）５０ｅは、
オアゲートＯＲ１からの出力がHighレベルであるとき、
つまり起動後制御信号ＰＴが立ち下がるまでの間と分周
信号ＢＯＷが出力されているときにだけ、下位ｂｉｔデ
ータＤＰを選択してレジスタ５０ａに入力し、オアゲー
トＯＲ１からの出力がLow レベルであるとき、換言すれ
ばダウンカウンタ５０ｃがカウント動作しているときに
は、レジスタ５０ａに既にラッチされた下位ｂｉｔデー
タＤＰを選択してレジスタ５０ａに入力する。

【０１７２】つまり、マルチプレクサ（ＭＵＸ）５０ｅ
は、分周信号ＢＯＷを出力してから次に分周信号を出力
するまでの間に下位ｂｉｔデータＤＰが変化しても、そ
れに応じてセレクト信号ＣＤＳが変化しないようにして
いるのである。このように構成された本実施例のデータ
分配回路５０において、例えば図１５に示す如く、除算
データＤＶとして値１０を表わす２進データ「００００
００１０１０」が入力されている場合、制御信号ＰＴが
立ち下げられる起動初期には、ダウンカウンタ５０ｃに
除算データＤＶの２分の１の値、つまり値５が設定さ
れ、その後、出力信号ＰＯＵＴのダウンカウントに伴い
カウント値が値１となるとダウンカウンタ５０ｃから分
周信号ＢＯＷが出力される。

【０１７３】そして、ダウンカウンタ５０ｃには、この
分周信号ＢＯＷの次の立ち下がりタイミングで除算デー
タＤＶの値１０がセットされ、その後、ダウンカウンタ
５０ｃは、出力信号ＰＯＵＴのダウンカウント，分周信
号ＢＯＷの出力，除算データＤＶのセットといった順で
出力信号ＰＯＵＴのダウンカウント動作を繰り返す。

【０１７４】一方、セレクタ列５０ｂを構成するマルチ
プレクサ（ＭＵＸ）は、上記第１及び第２実施例と同
様、ダウンカウンタ５０ｃのカウント値に対応して、上
位ｂｉｔのデータ値を受けるセレクタ程短い周期でレジ
スタ５０ａからのデータ値を選択する。

【０１７５】このため、セレクタ列５０ｃからは、下位
ｂｉｔデータの値に対応した頻度でHighレベルとなる信
号が出力されることになる。つまり、図１５に示す如
く、下位ｂｉｔデータＤＰが「１００１００００１１」
であり、逓倍数を表わす除算データが値１０を表わす場
合には、出力パルスＰＯＵＴの１０個当たりに、下位ｂ
ｉｔデータＤＰ（この場合その上位４ｂｉｔ分「１００
１」）に対応して、レベルが「Ｌ→Ｈ→Ｈ→Ｈ→Ｌ→Ｈ
→Ｌ→Ｈ→Ｌ→Ｈ」と変化する信号が出力される。

【０１７６】そして、この信号は、次の出力信号ＰＯＵ
Ｔの立ち上がりタイミングでラッチ回路５０ｆにラッチ
され、セレクト信号ＣＤＳとしてデータラッチ回路５２
に出力される。また、分周信号ＢＯＷと制御信号ＰＴと
の論理和をとるオアゲートＯＲ１からの出力も、タイミ
ング信号ＤＬＳとしてデータラッチ回路５２に出力され
る。次に、データラッチ回路５２は、図１６に示す如
く、除算器４８から出力された上位ｂｉｔデータＤＱに
値１を加算する加算器５２ｆと、データ分配回路５０か
ら出力されるタイミング信号ＤＬＳがHighレベルである
とき、加算器５２ｆからの出力データＤＱ＋１を選択し
て出力するマルチプレクサ（ＭＵＸ）５２ａと、同じく
タイミング信号ＤＬＳがHighレベルであるとき除算器４
８からの上位ｂｉｔデータＤＱを選択して出力するマル
チプレクサ（ＭＵＸ）５２ｂと、出力信号ＰＯＵＴの立
ち上がりにてマルチプレクサ５２ａからの出力をラッチ
すると共に、そのラッチしたデータを、タイミング信号
ＤＬＳがLow レベルであるときにマルチプレクサ５２ａ
が選択するデータとしてマルチプレクサ５２ａに出力す
るラッチ回路５２ｃと、同じく出力信号ＰＯＵＴの立ち
上がりにてマルチプレクサ５２ｂからの出力をラッチす
ると共に、そのラッチしたデータを、タイミング信号Ｄ
ＬＳがLow レベルであるときにマルチプレクサ５２ｂが
選択するデータとしてマルチプレクサ５２ｂに出力する
ラッチ回路５２ｄと、ラッチ回路５２ｃ及びラッチ回路
５２ｄからの出力データを夫々受け、データ分配回路５
０から出力されるセレクト信号ＣＤＳがHighレベルであ
るときには、ラッチ回路５２ｃからの出力データを選択
し、セレクト信号ＣＤＳがLow レベルであるときには、
ラッチ回路５２ｄからの出力データを選択するマルチプ
レクサ５２ｅとから構成され、このマルチプレクサ５２
ｅが選択したデータを、上記周波数制御データＣＤとし
てデジタル制御発振回路５４に出力するようにされてい
る。

【０１７７】すなわち、本実施例のデータラッチ回路５
２は、上記第１及び第２実施例の定数加算器１２及びセ
レクタ１４に相当するものであり、図１７に示す如く、
まずマルチプレクサ（ＭＵＸ）５２ｂ及び５２ａに、デ
ータ分配回路５０においてレジスタ５０ａに下位ｂｉｔ
データをセットするのに使用されるタイミング信号ＤＬ
Ｓを入力することにより、データ分配回路５０において
レジスタ５０ａに下位ｂｉｔデータがセットされるのと
同期して、マルチプレクサ（ＭＵＸ）５２ｂ及び５２ａ
に上位ｂｉｔデータＤＱ及びそれに値１を加算したデー
タＤＱ＋１をラッチさせ、更に、ラッチ回路５２ｄ及び
５２ｃにおいて、そのデータを出力信号ＰＯＵＴに同期
して繰返しラッチさせることにより、ラッチ回路５２ｄ
及び５２ｃからの出力データをデータ分配回路５０のラ
ッチ回路５０ｆから出力されるセレクト信号ＣＤＳに同
期させる。そして、マルチプレクサ５２ｅにて、このセ
レクト信号ＣＤＳに同期して、ラッチ回路５２ｄ及び５
２ｃから夫々出力される上位ｂｉｔデータＤＱ又はそれ
に値１を加えたデータＤＱ＋１を選択することにより、
下位ｂｉｔデータＤＰに対応した頻度で、データＤＱか
らデータＤＱ＋１に変化する周波数制御データＣＤを生
成するのである。

【０１７８】次に、リングオシレータ４２から出力され
る多相クロックＲ１〜Ｒ１６を用いて、データラッチ回
路５２から出力される周波数制御データＣＤに対応した
周期の出力信号ＰＯＵＴを発生するデジタル制御発振回
路５４について説明する。図１８に示す如く、本実施例
のデジタル制御発振回路５４には、リングオシレータ４
２からの多相クロックＲ１〜Ｒ１６を受け、後述するセ
レクトデータＤＲ（５ｂｉｔ）の上位４ｂｉｔ（ＤＲ２
〜ＤＲ５）に対応したクロック信号を選択し、セレクト
データＤＲの最下位ｂｉｔ（ＤＲ１）がLow レベルであ
れば、その選択したクロック信号を反転させた信号を、
セレクト信号ＰＳＯとして出力し、逆にセレクトデータ
ＤＲの最下位ｂｉｔ（ＤＲ１）がHighレベルであれば、
その選択したクロック信号を、リングオシレータ４２を
構成する反転回路の遅延時間分だけ遅延させ、更に反転
させた信号を、セレクト信号ＰＳＯとして出力する、パ
ルスセレクタ５４ａが備えられている。

【０１７９】また、デジタル制御発振回路５４には、デ
ータラッチ回路５２から入力された１８ｂｉｔの周波数
制御データＣＤの内、上位１３ｂｉｔ（ＣＤ６〜ＣＤ１
８）がカウント用のデータとしてプリセットされると共
に、リングオシレータ４２から出力されるクロック信号
Ｒ１６の立ち上がりタイミングでダウンカウントを行う
１３ｂｉｔダウンカウンタ（以下、単にダウンカウンタ
という）５４ｄと、出力信号ＰＯＵＴの立ち上がりタイ
ミングで入力データをラッチし、そのラッチデータを全
６ｂｉｔのセレクトデータＤＲ（ＤＲ１〜ＤＲ６）とし
て出力するラッチ回路５４ｋと、このラッチ回路５４ｋ
からのラッチデータとデータラッチ回路５２から入力さ
れた１８ｂｉｔの周波数制御データＣＤのうちの下位５
ｂｉｔ（ＣＤ１〜ＣＤ５）とを加算してラッチ回路５４
ｋに入力する加算器５４ｍと、ラッチ回路５４ｋから出
力される６ｂｉｔのセレクトデータＤＲのうちの最上位
ｂｉｔ（ＤＲ６）が「１」であるときには、カウント値
が「１」になったときにダウンカウンタ５４ｄから出力
される信号を選択し、最上位ｂｉｔ（ＤＲ６）が「０」
であるときには、カウント値が「２」になったときにダ
ウンカウンタ５４ｄから出力される信号を選択するマル
チプレクサ（ＭＵＸ）５４ｅと、マルチプレクサ（ＭＵ
Ｘ）５４ｅからの出力信号を出力信号ＰＯＵＴの立ち上
がりタイミングでラッチするラッチ回路５４ｆと、出力
信号ＰＯＵＴの立ち上がりタイミングで制御信号ＰＴを
ラッチするラッチ回路５４ｃと、ラッチ回路５４ｆ及び
５４ｃからの出力信号の論理和をとり、その論理和信号
をダウンカウンタ５４ｄのセット信号として出力するオ
アゲートＯＲａと、リングオシレータ４２から入力され
る多相クロックＲ１６を少なくともラッチ回路５４ｋの
動作時間分遅延させて、ダウンカウンタ５４ｄ及びラッ
チ回路５４ｃ，５４ｆに出力する遅延素子５４ｂとが備
えられている。

【０１８０】また更に、デジタル制御発振回路５４に
は、ラッチ回路５４ｆからの出力信号をリングオシレー
タ４２内でパルス信号が略半周するのに要する時間だけ
遅延させる遅延素子５４ｇと、ラッチ回路５４ｋから出
力される６ｂｉｔのセレクトデータＤＲのうち、パルス
セレクタ５４ａに入力される下位５ｂｉｔ分のデータＤ
Ｒ１〜ＤＲ５の最上位ｂｉｔＤＲ５がLow レベルのとき
には遅延素子５４ｇからの出力信号を選択し、最上位ｂ
ｉｔＤＲ５がHigh レベルのときにはラッチ回路５４ｆ
からの出力を選択して出力するマルチプレクサ５４ｈ
と、マルチプレクサ５４ｈからの出力をラッチするクリ
ア端子付ラッチ回路５４ｉと、ラッチ回路５４ｉからの
出力と出力信号ＰＯＵＴとの論理積をとり、ラッチ回路
５４ｉのクリア端子に入力するアンドゲートＡＮＤａ
と、ラッチ回路５４ｉからの出力とパルスセレクタ５４
ａからのセレクト信号ＰＳＯとの否定論理和をとり、ラ
ッチ回路５４ｉにラッチ用のクロック信号として入力す
るノアゲートＮＯＲａと、ラッチ回路５４ｉからの出力
信号とＰＬＬ動作制御回路５６から出力されるクロック
信号ＣＫ３との論理和をとるオアゲートＯＲｂと、この
オアゲートＯＲｂからの出力を増幅して、出力信号ＰＯ
ＵＴとして外部に出力する増幅器５４ｊと、が備えられ
ている。

【０１８１】なお、オアゲートＯＲｂに入力されるクロ
ック信号ＣＫ３は、制御信号ＰＴがHighレベルであると
きにＰＬＬ動作制御回路５６から基準信号ＰＲＥＦに同
期して出力される信号である。次に、上記のように構成
されたデジタル制御発振回路５４の動作を説明する。

【０１８２】まず、リングオシレータ４２に入力される
制御信号ＰＡがHighレベルになって、リングオシレータ
４２がパルス信号の周回動作を開始すると、当該デジタ
ル制御発振回路５４には、リングオシレータ４２から多
相クロックＲ１〜Ｒ１６が入力され、ダウンカウンタ５
４ｄ，ラッチ回路５４ｃ，５４ｆには、クロック信号Ｒ
１６を遅延した動作用のクロックが入力される。一方、
当該装置の起動直後には、制御信号ＰＴがHighレベルで
あるため、このラッチ回路５４ｃはこのクロック信号に
よりHighレベルの制御信号ＰＴをラッチし、ダウンカウ
ンタ５４ｄのセット端子をHighレベルに保持するため、
ダウンカウンタ５４ｄ，マルチプレクサ５４ｅ，ラッチ
回路５４ｆ，マルチプレクサ５４ｈ及びラッチ回路５４
ｉの出力は全てLow レベルに保持される。従って、制御
信号ＰＴがHighレベルであれば、当該デジタル制御発振
回路５４からは、オアゲートＯＲｂに入力されたＰＬＬ
動作制御回路５６からのクロック信号ＣＫ３が、出力信
号ＰＯＵＴとして出力されるだけである。

【０１８３】そして、その後、制御信号ＰＴが立ち下げ
られると、ラッチ回路５４ｃからの出力が次のクロック
信号Ｒ１６に同期してLow レベルとなるため、その後、
ダウンカウンタ５４ｄは、周波数制御データＣＤの上位
１３ｂｉｔ分（ＣＤ６〜ＣＤ１８）の値（図に示すＱ
０）を初期値として、クロック信号Ｒ１６が入力される
度にダウンカウントを行なう。

【０１８４】一方、ラッチ回路５４ｋは、出力信号ＰＯ
ＵＴの立ち上がりタイミングで加算器５４ｍからのデー
タをラッチする。ところで、当該装置の起動後、制御信
号ＰＴが立ち下げられるまでの間は、ラッチ回路５４ｉ
の出力はLow レベルに保持されるため、その間、当該デ
ジタル制御発振回路５４からは、基準信号ＰＲＥＦに同
期してＰＬＬ動作制御回路５６から入力されるクロック
信号ＣＫ３がそのまま出力信号ＰＯＵＴとして出力され
る。従って、制御信号が立ち下げられるまでの間は、ラ
ッチ回路５４ｋは、このクロック信号ＣＫの立上がり
で、加算器５４ｍの出力をラッチすることになり、起動
後、最初のクロック信号ＣＫが入力されたときには、ラ
ッチ回路５４ｋは何等データをラッチしておらず、加算
器５４ｍからの出力は、周波数制御データＣＤの下位５
ｂｉｔ（ＣＤ１〜ＣＤ５）となるため、ラッチ回路５４
ｋは、このデータ（ＣＤ１〜ＣＤ５）に値「０」の最上
位ｂｉｔ（ＤＲ６）を加えた６ｂｉｔのセレクトデータ
ＤＲを出力することになる。

【０１８５】このため、図１９に示す如く、当該装置の
起動後、その後基準信号ＰＲＥＦに同期してクロック信
号ＣＫ３が入力された時点では、それまでにデータ制御
部４６にて符号化され、更に除算器４８にて逓倍数にて
除算された、出力信号ＰＯＵＴの周期を表す周波数制御
データＣＤの下位５ｂｉｔ分ＤＣＤ０（ＣＤ１〜ＣＤ
５）がラッチ回路５４ｋにセレクトデータＤＲとしてラ
ッチされ、その後、制御信号ＰＴが立ち下げられると、
ダウンカウンタ５４ｄが、周波数制御データＣＤの上位
１３ｂｉｔ（ＣＤ６〜１８）を初期値として、リングオ
シレータ４２からのクロック信号Ｒ１６によるダウンカ
ウントを開始することになる。

【０１８６】次に、マルチプレクサ（ＭＵＸ）５４ｅ
は、ラッチ回路５４ｋから出力されるセレクトデータＤ
Ｒの最上位ｂｉｔ（ＤＲ６）が値１であれば、ダウンカ
ウンタ５４ｄのカウント値が「１」になったときにHigh
レベルの信号を出力し、セレクトデータＤＲの最上位ｂ
ｉｔ（ＤＲ６）が値０であれば、ダウンカウンタ５４ｄ
のカウント値が「２」になったときにHighレベルの信号
を出力する。そして、このようにマルチプレクサ（ＭＵ
Ｘ）５４ｅから出力される信号は、リングオシレータ４
２から出力されるクロック信号Ｒ１６の立上がりタイミ
ングでラッチ回路５４ｆによりラッチされるため、ラッ
チ回路５４ｆからは、マルチプレクサ（ＭＵＸ）５４ｅ
からの出力信号を、リングオシレータ４２内でのパルス
信号の１周回時間（１６×Ｔｇ＝３２×Ｔｄ）分遅延し
た信号が出力されることになる。

【０１８７】このため、上記のように、当該装置の起動
後、基準信号ＰＲＥＦに同期してクロック信号ＣＫ３が
入力され、その後、制御信号ＰＴが立ち下げられて、ダ
ウンカウンタ５４ｄがダウンカウントを開始した場合に
は、ダウンカウンタ５４ｄのカウント値が「２」になっ
ているときに、マルチプレクサ５４ｅからの出力がHigh
レベルとなり、その後、リングオシレータ４２の１周回
時間経過した時点（換言すれば、ダウンカウンタ５４ｄ
のカウント値が値１になった時点）で、ラッチ回路５４
ｆからの出力がHighレベルとなる。なお、このようにラ
ッチ回路５４ｆの出力がHighレベルになると、ダウンカ
ウンタ５４ｄには周波数制御データＣＤの上位１３ｂｉ
ｔが新たにセットされる。

【０１８８】また次に、ラッチ回路５４ｆからHighレベ
ルの信号が出力されると、遅延素子５４ｇが、その信号
を、リングオシレータ４２内でパルス信号が略半周する
のに要する時間だけ遅延させる。そして、マルチプレク
サ５４ｈが、セレクトデータＤＲのうちのパルスセレク
タ５４ａに入力される下位５ｂｉｔ分のデータＤＲ１〜
ＤＲ５の最上位ｂｉｔＤＲ５がLow レベルのときには遅
延素子５４ｇからの出力信号を選択し、最上位ｂｉｔＤ
Ｒ５がHighレベルのときにはラッチ回路５４ｆからの出
力を選択して出力する。

【０１８９】一方、パルスセレクタ５４ａは、ラッチ回
路５４ｋから出力されるセレクトデータＤＲの上位２ｂ
ｉｔ目から下位２ｂｉｔ目までのデータ（ＤＲ２〜ＤＲ
５）が値１を表す「０００１」であれば、リングオシレ
ータ４２からのクロック信号Ｒ１を選択し、データ（Ｄ
Ｒ２〜ＤＲ５）が値１５を表す「１１１１」であればク
ロック信号Ｒ１５を選択する、というように、データ
（ＤＲ５〜ＤＲ２）が表わす値に対応したクロック信号
を選択する。また、セレクトデータＤＲの最下位ｂｉｔ
Ｒ１が「１」であれば、更にこのクロック信号をリング
オシレータ４２を構成する反転回路の反転動作時間（Ｔ
ｄ）分遅延したクロック信号を、逆に最下位ｂｉｔＲ１
が「０」であれば選択したクロック信号を、夫々反転し
て、セレクト信号ＰＳＯとして出力する。

【０１９０】このため、ラッチ回路５４ｉからの出力
は、制御信号ＰＴの立下がり後、ダウンカウンタ５４ｄ
にて、クロック信号Ｒ１６が周波数制御データＣＤの上
位１３ｂｉｔ（ＣＤ６〜ＣＤ１８）に対応した数だけカ
ウントされて、マルチプレクサ５４ｈからHighレベルの
信号が出力され、その後、パルスセレクタ５４ａからセ
レクト信号ＰＳＯが出力されたときに、Highレベルとな
り、この信号が、オアゲートＯＲｂ及び増幅器５４ｊを
介して、出力信号ＰＯＵＴとして出力されることにな
る。

【０１９１】なお、本実施例において、セレクトデータ
ＤＲ（６ｂｉｔ）の上位５ｂｉｔ目（ＤＲ５）が、パル
スセレクタ５４ａが出力信号Ｒ１〜Ｒ８を選択するHigh
レベルになっている場合には、マルチプレクサ（ＭＵ
Ｘ）５４ｈにてラッチ回路５４ｆの出力信号を選択し、
逆に、セレクトデータＤＲ（６ｂｉｔ）の上位５ｂｉｔ
目（ＤＲ５）が、パルスセレクタ５４ａが出力信号Ｒ９
〜Ｒ１６を選択するLowレベルになっている場合には、
マルチプレクサ（ＭＵＸ）５４ｈにてラッチ回路５４ｆ
の出力信号を遅延させた遅延素子５４ｇからの出力信号
を選択するようにしているのは、ラッチ回路５４ｉのラ
ッチタイミング付近で入力データが変化すると、ラッチ
回路５４ｉの出力が不確定になるからである。そこで、
パルスセレクタ５４ａがクロック信号Ｒ１〜Ｒ８を選択
した場合、ラッチ回路５４ｉのラッチタイミング付近で
常に入力データが確定している信号を、マルチプレクサ
（ＭＵＸ）５４ｈによりラッチ回路５４ｆの出力をセレ
クトすることで得ている。一方、パルスセレクタ５４ａ
が出力信号Ｒ９〜Ｒ１６を選択した場合は、遅延素子５
４ｇの出力をマルチプレクサ（ＭＵＸ）５４ｈによりセ
レクトすることで、ラッチ回路５４ｉのラッチタイミン
グ付近で常に入力データが確定しているようにしてい
る。

【０１９２】また、本実施例において、パルスセレクタ
５４ａは、リングオシレータ４２から出力されるクロッ
ク信号Ｒ１〜Ｒ１６の中から、ラッチ回路５４ｋから出
力されるセレクトデータＤＲの上位２ｂｉｔ目から下位
２ｂｉｔ目までのデータ（ＤＲ５〜ＤＲ２）に対応した
クロック信号を選択し、更に、セレクトデータＤＲの最
下位ｂｉｔ（ＤＲ１）が「０」であればその選択したク
ロック信号をそのまま反転し、逆に、セレクトデータＤ
Ｒの最下位ｂｉｔ（ＤＲ１）が「１」であれば、その選
択したクロック信号をリングオシレータ４２内の反転回
路の反転動作時間（Ｔｄ）分遅延した信号を反転して、
セレクト信号ＰＳＯとして出力するようにしているの
は、除算器４８において生成された上位ｂｉｔデータＤ
Ｑ（１８ｂｉｔ）の上位１７ｂｉｔ分（ＤＱ２〜ＤＱ１
８）が多相クロックＲ１〜Ｒ１６の位相差Ｔｇを時間分
解能とする値となり、最下位ｂｉｔ（ＤＱ１）はその時
間分解能の半分の時間分解能（Ｔｇ／２＝Ｔｄ）に対応
した値となるためである。

【０１９３】つまり、周波数制御データＣＤ（１８）ｂ
ｉｔは、この上位ｂｉｔデータＤＱに基づき設定されて
おり、その最下位ｂｉｔ（ＣＤ１）の時間分解能は、リ
ングオシレータ４２内の反転回路の反転動作時間Ｔｄに
対応しているため、本実施例では、出力信号ＰＯＵＴを
制御可能な時間分解能を、多相クロックＲ１〜Ｒ１６の
位相差Ｔｇの２分の１の時間Ｔｄに設定するために、最
下位ｂｉｔ（ＣＤ１）が「１」である場合には、セレク
トデータＤＲの上位２ｂｉｔ目から下位２ｂｉｔ目まで
のデータ（ＤＲ５〜ＤＲ２）に対応したクロック信号
を、更にリングオシレータ４２内の反転回路の反転動作
時間（Ｔｄ）分遅延するようにしているのである。

【０１９４】また次に、上記のようにラッチ回路５４ｉ
からの出力がHighレベルとなり、オアゲートＯＲｂ及び
増幅器５４ｊから出力信号ＰＯＵＴが出力されると、ア
ンドゲートＡＮＤａを介して、ラッチ回路５４ｉのクリ
ア端子にHighレベルの信号が入力されるため、この信号
の入力によりラッチ回路５４ｉははクリアされて、その
出力がLow レベルに反転する。従って、出力信号ＰＯＵ
Ｔのパルス幅は、ラッチ回路５４ｉからの出力がHighレ
ベルとなってから、オアゲートＯＲｂ，増幅器５４ｊ，
及びアンドゲートＡＮＤａを介して、ラッチ回路５４ｉ
のクリア端子にHighレベルの信号が入力されて、ラッチ
回路５４ｉの出力がLow レベルに反転するまでの時間、
換言すれば、これら各部の動作時間にて決定されること
になる。

【０１９５】そして、このように制御信号ＰＴの立下が
り後、当該デジタル制御発振回路５４から出力信号ＰＯ
ＵＴが出力されると、ラッチ回路５４ｋが、現在出力し
ているセレクトデータＤＲに周波数制御データＣＤの下
位５ｂｉｔ（ＣＤ１〜ＣＤ５）を加算した加算器５４ｍ
からの出力データをラッチするため、セレクトデータＤ
Ｒは、その後、パルス信号ＰＯＵＴを出力する度に、周
波数制御データＣＤの下位５ｂｉｔを加算した値ＤＣＤ
１，ＤＣＤ２，…に更新されることになる。

【０１９６】また、この更新により、セレクトデータＤ
Ｒの最上位ｂｉｔ（ＤＲ６）が「１」になると、マルチ
プレクサ５４ｅは、ダウンカウンタ５４ｄのカウント値
が「１」になったときにHighレベルの信号を出力するよ
うになり、ラッチ回路５４ｆは、その後、リングオシレ
ータ４２の１周回時間経過した時点（換言すれば、ダウ
ンカウンタ５４ｄのカウント値が値０になった時点）
で、Highレベルの信号を出力することになる。

【０１９７】なお、これは、ダウンカウンタ５４ｄは、
リングオシレータ４２から出力されるクロック信号Ｒ１
６により常に一定周期（１６×Ｔｇ）でダウンカウント
を行うため、今回リングオシレータパルスセレクタ５４
ａが選択するクロック信号が、前回選択したクロック信
号よりも前段のものになったときに（つまり、パルスセ
レクタ５４ａに入力されるセレクトデータＤＲの値（Ｄ
Ｒ１〜ＤＲ５）が前回値よりも小さくなったときに）、
出力信号ＰＯＵＴの周期が、リングオシレータ４２にお
けるパルス信号の１周回時間分だけ短くなるのを防止す
るためである。

【０１９８】以上のように、本実施例のデジタル制御発
振回路５４においては、周波数制御データＣＤ（１８ｂ
ｉｔ）の上位１３ｂｉｔ（ＣＤ６〜ＣＤ１８）にてリン
グオシレータ４２内でのパルス信号の周回回数をカウン
トし、周波数制御データＣＤの下位５ｂｉｔを順次加算
したセレクトデータＤＲ（６ｂｉｔ）の最上位ｂｉｔ及
び最下位ｂｉｔを除く４ｂｉｔのデータ（ＤＲ２〜ＤＲ
５）にてリングオシレータ４２からのクロック信号Ｒ１
〜Ｒ１６を選択すると共に、セレクトデータＤＲの最下
位ｂｉｔ（ＤＲ１）が「１」であるときクロック信号を
反転回路の反転動作時間Ｔｄ分遅延し、更にセレクトデ
ータＤＲの最上位ｂｉｔＤＲ６にてクロック信号Ｒ１６
の周回回数のカウント値を増・減することにより、出力
信号ＰＯＵＴを、常に、周波数制御データＣＤとリング
オシレータ４２内の反転回路の反転動作時間Ｔｄとで決
定される一定周期（ＣＤ×Ｔｄ）で繰返し出力するよう
にされている。

【０１９９】次に、上記各回路の動作タイミングを制御
するためのクロック信号ＣＫ０〜ＣＫ３、内部クロック
ＰＢ、制御信号ＤＧＳ，ＰＴ等を生成するＰＬＬ動作制
御回路５６について説明する。図２０に示す如く、ＰＬ
Ｌ動作制御回路５６は、カウンタ部６２と、第１制御部
６４と、第２制御部６６とから構成されている。

【０２００】ここでまず、カウンタ部６２は、第１制御
部６４から出力されるリセット信号ＲＳＴによりリセッ
トされ、第１制御部６４から出力される基準クロックＣ
ＣＫによりカウント動作を行なう７ｂｉｔカウンタ６２
ａを中心に構成され、７ｂｉｔカウンタ６２ａの６ｂｉ
ｔ目のデータ（Ｑ６）と５ｂｉｔ目のデータ（Ｑ５）を
入力データとするノアゲートＮＯＲ４，ノアゲートＮＯ
Ｒ４からの出力と７ｂｉｔカウンタ６２ａの４ｂｉｔ目
のデータ（Ｑ４）の反転値とを入力データとするナンド
ゲートＮＡＮＤｃ，ナンドゲートＮＡＮＤｃからの出力
と７ｂｉｔカウンタ６２ａの３ｂｉｔ目のデータ（Ｑ
３）とを入力データとするノアゲートＮＯＲ３，ノアゲ
ートＮＯＲ３からの出力と７ｂｉｔカウンタ６２ａの２
ｂｉｔ目のデータ（Ｑ２）の反転値とを入力データとす
るナンドゲートＮＡＮＤａ，ノアゲートＮＯＲ３からの
出力と７ｂｉｔカウンタ６２ａの２ｂｉｔ目のデータ
（Ｑ２）とを入力データとするナンドゲートＮＡＮＤ
ｂ，ナンドゲートＮＡＮＤａからの出力と７ｂｉｔカウ
ンタ６２ａの最下位ｂｉｔのデータ（Ｑ１）の反転値と
を入力データとするノアゲートＮＯＲ１，及び，ナンド
ゲートＮＡＮＤｂからの出力と７ｂｉｔカウンタ６２ａ
の最下位ｂｉｔのデータ（Ｑ１）の反転値とを入力デー
タとするノアゲートＮＯＲ２を備えている。

【０２０１】このように構成されたカウンタ部６２にお
いては、図２１に示す如く、７ｂｉｔカウンタ６２ａに
入力されるリセット信号ＲＳＴが立ち下げられると、７
ｂｉｔカウンタ６２ａが、基準クロックＣＣＫによるカ
ウント動作を開始する。そして、７ｂｉｔカウンタ６２
ａの最下位ｂｉｔのデータ（Ｑ１）が夫々反転入力され
るノアゲートＮＯＲ１及びＮＯＲ２からの出力のうち、
ノアゲートＮＯＲ１からの出力は、７ｂｉｔカウンタ６
２ａのカウント動作開始後、基準クロックＣＣＫが１個
入力されて、７ｂｉｔカウンタ６２ａのカウント値が
「１」になったときにだけHighレベルとなり、この信号
がクロック信号Ｃ０として第１制御部６４に出力され
る。また、ノアゲートＮＯＲ２からの出力は、７ｂｉｔ
カウンタ６２ａのカウント動作開始後、基準クロックＣ
ＣＫが３個入力されて、７ｂｉｔカウンタ６２ａのカウ
ント値が「３」になったときにだけHighレベルとなり、
この信号がクロック信号Ｃ１として第１制御部６４に出
力される。

【０２０２】また更に、７ｂｉｔカウンタ６２ａのカウ
ント動作によって、基準クロックＣＣＫの入力毎に反転
し、基準クロックＣＣＫの入力個数が奇数個であときに
Highレベルとなる最下位ｂｉｔのデータ（Ｑ１）は、そ
のままクロック信号Ｑ１として第１制御部６４に出力さ
れ、基準クロックＣＣＫが６５個入力されるとHighレベ
ルに反転する７ｂｉｔカウンタ６２ａの最上位ｂｉｔの
データ（Ｑ７）は、オーバフロー信号ＯＶＦとして第１
制御部に出力される。

【０２０３】つまり、カウンタ部６２においては、第１
制御部６４から出力されるリセット信号が立ち下げられ
た後、基準クロックＣＣＫをカウントすることにより、
その後の経過時間に対応したタイミング信号であるクロ
ック信号Ｃ０，Ｃ１及びオーバフロー信号ＯＶＦを生成
すると共に、基準クロックＣＣＫに同期して反転するク
ロック信号Ｑ１を生成するようにされている。

【０２０４】次に、第１制御部６４は、図２３に示す如
く、リングオシレータ４２から出力される多相クロック
Ｒ１〜Ｒ１６のうちの任意のクロック信号ＲＣＫを受け
て、インバータＮＯＴ１１により反転入力される自己の
出力信号をラッチするラッチ回路６４ａと、ラッチ回路
６４ｂからの出力を動作用のクロック信号として、イン
バータＮＯＴ１２により反転入力される自己の出力信号
をラッチするラッチ回路６４ｂとを備え、ラッチ回路６
４ｂからの出力を基準クロックＣＣＫとしてカウンタ部
６２に出力するようにされている。つまり、第１制御部
６４では、これらラッチ回路６４ａ，６４ｂを用いて、
クロック信号ＲＣＫを１／４分周した基準クロックＣＣ
Ｋを生成する。

【０２０５】また、第１制御部６４には、基準信号ＰＲ
ＥＦを動作用のクロック信号として制御信号ＰＡをラッ
チするラッチ回路６４ｃと、分周信号ＢＯＷを動作用の
クロック信号として制御信号ＰＡをラッチするラッチ回
路６４ｄと、これら各ラッチ回路６４ｃ及び６４ｄから
の出力を入力信号とするオアゲートＯＲ１１と、ラッチ
回路６４ｂから出力される基準クロックＣＣＫを受け
て、オアゲートＯＲ１１からの出力をラッチするラッチ
回路６４ｅと、同じく基準クロックＣＣＫによりラッチ
回路６４ｅからの出力をラッチするラッチ回路６４ｆ
と、ラッチ回路６４ｆからの出力を反転するインバータ
ＮＯＴ１３と、インバータＮＯＴ１３からの出力とカウ
ンタ部６２からのオーバフロー信号ＯＶＦを入力信号と
するオアゲートＯＲ１２とが備えられ、このオアゲート
ＯＲ１２からの出力を、上記７ｂｉｔカウンタ６２ａの
リセット信号ＲＳＴとして、カウンタ部６２に出力する
ようにされている。

【０２０６】また次に、第１制御部６４には、ラッチ回
路６４ｂから出力される基準クロックＣＣＫを受けて、
カウンタ部６２からのオーバフロー信号ＯＶＦをラッチ
するラッチ回路６４ｇと、このラッチ回路６４ｇからの
出力を基準クロックＣＣＫによりラッチするラッチ回路
６４ｈと、このラッチ回路６４ｈからの出力と第２制御
部６６にて生成される制御信号ＰＴとを入力信号とする
アンドゲートＡＮＤ１１と、カウンタ部６２から出力さ
れるクロック信号Ｃ０と上記オアゲートＯＲ１１からの
出力とを入力信号とするアンドゲートＡＮＤ１２と、カ
ウンタ部６２から出力されるクロック信号Ｃ１とラッチ
回路６４ｃからの出力とを入力信号とするアンドゲート
ＡＮＤ１３と、カウンタ部６２から出力されるクロック
信号Ｃ１とラッチ回路６４ｄからの出力とを入力信号と
するアンドゲートＡＮＤ１４とがが備えられ、アンドゲ
ートＡＮＤ１１の出力をクロック信号ＣＫ３、アンドゲ
ートＡＮＤ１２の出力をクロック信号ＣＫ０、アンドゲ
ートＡＮＤ１３の出力をクロック信号ＣＫ１、アンドゲ
ートＡＮＤ１４の出力をクロック信号ＣＫ２として、夫
々出力するようにされている。なお、ラッチ回路６４ｇ
はクリア端子を備え、このクリア端子ＣＬＲＢには制御
信号ＰＡの反転信号が入力される。つまり、ラッチ回路
６４ｇは、制御信号ＰＡがLow レベルであり、リングオ
シレータ４２がパルス信号の周回動作を開始していない
ときにクリアされ、リングオシレータ４２の動作開始と
共に動作可能となる。

【０２０７】また更に、第１制御部６４には、制御信号
ＰＡを反転して入力するインバータＮＯＴ１４と、イン
バータＮＯＴ１４からの出力信号とカウンタ部６２から
出力されるオーバフロー信号ＯＶＦとを入力信号とする
ノアゲートＮＯＲ１１と、が備えられ、ノアゲートＮＯ
Ｒ１１からの出力を、上記ラッチ回路６４ｃ，６４ｄ，
６４ｅ，６４ｆのクリア信号として、これら各ラッチ回
路６４ｃ，６４ｄ，６４ｅ，６４ｆのクリ端子ＣＬＲＢ
に反転して入力するようにされている。つまり、上記各
ラッチ回路６４ｃ，６４ｄ，６４ｅ，６４ｆは、制御信
号ＰＡがLow レベルであり、リングオシレータ４２がパ
ルス信号の周回動作を開始していないとき、及び、７ｂ
ｉｔカウンタ６２ａがカウント動作を開始して、そのカ
ウント値が６５に達したときにクリアされる。

【０２０８】また、第１制御部６４には、カウンタ部６
２から出力されるクロック信号Ｃ１を反転するインバー
タＮＯＴ１５と、このインバータＮＯＴ１５からの出力
を動作用のクロック信号として、Highレベルの基準電圧
ＶＨをラッチするラッチ回路６４ｉと、このラッチ回路
６４ｉからの出力とカウンタ部６２から出力されるクロ
ック信号Ｑ１とを入力信号とするナンドゲートＮＡＮＤ
１１と、基準クロックＣＣＫによりナンドゲートＮＡＮ
Ｄ１１からの出力をラッチするラッチ回路６４ｊと、ラ
ッチ回路６４ｊからの出力を反転するインバータＮＯＴ
１６とを備え、インバータＮＯＴ１６からの出力を、除
算器４８の動作用クロックＣＫ３０として除算器４８に
出力するようにされている。

【０２０９】このように構成された第１制御部６４にお
いては、図２４に示す如く、制御信号ＰＡがHighレベル
になって、リングオシレータ４２がパルス信号の周回動
作を開始し、リングオシレータ４２からクロック信号Ｒ
ＣＫが入力されると、このクロック信号ＲＣＫを１／４
分周した基準クロックＣＣＫを生成する。そして、後述
の第２制御回路にて生成される制御信号ＰＴが立ち下げ
られるまでの間は、この基準クロックＣＣＫによって、
アンドゲートＡＮＤ１１から基準信号ＰＲＥＦに同期し
たクロック信号ＣＫ３が出力され、制御信号ＰＴが立ち
下げられると、クロック信号ＣＫ３の出力が禁止され
る。

【０２１０】すなわち、制御信号ＰＡがLow レベルの初
期状態では、インバータＮＯＴ１３の出力がHighレベル
であるため、リセット信号ＲＳＴはHighレベルとなる。
そして、その後基準信号ＰＲＥＦがHighレベルになる
と、ラッチ回路６４ｃの出力がHighレベルとなり、ラッ
チ回路６４ｅ，６４ｆの出力も基準クロックＣＣＫによ
って順次Highレベルとなり、リセット信号ＲＳＴがLow
ベルとなる。一方、図２２に示したように、リセット信
号ＲＳＴがLow レベルになると、暫くしてカウンタ部６
２から出力されるオーバフロー信号ＯＶＦがHighレベル
になる。そして、このようにオーバフロー信号ＯＶＦが
Highレベルになると、ラッチ回路６４ｇ，６４ｈの出力
が基準クロックＣＣＫによって順次Highレベルになり、
制御信号ＰＴがHighレベルであれば、アンドゲートＡＮ
Ｄ１１からの出力，つまりクロック信号ＣＫ３はHighレ
ベルになる。またオーバフロー信号ＯＶＦがHighレベル
になると、リセット信号ＲＳＴはLow レベルになり、オ
ーバフロー信号ＯＶＦは基準クロックＣＣＫによって再
びLowレベルになるため、その後、ラッチ回路６４ｇ，
６４ｈの出力が基準クロックＣＣＫによって順次Low レ
ベルになり、クロック信号ＣＫ３もLow レベルになる。

【０２１１】従って、アンドゲートＡＮＤ１１からは、
制御信号ＰＴが立ち下げられるまでの間、基準信号ＰＲ
ＥＦが入力される度に、クロック信号ＣＫ３が出力され
ることになる。次に、制御信号ＰＡがHighレベルになっ
て、リングオシレータ４２がパルス信号の周回動作を開
始した後、基準信号ＰＲＥＦが入力されるとラッチ回路
６４ｃの出力がHighレベルとなり、分周信号ＢＯＷが入
力されるとラッチ回路６４ｄの出力がHighレベルとなる
ため、オアゲートＯＲ１１の出力は、基準信号ＰＲＥＦ
及び分周信号ＢＯＷの入力に夫々同期してHighレベルと
なる。そして、このオアゲートＯＲ１１の出力は、ラッ
チ回路６４ｅ，６４ｆ，インバータＮＯＴ１３及びオア
ゲートＯＲ１２を介して、リセット信号ＲＳＴとしてカ
ウンタ部６２の７ｂｉｔカウンタ６２ａに出力されるた
め、７ｂｉｔカウンタ６２ａは、基準信号ＰＲＥＦ及び
分周信号ＢＯＷの立ち上がり後、カウント動作を開始す
ることになり、上記クロック信号Ｃ０，Ｃ１を順次出力
する。

【０２１２】そして、カウンタ部６２からクロック信号
Ｃ０が出力されると、これに同期してアンドゲートＡＮ
Ｄ１２の出力がHighレベルとなり、この信号がクロック
信号ＣＫ０としてパルス位相差符号化回路４４に出力さ
れる。また、カウンタ部６２からは、クロック信号Ｃ０
の出力後、クロック信号Ｃ１が出力されるが、このクロ
ック信号Ｃ１は、ラッチ回路６４ｃ及び６４ｄからの出
力を入力信号とするアンドゲートＡＮＤ１３及び１４の
もう一方の入力端子に夫々入力されるため、アンドゲー
トＡＮＤ１３からは、基準信号ＰＲＥＦの入力後、クロ
ック信号Ｃ０より遅れてクロック信号ＣＫ１が出力さ
れ、アンドゲートＡＮＤ１４からは分周信号ＢＯＷの入
力後、クロック信号Ｃ０より遅れてクロック信号ＣＫ２
が出力されることになる。なお、既述したように、クロ
ック信号ＣＫ１はパルス位相差符号化回路４４及びデー
タ制御部４６に夫々出力され、クロック信号ＣＫ２はデ
ータ制御部４６に出力される。

【０２１３】また次に、インバータＮＯＴ１６からの出
力は、除算器４８の動作用クロックＣＫ３０として除算
器４８に出力されるが、この動作用クロックＣＫ３０
は、カウンタ部６２から出力されるクロック信号Ｃ１の
反転信号により基準電圧ＶＨをラッチするラッチ回路６
４ｉからの出力と、カウンタ部６２から出力されるクロ
ック信号Ｑ１とを入力信号とするナンドゲートＮＡＮＤ
１１、及びこのナンドゲートＮＡＮＤ１１からの出力を
基準クロックＣＣＫにてラッチするラッチ回路６４ｊに
より生成されるため、クロック信号ＣＫ３０は、クロッ
ク信号ＣＫ１又はＣＫ２の出力後、カウンタ部６２の７
ｂｉｔカウンタ６２ａがカウント動作をしている間、ク
ロック信号Ｑ１に同期して３０個出力されることにな
る。なお、クロック信号ＣＫ１又はＣＫ２の出力後、ク
ロック信号ＣＫ３０を３０個発生するようにしたのは、
除算器４８が１回の除算動作を行なうのにこの程度のク
ロックが必要であるためである。

【０２１４】次に、第２制御部６６は、図２５に示す如
く構成されている。図２５に示すように、第２制御部６
６には、上記第１制御部６４にて生成されたクロック信
号ＣＫ２を受けて入力信号をラッチする５個のラッチ回
路６６ａ〜６６ｅが備えられている。そして、この５個
のラッチ回路６６ａのうち、初段のラッチ回路６６ａに
は、制御信号ＰＡがラッチ用のデータとして入力され、
２段目から４段目のラッチ回路６６ｂ〜６６ｄには、１
段前のラッチ回路６６ａ〜６６ｃの出力が夫々ラッチ用
のデータとして夫々入力され、最終段のラッチ回路６６
ｅには、インバータＮＯＴ２１により反転された自己の
出力信号がラッチ用のデータとして入力されている。

【０２１５】また、これら各ラッチ回路６６ａ〜６６ｅ
には、クリア端子ＣＬＲＢが備えられており、初段から
４段目のラッチ回路６６ａ〜６６ｄのクリア端子ＣＬＲ
Ｂには、制御信号ＰＡが反転して入力され、最終段のラ
ッチ回路６６ｅには、６段目のラッチ回路６６ｄの出力
が反転して入力されている。

【０２１６】また更に、これら各ラッチ回路６６ａ〜６
６ｅのうち、２段目のラッチ回路６６ｂの出力はナンド
ゲートＮＡＮＤ２１の一方の入力端子に、３段目のラッ
チ回路６６ｃの出力はインバータＮＯＴ２０を介してナ
ンドゲートＮＡＮＤ２１の他方の入力端子に夫々接続さ
れ、更にこのナンドゲートＮＡＮＤ２１の出力は、最終
段のラッチ回路６６ｅの出力を反転するインバータＮＯ
Ｔ２１からの出力と共にナンドゲートＮＡＮＤ２２に入
力される。

【０２１７】そして、当該第２制御部６６では、このナ
ンドゲート２２からの出力信号を、制御信号ＤＧＳとし
て、データ制御部４６に出力するようにされている。一
方、第２制御部６６には、基準信号ＰＲＥＦを動作用の
クロック信号として、外部から入力される動作開始信号
ＰＳＴＢをラッチするラッチ回路６６ｆと、このラッチ
回路６６ｆからの出力を反転するインバータＮＯＴ２２
とが備えられ、このインバータＮＯＴ２２の出力を上記
制御信号ＰＴとして出力するようにされている。

【０２１８】また、第２制御部６６には、基準信号ＰＲ
ＥＦをクロック信号として、Highレベルの基準電圧をラ
ッチするラッチ回路６６ｇと、このラッチ回路６６ｇか
らの出力を反転するインバータＮＯＴ２３と、インバー
タＮＯＴ２３からの出力を更に反転するインバータＮＯ
Ｔ２４と、インバータＮＯＴ２４からの出力を所定時間
遅延する遅延線６６ｈと、インバータＮＯＴ２４からの
出力とこの出力を遅延線６６ｈにて遅延した信号を入力
信号とするナンドゲートＮＡＮＤ２２と、が備えられ、
このナンドゲートＮＡＮＤ２２からの出力をラッチ回路
６６ｇのクリア端子ＣＬＲＢに反転入力するようにされ
ている。

【０２１９】また更に、第２制御部６６には、デジタル
制御発振回路５４からの発振信号（つまり出力信号ＰＯ
ＵＴ）を動作用のクロックとして、分周信号ＢＯＷをラ
ッチするラッチ回路６６ｉと、このラッチ回路６６ｉか
らの出力を反転するインバータＮＯＴ２５と、このイン
バータＮＯＴ２５の出力と上記ラッチ回路６６ｇからの
出力を反転するインバータＮＯＴ２３からの出力とを入
力信号とするナンドゲートＮＡＮＤ２３とが備えられ、
このナンドゲートＮＡＮＤ２３からの出力を、上記内部
クロックＰＢとしてパルス位相差符号化回路４４に出力
するようにされている。なお、ラッチ回路６６ｉには、
クリア端子ＣＬＲＢが備えられており、上記各ラッチ回
路６６ａ〜６６ｄと同様、このクリア端子ＣＬＲＢには
制御信号ＰＡが反転入力される。

【０２２０】つまり、ラッチ回路６６ａ〜６６ｄ及び６
４ｇは、制御信号ＰＡがLow レベルであり、リングオシ
レータ４２がパルス信号の周回動作を開始していないと
きにクリアされ、リングオシレータ４２の動作開始と共
に動作可能になる。上記のように構成された第２制御部
６６においては、図２６に示す如く、制御信号ＰＡがHi
ghレベルとなってリングオシレータ４２がパルス信号の
周回動作を開始した後、動作開始信号ＰＳＴＢ（Highレ
ベル）が入力され、その後、基準信号ＰＲＥＦが入力さ
れたときに、ラッチ回路６６ｆの出力がHighレベルとな
る。このため、この信号を反転するインバータＮＯＴ２
２からの出力信号、つまり制御信号ＰＴは、動作開始信
号ＰＳＴＢが入力された後、最初に入力される基準信号
ＰＲＥＦに同期して立ち下げられることになる。また、
この制御信号ＰＴが立ち下げられると、データ分配回路
５０，デジタル制御発振回路５４が動作を開始して、デ
ータ分配回路５０から分周信号ＢＯＷが出力されるよう
になる。そして、第１制御回路６４からは、この分周信
号ＢＯＷの入力後、所定時間遅れてクロック信号ＣＫ２
が出力されるため、上記ラッチ回路６６ａ〜６６ａは、
当該装置が出力信号ＰＯＵＴの生成動作を開始するまで
動作を停止し、当該装置が出力信号ＰＯＵＴの出力を開
始した後、クロック信号ＣＫ２に同期して、制御信号Ｄ
ＧＳを次のように生成する。

【０２２１】すなわち、まず、クロック信号ＣＫ２が入
力されるまでは、各ラッチ回路６６ａの出力はLow レベ
ルであるため、ナンドゲートＮＡＮＤ２１の出力はHigh
レベルとなり、ナンドゲートＮＡＮＤ２２から出力され
る制御信号ＤＧＳはLow レベルとなる。また、１個目の
クロック信号ＣＫ２が入力されると、初段のラッチ回路
６６ａの出力はHighレベルに反転するが、２段目以降は
Low レベルのままであるので、制御信号ＤＧＳはLow レ
ベルのままである。一方、２個目のクロック信号ＣＫ２
が入力されると、２段目のラッチ回路６６ｂの出力がHi
ghレベルに反転するため、ナンドゲートＮＡＮＤ２１の
２つの入力端子が共にHighレベルとなって、ナンドゲー
トＮＡＮＤ２１の出力がLow レベルとなり、ナンドゲー
トＮＡＮＤ２２から出力される制御信号ＤＧＳがHighレ
ベルとなる。また３個目のクロック信号ＣＫ２が入力さ
れると、３段目のラッチ回路６６ｃの出力がHighレベル
に反転するため、ＮＡＮＤゲート２１の出力がHighレベ
ルとなり、制御信号ＤＧＳは再びLow レベルに反転す
る。また次に４個目のクロック信号ＣＫ２が入力される
と、４段目のラッチ回路６６ｄの出力がHighレベルに反
転するが、この信号はラッチ回路６６ｅのクリア端子６
６ｅに反転入力されるため、ラッチ回路６６ｅがラッチ
動作可能になるだけで、制御信号ＤＧＳはLow レベルに
保持される。次に、５個目のクロック信号ＣＫ２が入力
されると、ラッチ回路６６ｅの出力がHighレベルに反転
し、インバータＮＯＴ２１からの出力がLow レベルとな
り、ナンドゲートＮＡＮＤ２２から出力される制御信号
ＤＧＳは反転する。そしてその後は、ラッチ回路６６ｅ
の出力が、クロック信号ＣＫ２が入力される度に、反転
するため、ナンドゲートＮＡＮＤ２２から出力される制
御信号ＤＧＳも、クロック信号ＣＫ２に同期して反転す
るようになる。

【０２２２】つまり、第２制御部６６は、当該ＰＬＬ装
置の発振動作開始後、クロック信号ＣＫ２が５個入力さ
れるまでの間は、クロック信号ＣＫ２に同期して、制御
信号ＤＧＳのレベルを「Ｌ，Ｈ，Ｌ，Ｌ，Ｈ」と制御
し、その後は、クロック信号ＣＫ２に同期して制御信号
ＤＧＳのレベルを「Ｌ，Ｈ，Ｌ，…」と順次反転させる
ようにされている。

【０２２３】また次に、第２制御部６６では、パルス位
相差符号化回路４４に出力する内部クロックも生成する
が、この内部クロックＰＢは、ラッチ回路６６ｇからの
出力をインバータＮＯＴ２３にて反転した信号と、ラッ
チ回路６６ｉからの出力をインバータＮＯＴ２５にて反
転した信号とのナンドをとるナンドゲートＮＡＮＤ２３
からの出力信号であるため、基準信号ＰＲＥＦと分周信
号ＢＯＷとのオア信号となる。

【０２２４】つまり、ラッチ回路６６ｇは、基準信号Ｐ
ＲＥＦを動作用のクロックとしてHighレベルの基準電圧
ＶＨをラッチするものであるため、その出力は、基準信
号ＰＲＥＦの入力によりHighレベルになるが、ラッチ回
路６６ｇのクリア端子ＣＬＲＢには、２個のインバータ
ＮＯＴ２３，２４を介して入力されるラッチ回路６６ｇ
の出力信号と同じレベルの信号と、その信号を遅延線６
６ｈにて遅延した信号とのナンドをとるナンドゲートＮ
ＡＮＤ２２からの出力が反転して入力されるため、ラッ
チ回路６６ｇの出力は、基準信号ＰＲＥＦの入力により
一旦Highレベルになった後、遅延線６６ｈの遅延時間に
より決定される所定時間経過後にLow レベルに変化す
る。 一方、ラッチ回路６６ｉは、出力信号ＰＯＵＴを
動作用のクロックとして、分周信号ＢＯＷをラッチする
ため、その出力は、分周信号ＢＯＷと略同じ信号とな
る。従って、ナンドゲートＮＡＮＤ２３からは、基準信
号ＰＲＥＦが入力されれば、その後一定時間Highレベル
となり、分周信号ＢＯＷが入力されれば、分周信号ＢＯ
Ｗの入力時間中Highレベルとなる内部クロックＰＢが出
力されることになる。

【０２２５】以上のように構成された本実施例のＰＬＬ
装置においては、外部から制御信号ＰＡを入力すれば、
リングオシレータ４２がパルス信号の周回動作を開始し
て、パルス位相差符号化回路４４及びデジタル制御発振
回路５４に多相クロックＲ１〜Ｒ１６を出力するように
なり、基準信号ＰＲＥＦを入力すれば、パルス位相差符
号化回路４４にて、各多相クロックＲ１〜Ｒ１６の位相
差Ｔｇを単位として、基準信号ＰＲＥＦの周期に対応し
た周期データＤＥが生成されることになる。

【０２２６】また、動作開始信号ＰＳＴＢを入力してい
ない状態では、ＰＬＬ動作制御回路５６からデータ制御
部４６に出力される制御信号ＤＧＳはLow レベルに保持
されるため、データ制御部４６からは、パルス位相差符
号化回路４４にて過去２回求められた周期データＤＥの
加算値、基準信号ＰＲＥＦ３個分の時間に対応したデー
タが制御データＤＭとして除算器４８に出力されること
になる。

【０２２７】このため、制御信号ＰＡを立ち上げ、基準
信号ＰＲＥＦを３個以上入力すれば、除算器４８におい
て、基準信号ＰＲＥＦを逓倍した出力信号ＰＯＵＴを生
成するための上位ｂｉｔデータＤＱ及び下位ｂｉｔデー
タＤＰを生成して、データ分配回路５０及びデータラッ
チ回路５２の動作によって、デジタル制御発振回路５４
に入力すべき周波数制御データＣＤを生成できるように
なる。

【０２２８】従って、当該ＰＬＬ装置を動作させる場合
には、図２７に示す如く、制御信号Ｐを立ち上げ、基準
信号ＰＲＥＦを３クロック分入力した後に、動作開始信
号ＰＳＴＢを立ち上げればよい。一方、動作開始信号Ｐ
ＳＴＢを立ち上げると、その次の基準信号ＰＲＥＦに同
期して制御信号ＰＴが立ち下げられ、デジタル制御発振
回路５４は発振動作を開始するが、制御信号ＰＴが立ち
下げられる前には、デジタル制御発振回路５４からクロ
ック信号ＣＫ３が出力信号ＰＯＵＴとして出力されるた
め、デジタル制御発振回路５４の発振開始時には、この
出力信号ＰＯＵＴによって、データラッチ回路５２に除
算器４８で得られた上位ｂｉｔデータＤＱが既にラッチ
され、デジタル制御発振回路５４には、このデータが周
波数制御データＣＤとして入力されていることになる。

【０２２９】従って、上記のように基準信号ＰＲＥＦを
３クロック入力した後、動作開始信号ＰＳＴＢを立ち上
げれば、デジタル制御発振回路５４からは、次の基準信
号ＰＲＥＦに同期して、基準信号ＰＲＥＦを除数データ
ＤＶが表わす逓倍数にて周波数逓倍した出力信号ＰＯＵ
Ｔが出力されることになる。

【０２３０】また、データ分配回路５０は、制御信号Ｐ
Ｔが立ち下げられると、出力信号ＰＯＵＴをカウントす
るが、起動直後は、このカウント値が逓倍数を表わす除
数データＤＶの２分の１の値になったときに、分周信号
ＢＯＷを発生し、その後は、出力信号ＰＯＵＴの出力数
（カウント値）が、除数データＤＶの値になったとき
に、分周信号ＢＯＷを発生するようにされているため、
基準信号ＰＲＥＦと分周信号ＢＯＷとの位相差は、当該
装置の発振動作開始直後から、基準信号ＰＲＥＦの周期
の２分の１（つまりπ）に制御されることになる。

【０２３１】そして、このようにデータ分配回路５０か
ら分周信号ＢＯＷが出力されると、パルス位相差符号化
回路４４では、基準信号ＰＲＥＦと分周信号ＢＯＷとの
位相差も符号化され、周期データＤＤとして出力され
る。またこのように、パルス位相差符号化回路４４か
ら、基準信号ＰＲＥＦと分周信号ＢＯＷとの位相差に対
応した周期データＤＤが出力されるようになると、デー
タ制御部４６において、この周期データＤＤと基準信号
ＰＲＥＦの周期を表わす周期データＤＥとに基づき、基
準信号ＰＲＥＦと分周信号ＢＯＷとの位相誤差を補正す
るための制御データＤＭを設定するための演算も行なわ
れるが、データ制御部４６において、基準信号ＰＲＥＦ
と分周信号ＢＯＷとの位相誤差を補正するためには、基
準信号ＰＲＥＦと分周信号ＢＯＷとの位相差を２回求め
る必要があるため、上述したように、ＰＬＬ動作制御回
路５６からは、この演算動作を行なうための制御信号Ｄ
ＧＳを、データ分配回路５０から２個の分周信号ＢＯＷ
が出力されるまでの間はLow レベルにし、データ分配回
路５０から２個の分周信号ＢＯＷが出力されてから制御
信号ＤＧＳをHighレベルにするようにしている。

【０２３２】このため、本実施例のＰＬＬ装置において
は、発振動作開始後、２個の分周信号ＢＯＷが生成され
て、データ制御部４６において、基準信号ＰＲＥＦと分
周信号ＢＯＷとの位相差が過去２回分求められた後、デ
ータ制御部４６からこれら各信号の位相誤差を補正する
ための制御データＤＭが出力されることになる。

【０２３３】そしてこの制御データＤＭは、次の基準信
号ＰＲＥＦの立ち上がりに同期して除算器４８において
除算され、その後、データ分配回路５０及びデータラッ
チ回路５２を介して、デジタル制御発振回路５４に周波
数制御データＣＤとして設定されるため、図２７に示す
如く、発振動作開始後、分周信号ＢＯＷが３個生成され
るまでの間は、基準信号ＰＲＥＦと分周信号ＢＯＷとの
位相誤差は初期値△１となり、４個目の分周信号ＢＯＷ
において、その位相誤差が補正され、新たな位相誤差△
４を生じることになる。

【０２３４】また制御信号ＤＧＳは、３個目の分周信号
ＢＯＷが生成されると、制御信号ＤＧはLow レベルに反
転されるため、データ制御部４６からの出力も、基準信
号ＰＲＥＦの周期に対応した制御データに変化する。そ
して、その後、制御信号ＤＧＳは、５個目の分周信号Ｂ
ＯＷが生成されたときに再度Highレベルに反転されるた
め、データ制御部４６からの出力も、５個目の分周信号
ＢＯＷが生成された後に、基準信号ＰＲＥＦと分周信号
ＢＯＷとの位相差を補正するための制御データに切り換
えられる。従って、基準信号ＰＲＥＦと４個目の分周信
号ＢＯＷとの間で生じた位相誤差△４は、６個目の分周
信号ＢＯＷが入力されるまで継続し、７個目の分周信号
ＢＯＷにおいて、その位相誤差が補正されることにな
る。

【０２３５】また更に、制御信号ＤＧＳは、５個目の分
周信号ＢＯＷが生成されたときにHighレベルに反転され
た後は、分周信号ＢＯＷに同期して（詳しくは分周信号
ＢＯＷを遅延したクロック信号ＣＫ２に同期して）順次
反転されるため、その後、データ制御部４６からは、基
準信号ＰＲＥＦの周期に対応した制御データと基準信号
ＰＲＥＦと分周信号ＢＯＷとの位相誤差を補正するため
の制御データとが交互に出力されることになり、基準信
号ＰＲＥＦと分周信号ＢＯＷとに生じた位相誤差は、分
周信号ＢＯＷの２個に１個の割で繰返し補正されるよう
になる。

【０２３６】以上、詳述したように、本実施例のＰＬＬ
装置においては、リングオシレータ４２により、反転回
路２個分の反転動作時間Ｔｇを位相差とする多相クロッ
クＲ１〜Ｒ１６を生成し、パルス位相差符号化回路４４
においては、この多相クロックＲ１〜Ｒ１６を用いて、
基準信号ＰＲＥＦの周期及び基準信号ＰＲＥＦと出力信
号ＰＯＵＴの周期を符号化し、デジタル制御発振回路５
４においては、この多相クロックＲ１〜Ｒ１６を用いて
出力信号ＰＯＵＴを生成するようにしている。

【０２３７】このため、本実施例によれば、水晶発振器
等からの発振信号を基準クロックとして出力信号ＰＯＵ
Ｔを生成する場合に比べて、出力信号ＰＯＵＴの時間分
解能を高くし、デジタル制御発振回路５４において生成
可能な出力信号ＰＯＵＴの周波数を高くすることができ
る。そして、特に、本実施例では、デジタル制御発振回
路５４に、基準信号ＰＲＥＦの２周期分に対応した周波
数制御データＣＤを入力し、その最下位ｂｉｔデータＣ
Ｄ１が１である場合に、多相クロックＲ１〜Ｒ１６を用
いて生成した出力信号を、多相クロックＲ１〜Ｒ１６の
位相差Ｔｇの２分の１の時間Ｔｄだけ遅延させるように
しているため、デジタル制御発振回路５４では、多相ク
ロックＲ１〜Ｒ１６の位相差Ｔｇの２分の１の時間分解
能で出力信号ＰＯＵＴを生成することができる。

【０２３８】また、デジタル制御発振回路５４と、パル
ス位相差符号化回路４４とで、リングオシレータを共用
していることから、各回路毎に動作クロック生成用の発
振器を設ける必要がなく、装置構成を簡素化できると共
に、これら各回路を同じクロック信号で動作させること
ができるため、デジタル制御発振回路５４に入力する周
波数制御データＣＤとデジタル制御発振回路５４から出
力される出力信号ＰＯＵＴとを１対１に対応させること
ができ、高精度な制御を実現できる。

【０２３９】また次に、本実施例では、ＰＬＬ動作制御
回路５６への動作開始信号ＰＲＥＦの入力タイミングに
より、まず、パルス位相差符号化回路４４にて基準信号
の周期を符号化させて、その符号化された周期データを
デジタル制御発振回路５４にプリセットし、その後、デ
ジタル制御発振回路５４の発振動作を開始させることが
できるため、デジタル制御発振回路５４の発振動作開始
直後から、基準信号ＰＲＥＦを所定逓倍した出力信号Ｐ
ＯＵＴを発生させることができる。

【０２４０】また、本実施例では、データ分配回路５０
において、出力信号ＰＯＵＴを分周した分周信号ＢＯＷ
を、基準信号ＰＲＥＦに対して、基準信号ＰＲＥＦの周
期の２分の１（π）の位相差を有するように生成し、こ
の分周信号ＢＯＷと基準信号ＰＲＥＦとのオア信号をパ
ルス位相差符号化回路４４に入力するようにしている。
従って、パルス位相差符号化回路４４において、これら
各信号の位相差及び基準信号ＰＲＥＦの周期を各々同時
に符号化することができるようになる。従って、これら
位相差及び周期を符号化するために、複数のパルス位相
差符号化回路を使用する必要はなく、装置構成を簡素化
することができる。

【０２４１】また次に、本実施例のＰＬＬ装置において
は、上記第１及び第２実施例と同様、データ分配回路５
０及びデータラッチ回路５２によって、除算器４８にて
得られた除算値の小数点以下の値（つまり下位ｂｉｔデ
ータＤＰ）に応じた頻度で、小数点以上の値（つまり上
位ｂｉｔデータＤＱ）に値１を加算することにより、デ
ジタル制御発振回路５４に入力する周波数制御データＣ
Ｄを生成するようにされているため、除算器４８による
除算結果が小数点以下の値を含んでいても、出力信号Ｐ
ＯＵＴを理想の特性に制御することができる。

【図面の簡単な説明】

【図１】 第１実施例のＰＬＬ装置に設けられた周波数
可変発振装置６の構成を表わすブロック図である。

【図２】 第１実施例のＰＬＬ装置全体の構成を表わす
ブロック図である。

【図３】 第２実施例のＰＬＬ装置全体の構成を表わす
ブロック図である。

【図４】 従来のパルス発生装置の概略構成を表すブロ
ック図である。

【図５】 発振回路からの発振信号の理想の特性からの
ずれを表わす説明図である。

【図６】 第３実施例のＰＬＬ装置全体の構成を表わす
ブロック図である。

【図７】 第３実施例のリングオシレータの構成を表す
電気回路図である。

【図８】 図７のリングオシレータの動作を表すタイム
チャートである。

【図９】 第３実施例のパルス位相差符号化回路の構成
の構成を表す電気回路図である。

【図１０】 図９のパルスセレクタ・エンコーダ回路の
構成を表わす電気回路図である。

【図１１】 図９のパルス位相差符号化回路の動作を表
すタイムチャートである。

【図１２】 第３実施例のデータ制御部の構成を表わす
電気回路図である。

【図１３】 図１２のデータ制御部の動作を表わすタイ
ムチャートである。

【図１４】 第３実施例のデータ分配回路の構成を表わ
す電気回路図である。

【図１５】 図１４のデータ分配回路の動作を表わすタ
イムチャートである。

【図１６】 第３実施例のデータラッチ回路の構成を表
わす電気回路図である。

【図１７】 図１６のデータラッチ回路の動作を表わす
タイムチャートである。

【図１８】 第３実施例のデジタル制御発振回路の構成
を表す電気回路図である。

【図１９】 図１８のデジタル制御発振回路の動作を表
すタイムチャートである。

【図２０】 第３実施例のＰＬＬ動作制御回路の構成を
表す電気回路図である。

【図２１】 ＰＬＬ動作制御回路を構成するカウンタ部
の構成を表わす電気回路図である。

【図２２】 図２１のカウンタ部の動作を表わすタイム
チャートである。

【図２３】 ＰＬＬ動作制御回路を構成する第１制御部
の構成を表わす電気回路図である。

【図２４】 図２３の第１制御部の動作を表わすタイム
チャートである。

【図２５】 ＰＬＬ動作制御回路を構成する第２制御部
の構成を表わす電気回路図である。

【図２６】 図２５の第２制御部の動作を表わすタイム
チャートである。

【図２７】 第３実施例のＰＬＬ装置の制御動作の概要
を説明するタイムチャートである。

【符号の説明】

２…信号周期検出回路 ４…制御データ生成回路 ６…周波数可変発振装置 ８…分周回路 １０…位
相比較回路 １２…定数加算器 １４…セレクタ １６…発振回
路 ２０…パルス発生装置 ２２…レジスタ ２４，３
４…セレクタ列 ２６…カウンタ ３６…ダウンカウンタ ４２…リングオシレータ ４４…パルス位相差符号化
回路 ４６…データ制御部 ４８…除算器 ５０…データ
分配回路 ５２…データラッチ回路 ５４…デジタル制御発振回
路 ５６…ＰＬＬ動作制御回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/06 - 7/14

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 外部から入力されるＮｂｉｔの２進デジ
   タルデータに対応してパルス信号の発生頻度を変更可能
   なパルス発生装置であって、 ２つの入力端子を有し、外部から入力されるセレクト信
   号に応じて、各入力端子に入力された信号のうちの一方
   を選択して出力するＮ個のセレクタからなり、各セレク
   タの一方の入力端子には、上記２進デジタルデータの各
   ｂｉｔのデータ値が夫々入力され、上記２進デジタルデ
   ータの最下位ｂｉｔのデータ値を受けるセレクタの他方
   の入力端子には、データ値「０」の信号が入力され、該
   最下位ｂｉｔのデータ値を受けるセレクタを除く（Ｎ−
   １）個のセレクタの他方の入力端子には、夫々、当該セ
   レクタが受けるデータ値より１ｂｉｔ下位のデータ値を
   受けるセレクタからの出力信号が入力されるセレクタ列
   と、 該セレクタ列を構成するＮ個のセレクタのうち、上位ｂ
   ｉｔのデータ値を受けるセレクタ程、対応するｂｉｔの
   データ値を選択する周期が短くなるように、上記各セレ
   クタにセレクト信号を周期的に出力するセレクト信号発
   生手段と、 を備え、上記２進デジタルデータの最上位ｂｉｔのデー
   タ値を受けるセレクタからの出力信号を、上記パルス信
   号として外部に出力するように構成してなることを特徴
   とするパルス発生装置。
2. 【請求項２】 請求項１に記載のパルス発生装置におい
   て、 上記セレクト信号発生手段が、Ｎｂｉｔのカウンタから
   なり、 該カウンタの最上位ｂｉｔの出力端子から最下位ｂｉｔ
   の出力端子を、夫々、上記最下位ｂｉｔのデータ値を受
   けるセレクタのセレクト信号入力端子から最上位ｂｉｔ
   のデータ値を受けるセレクタのセレクト信号入力端子へ
   と順に接続してなることを特徴とするパルス発生装置。
3. 【請求項３】 請求項２に記載のパルス発生装置を備
   え、外部から入力されるＬｂｉｔの２進デジタルデータ
   に対応した周期で発振信号を発生する周波数可変発振装
   置であって、 上記Ｌｂｉｔの２進デジタルデータのうち、下位Ｎｂｉ
   ｔを除く上位Ｍｂｉｔの２進デジタルデータを受け、該
   ２進デジタルデータが表わす値に１を加算した２進デジ
   タルデータを出力する定数加算器と、 外部から入力されるセレクト信号に応じて、上記定数加
   算器から出力される２進デジタルデータと、上記定数加
   算器に入力される２進デジタルデータとのいずれかを選
   択して出力するデータ選択回路と、 該データ選択回路から出力される２進デジタルデータを
   受け、該２進デジタルデータに対応した周期で発振信号
   を発生する発振回路と、を備え、 該発振回路から出力された発振信号をカウント用のクロ
   ック信号として上記パルス発生装置内のカウンタに入力
   し、上記Ｌｂｉｔの２進デジタルデータのうちの下位Ｎ
   ｂｉｔを上記パルス発生装置内のセレクタ列を構成する
   各セレクタに入力し、更に、上記パルス発生装置から出
   力されるパルス信号をセレクト信号として上記データ選
   択回路に入力するよう構成してなることを特徴とする周
   波数可変発振装置。
4. 【請求項４】 請求項３に記載の周波数可変発振装置
   と、 該周波数可変発振装置から出力される発振信号を１／ｎ
   個に分割した分周信号と外部から入力された基準信号と
   の位相差を検出する位相比較回路と、 該位相比較回路にて検出された位相差を零にするための
   Ｌｂｉｔの２進デジタルデータを生成して上記周波数可
   変発振装置に出力する制御データ生成回路と、 を備え、上記周波数可変発振装置から、上記基準信号に
   同期し、且つ周波数をｎ倍に逓倍した発振信号を発生さ
   せるＰＬＬ装置であって、 上記周波数可変発振装置を構成する上記パルス発生装置
   内のカウンタを、カウント値が０になったときにボロー
   信号を発生し、且つ該ボロー信号及び外部から入力され
   るプリセット信号により上記逓倍数ｎを表わすデータを
   プリセット可能なダウンカウンタにより構成し、 更に、該ダウンカウンタから出力されるボロー信号を、
   上記分周信号として上記位相比較回路に出力するように
   構成してなることを特徴とするＰＬＬ装置。
5. 【請求項５】 外部から入力される基準信号に位相同期
   した出力信号を発生するＰＬＬ装置であって、 時間の基準となる所定の位相差を有する複数のクロック
   信号を発生する多相クロック発生源と、 該多相クロック発生源から出力される多相クロックの位
   相差時間を単位として、外部から入力された周波数制御
   データに対応した発振信号を生成し、該発振信号を上記
   出力信号として外部に出力するデジタル制御発振回路
   と、 上記多相クロック発生源から出力される多相クロックの
   位相差時間を単位として、上記基準信号の周期、及び上
   記基準信号と上記出力信号との位相差を夫々符号化する
   パルス位相差符号化回路と、 上記パルス位相差符号化回路にて符号化された上記基準
   信号の周期データ、及び、該基準信号と上記出力信号と
   の位相差データに基づき、上記基準信号と上記出力信号
   とを位相同期させるための周波数制御データを生成し、
   上記デジタル制御発振回路に出力するデータ制御手段
   と、 当該装置の起動時に、最初に上記パルス位相差符号化回
   路を動作させて、該パルス位相差符号化回路にて得られ
   た上記基準信号の周期データを上記デジタル制御発振回
   路にプリセットし、その後、上記基準信号の所定のタイ
   ミングで上記デジタル制御発振回路の発振動作を開始さ
   せる起動時制御手段と、 を備えたことを特徴とするＰＬＬ装置。
6. 【請求項６】 上記データ制御手段から出力される周波
   数制御データを外部から入力される逓倍数データで除算
   して上記デジタル制御発振回路に入力する除算手段を設
   け、上記パルス位相差符号化回路には上記出力信号を上
   記逓倍数データにて分周した信号を入力するよう構成し
   てなることを特徴とする請求項５に記載のＰＬＬ装置。
7. 【請求項７】 上記デジタル制御発振回路として、請求
   項３に記載の周波数可変発振装置を備え、 上記除算手段による除算結果のうち、小数点以上の値を
   表わすデータを上記定数加算器及びデータ選択回路に入
   力し、小数点以下の値を表わすデータを上記パルス発生
   装置内のセレクタ列を構成する各セレクタに入力するよ
   う構成してなることを特徴とする請求項６に記載のＰＬ
   Ｌ装置。
8. 【請求項８】 上記多相クロック発生源は、 複数の遅延素子が連結され、該遅延素子の所定の接続点
   から、入力信号を該遅延素子の連結個数にて決定される
   遅延時間だけ遅延した遅延信号を各々上記クロック信号
   として出力する遅延回路からなり、 上記パルス位相差符号化回路は、 上記基準信号又は出力信号が入力される度に、上記遅延
   回路から出力された最新の遅延信号を検出し、該遅延信
   号を出力した遅延素子の上記遅延回路内での連結位置を
   表わすデジタルデータを生成するデジタルデータ生成手
   段と、 該デジタルデータ生成手段にて前回生成されたデジタル
   データと最新のデジタルデータとの偏差を演算し、該演
   算結果を上記基準信号の周期又は上記基準信号と出力信
   号との位相差を表わすデジタルデータとして出力する演
   算手段と、を備え、 上記デジタル制御発振回路は、 上記遅延回路から順次出力される遅延信号の内、入力デ
   ータに対応した連結位置の遅延素子から出力された遅延
   信号を選択する信号選択手段と、 該信号選択手段にて遅延信号が選択されると上記発振信
   号としてのパルス信号を出力するパルス信号出力手段
   と、 上記データ制御手段から周波数制御データが入力される
   と、上記信号選択手段に所定の入力データを出力して遅
   延信号を選択させ、その後は、上記信号選択手段が遅延
   信号を選択する度に、上記信号選択手段に出力する入力
   データを、上記周波数制御データを加算して更新する入
   力データ更新手段と、を備えたことを特徴とする請求項
   ５〜請求項７の何れか記載のＰＬＬ装置。
9. 【請求項９】 請求項８に記載のＰＬＬ装置において、 上記多相クロック発生源を構成する遅延回路が、リング
   状に連結された複数の反転回路を有し、各反転回路によ
   りパルス信号を順次反転して周回させるパルス周回回路
   からなり、 上記パルス位相差符号化回路が、該パルス周回回路内で
   のパルス信号の周回回数をカウントし、該カウント値を
   上記デジタルデータ生成手段にて生成されたデジタルデ
   ータの上位ｂｉｔデータとして上記演算手段に出力する
   第１のカウント手段を備えると共に、 上記デジタル制御発振回路が、該パルス周回回路内での
   パルス信号の周回回数をカウントし、該カウント値が上
   記入力データの上位ｂｉｔデータに達すると、その旨を
   表わす検出信号を出力する第２のカウント手段と、該第
   ２のカウント手段から検出信号が出力されると、該第２
   のカウント手段のカウント値を初期化してカウント動作
   を再開させるカウント制御手段とを備え、 しかも、上記デジタル制御発振回路において、上記入力
   データ更新手段が、上記周波数制御データの上記上位ｂ
   ｉｔデータを除く下位ｂｉｔデータに基づき上記信号選
   択手段に出力する入力データを更新し、上記パルス信号
   出力手段が、上記第２のカウント手段から検出信号が出
   力され、且つ上記信号選択手段にて遅延信号が選択され
   たときにパルス信号を出力することを特徴とするＰＬＬ
   装置。
10. 【請求項１０】 上記データ制御手段は、上記基準信号
    と上記出力信号との位相差が常に上記基準信号の周期の
    １／２になるように上記周波数制御データを生成するこ
    とを特徴とする請求項８又は請求項９に記載のＰＬＬ装
    置。