JP3329088B2 - パルス発生装置,周波数可変発振装置及びpll装置 - Google Patents
パルス発生装置,周波数可変発振装置及びpll装置Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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-
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Measuring Phase Differences (AREA)
Description
【0001】
【産業上の利用分野】本発明は、外部から入力された基
準信号に位相同期した出力信号を生成するデジタル制御
式のPLL(Phase Locked Loop)装置、このPLL装
置を構成するのに好適なパルス発生装置及び周波数可変
発振装置に関する。
準信号に位相同期した出力信号を生成するデジタル制御
式のPLL(Phase Locked Loop)装置、このPLL装
置を構成するのに好適なパルス発生装置及び周波数可変
発振装置に関する。
【0002】
【従来の技術】従来より、例えば、基準クロックをカウ
ントし、そのカウント値が外部から入力された2進デジ
タルデータに対応した値に達したときにパルス信号を出
力するといった手順で、2進デジタルデータに対応した
周期の発振信号を発生するデジタル制御式の発振回路を
備え、この発振回路から、基準信号に位相同期した発振
信号を出力させるデジタル制御式のPLL装置が知られ
ている。
ントし、そのカウント値が外部から入力された2進デジ
タルデータに対応した値に達したときにパルス信号を出
力するといった手順で、2進デジタルデータに対応した
周期の発振信号を発生するデジタル制御式の発振回路を
備え、この発振回路から、基準信号に位相同期した発振
信号を出力させるデジタル制御式のPLL装置が知られ
ている。
【0003】そしてこの種のPLL装置では、発振回路
からの出力信号と基準信号とを位相同期させるために、
基準信号の周期を符号化して、その値を発振回路にセッ
トすることにより発振回路の起動直後から基準信号と同
じ周期で発振信号を発生させ、その後、出力信号と基準
信号との位相差を検出して、その位相差が所定値(例え
ば零)となるように、発振回路に入力するデジタルデー
タを制御するようにしている。
からの出力信号と基準信号とを位相同期させるために、
基準信号の周期を符号化して、その値を発振回路にセッ
トすることにより発振回路の起動直後から基準信号と同
じ周期で発振信号を発生させ、その後、出力信号と基準
信号との位相差を検出して、その位相差が所定値(例え
ば零)となるように、発振回路に入力するデジタルデー
タを制御するようにしている。
【0004】また、この種のデジタル型PLL装置で
は、発振回路から基準信号の周期Tiの1/nの周期を
持つ発振信号を出力させるために、発振回路からの発振
信号を分周器により1/n分周し、その分周信号と基準
信号との位相差を位相比較器により検出して、この位相
差が零となるように、発振回路に入力する2進デジタル
データを生成するようにしたものも知られている。
は、発振回路から基準信号の周期Tiの1/nの周期を
持つ発振信号を出力させるために、発振回路からの発振
信号を分周器により1/n分周し、その分周信号と基準
信号との位相差を位相比較器により検出して、この位相
差が零となるように、発振回路に入力する2進デジタル
データを生成するようにしたものも知られている。
【0005】
【発明が解決しようとする課題】ところで、このように
発振回路から基準信号を逓倍した信号を発生させるPL
L装置においては、発振回路からの発振信号の周期To
に誤差がある場合、その誤差が分周器によりn倍され
て、位相比較器に入力されてしまうため、発振信号の周
期Toの誤差は、少なくともTo/n以下にする必要が
あり、このためには、発振回路の時間分解能TdをTo
/nより小さくしなければならない。
発振回路から基準信号を逓倍した信号を発生させるPL
L装置においては、発振回路からの発振信号の周期To
に誤差がある場合、その誤差が分周器によりn倍され
て、位相比較器に入力されてしまうため、発振信号の周
期Toの誤差は、少なくともTo/n以下にする必要が
あり、このためには、発振回路の時間分解能TdをTo
/nより小さくしなければならない。
【0006】しかし、発振回路の時間分解能Tdを向上
するには、発振回路に入力する基準クロックの周波数を
高くしたり、内部回路を高速なデジタル回路にする必要
があるため、時間分解能Tdの向上に伴い発振回路の構
成が複雑になり、高価になるという欠点がある。
するには、発振回路に入力する基準クロックの周波数を
高くしたり、内部回路を高速なデジタル回路にする必要
があるため、時間分解能Tdの向上に伴い発振回路の構
成が複雑になり、高価になるという欠点がある。
【0007】また従来では、発振回路に入力する基準ク
ロックを固定発振器を用いて生成するようにしていたた
め、発振回路には、数百MHz程度の基準クロックしか
入力することができなかった。このため、発振回路の時
間分解能Tdとしては、最大でも数nsec.程度にしか設
定できず、その時間分解能を向上するにも限界があっ
た。従って、従来のデジタル型PLL装置において制御
可能な出力信号の周波数は、最大でも10MHz程度で
あった。
ロックを固定発振器を用いて生成するようにしていたた
め、発振回路には、数百MHz程度の基準クロックしか
入力することができなかった。このため、発振回路の時
間分解能Tdとしては、最大でも数nsec.程度にしか設
定できず、その時間分解能を向上するにも限界があっ
た。従って、従来のデジタル型PLL装置において制御
可能な出力信号の周波数は、最大でも10MHz程度で
あった。
【0008】一方、こうしたPLL装置において、発振
回路の時間分解能TdがTo/nより大きくても、発振
信号を基準信号に同期させることができるようにするた
めに、例えば図4に示す如く、発振信号と基準信号との
位相差に応じて生成した2進デジタルデータの下位Nb
itを除く上位Mbitと、この上位Mbitが表わす
値に1を加算したデータとのいずれかを選択して発振回
路50に入力するセレクタ52、発振回路50からの発
振信号をカウントするカウンタ54、及び、このカウン
タ54のカウント値と2進デジタルデータの下位Nbi
tとを比較し、その比較結果に応じたセレクト信号をセ
レクタ52に出力する比較器56を設けることによっ
て、基準信号の1周期内での発振信号の平均周期Toa
が基準信号の周期Tiの1/nとなるようにして、分周
信号と基準信号との位相を一致させることが提案されて
いる(特開平4−113719号公報)。
回路の時間分解能TdがTo/nより大きくても、発振
信号を基準信号に同期させることができるようにするた
めに、例えば図4に示す如く、発振信号と基準信号との
位相差に応じて生成した2進デジタルデータの下位Nb
itを除く上位Mbitと、この上位Mbitが表わす
値に1を加算したデータとのいずれかを選択して発振回
路50に入力するセレクタ52、発振回路50からの発
振信号をカウントするカウンタ54、及び、このカウン
タ54のカウント値と2進デジタルデータの下位Nbi
tとを比較し、その比較結果に応じたセレクト信号をセ
レクタ52に出力する比較器56を設けることによっ
て、基準信号の1周期内での発振信号の平均周期Toa
が基準信号の周期Tiの1/nとなるようにして、分周
信号と基準信号との位相を一致させることが提案されて
いる(特開平4−113719号公報)。
【0009】すなわち、例えば、基準信号の周期Tiを
1/nした周期Ti/nを、発振回路50の時間分解能
Tdで除した値Ti/(n・Td)が、2進数表示で
「1100.101」であるような場合、小数点以上の
上位4bit「1100」と、この値に1を加えた「1
101」とをセレクタ52に入力し、小数点以下の下位
3bit「101」を比較器56に入力することによ
り、図5(b)に示す如く、カウンタ54から出力され
る発振信号のカウント値の下位3bitが「101」に
達するまでの5回は発振回路50にデータ「1101」
を入力し、カウント値の下位3bitが「101」に達
してから「000」に戻るまでの3回は発振回路50に
データ「1100」を入力することにより、基準信号の
1周期内に発振回路50から出力される8個の発振信号
の周期の平均値が「1100.101」となるようにし
て、発振信号を分周した分周信号の誤差を少なくし、分
周信号と基準信号との位相を一致させるのである。
1/nした周期Ti/nを、発振回路50の時間分解能
Tdで除した値Ti/(n・Td)が、2進数表示で
「1100.101」であるような場合、小数点以上の
上位4bit「1100」と、この値に1を加えた「1
101」とをセレクタ52に入力し、小数点以下の下位
3bit「101」を比較器56に入力することによ
り、図5(b)に示す如く、カウンタ54から出力され
る発振信号のカウント値の下位3bitが「101」に
達するまでの5回は発振回路50にデータ「1101」
を入力し、カウント値の下位3bitが「101」に達
してから「000」に戻るまでの3回は発振回路50に
データ「1100」を入力することにより、基準信号の
1周期内に発振回路50から出力される8個の発振信号
の周期の平均値が「1100.101」となるようにし
て、発振信号を分周した分周信号の誤差を少なくし、分
周信号と基準信号との位相を一致させるのである。
【0010】ところが、このようにカウンタ54と比較
器56とによりセレクタ52を切り替えるようにした場
合、図5(b)に示したように、2進デジタルデータの
下位Nbitに対応した最初の数回分は、基準信号の周
期Tiを1/nした周期Ti/nより長い周期で発振信
号が出力され、その後は周期Ti/nより短い周期で発
振信号が出力されるため、基準信号の1周期毎に発振信
号n個分の周期を一致させることはできるものの、その
間の誤差が大きくなってしまうといった問題があった。
器56とによりセレクタ52を切り替えるようにした場
合、図5(b)に示したように、2進デジタルデータの
下位Nbitに対応した最初の数回分は、基準信号の周
期Tiを1/nした周期Ti/nより長い周期で発振信
号が出力され、その後は周期Ti/nより短い周期で発
振信号が出力されるため、基準信号の1周期毎に発振信
号n個分の周期を一致させることはできるものの、その
間の誤差が大きくなってしまうといった問題があった。
【0011】従って、例えば、デジタル通信において、
上記のようなPLL装置を用いて外部から入力される低
い周波数のクロック信号を逓倍したクロック信号を生成
し、そのクロック信号をタイミング信号として通信デー
タをラッチするような場合に、通信データのラッチタイ
ミングがずれてしまい、通信データを正確にラッチする
ことができなくなることがある。
上記のようなPLL装置を用いて外部から入力される低
い周波数のクロック信号を逓倍したクロック信号を生成
し、そのクロック信号をタイミング信号として通信デー
タをラッチするような場合に、通信データのラッチタイ
ミングがずれてしまい、通信データを正確にラッチする
ことができなくなることがある。
【0012】一方、こうした問題は、セレクタ52の切
り替えを、カウンタ54によるカウント値が2進デジタ
ルデータの下位Nbitが表わす値より大きいか小さい
かによって連続的に行なうのではなく、例えば図5
(a)に示す如く、基準信号1周期内でのセレクタ52
の切り替え位置の時間的な割合は2進デジタルデータの
下位Nbitに対応させつつ、セレクタ52を頻繁に切
り替えるようにすれば解決できる。
り替えを、カウンタ54によるカウント値が2進デジタ
ルデータの下位Nbitが表わす値より大きいか小さい
かによって連続的に行なうのではなく、例えば図5
(a)に示す如く、基準信号1周期内でのセレクタ52
の切り替え位置の時間的な割合は2進デジタルデータの
下位Nbitに対応させつつ、セレクタ52を頻繁に切
り替えるようにすれば解決できる。
【0013】つまり、上記比較器56の代りに、2進デ
ジタルデータの下位Nbitに対応した頻度でセレクタ
52切替用のパルス信号を発生可能なパルス発生装置を
用いれば、図5(a)に示す如く、基準信号の1周期内
に出力される発振信号の周期を理想の特性に近付けるこ
とができ、上記問題を解決できる。
ジタルデータの下位Nbitに対応した頻度でセレクタ
52切替用のパルス信号を発生可能なパルス発生装置を
用いれば、図5(a)に示す如く、基準信号の1周期内
に出力される発振信号の周期を理想の特性に近付けるこ
とができ、上記問題を解決できる。
【0014】そして、このようにパルス信号の発生頻度
を2進デジタルデータに対応して変更可能なパルス発生
装置としては、従来より、特開平4−113719号公
報に開示された切替制御部のように、外部からのクロッ
ク信号に同期して、2進デジタルデータに対応したパタ
ーンで信号を発生する装置が知られている。
を2進デジタルデータに対応して変更可能なパルス発生
装置としては、従来より、特開平4−113719号公
報に開示された切替制御部のように、外部からのクロッ
ク信号に同期して、2進デジタルデータに対応したパタ
ーンで信号を発生する装置が知られている。
【0015】しかし、こうした従来のパルス発生装置で
は、外部から入力される2進デジタルデータに対応した
パルス信号の発生パターンを記憶するメモリ、このメモ
リから2進デジタルデータに対応したパルス信号の発生
パターンを読み出しレジスタ等に格納する読出回路、外
部からのクロック信号に同期してレジスタ等に格納され
たパターンデータに対応したパルス信号を発生するパル
ス発生回路等、パルス信号発生パターン制御用の種々の
回路が必要であり、しかも2進デジタルデータのbit
数が大きくなる程、パターンデータの数及び一つのパタ
ーンデータの容量も増加する。
は、外部から入力される2進デジタルデータに対応した
パルス信号の発生パターンを記憶するメモリ、このメモ
リから2進デジタルデータに対応したパルス信号の発生
パターンを読み出しレジスタ等に格納する読出回路、外
部からのクロック信号に同期してレジスタ等に格納され
たパターンデータに対応したパルス信号を発生するパル
ス発生回路等、パルス信号発生パターン制御用の種々の
回路が必要であり、しかも2進デジタルデータのbit
数が大きくなる程、パターンデータの数及び一つのパタ
ーンデータの容量も増加する。
【0016】従って、こうした従来のパルス発生装置
は、上記特開平4−113719号公報に開示された切
替制御部のように、3bit程度の2進デジタルデータ
に対応したパターンでパルス信号を発生させるような場
合には、比較的容易に実現できるものの、2進デジタル
データのbit数が大きくなれば、装置構成が著しく複
雑になると共に、発生パターン記憶のためのメモリ容量
も増加するため、実用化が困難であるといった問題があ
った。
は、上記特開平4−113719号公報に開示された切
替制御部のように、3bit程度の2進デジタルデータ
に対応したパターンでパルス信号を発生させるような場
合には、比較的容易に実現できるものの、2進デジタル
データのbit数が大きくなれば、装置構成が著しく複
雑になると共に、発生パターン記憶のためのメモリ容量
も増加するため、実用化が困難であるといった問題があ
った。
【0017】本発明は、こうした問題に鑑みなされたも
ので、上記従来のようなパルス発生装置を使用すること
なく、出力信号の周期を高精度に制御しながら高周波の
出力信号を生成可能なデジタル制御式のPLL装置と、
このPLL装置を構成するのに好適なパルス発生装置及
び発振装置を提供することを目的としている。
ので、上記従来のようなパルス発生装置を使用すること
なく、出力信号の周期を高精度に制御しながら高周波の
出力信号を生成可能なデジタル制御式のPLL装置と、
このPLL装置を構成するのに好適なパルス発生装置及
び発振装置を提供することを目的としている。
【0018】
【課題を解決するための手段】かかる目的を達成するた
めになされた請求項1に記載の発明は、外部から入力さ
れるNbitの2進デジタルデータに対応してパルス信
号の出力頻度を変更可能なパルス発生装置であって、2
つの入力端子を有し、外部から入力されるセレクト信号
に応じて、各入力端子に入力された信号のうちの一方を
選択して出力するN個のセレクタからなり、各セレクタ
の一方の入力端子には、上記2進デジタルデータの各b
itのデータ値が夫々入力され、上記2進デジタルデー
タの最下位bitのデータ値を受けるセレクタの他方の
入力端子には、データ値「0」の信号が入力され、該最
下位bitのデータ値を受けるセレクタを除く(N−
1)個のセレクタの他方の入力端子には、夫々、当該セ
レクタが受けるデータ値より1bit下位のデータ値を
受けるセレクタからの出力信号が入力されるセレクタ列
と、該セレクタ列を構成するN個のセレクタのうち、上
位bitのデータ値を受けるセレクタ程、対応するbi
tのデータ値を選択する周期が短くなるように、上記各
セレクタにセレクト信号を周期的に出力するセレクト信
号発生手段と、を備え、上記2進デジタルデータの最上
位bitのデータ値を受けるセレクタからの出力信号
を、上記パルス信号として外部に出力するように構成し
てなることを特徴としている。
めになされた請求項1に記載の発明は、外部から入力さ
れるNbitの2進デジタルデータに対応してパルス信
号の出力頻度を変更可能なパルス発生装置であって、2
つの入力端子を有し、外部から入力されるセレクト信号
に応じて、各入力端子に入力された信号のうちの一方を
選択して出力するN個のセレクタからなり、各セレクタ
の一方の入力端子には、上記2進デジタルデータの各b
itのデータ値が夫々入力され、上記2進デジタルデー
タの最下位bitのデータ値を受けるセレクタの他方の
入力端子には、データ値「0」の信号が入力され、該最
下位bitのデータ値を受けるセレクタを除く(N−
1)個のセレクタの他方の入力端子には、夫々、当該セ
レクタが受けるデータ値より1bit下位のデータ値を
受けるセレクタからの出力信号が入力されるセレクタ列
と、該セレクタ列を構成するN個のセレクタのうち、上
位bitのデータ値を受けるセレクタ程、対応するbi
tのデータ値を選択する周期が短くなるように、上記各
セレクタにセレクト信号を周期的に出力するセレクト信
号発生手段と、を備え、上記2進デジタルデータの最上
位bitのデータ値を受けるセレクタからの出力信号
を、上記パルス信号として外部に出力するように構成し
てなることを特徴としている。
【0019】また請求項2に記載の発明は、上記請求項
1に記載のパルス発生装置において、上記セレクト信号
発生手段が、Nbitのカウンタからなり、該カウンタ
の最上位bitの出力端子から最下位bitの出力端子
を、夫々、上記最下位bitのデータ値を受けるセレク
タのセレクト信号入力端子から最上位bitのデータ値
を受けるセレクタのセレクト信号入力端子へと順に接続
してなることを特徴としている。
1に記載のパルス発生装置において、上記セレクト信号
発生手段が、Nbitのカウンタからなり、該カウンタ
の最上位bitの出力端子から最下位bitの出力端子
を、夫々、上記最下位bitのデータ値を受けるセレク
タのセレクト信号入力端子から最上位bitのデータ値
を受けるセレクタのセレクト信号入力端子へと順に接続
してなることを特徴としている。
【0020】また次に、請求項3に記載の発明は、上記
請求項2に記載のパルス発生装置を備え、外部から入力
されるLbitの2進デジタルデータに対応した周期で
発振信号を発生する周波数可変発振装置であって、上記
Lbitの2進デジタルデータのうち、下位Nbitを
除く上位Mbitの2進デジタルデータを受け、該2進
デジタルデータが表わす値に1を加算した2進デジタル
データを出力する定数加算器と、外部から入力されるセ
レクト信号に応じて、上記定数加算器から出力される2
進デジタルデータと、上記定数加算器に入力される2進
デジタルデータとのいずれかを選択して出力するデータ
選択回路と、該データ選択回路から出力される2進デジ
タルデータを受け、該2進デジタルデータに対応した周
期で発振信号を発生する発振回路と、を備え、該発振回
路から出力された発振信号をカウント用のクロック信号
として上記パルス発生装置内のカウンタに入力し、上記
Lbitの2進デジタルデータのうちの下位Nbitを
上記パルス発生装置内のセレクタ列を構成する各セレク
タに入力し、更に、上記パルス発生装置から出力される
パルス信号をセレクト信号として上記データ選択回路に
入力するよう構成してなることを特徴としている。
請求項2に記載のパルス発生装置を備え、外部から入力
されるLbitの2進デジタルデータに対応した周期で
発振信号を発生する周波数可変発振装置であって、上記
Lbitの2進デジタルデータのうち、下位Nbitを
除く上位Mbitの2進デジタルデータを受け、該2進
デジタルデータが表わす値に1を加算した2進デジタル
データを出力する定数加算器と、外部から入力されるセ
レクト信号に応じて、上記定数加算器から出力される2
進デジタルデータと、上記定数加算器に入力される2進
デジタルデータとのいずれかを選択して出力するデータ
選択回路と、該データ選択回路から出力される2進デジ
タルデータを受け、該2進デジタルデータに対応した周
期で発振信号を発生する発振回路と、を備え、該発振回
路から出力された発振信号をカウント用のクロック信号
として上記パルス発生装置内のカウンタに入力し、上記
Lbitの2進デジタルデータのうちの下位Nbitを
上記パルス発生装置内のセレクタ列を構成する各セレク
タに入力し、更に、上記パルス発生装置から出力される
パルス信号をセレクト信号として上記データ選択回路に
入力するよう構成してなることを特徴としている。
【0021】また更に、請求項4に記載の発明は、上記
請求項3に記載の周波数可変発振装置と、該周波数可変
発振装置から出力される発振信号を1/n個に分割した
分周信号と外部から入力された基準信号との位相差を検
出する位相比較回路と、該位相比較回路にて検出された
位相差を零にするためのLbitの2進デジタルデータ
を生成して上記周波数可変発振装置に出力する制御デー
タ生成回路と、を備え、上記周波数可変発振装置から、
上記基準信号に同期し、且つ周波数をn倍に逓倍した発
振信号を発生させるPLL装置であって、上記周波数可
変発振装置を構成する上記パルス発生装置内のカウンタ
を、カウント値が0になったときにボロー信号を発生
し、且つ該ボロー信号及び外部から入力されるプリセッ
ト信号により上記逓倍数nを表わすデータをプリセット
可能なダウンカウンタにより構成し、更に、該ダウンカ
ウンタから出力されるボロー信号を、上記分周信号とし
て上記位相比較回路に出力するように構成してなること
を特徴としている。
請求項3に記載の周波数可変発振装置と、該周波数可変
発振装置から出力される発振信号を1/n個に分割した
分周信号と外部から入力された基準信号との位相差を検
出する位相比較回路と、該位相比較回路にて検出された
位相差を零にするためのLbitの2進デジタルデータ
を生成して上記周波数可変発振装置に出力する制御デー
タ生成回路と、を備え、上記周波数可変発振装置から、
上記基準信号に同期し、且つ周波数をn倍に逓倍した発
振信号を発生させるPLL装置であって、上記周波数可
変発振装置を構成する上記パルス発生装置内のカウンタ
を、カウント値が0になったときにボロー信号を発生
し、且つ該ボロー信号及び外部から入力されるプリセッ
ト信号により上記逓倍数nを表わすデータをプリセット
可能なダウンカウンタにより構成し、更に、該ダウンカ
ウンタから出力されるボロー信号を、上記分周信号とし
て上記位相比較回路に出力するように構成してなること
を特徴としている。
【0022】一方、請求項5に記載の発明は、外部から
入力される基準信号に位相同期した出力信号を発生する
PLL装置であって、時間の基準となる所定の位相差を
有する複数のクロック信号を発生する多相クロック発生
源と、該多相クロック発生源から出力される多相クロッ
クの位相差時間を単位として、外部から入力された周波
数制御データに対応した発振信号を生成し、該発振信号
を上記出力信号として外部に出力するデジタル制御発振
回路と、上記多相クロック発生源から出力される多相ク
ロックの位相差時間を単位として、上記基準信号の周
期、及び上記基準信号と上記出力信号との位相差を夫々
符号化するパルス位相差符号化回路と、上記パルス位相
差符号化回路にて符号化された上記基準信号の周期デー
タ、及び、該基準信号と上記出力信号との位相差データ
に基づき、上記基準信号と上記出力信号とを位相同期さ
せるための周波数制御データを生成し、上記デジタル制
御発振回路に出力するデータ制御手段と、当該装置の起
動時に、最初に上記パルス位相差符号化回路を動作させ
て、該パルス位相差符号化回路にて得られた上記基準信
号の周期データを上記デジタル制御発振回路にプリセッ
トし、その後、上記基準信号の所定のタイミングで上記
デジタル制御発振回路の発振動作を開始させる起動時制
御手段と、を備えたことを特徴としている。
入力される基準信号に位相同期した出力信号を発生する
PLL装置であって、時間の基準となる所定の位相差を
有する複数のクロック信号を発生する多相クロック発生
源と、該多相クロック発生源から出力される多相クロッ
クの位相差時間を単位として、外部から入力された周波
数制御データに対応した発振信号を生成し、該発振信号
を上記出力信号として外部に出力するデジタル制御発振
回路と、上記多相クロック発生源から出力される多相ク
ロックの位相差時間を単位として、上記基準信号の周
期、及び上記基準信号と上記出力信号との位相差を夫々
符号化するパルス位相差符号化回路と、上記パルス位相
差符号化回路にて符号化された上記基準信号の周期デー
タ、及び、該基準信号と上記出力信号との位相差データ
に基づき、上記基準信号と上記出力信号とを位相同期さ
せるための周波数制御データを生成し、上記デジタル制
御発振回路に出力するデータ制御手段と、当該装置の起
動時に、最初に上記パルス位相差符号化回路を動作させ
て、該パルス位相差符号化回路にて得られた上記基準信
号の周期データを上記デジタル制御発振回路にプリセッ
トし、その後、上記基準信号の所定のタイミングで上記
デジタル制御発振回路の発振動作を開始させる起動時制
御手段と、を備えたことを特徴としている。
【0023】また、請求項6に記載の発明は、請求項5
に記載のPLL装置において、上記データ制御手段から
出力される周波数制御データを外部から入力される逓倍
数データで除算して上記デジタル制御発振回路に入力す
る除算手段を設け、上記パルス位相差符号化回路には上
記出力信号を上記逓倍数データにて分周した信号を入力
するよう構成してなることを特徴としている。
に記載のPLL装置において、上記データ制御手段から
出力される周波数制御データを外部から入力される逓倍
数データで除算して上記デジタル制御発振回路に入力す
る除算手段を設け、上記パルス位相差符号化回路には上
記出力信号を上記逓倍数データにて分周した信号を入力
するよう構成してなることを特徴としている。
【0024】また更に、請求項7に記載の発明は、請求
項6に記載のPLL装置において、上記デジタル制御発
振回路として、請求項3に記載の周波数可変発振装置を
備え、上記除算手段による除算結果のうち、小数点以上
の値を表わすデータを上記定数加算器及びデータ選択回
路に入力し、小数点以下の値を表わすデータを上記パル
ス発生装置内のセレクタ列を構成する各セレクタに入力
するよう構成してなることを特徴としている。
項6に記載のPLL装置において、上記デジタル制御発
振回路として、請求項3に記載の周波数可変発振装置を
備え、上記除算手段による除算結果のうち、小数点以上
の値を表わすデータを上記定数加算器及びデータ選択回
路に入力し、小数点以下の値を表わすデータを上記パル
ス発生装置内のセレクタ列を構成する各セレクタに入力
するよう構成してなることを特徴としている。
【0025】また、請求項8に記載の発明は、請求項5
〜請求項7の何れか記載のPLL装置において、上記多
相クロック発生源は、複数の遅延素子が連結され、該遅
延素子の所定の接続点から、入力信号を該遅延素子の連
結個数にて決定される遅延時間だけ遅延した遅延信号を
各々上記クロック信号として出力する遅延回路からな
り、上記パルス位相差符号化回路は、上記基準信号又は
出力信号が入力される度に、上記遅延回路から出力され
た最新の遅延信号を検出し、該遅延信号を出力した遅延
素子の上記遅延回路内での連結位置を表わすデジタルデ
ータを生成するデジタルデータ生成手段と、該デジタル
データ生成手段にて前回生成されたデジタルデータと最
新のデジタルデータとの偏差を演算し、該演算結果を上
記基準信号の周期又は上記基準信号と出力信号との位相
差を表わすデジタルデータとして出力する演算手段と、
を備え、上記デジタル制御発振回路は、上記遅延回路か
ら順次出力される遅延信号の内、入力データに対応した
連結位置の遅延素子から出力された遅延信号を選択する
信号選択手段と、該信号選択手段にて遅延信号が選択さ
れると上記発振信号としてのパルス信号を出力するパル
ス信号出力手段と、上記データ制御手段から周波数制御
データが入力されると、上記信号選択手段に所定の入力
データを出力して遅延信号を選択させ、その後は、上記
信号選択手段が遅延信号を選択する度に、上記信号選択
手段に出力する入力データを、上記周波数制御データを
加算して更新する入力データ更新手段と、を備えたこと
を特徴としている。
〜請求項7の何れか記載のPLL装置において、上記多
相クロック発生源は、複数の遅延素子が連結され、該遅
延素子の所定の接続点から、入力信号を該遅延素子の連
結個数にて決定される遅延時間だけ遅延した遅延信号を
各々上記クロック信号として出力する遅延回路からな
り、上記パルス位相差符号化回路は、上記基準信号又は
出力信号が入力される度に、上記遅延回路から出力され
た最新の遅延信号を検出し、該遅延信号を出力した遅延
素子の上記遅延回路内での連結位置を表わすデジタルデ
ータを生成するデジタルデータ生成手段と、該デジタル
データ生成手段にて前回生成されたデジタルデータと最
新のデジタルデータとの偏差を演算し、該演算結果を上
記基準信号の周期又は上記基準信号と出力信号との位相
差を表わすデジタルデータとして出力する演算手段と、
を備え、上記デジタル制御発振回路は、上記遅延回路か
ら順次出力される遅延信号の内、入力データに対応した
連結位置の遅延素子から出力された遅延信号を選択する
信号選択手段と、該信号選択手段にて遅延信号が選択さ
れると上記発振信号としてのパルス信号を出力するパル
ス信号出力手段と、上記データ制御手段から周波数制御
データが入力されると、上記信号選択手段に所定の入力
データを出力して遅延信号を選択させ、その後は、上記
信号選択手段が遅延信号を選択する度に、上記信号選択
手段に出力する入力データを、上記周波数制御データを
加算して更新する入力データ更新手段と、を備えたこと
を特徴としている。
【0026】また次に、請求項9に記載の発明は、上記
請求項8に記載のPLL装置において、上記多相クロッ
ク発生源を構成する遅延回路が、リング状に連結された
複数の反転回路を有し、各反転回路によりパルス信号を
順次反転して周回させるパルス周回回路からなり、上記
パルス位相差符号化回路が、該パルス周回回路内でのパ
ルス信号の周回回数をカウントし、該カウント値を上記
デジタルデータ生成手段にて生成されたデジタルデータ
の上位bitデータとして上記演算手段に出力する第1
のカウント手段を備えると共に、上記デジタル制御発振
回路が、該パルス周回回路内でのパルス信号の周回回数
をカウントし、該カウント値が上記入力データの上位b
itデータに達すると、その旨を表わす検出信号を出力
する第2のカウント手段と、該第2のカウント手段から
検出信号が出力されると、該第2のカウント手段のカウ
ント値を初期化してカウント動作を再開させるカウント
制御手段とを備え、しかも、上記デジタル制御発振回路
において、上記入力データ更新手段が、上記周波数制御
データの上記上位bitデータを除く下位bitデータ
に基づき上記信号選択手段に出力する入力データを更新
し、上記パルス信号出力手段が、上記第2のカウント手
段から検出信号が出力され、且つ上記信号選択手段にて
遅延信号が選択されたときにパルス信号を出力すること
を特徴としている。
請求項8に記載のPLL装置において、上記多相クロッ
ク発生源を構成する遅延回路が、リング状に連結された
複数の反転回路を有し、各反転回路によりパルス信号を
順次反転して周回させるパルス周回回路からなり、上記
パルス位相差符号化回路が、該パルス周回回路内でのパ
ルス信号の周回回数をカウントし、該カウント値を上記
デジタルデータ生成手段にて生成されたデジタルデータ
の上位bitデータとして上記演算手段に出力する第1
のカウント手段を備えると共に、上記デジタル制御発振
回路が、該パルス周回回路内でのパルス信号の周回回数
をカウントし、該カウント値が上記入力データの上位b
itデータに達すると、その旨を表わす検出信号を出力
する第2のカウント手段と、該第2のカウント手段から
検出信号が出力されると、該第2のカウント手段のカウ
ント値を初期化してカウント動作を再開させるカウント
制御手段とを備え、しかも、上記デジタル制御発振回路
において、上記入力データ更新手段が、上記周波数制御
データの上記上位bitデータを除く下位bitデータ
に基づき上記信号選択手段に出力する入力データを更新
し、上記パルス信号出力手段が、上記第2のカウント手
段から検出信号が出力され、且つ上記信号選択手段にて
遅延信号が選択されたときにパルス信号を出力すること
を特徴としている。
【0027】また更に、請求項10に記載の発明は、上
記請求項8又は請求項9に記載のPLL装置において、
上記データ制御手段は、上記基準信号と上記出力信号と
の位相差が常に上記基準信号の周期の1/2になるよう
に上記周波数制御データを生成することを特徴としてい
る。
記請求項8又は請求項9に記載のPLL装置において、
上記データ制御手段は、上記基準信号と上記出力信号と
の位相差が常に上記基準信号の周期の1/2になるよう
に上記周波数制御データを生成することを特徴としてい
る。
【0028】
【作用及び発明の効果】上記のように構成された請求項
1に記載のパルス発生装置においては、セレクタ列を構
成するN個のセレクタの一方の入力端子に、夫々、2進
デジタルデータの各bitのデータ値が入力される。
1に記載のパルス発生装置においては、セレクタ列を構
成するN個のセレクタの一方の入力端子に、夫々、2進
デジタルデータの各bitのデータ値が入力される。
【0029】また、これらN個のセレクタのうち、2進
デジタルデータの最下位bitのデータ値を受けるセレ
クタのもう一つの入力端子には、データ値「0」の信号
が入力され、このセレクタを除く(N−1)個のセレク
タのもう一つの入力端子には、1bit下位のデータ値
を受けるセレクタからの出力信号が入力される。
デジタルデータの最下位bitのデータ値を受けるセレ
クタのもう一つの入力端子には、データ値「0」の信号
が入力され、このセレクタを除く(N−1)個のセレク
タのもう一つの入力端子には、1bit下位のデータ値
を受けるセレクタからの出力信号が入力される。
【0030】そして、セレクト信号発生手段が、N個の
セレクタのうち、上位bitのデータ値を受けるセレク
タ程、対応するbitのデータ値を選択する周期が短く
なるように、各セレクタにセレクト信号を周期的に出力
する。このため、本発明のパルス発生装置においては、
セレクタ列により、上位bitのデータ値程高い確率で
選択されて、パルス信号として出力されることになり、
Nbitの2進デジタルデータの中で、データ値が
「1」に設定されたbitが上位であるほど、換言すれ
ば2進デジタルデータが表わす値が大きいほど、パルス
信号の発生頻度が増加し、2進デジタルデータに対応し
た頻度でパルス信号を出力することができるようにな
る。
セレクタのうち、上位bitのデータ値を受けるセレク
タ程、対応するbitのデータ値を選択する周期が短く
なるように、各セレクタにセレクト信号を周期的に出力
する。このため、本発明のパルス発生装置においては、
セレクタ列により、上位bitのデータ値程高い確率で
選択されて、パルス信号として出力されることになり、
Nbitの2進デジタルデータの中で、データ値が
「1」に設定されたbitが上位であるほど、換言すれ
ば2進デジタルデータが表わす値が大きいほど、パルス
信号の発生頻度が増加し、2進デジタルデータに対応し
た頻度でパルス信号を出力することができるようにな
る。
【0031】また、本発明のパルス発生装置は、2進デ
ジタルデータのbit数に対応したN個のセレクタと、
これら各セレクタにセレクト信号を出力するセレクト信
号発生手段とから構成されており、しかも、セレクト信
号発生手段は、各セレクタへのセレクト信号の出力周期
が、上位bitのデータ値を受けるセレクタ程高くなる
ように構成すればよいため、従来装置のように、2進デ
ジタルデータに対応したパルス信号の発生パターンを予
め設定しておく必要はなく、装置構成を簡素化できる。
ジタルデータのbit数に対応したN個のセレクタと、
これら各セレクタにセレクト信号を出力するセレクト信
号発生手段とから構成されており、しかも、セレクト信
号発生手段は、各セレクタへのセレクト信号の出力周期
が、上位bitのデータ値を受けるセレクタ程高くなる
ように構成すればよいため、従来装置のように、2進デ
ジタルデータに対応したパルス信号の発生パターンを予
め設定しておく必要はなく、装置構成を簡素化できる。
【0032】またこのように、本発明のパルス発生装置
は、装置構成が簡単であり、2進デジタルデータのbi
t数が増加しても、セレクタ列を構成するセレクタの個
数及び各セレクタにセレクト信号を出力するセレクト信
号発生手段の出力bit数を増加するだけで対応できる
ため、従来装置のように、2進デジタルデータのbit
数の増加に伴い装置構成が複雑になるといったことはな
く、2進デジタルデータのbit数が増加しても容易に
実現できる。
は、装置構成が簡単であり、2進デジタルデータのbi
t数が増加しても、セレクタ列を構成するセレクタの個
数及び各セレクタにセレクト信号を出力するセレクト信
号発生手段の出力bit数を増加するだけで対応できる
ため、従来装置のように、2進デジタルデータのbit
数の増加に伴い装置構成が複雑になるといったことはな
く、2進デジタルデータのbit数が増加しても容易に
実現できる。
【0033】ここで、セレクト信号発生手段は、上位b
itのデータ値を受けるセレクタ程セレクト信号の出力
周期が高くなるように構成すればよく、例えば、発振器
や乱数発生器等の信号発生手段からの出力信号により各
セレクタへのセレクト信号の出力周期を制御する制御回
路を用いることによっても実現できるが、請求項2に記
載の装置のように、セレクト信号発生手段をカウンタに
より構成すれば、より簡単に実現できる。
itのデータ値を受けるセレクタ程セレクト信号の出力
周期が高くなるように構成すればよく、例えば、発振器
や乱数発生器等の信号発生手段からの出力信号により各
セレクタへのセレクト信号の出力周期を制御する制御回
路を用いることによっても実現できるが、請求項2に記
載の装置のように、セレクト信号発生手段をカウンタに
より構成すれば、より簡単に実現できる。
【0034】つまり、請求項2に記載の装置のように、
セレクタ列を構成するセレクタの個数Nに対応したNb
itのカウンタを使用し、カウンタの最上位bitの出
力端子から最下位bitの出力端子を、夫々、最下位b
itのデータ値を受けるセレクタのセレクト信号入力端
子から最上位bitのデータ値を受けるセレクタのセレ
クト信号入力端子へと順に接続するようにすれば、カウ
ンタのカウント動作によって頻繁に反転する下位bit
のカウント値が、上位bitのデータ値を受けるセレク
タに対するセレクト信号として出力されることになるた
め、カウンタをセレクト信号発生手段として機能させる
ことができる。そして、この場合、セレクト信号発生手
段をNbitのカウンタ1個で実現できるため、より簡
単に実現することができるようになるのである。
セレクタ列を構成するセレクタの個数Nに対応したNb
itのカウンタを使用し、カウンタの最上位bitの出
力端子から最下位bitの出力端子を、夫々、最下位b
itのデータ値を受けるセレクタのセレクト信号入力端
子から最上位bitのデータ値を受けるセレクタのセレ
クト信号入力端子へと順に接続するようにすれば、カウ
ンタのカウント動作によって頻繁に反転する下位bit
のカウント値が、上位bitのデータ値を受けるセレク
タに対するセレクト信号として出力されることになるた
め、カウンタをセレクト信号発生手段として機能させる
ことができる。そして、この場合、セレクト信号発生手
段をNbitのカウンタ1個で実現できるため、より簡
単に実現することができるようになるのである。
【0035】また、このようにカウンタを用いた場合、
カウンタの最下位bitの出力端子からは、カウンタの
カウント動作の1回に1回の割で反転するセレクト信号
が出力され、下位2bit目の出力端子からはカウンタ
のカウント動作の2回に1回の割で反転するセレクト信
号が出力され、下位3bit目の出力端子からはカウン
タのカウント動作の4回に1回の割で反転するセレクト
信号が出力されるため、各セレクタが受けるbitのデ
ータ値が「1」であるとき、セレクタ列からは、そのb
itに対応して、最上位bitから順に「2のX乗
(X:1,2,3…)分の1」の頻度で、パルス信号が
出力されることになる。このため、本発明によれば、パ
ルス信号の発生頻度を、2進デジタルデータの各bit
のデータ値に正確に一致させることができるようにな
る。
カウンタの最下位bitの出力端子からは、カウンタの
カウント動作の1回に1回の割で反転するセレクト信号
が出力され、下位2bit目の出力端子からはカウンタ
のカウント動作の2回に1回の割で反転するセレクト信
号が出力され、下位3bit目の出力端子からはカウン
タのカウント動作の4回に1回の割で反転するセレクト
信号が出力されるため、各セレクタが受けるbitのデ
ータ値が「1」であるとき、セレクタ列からは、そのb
itに対応して、最上位bitから順に「2のX乗
(X:1,2,3…)分の1」の頻度で、パルス信号が
出力されることになる。このため、本発明によれば、パ
ルス信号の発生頻度を、2進デジタルデータの各bit
のデータ値に正確に一致させることができるようにな
る。
【0036】次に、請求項3に記載の周波数可変発振装
置においては、定数加算器が、外部から入力されるLb
itの2進デジタルデータのうち、下位Nbitを除く
上位Mbitの2進デジタルデータが表わす値に1を加
算した2進デジタルデータを生成し、データ選択回路
が、この2進デジタルデータと、Lbitの2進デジタ
ルデータのうちの上位Mbitの2進デジタルデータと
のいずれかを選択して、発振回路に出力する。従って、
発振回路は、外部から入力されたLbitの2進デジタ
ルデータの上位Mbitの2進デジタルデータが表わす
値、又はこの2進デジタルデータが表わす値に1を加算
した値、に対応した周期で発振信号を出力する。
置においては、定数加算器が、外部から入力されるLb
itの2進デジタルデータのうち、下位Nbitを除く
上位Mbitの2進デジタルデータが表わす値に1を加
算した2進デジタルデータを生成し、データ選択回路
が、この2進デジタルデータと、Lbitの2進デジタ
ルデータのうちの上位Mbitの2進デジタルデータと
のいずれかを選択して、発振回路に出力する。従って、
発振回路は、外部から入力されたLbitの2進デジタ
ルデータの上位Mbitの2進デジタルデータが表わす
値、又はこの2進デジタルデータが表わす値に1を加算
した値、に対応した周期で発振信号を出力する。
【0037】一方、外部から入力されたLbitの2進
デジタルデータのうち、下位Nbitは、パルス発生装
置内のセレクタ列を構成する各セレクタに入力される。
またパルス発生装置には、各セレクタにセレクト信号を
出力するセレクト信号発生手段として、カウンタが備え
られているが、このカウンタには、発振回路から出力さ
れた発振信号がカウント用のクロック信号として入力さ
れる。従って、パルス発生装置からは、発振回路から出
力される発振信号に同期して、Lbitの2進デジタル
データの下位Nbitに対応した頻度でパルス信号が出
力されることとなる。そして、このパルス発生装置から
出力されるパルス信号は、セレクト信号として、データ
選択回路に入力される。
デジタルデータのうち、下位Nbitは、パルス発生装
置内のセレクタ列を構成する各セレクタに入力される。
またパルス発生装置には、各セレクタにセレクト信号を
出力するセレクト信号発生手段として、カウンタが備え
られているが、このカウンタには、発振回路から出力さ
れた発振信号がカウント用のクロック信号として入力さ
れる。従って、パルス発生装置からは、発振回路から出
力される発振信号に同期して、Lbitの2進デジタル
データの下位Nbitに対応した頻度でパルス信号が出
力されることとなる。そして、このパルス発生装置から
出力されるパルス信号は、セレクト信号として、データ
選択回路に入力される。
【0038】つまり、本発明の周波数可変発振装置は、
前述の図4に示した従来の発振装置のカウンタ54及び
比較器56の代りに、請求項2に記載のパルス発生装置
を設け、セレクタ52の切り替えを、Lbitの2進デ
ジタルデータの下位Nbitに対応した頻度で、頻繁に
行なうようにしたものである。
前述の図4に示した従来の発振装置のカウンタ54及び
比較器56の代りに、請求項2に記載のパルス発生装置
を設け、セレクタ52の切り替えを、Lbitの2進デ
ジタルデータの下位Nbitに対応した頻度で、頻繁に
行なうようにしたものである。
【0039】このため、本発明の周波数可変発振装置に
よれば、発振回路の時間分解能が大きく、Lbitの2
進デジタルデータに対応した周期で発振信号を出力する
ことができないような場合であっても、発振信号の周期
の平均値を、Lbitの2進デジタルデータが表わす周
期に対応させることにより、理想の特性に極めて近い特
性で発振信号を発生することができ、しかも、パルス発
生装置により、発振信号の周期を頻繁に切り替えること
ができるので、発振特性が一時的に理想の特性から大き
くずれるといったこともない。
よれば、発振回路の時間分解能が大きく、Lbitの2
進デジタルデータに対応した周期で発振信号を出力する
ことができないような場合であっても、発振信号の周期
の平均値を、Lbitの2進デジタルデータが表わす周
期に対応させることにより、理想の特性に極めて近い特
性で発振信号を発生することができ、しかも、パルス発
生装置により、発振信号の周期を頻繁に切り替えること
ができるので、発振特性が一時的に理想の特性から大き
くずれるといったこともない。
【0040】また、パルス発生装置に、請求項2に記載
のものを使用しているので、データ選択回路の切替頻度
を、Lbitの2進デジタルデータの下位Nbitに正
確に対応させることができ、しかもこのパルス発生装置
は装置構成が簡単であるため、周波数可変発振装置の構
成を簡素化することもできる。
のものを使用しているので、データ選択回路の切替頻度
を、Lbitの2進デジタルデータの下位Nbitに正
確に対応させることができ、しかもこのパルス発生装置
は装置構成が簡単であるため、周波数可変発振装置の構
成を簡素化することもできる。
【0041】次に請求項4に記載のPLL装置において
は、請求項3に記載の周波数可変発振装置を備えてお
り、位相比較回路が、この周波数可変発振装置から出力
される発振信号を1/n個に分割した分周信号と基準信
号との位相差を検出し、制御データ生成回路が、この位
相比較回路にて検出された位相差を零にするためのLb
itの2進デジタルデータを生成して、周波数可変発振
装置に出力する。
は、請求項3に記載の周波数可変発振装置を備えてお
り、位相比較回路が、この周波数可変発振装置から出力
される発振信号を1/n個に分割した分周信号と基準信
号との位相差を検出し、制御データ生成回路が、この位
相比較回路にて検出された位相差を零にするためのLb
itの2進デジタルデータを生成して、周波数可変発振
装置に出力する。
【0042】この結果、周波数可変発振装置からは、基
準信号に同期し、且つ周波数をn倍に逓倍した発振信号
が出力されることになる。また請求項4に記載のPLL
装置においては、周波数可変発振装置を構成するパルス
発生装置内のカウンタが、カウント値が0になったとき
にボロー信号を発生し、しかもボロー信号及び外部から
入力されるプリセット信号により基準信号の逓倍数nを
表わすデータをプリセット可能なダウンカウンタにより
構成されており、このダウンカウンタから出力されるボ
ロー信号が、分周信号として位相比較回路に入力され
る。
準信号に同期し、且つ周波数をn倍に逓倍した発振信号
が出力されることになる。また請求項4に記載のPLL
装置においては、周波数可変発振装置を構成するパルス
発生装置内のカウンタが、カウント値が0になったとき
にボロー信号を発生し、しかもボロー信号及び外部から
入力されるプリセット信号により基準信号の逓倍数nを
表わすデータをプリセット可能なダウンカウンタにより
構成されており、このダウンカウンタから出力されるボ
ロー信号が、分周信号として位相比較回路に入力され
る。
【0043】従って、請求項4に記載のPLL装置によ
れば、従来のPLL装置のように、発振信号を1/nに
分周する分周器を特別に設ける必要がなく装置構成を簡
素化できる。つまり、前述したように、基準信号の周波
数をn逓倍した発振信号を出力する従来のPLL装置で
は、周波数可変発振装置からの発振信号を分周器により
1/n分周し、その分周信号と基準信号とを位相比較器
に入力するようにされていたが、当該PLL装置におい
ては、周波数可変発振装置に設けられたパルス発生装置
のダウンカウンタから、発振信号を1/n分周したボロ
ー信号が出力されるため、発振信号を1/n分周する分
周器を特別に設ける必要がなく、装置構成を簡素化する
ことができるようになるのである。
れば、従来のPLL装置のように、発振信号を1/nに
分周する分周器を特別に設ける必要がなく装置構成を簡
素化できる。つまり、前述したように、基準信号の周波
数をn逓倍した発振信号を出力する従来のPLL装置で
は、周波数可変発振装置からの発振信号を分周器により
1/n分周し、その分周信号と基準信号とを位相比較器
に入力するようにされていたが、当該PLL装置におい
ては、周波数可変発振装置に設けられたパルス発生装置
のダウンカウンタから、発振信号を1/n分周したボロ
ー信号が出力されるため、発振信号を1/n分周する分
周器を特別に設ける必要がなく、装置構成を簡素化する
ことができるようになるのである。
【0044】また、請求項4に記載のPLL装置におい
ては、周波数可変発振装置に、請求項3に記載のものが
使用されているため、周波数可変発振装置内の発振回路
の時間分解能が、基準信号の1/nの周期を実現可能な
分解能より大きくても、発振信号を基準信号に同期さ
せ、また基準信号1周期中の発振信号の平均周期を基準
信号の周期を1/nした周期に一致させることができ
る。
ては、周波数可変発振装置に、請求項3に記載のものが
使用されているため、周波数可変発振装置内の発振回路
の時間分解能が、基準信号の1/nの周期を実現可能な
分解能より大きくても、発振信号を基準信号に同期さ
せ、また基準信号1周期中の発振信号の平均周期を基準
信号の周期を1/nした周期に一致させることができ
る。
【0045】また基準信号1周期中の発振信号の周期の
誤差が、基準信号の周期を1/nした理想の特性から大
きくずれることはないため、例えば、当該PLL装置
を、デジタル通信において通信データをラッチするため
のクロック信号を発生するクロック発生装置として使用
しても、通信データのラッチタイミングが大きくずれる
ようなことはなく、通信データを正確にラッチさせるこ
とができる。
誤差が、基準信号の周期を1/nした理想の特性から大
きくずれることはないため、例えば、当該PLL装置
を、デジタル通信において通信データをラッチするため
のクロック信号を発生するクロック発生装置として使用
しても、通信データのラッチタイミングが大きくずれる
ようなことはなく、通信データを正確にラッチさせるこ
とができる。
【0046】また更に、周波数可変発振装置には、パル
ス発生装置として、請求項2に記載のものが使用されて
いるため、こうした効果が得られるにもかかわらず、装
置構成が複雑になるといったことはなく、PLL装置全
体の構成を簡素化することができる。
ス発生装置として、請求項2に記載のものが使用されて
いるため、こうした効果が得られるにもかかわらず、装
置構成が複雑になるといったことはなく、PLL装置全
体の構成を簡素化することができる。
【0047】一方、請求項5に記載のPLL装置におい
ては、時間の基準となる所定の位相差を有する複数のク
ロック信号を発生する多相クロック発生源が備えられて
いる。そして、デジタル制御発振回路が、この多相クロ
ック発生源から出力される多相クロックの位相差時間を
単位として、外部から入力された周波数制御データに対
応した発振周波数の発振信号を生成し、この信号をPL
L動作後の出力信号として外部に出力する。
ては、時間の基準となる所定の位相差を有する複数のク
ロック信号を発生する多相クロック発生源が備えられて
いる。そして、デジタル制御発振回路が、この多相クロ
ック発生源から出力される多相クロックの位相差時間を
単位として、外部から入力された周波数制御データに対
応した発振周波数の発振信号を生成し、この信号をPL
L動作後の出力信号として外部に出力する。
【0048】また、パルス位相差符号化回路が、多相ク
ロック発生源から出力される多相クロックの位相差時間
を単位として、基準信号の周期、及び基準信号と出力信
号との位相差を夫々符号化し、データ制御手段が、この
符号化された基準信号の周期データ、及び基準信号と出
力信号との位相差データに基づき、基準信号と出力信号
とを位相同期させるための周波数制御データを生成し
て、デジタル制御発振回路に出力する。
ロック発生源から出力される多相クロックの位相差時間
を単位として、基準信号の周期、及び基準信号と出力信
号との位相差を夫々符号化し、データ制御手段が、この
符号化された基準信号の周期データ、及び基準信号と出
力信号との位相差データに基づき、基準信号と出力信号
とを位相同期させるための周波数制御データを生成し
て、デジタル制御発振回路に出力する。
【0049】そして、当該装置の起動時には、起動時制
御手段が、まずパルス位相差符号化回路を動作させるこ
とにより、パルス位相差符号化回路にて基準信号の周期
を符号化させて、その符号化された周期データをデジタ
ル制御発振回路にプリセットし、その後、基準信号の所
定のタイミングでデジタル制御発振回路の発振動作を開
始させる。
御手段が、まずパルス位相差符号化回路を動作させるこ
とにより、パルス位相差符号化回路にて基準信号の周期
を符号化させて、その符号化された周期データをデジタ
ル制御発振回路にプリセットし、その後、基準信号の所
定のタイミングでデジタル制御発振回路の発振動作を開
始させる。
【0050】従って、請求項5に記載のPLL装置にお
いては、起動直後から、デジタル制御発振回路にて、基
準信号に略位相同期した発振信号が生成され、その後の
動作によって、基準信号と出力信号とが速やかに位相同
期されることになる。すなわち、当該PLL装置におい
て、起動直後には、パルス位相差符号化回路が、多相ク
ロックの位相差時間を単位として基準信号の周期を符号
化し、デジタル制御発振回路が、その符号化された周期
データに対応した周波数の発振信号を、周期データの符
号化に用いた多相クロックの位相差時間を単位として生
成する。このため、デジタル制御発振回路から出力され
る発振信号(つまり当該装置からの出力信号)の周期
は、基準信号と略完全に一致する。一方、起動直後の出
力信号と基準信号との位相差は、デジタル制御発振回路
の発振動作の開始タイミングにて決定されることになる
が、起動時制御手段は、このデジタル制御発振回路の発
振動作を基準信号の所定のタイミングで開始させるた
め、出力信号と基準信号との位相差も起動時制御手段の
動作によって略正確に設定できる。従って、当該PLL
装置によれば、起動直後から基準信号に略位相同期した
出力信号を生成することができるようになる。そして、
起動後は、データ制御手段が、基準信号の周期データ及
び基準信号と出力信号との位相差データに基づき、基準
信号と出力信号とを位相同期させるための周波数制御デ
ータを生成して、デジタル制御発振回路に出力する。こ
のため、出力信号と基準信号との位相が所望値よりずれ
ていたとしても、その位相誤差が速やかに補正されるこ
とになり、当該装置の起動後は、出力信号と基準信号と
が速やかに位相同期されることになるのである。
いては、起動直後から、デジタル制御発振回路にて、基
準信号に略位相同期した発振信号が生成され、その後の
動作によって、基準信号と出力信号とが速やかに位相同
期されることになる。すなわち、当該PLL装置におい
て、起動直後には、パルス位相差符号化回路が、多相ク
ロックの位相差時間を単位として基準信号の周期を符号
化し、デジタル制御発振回路が、その符号化された周期
データに対応した周波数の発振信号を、周期データの符
号化に用いた多相クロックの位相差時間を単位として生
成する。このため、デジタル制御発振回路から出力され
る発振信号(つまり当該装置からの出力信号)の周期
は、基準信号と略完全に一致する。一方、起動直後の出
力信号と基準信号との位相差は、デジタル制御発振回路
の発振動作の開始タイミングにて決定されることになる
が、起動時制御手段は、このデジタル制御発振回路の発
振動作を基準信号の所定のタイミングで開始させるた
め、出力信号と基準信号との位相差も起動時制御手段の
動作によって略正確に設定できる。従って、当該PLL
装置によれば、起動直後から基準信号に略位相同期した
出力信号を生成することができるようになる。そして、
起動後は、データ制御手段が、基準信号の周期データ及
び基準信号と出力信号との位相差データに基づき、基準
信号と出力信号とを位相同期させるための周波数制御デ
ータを生成して、デジタル制御発振回路に出力する。こ
のため、出力信号と基準信号との位相が所望値よりずれ
ていたとしても、その位相誤差が速やかに補正されるこ
とになり、当該装置の起動後は、出力信号と基準信号と
が速やかに位相同期されることになるのである。
【0051】また、当該PLL装置においては、パルス
位相差符号化回路及びデジタル制御発振回路が、夫々、
多相クロック発生源からの多相クロックの位相差時間を
単位として動作するため、パルス位相差符号化回路にて
得られる基準信号の周期データ及び基準信号と出力信号
との位相差データの時間分解能と、デジタル制御発振回
路にて生成される発振信号(つまり当該装置からの出力
信号)の時間分解能とは完全に一致し、しかも、この時
間分解能は、従来のデジタル式PLL装置に比べて極め
て小さくなる。従って、当該PLL装置においては、出
力信号の周期を高精度に制御することができると共に、
出力信号の周波数の上限を高めることができる。
位相差符号化回路及びデジタル制御発振回路が、夫々、
多相クロック発生源からの多相クロックの位相差時間を
単位として動作するため、パルス位相差符号化回路にて
得られる基準信号の周期データ及び基準信号と出力信号
との位相差データの時間分解能と、デジタル制御発振回
路にて生成される発振信号(つまり当該装置からの出力
信号)の時間分解能とは完全に一致し、しかも、この時
間分解能は、従来のデジタル式PLL装置に比べて極め
て小さくなる。従って、当該PLL装置においては、出
力信号の周期を高精度に制御することができると共に、
出力信号の周波数の上限を高めることができる。
【0052】つまり、従来では、発振装置において発振
周波数をデジタル制御したり、基準信号の周期や基準信
号と出力信号との位相差を符号化するためのクロック信
号には、固定発振器からの発振信号(クロック信号)を
用いるようにしていたため、その時間分解能は固定発振
器の発振周波数にて決定され、時間分解能を高めるには
限界があったが、当該PLL装置においては、多相クロ
ック発生源から出力される複数のクロック信号の位相差
時間により時間分解能が決定されるため、その時間分解
能を容易に高めることができ、この結果、出力信号の周
期を高精度に制御し、しかも出力可能な信号の周波数を
より高くすることができるようになるのである。
周波数をデジタル制御したり、基準信号の周期や基準信
号と出力信号との位相差を符号化するためのクロック信
号には、固定発振器からの発振信号(クロック信号)を
用いるようにしていたため、その時間分解能は固定発振
器の発振周波数にて決定され、時間分解能を高めるには
限界があったが、当該PLL装置においては、多相クロ
ック発生源から出力される複数のクロック信号の位相差
時間により時間分解能が決定されるため、その時間分解
能を容易に高めることができ、この結果、出力信号の周
期を高精度に制御し、しかも出力可能な信号の周波数を
より高くすることができるようになるのである。
【0053】なお、多相クロック発生源としては、例え
ば、同じ発振周波数の固定発振器(水晶発振器等)を複
数用意し、各発振器の発振開始タイミングを制御するこ
とにより、各発振器から所定の位相差で個々にクロック
信号を発生させるようにしてもよく、或は、一つの固定
発振器(水晶発振器等)からの発振信号を遅延して出力
する遅延回路を複数用意し、各遅延回路の遅延時間を各
々設定することにより、各遅延回路から所定の位相差を
有するクロック信号を出力させるようしてもよいが、後
述の請求項8に記載のように、多数の遅延素子を連続的
に接続した遅延回路を使用し、各遅延素子からの出力を
各々クロック信号として取り出すようにしたり、或は、
後述の請求項9に記載のように、遅延素子としての反転
回路をリング状に連結したパルス周回回路を使用し、こ
のパルス周回回路の各反転回路からの出力を各々クロッ
ク信号として取り出すようにすれば、より簡単に実現す
ることができる。
ば、同じ発振周波数の固定発振器(水晶発振器等)を複
数用意し、各発振器の発振開始タイミングを制御するこ
とにより、各発振器から所定の位相差で個々にクロック
信号を発生させるようにしてもよく、或は、一つの固定
発振器(水晶発振器等)からの発振信号を遅延して出力
する遅延回路を複数用意し、各遅延回路の遅延時間を各
々設定することにより、各遅延回路から所定の位相差を
有するクロック信号を出力させるようしてもよいが、後
述の請求項8に記載のように、多数の遅延素子を連続的
に接続した遅延回路を使用し、各遅延素子からの出力を
各々クロック信号として取り出すようにしたり、或は、
後述の請求項9に記載のように、遅延素子としての反転
回路をリング状に連結したパルス周回回路を使用し、こ
のパルス周回回路の各反転回路からの出力を各々クロッ
ク信号として取り出すようにすれば、より簡単に実現す
ることができる。
【0054】次に、請求項6に記載のPLL装置におい
ては、請求項5に記載のPLL装置に除算手段を設け、
この除算手段により、データ制御手段から出力される周
波数制御データを、外部から入力される逓倍数データで
除算して、デジタル制御発振回路に入力するようにされ
ており、しかも、パルス位相差符号化回路には、出力信
号を逓倍数データにて分周した信号が入力される。
ては、請求項5に記載のPLL装置に除算手段を設け、
この除算手段により、データ制御手段から出力される周
波数制御データを、外部から入力される逓倍数データで
除算して、デジタル制御発振回路に入力するようにされ
ており、しかも、パルス位相差符号化回路には、出力信
号を逓倍数データにて分周した信号が入力される。
【0055】このため、請求項6に記載のPLL装置に
よれば、上記請求項5に記載のPLL装置に比べて、基
準信号を逓倍した、より高周波の出力信号を出力するこ
とができるようになる。また、この出力信号の周波数
は、上記デジタル制御発振回路により、多相クロック発
生源から出力される多相クロックの位相差時間を単位と
して制御されるため、周波数逓倍によって生じる出力信
号と基準信号との位相差誤差は、従来装置に比べて極め
て小さくすることができ、出力信号の周波数精度を向上
することができる。
よれば、上記請求項5に記載のPLL装置に比べて、基
準信号を逓倍した、より高周波の出力信号を出力するこ
とができるようになる。また、この出力信号の周波数
は、上記デジタル制御発振回路により、多相クロック発
生源から出力される多相クロックの位相差時間を単位と
して制御されるため、周波数逓倍によって生じる出力信
号と基準信号との位相差誤差は、従来装置に比べて極め
て小さくすることができ、出力信号の周波数精度を向上
することができる。
【0056】また次に、請求項7に記載のPLL装置に
おいては、請求項6に記載のPLL装置を構成するデジ
タル制御発振回路として、請求項3に記載の周波数可変
発振装置を使用し、除算手段による除算結果のうち、小
数点以上の値を表わすデータを、周波数可変発振装置の
定数加算器及びデータ選択回路に入力し、小数点以下の
値を表わすデータを、周波数可変発振装置を構成するパ
ルス発生装置内のセレクタ列の各セレクタに夫々入力す
るようにされている。
おいては、請求項6に記載のPLL装置を構成するデジ
タル制御発振回路として、請求項3に記載の周波数可変
発振装置を使用し、除算手段による除算結果のうち、小
数点以上の値を表わすデータを、周波数可変発振装置の
定数加算器及びデータ選択回路に入力し、小数点以下の
値を表わすデータを、周波数可変発振装置を構成するパ
ルス発生装置内のセレクタ列の各セレクタに夫々入力す
るようにされている。
【0057】この結果、上記除算回路において周波数制
御データを逓倍数データにて除算したとき、周波数制御
データを逓倍数データにて割り切れなかった場合、換言
すれば、デジタル制御発振回路から、多相クロックの位
相差時間を単位として制御できない周波数の出力信号を
発生させる必要がある場合には、上記パルス発生装置の
動作によって、除算結果の小数点以上の値に、除算結果
の小数点以下の値に応じた頻度で1が加算され、発振回
路には、この小数点以上の値を表わすデータもしくはそ
のデータに1を加えたデータが、周波数制御データとし
て入力されることになる。
御データを逓倍数データにて除算したとき、周波数制御
データを逓倍数データにて割り切れなかった場合、換言
すれば、デジタル制御発振回路から、多相クロックの位
相差時間を単位として制御できない周波数の出力信号を
発生させる必要がある場合には、上記パルス発生装置の
動作によって、除算結果の小数点以上の値に、除算結果
の小数点以下の値に応じた頻度で1が加算され、発振回
路には、この小数点以上の値を表わすデータもしくはそ
のデータに1を加えたデータが、周波数制御データとし
て入力されることになる。
【0058】従って、請求項7に記載のPLL装置によ
れば、多相クロック発生源から出力される多相クロック
の位相差時間を単位とする時間分解能では、デジタル制
御発振回路から、基準信号を周波数逓倍した発振信号を
発生することができないような場合であっても、デジタ
ル制御発振回路から出力される発振信号(つまり出力信
号)の周期の平均値を、基準信号を周波数逓倍した周波
数に対応させることができるようになる。このため、当
該PLL装置によれば、基準信号を周波数逓倍すること
によって生じる出力信号と基準信号との位相誤差を略完
全に解消することができる。
れば、多相クロック発生源から出力される多相クロック
の位相差時間を単位とする時間分解能では、デジタル制
御発振回路から、基準信号を周波数逓倍した発振信号を
発生することができないような場合であっても、デジタ
ル制御発振回路から出力される発振信号(つまり出力信
号)の周期の平均値を、基準信号を周波数逓倍した周波
数に対応させることができるようになる。このため、当
該PLL装置によれば、基準信号を周波数逓倍すること
によって生じる出力信号と基準信号との位相誤差を略完
全に解消することができる。
【0059】また、出力信号の周期は、周波数制御デー
タへの1の加算の有無によって変化することになるが、
この変化量は、多相クロックの位相差時間だけであるた
め、極めて小さく、しかも、その周期変化は、上記除算
結果の小数点以下の値に対応した頻度で発生する。
タへの1の加算の有無によって変化することになるが、
この変化量は、多相クロックの位相差時間だけであるた
め、極めて小さく、しかも、その周期変化は、上記除算
結果の小数点以下の値に対応した頻度で発生する。
【0060】このため、請求項7に記載のPLL装置に
よれば、基準信号を周波数逓倍した出力信号を発生する
請求項4及び請求項6の何れのPLL装置よりも、より
高精度に、出力信号を理想の特性に制御することができ
るようになり、各種通信装置の基準クロック発生源とし
て問題なく使用することができるようになる。
よれば、基準信号を周波数逓倍した出力信号を発生する
請求項4及び請求項6の何れのPLL装置よりも、より
高精度に、出力信号を理想の特性に制御することができ
るようになり、各種通信装置の基準クロック発生源とし
て問題なく使用することができるようになる。
【0061】また次に、請求項8に記載のPLL装置に
おいては、多相クロック発生源が、複数の遅延素子が連
結された遅延回路から構成されており、遅延素子の所定
の接続点からクロック信号を出力するようにされてい
る。つまり、各遅延素子からは、入力信号を遅延素子の
連結個数にて決定される遅延時間だけ遅延した遅延信号
が出力されるため、遅延素子の所定の接続点からの遅延
信号をクロック信号として各々取り出すことにより、所
定の位相差を有するクロック信号を順次出力するように
されているのである。
おいては、多相クロック発生源が、複数の遅延素子が連
結された遅延回路から構成されており、遅延素子の所定
の接続点からクロック信号を出力するようにされてい
る。つまり、各遅延素子からは、入力信号を遅延素子の
連結個数にて決定される遅延時間だけ遅延した遅延信号
が出力されるため、遅延素子の所定の接続点からの遅延
信号をクロック信号として各々取り出すことにより、所
定の位相差を有するクロック信号を順次出力するように
されているのである。
【0062】そして、当該PLL装置のパルス位相差符
号化回路においては、デジタルデータ生成手段が、基準
信号又は出力信号が入力される度に、遅延回路から出力
された最新の遅延信号を検出して、この遅延信号を出力
した遅延素子の遅延回路内での連結位置を表わすデジタ
ルデータを生成し、演算手段が、このデジタルデータ生
成手段にて前回生成されたデジタルデータと最新のデジ
タルデータとの偏差を演算して、その演算結果を基準信
号の周期又は基準信号と出力信号との位相差を表わすデ
ジタルデータとして出力する。
号化回路においては、デジタルデータ生成手段が、基準
信号又は出力信号が入力される度に、遅延回路から出力
された最新の遅延信号を検出して、この遅延信号を出力
した遅延素子の遅延回路内での連結位置を表わすデジタ
ルデータを生成し、演算手段が、このデジタルデータ生
成手段にて前回生成されたデジタルデータと最新のデジ
タルデータとの偏差を演算して、その演算結果を基準信
号の周期又は基準信号と出力信号との位相差を表わすデ
ジタルデータとして出力する。
【0063】つまり請求項8に記載のPLL装置におい
ては、パルス位相差符号化回路を、基準信号或は出力信
号が入力される度に、遅延回路における遅延信号の出力
位置を符号化して、その符号化した値と前回符号化した
値との偏差を演算することにより、基準信号の周期或は
基準信号と出力信号との位相差を符号化した周期データ
或は位相差データを生成するようにされている。
ては、パルス位相差符号化回路を、基準信号或は出力信
号が入力される度に、遅延回路における遅延信号の出力
位置を符号化して、その符号化した値と前回符号化した
値との偏差を演算することにより、基準信号の周期或は
基準信号と出力信号との位相差を符号化した周期データ
或は位相差データを生成するようにされている。
【0064】従って、このパルス位相差符号化回路で
は、基準信号のみを入力すれば、遅延回路から出力され
る多相クロックの位相差時間を時間分解能として、基準
信号の周期がデジタルデータに符号化され、基準信号と
出力信号とを入力すれば、遅延回路から出力される多相
クロックの位相差時間を時間分解能として、これら各信
号の位相差がデジタルデータに符号化されることにな
る。
は、基準信号のみを入力すれば、遅延回路から出力され
る多相クロックの位相差時間を時間分解能として、基準
信号の周期がデジタルデータに符号化され、基準信号と
出力信号とを入力すれば、遅延回路から出力される多相
クロックの位相差時間を時間分解能として、これら各信
号の位相差がデジタルデータに符号化されることにな
る。
【0065】また、当該PLL装置のデジタル制御発振
回路では、データ制御手段から周波数制御データが入力
されると、入力データ更新手段が、信号選択手段に所定
の入力データを出力する。すると信号選択手段が、遅延
回路から順次出力される遅延信号の内、その入力データ
に対応した連結位置の遅延素子から出力された遅延信号
を選択し、信号選択手段が遅延信号を選択すると、パル
ス信号出力手段が当該PLLからの出力信号となるパル
ス信号を出力する。またこのように信号選択手段が遅延
回路から出力された遅延信号を選択すると、今度は入力
データ更新手段が、信号選択手段に出力している入力デ
ータを、周波数制御データを加算することにより更新す
る。この結果、信号選択手段は、周波数制御データに対
応した時間経過後、遅延回路から出力された遅延信号を
再度選択することになり、信号選択手段がこの遅延信号
を選択すると、パルス信号出力手段がパルス信号を再度
発生するようになる。
回路では、データ制御手段から周波数制御データが入力
されると、入力データ更新手段が、信号選択手段に所定
の入力データを出力する。すると信号選択手段が、遅延
回路から順次出力される遅延信号の内、その入力データ
に対応した連結位置の遅延素子から出力された遅延信号
を選択し、信号選択手段が遅延信号を選択すると、パル
ス信号出力手段が当該PLLからの出力信号となるパル
ス信号を出力する。またこのように信号選択手段が遅延
回路から出力された遅延信号を選択すると、今度は入力
データ更新手段が、信号選択手段に出力している入力デ
ータを、周波数制御データを加算することにより更新す
る。この結果、信号選択手段は、周波数制御データに対
応した時間経過後、遅延回路から出力された遅延信号を
再度選択することになり、信号選択手段がこの遅延信号
を選択すると、パルス信号出力手段がパルス信号を再度
発生するようになる。
【0066】つまり、当該PLL装置では、デジタル制
御発振回路が、信号選択手段が遅延信号を選択する度
(換言すればパルス信号出力手段がパルス信号を出力す
る度)に、信号選択手段が遅延信号を選択するのに使用
する入力データを、周波数制御データを加算して更新す
るように構成することによって、遅延回路から出力され
る多相クロックの位相差時間を時間分解能として、パル
ス信号の出力周期(つまり発振周波数)を制御できるよ
うにされている。
御発振回路が、信号選択手段が遅延信号を選択する度
(換言すればパルス信号出力手段がパルス信号を出力す
る度)に、信号選択手段が遅延信号を選択するのに使用
する入力データを、周波数制御データを加算して更新す
るように構成することによって、遅延回路から出力され
る多相クロックの位相差時間を時間分解能として、パル
ス信号の出力周期(つまり発振周波数)を制御できるよ
うにされている。
【0067】この結果、請求項8に記載のPLL装置に
よれば、上記請求項5に記載のPLL装置と同様、デジ
タル制御発振回路及びパルス位相差符号化回路の時間分
解能を、多相クロック発生源としての遅延回路から出力
されるクロック信号の位相差時間にて一致させ、出力信
号の制御精度を向上することができる。
よれば、上記請求項5に記載のPLL装置と同様、デジ
タル制御発振回路及びパルス位相差符号化回路の時間分
解能を、多相クロック発生源としての遅延回路から出力
されるクロック信号の位相差時間にて一致させ、出力信
号の制御精度を向上することができる。
【0068】また、多相クロック発生源は、遅延素子を
連結した遅延回路から構成されているため、例えば全て
の遅延素子の連結位置からクロック信号を取り出すよう
にすれば、各クロックの位相差時間(つまり時間分解
能)は、遅延素子の遅延時間となる。そして、この場
合、遅延素子として、従来デジタル回路で使用されてい
るインバータやバッファ等のゲート素子を用いれば、多
相クロックの位相差時間にて決定される時間分解能を数
百psec.に設定することができ、出力信号の周波数を高
くしても、その周期を高精度に制御することができるよ
うになる。
連結した遅延回路から構成されているため、例えば全て
の遅延素子の連結位置からクロック信号を取り出すよう
にすれば、各クロックの位相差時間(つまり時間分解
能)は、遅延素子の遅延時間となる。そして、この場
合、遅延素子として、従来デジタル回路で使用されてい
るインバータやバッファ等のゲート素子を用いれば、多
相クロックの位相差時間にて決定される時間分解能を数
百psec.に設定することができ、出力信号の周波数を高
くしても、その周期を高精度に制御することができるよ
うになる。
【0069】また更に、当該PLL装置では、多相クロ
ック発生源に遅延素子を連結した遅延回路を用いている
ため、多相クロック発生のために複数の固定発振器を用
いたり、遅延時間の異なる複数の遅延回路を用いた場合
に比べて、多相クロック発生源の構成を簡素化でき、多
相クロック発生源を容易に実現できるようになる。
ック発生源に遅延素子を連結した遅延回路を用いている
ため、多相クロック発生のために複数の固定発振器を用
いたり、遅延時間の異なる複数の遅延回路を用いた場合
に比べて、多相クロック発生源の構成を簡素化でき、多
相クロック発生源を容易に実現できるようになる。
【0070】なお、遅延回路を構成するに当たって、遅
延素子を単に連結した場合、初段の遅延素子に遅延用基
準信号を入力すれば、初段から2段目,2段目から3段
目へと、遅延用基準信号が順次遅延されて伝達されるた
め、各遅延素子の接続点からクロック信号を取り出すよ
うにすれば、各遅延素子の遅延時間分の位相差を有する
クロック信号を得ることができる。
延素子を単に連結した場合、初段の遅延素子に遅延用基
準信号を入力すれば、初段から2段目,2段目から3段
目へと、遅延用基準信号が順次遅延されて伝達されるた
め、各遅延素子の接続点からクロック信号を取り出すよ
うにすれば、各遅延素子の遅延時間分の位相差を有する
クロック信号を得ることができる。
【0071】しかし、パルス位相差符号化回路において
基準信号の周期及び基準信号と出力信号との位相差を符
号化しつつ、デジタル制御発振回路から周期的に信号を
出力させるには、所定の位相差を有するクロック信号を
連続的に発生する必要があり、遅延素子を連結した遅延
回路の初段に遅延用基準信号を入力して、各遅延素子か
らの遅延信号をクロック信号として順次取り出すように
したのでは、大量の遅延素子が必要になる。
基準信号の周期及び基準信号と出力信号との位相差を符
号化しつつ、デジタル制御発振回路から周期的に信号を
出力させるには、所定の位相差を有するクロック信号を
連続的に発生する必要があり、遅延素子を連結した遅延
回路の初段に遅延用基準信号を入力して、各遅延素子か
らの遅延信号をクロック信号として順次取り出すように
したのでは、大量の遅延素子が必要になる。
【0072】従って、遅延素子を単に連結した遅延回路
を使用する場合には、初段の遅延素子に水晶発振器等の
固定発振器からの発振信号を入力することが好ましい。
つまり、このようにすれば、遅延回路を構成する各遅延
素子からの出力が、固定発振器からの発振信号の半周期
毎に反転し、且つ連続する2つの遅延素子からの出力信
号の位相差は遅延素子1個分の遅延時間となるため、比
較的少ない遅延素子にて、所定の位相差を有する多相ク
ロックを生成することができるようになる。
を使用する場合には、初段の遅延素子に水晶発振器等の
固定発振器からの発振信号を入力することが好ましい。
つまり、このようにすれば、遅延回路を構成する各遅延
素子からの出力が、固定発振器からの発振信号の半周期
毎に反転し、且つ連続する2つの遅延素子からの出力信
号の位相差は遅延素子1個分の遅延時間となるため、比
較的少ない遅延素子にて、所定の位相差を有する多相ク
ロックを生成することができるようになる。
【0073】一方、請求項9に記載のPLL装置におい
ては、上記遅延回路が、リング状に連結された複数の反
転回路を有し各反転回路によりパルス信号を順次反転し
て周回させるパルス周回回路により構成されている。従
って、当該PLL装置においては、PLL装置の起動と
共にパルス周回回路を動作させ、パルス周回回路内にて
パルス信号を周回させれば、各反転回路の接続点から、
周期的に反転し、しかも反転回路の反転時間分位相のず
れたクロック信号を得ることができるようになり、遅延
回路をより簡単に構成することができるようになる。
ては、上記遅延回路が、リング状に連結された複数の反
転回路を有し各反転回路によりパルス信号を順次反転し
て周回させるパルス周回回路により構成されている。従
って、当該PLL装置においては、PLL装置の起動と
共にパルス周回回路を動作させ、パルス周回回路内にて
パルス信号を周回させれば、各反転回路の接続点から、
周期的に反転し、しかも反転回路の反転時間分位相のず
れたクロック信号を得ることができるようになり、遅延
回路をより簡単に構成することができるようになる。
【0074】そして、このように請求項9に記載のPL
L装置においては、遅延回路が複数の反転回路をリング
状に連結したパルス周回回路にて構成されているため、
パルス位相差符号化回路内にて、第1のカウント手段に
より、パルス周回回路内でのパルス信号の周回回数をカ
ウントして、そのカウント値をデジタルデータ生成手段
にて生成されたデジタルデータの上位bitデータとし
て演算手段に出力するようにされている。
L装置においては、遅延回路が複数の反転回路をリング
状に連結したパルス周回回路にて構成されているため、
パルス位相差符号化回路内にて、第1のカウント手段に
より、パルス周回回路内でのパルス信号の周回回数をカ
ウントして、そのカウント値をデジタルデータ生成手段
にて生成されたデジタルデータの上位bitデータとし
て演算手段に出力するようにされている。
【0075】つまり、当該PLL装置においては、パル
ス位相差符号化回路にて、基準信号の周期及び基準信号
と出力信号との位相差を符号化するに当たって、パルス
周回回路内でのパルス信号の周回回数をカウントして、
その値をデジタルデータ生成手段にて生成されたデジタ
ルデータの上位bitデータとして演算手段に入力する
ことにより、基準信号の周期や基準信号と出力信号との
位相差がパルス周回回路内でのパルス信号の1周回時間
より長くても、その位相差を問題なく符号化できるよう
にしているのである。
ス位相差符号化回路にて、基準信号の周期及び基準信号
と出力信号との位相差を符号化するに当たって、パルス
周回回路内でのパルス信号の周回回数をカウントして、
その値をデジタルデータ生成手段にて生成されたデジタ
ルデータの上位bitデータとして演算手段に入力する
ことにより、基準信号の周期や基準信号と出力信号との
位相差がパルス周回回路内でのパルス信号の1周回時間
より長くても、その位相差を問題なく符号化できるよう
にしているのである。
【0076】また更に請求項9に記載のPLL装置で
は、デジタル制御発振回路において、第2のカウント手
段が、パルス周回回路内でのパルス信号の周回回数をカ
ウントして、そのカウント値が入力データの上位bit
データに達するとその旨を表わす検出信号を出力し、入
力データ更新手段が、周波数制御データの下位bitデ
ータに基づき信号選択手段に出力する入力データを更新
すると共に、その更新値が上位bitに達したときには
第2のカウント手段がカウントする周回回数の数を1だ
け増加し、パルス信号出力手段が、第2のカウント手段
から検出信号が出力され且つ信号選択手段にて遅延信号
が選択されたときにパルス信号を出力する。また、第2
のカウント手段から検出信号が出力されると、カウント
制御手段が、第2のカウント手段のカウント値を初期化
してカウント動作を再開させる。
は、デジタル制御発振回路において、第2のカウント手
段が、パルス周回回路内でのパルス信号の周回回数をカ
ウントして、そのカウント値が入力データの上位bit
データに達するとその旨を表わす検出信号を出力し、入
力データ更新手段が、周波数制御データの下位bitデ
ータに基づき信号選択手段に出力する入力データを更新
すると共に、その更新値が上位bitに達したときには
第2のカウント手段がカウントする周回回数の数を1だ
け増加し、パルス信号出力手段が、第2のカウント手段
から検出信号が出力され且つ信号選択手段にて遅延信号
が選択されたときにパルス信号を出力する。また、第2
のカウント手段から検出信号が出力されると、カウント
制御手段が、第2のカウント手段のカウント値を初期化
してカウント動作を再開させる。
【0077】つまり、当該PLL装置においては、多相
クロック発生源がパルス周回回路により構成されている
ため、デジタル制御発振回路内に第2のカウント手段と
カウント制御手段とを設けることにより、パルス周回回
路内でのパルス信号の周回回数とパルス周回回路からの
遅延信号の出力位置とから、パルス信号の出力周期(換
言すれば出力信号の周波数)を制御できるようにしてい
るのである。
クロック発生源がパルス周回回路により構成されている
ため、デジタル制御発振回路内に第2のカウント手段と
カウント制御手段とを設けることにより、パルス周回回
路内でのパルス信号の周回回数とパルス周回回路からの
遅延信号の出力位置とから、パルス信号の出力周期(換
言すれば出力信号の周波数)を制御できるようにしてい
るのである。
【0078】このように、請求項9に記載のPLL装置
によれば、遅延回路にパルス周回回路を使用しているた
め、パルス周回回路を構成する遅延素子(つまり反転素
子)の数が少なくても、所定の位相差を有する多相クロ
ックを連続的に発生することができ、しかも、パルス位
相差符号化回路及びデジタル制御発振回路では、パルス
周回回路内でのパルス信号の周回回数をカウントするこ
とにより、パルス周回回路から多相クロックとして出力
されるパルス信号の位相差時間(換言すれば反転素子の
反転動作時間)を単位として、基準信号の周期や基準信
号と出力信号との位相差の符号化、及び当該PLL装置
からの出力信号の周期(換言すれば発振周波数)を制御
できるようにされている。従って、請求項8に記載のP
LL装置に比べ、出力信号の制御精度を確保しながら、
装置構成をより簡素化することができ、PLL装置の小
型化を図ることができるようになる。
によれば、遅延回路にパルス周回回路を使用しているた
め、パルス周回回路を構成する遅延素子(つまり反転素
子)の数が少なくても、所定の位相差を有する多相クロ
ックを連続的に発生することができ、しかも、パルス位
相差符号化回路及びデジタル制御発振回路では、パルス
周回回路内でのパルス信号の周回回数をカウントするこ
とにより、パルス周回回路から多相クロックとして出力
されるパルス信号の位相差時間(換言すれば反転素子の
反転動作時間)を単位として、基準信号の周期や基準信
号と出力信号との位相差の符号化、及び当該PLL装置
からの出力信号の周期(換言すれば発振周波数)を制御
できるようにされている。従って、請求項8に記載のP
LL装置に比べ、出力信号の制御精度を確保しながら、
装置構成をより簡素化することができ、PLL装置の小
型化を図ることができるようになる。
【0079】また更に、請求項10に記載のPLL装置
においては、請求項8又は請求項9に記載のPLL装置
を構成するデータ制御手段が、パルス位相差符号化回路
にて得られる基準信号と出力信号との位相差を、常に基
準信号の周期の1/2に制御するための周波数制御デー
タを生成するようにされている。
においては、請求項8又は請求項9に記載のPLL装置
を構成するデータ制御手段が、パルス位相差符号化回路
にて得られる基準信号と出力信号との位相差を、常に基
準信号の周期の1/2に制御するための周波数制御デー
タを生成するようにされている。
【0080】これは、請求項8又は請求項9に記載のP
LL装置では、パルス位相差符号化回路が、デジタルデ
ータ生成手段により、基準信号及び出力信号の入力タイ
ミングを、最新の遅延信号を出力した遅延回路内の遅延
素子の連結位置を符号化することにより検出し、その符
号化された基準信号の入力タイミングを表すデジタルデ
ータと出力信号の入力タイミングを表すデジタルデータ
との偏差から、基準信号と出力信号との位相差を演算す
るように構成されているため、基準信号と出力信号とが
同時に入力されると、その位相差を検出することができ
ず、誤動作してしまうからである。
LL装置では、パルス位相差符号化回路が、デジタルデ
ータ生成手段により、基準信号及び出力信号の入力タイ
ミングを、最新の遅延信号を出力した遅延回路内の遅延
素子の連結位置を符号化することにより検出し、その符
号化された基準信号の入力タイミングを表すデジタルデ
ータと出力信号の入力タイミングを表すデジタルデータ
との偏差から、基準信号と出力信号との位相差を演算す
るように構成されているため、基準信号と出力信号とが
同時に入力されると、その位相差を検出することができ
ず、誤動作してしまうからである。
【0081】つまり、基準信号と出力信号との位相差を
零に制御するようにした場合、PLL動作によって基準
信号と出力信号との位相が完全に一致すると、パルス位
相差符号化回路が位相差零を検出できず、良好な制御を
実行することができなくなるため、当該PLL装置にお
いては、出力信号と基準信号との位相差を基準信号の周
期の1/2(つまりπ)に制御するようにしているので
ある。
零に制御するようにした場合、PLL動作によって基準
信号と出力信号との位相が完全に一致すると、パルス位
相差符号化回路が位相差零を検出できず、良好な制御を
実行することができなくなるため、当該PLL装置にお
いては、出力信号と基準信号との位相差を基準信号の周
期の1/2(つまりπ)に制御するようにしているので
ある。
【0082】
【実施例】以下に本発明の実施例を図面と共に説明す
る。まず図2は、第1実施例のPLL装置全体の構成を
表わすブロック図である。図2に示す如く、本実施例の
PLL装置は、基準信号として外部から所定周期で入力
される入力パルスPiの周期を検出する信号周期検出回
路2と、この信号周期検出回路2により検出された入力
パルスPiの周期と後述の位相比較回路10から入力さ
れる位相差とに基づき、入力パルスPiの周期を1/n
した周期で出力パルスPoを発生させるための制御デー
タ(Lbitの2進デジタルデータ)を生成する制御デ
ータ生成回路4と、この制御データ生成回路4から出力
される制御データに対応した周期で出力パルスPoを発
生する周波数可変発振装置6と、この周波数可変発振装
置6から出力パルスPoを1/n個に分割した分周信号
を発生する分周回路8と、この分周回路8から出力され
る分周信号と入力パルスPiとの位相差を検出し、その
検出結果(位相差)を制御データ生成回路4に出力する
位相比較回路10とから構成されている。
る。まず図2は、第1実施例のPLL装置全体の構成を
表わすブロック図である。図2に示す如く、本実施例の
PLL装置は、基準信号として外部から所定周期で入力
される入力パルスPiの周期を検出する信号周期検出回
路2と、この信号周期検出回路2により検出された入力
パルスPiの周期と後述の位相比較回路10から入力さ
れる位相差とに基づき、入力パルスPiの周期を1/n
した周期で出力パルスPoを発生させるための制御デー
タ(Lbitの2進デジタルデータ)を生成する制御デ
ータ生成回路4と、この制御データ生成回路4から出力
される制御データに対応した周期で出力パルスPoを発
生する周波数可変発振装置6と、この周波数可変発振装
置6から出力パルスPoを1/n個に分割した分周信号
を発生する分周回路8と、この分周回路8から出力され
る分周信号と入力パルスPiとの位相差を検出し、その
検出結果(位相差)を制御データ生成回路4に出力する
位相比較回路10とから構成されている。
【0083】次に、上記周波数可変発振装置6は、図1
に示す如く、制御データ生成回路4から出力されるLb
it(本実施例では7bit)の2進デジタルデータの
うち、上位Mbit(本実施例では4bit)の2進デ
ジタルデータ(以下、上位Mbitデータという。)を
受け、この上位Mbitデータが表わす値に定数1を加
算した2進デジタルデータ(以下、加算データとい
う。)を出力する定数加算器12と、制御データ生成回
路4から出力される上位Mbitデータと定数加算器1
2から出力される加算データとのうちのいずれか一方を
選択して出力する、前記データ選択回路としてのセレク
タ14と、セレクタ14から出力されるMbitの2進
デジタルデータ(以下、選択データという。)に対応し
た周期で発振信号(つまり出力パルスPo)を発生する
発振回路16と、制御データ生成回路4から出力される
Lbitの2進デジタルデータの下位Nbit(本実施
例では3bit)の2進デジタルデータ(以下、下位N
bitデータという。)を受け、出力パルスPoに同期
し、且つ下位Nbitデータに対応した頻度で、セレク
タ14にセレクト信号を出力するパルス発生装置20
と、から構成されている。
に示す如く、制御データ生成回路4から出力されるLb
it(本実施例では7bit)の2進デジタルデータの
うち、上位Mbit(本実施例では4bit)の2進デ
ジタルデータ(以下、上位Mbitデータという。)を
受け、この上位Mbitデータが表わす値に定数1を加
算した2進デジタルデータ(以下、加算データとい
う。)を出力する定数加算器12と、制御データ生成回
路4から出力される上位Mbitデータと定数加算器1
2から出力される加算データとのうちのいずれか一方を
選択して出力する、前記データ選択回路としてのセレク
タ14と、セレクタ14から出力されるMbitの2進
デジタルデータ(以下、選択データという。)に対応し
た周期で発振信号(つまり出力パルスPo)を発生する
発振回路16と、制御データ生成回路4から出力される
Lbitの2進デジタルデータの下位Nbit(本実施
例では3bit)の2進デジタルデータ(以下、下位N
bitデータという。)を受け、出力パルスPoに同期
し、且つ下位Nbitデータに対応した頻度で、セレク
タ14にセレクト信号を出力するパルス発生装置20
と、から構成されている。
【0084】なお、セレクタ14は、パルス発生装置2
0からセレクト信号が出力されているとき(つまりパル
ス発生装置20の出力がHighレベルであるとき)に、定
数加算器12からの加算データを選択し、パルス発生装
置20からセレクト信号が出力されていないとき(つま
りパルス発生装置20の出力がLow レベルであるとき)
には、制御データ生成回路4から直接入力される上位M
bitデータを選択する。
0からセレクト信号が出力されているとき(つまりパル
ス発生装置20の出力がHighレベルであるとき)に、定
数加算器12からの加算データを選択し、パルス発生装
置20からセレクト信号が出力されていないとき(つま
りパルス発生装置20の出力がLow レベルであるとき)
には、制御データ生成回路4から直接入力される上位M
bitデータを選択する。
【0085】次に、発振回路16は、外部から入力され
る基準クロックによりカウント動作を実行するMbit
のダウンカウンタ16aと、ダウンカウンタ16aから
カウント値が「0」になったときに出力されるボロー信
号により、ダウンカウンタ16aをプリセットするタイ
ミング回路16bとから構成されている。
る基準クロックによりカウント動作を実行するMbit
のダウンカウンタ16aと、ダウンカウンタ16aから
カウント値が「0」になったときに出力されるボロー信
号により、ダウンカウンタ16aをプリセットするタイ
ミング回路16bとから構成されている。
【0086】そして、ダウンカウンタ16aには、セレ
クタ14から出力されるMbitの2進デジタルデータ
が入力されており、タイミング回路16bからのプリセ
ット信号により、この2進デジタルデータがプリセット
される。またダウンカウンタ16aから出力されるボロ
ー信号は、出力パルスPoとして外部に出力される。
クタ14から出力されるMbitの2進デジタルデータ
が入力されており、タイミング回路16bからのプリセ
ット信号により、この2進デジタルデータがプリセット
される。またダウンカウンタ16aから出力されるボロ
ー信号は、出力パルスPoとして外部に出力される。
【0087】すなわち、発振回路16は、セレクタ14
から出力されるデータをダウンカウンタ16aにプリセ
ットし、ダウンカウンタ16aにおいて、このデータを
基準クロックにてダウンカウントして、そのカウント値
が「0」になった時点で出力パルスPoを発生すること
により、セレクタ14からのデータ値と基準クロックと
の周期で決定される時間毎に出力パルスPoを発生する
のである。
から出力されるデータをダウンカウンタ16aにプリセ
ットし、ダウンカウンタ16aにおいて、このデータを
基準クロックにてダウンカウントして、そのカウント値
が「0」になった時点で出力パルスPoを発生すること
により、セレクタ14からのデータ値と基準クロックと
の周期で決定される時間毎に出力パルスPoを発生する
のである。
【0088】一方、パルス発生装置20は、制御データ
生成回路4から入力される下位Nbitデータをラッチ
するNbit(本実施例では3bit)のレジスタ22
と、レジスタ22にラッチされた下位Nbitデータに
対応したN個(本実施例では3個)のセレクタS1,S
2,S3からなるセレクタ列24と、このセレクタ列2
4の各セレクタS1〜S3に対して、夫々、セレクト信
号を出力する、セレクト信号発生手段としてのNbit
(本実施例では3bit)のカウンタ26とから構成さ
れている。
生成回路4から入力される下位Nbitデータをラッチ
するNbit(本実施例では3bit)のレジスタ22
と、レジスタ22にラッチされた下位Nbitデータに
対応したN個(本実施例では3個)のセレクタS1,S
2,S3からなるセレクタ列24と、このセレクタ列2
4の各セレクタS1〜S3に対して、夫々、セレクト信
号を出力する、セレクト信号発生手段としてのNbit
(本実施例では3bit)のカウンタ26とから構成さ
れている。
【0089】ここで、セレクタ列24を構成するセレク
タS1〜S3は、夫々、2つの入力端子を有し、カウン
タ26から出力されるセレクト信号に応じて、各入力端
子に入力された信号のうちの一方を選択して出力するも
のである。そして、セレクタS1の一方の入力端子に
は、レジスタ22にラッチされた下位Nbitデータの
うちの最下位bit(LSB)のデータ値が、セレクタ
S2の一方の入力端子には、レジスタ22にラッチされ
た下位Nbitデータのうちの中位bitのデータ値
が、セレクタS3の一方の入力端子には、レジスタ22
にラッチされた下位Nbitデータのうちの最上位bi
t(MSB)のデータ値が、夫々入力されている。
タS1〜S3は、夫々、2つの入力端子を有し、カウン
タ26から出力されるセレクト信号に応じて、各入力端
子に入力された信号のうちの一方を選択して出力するも
のである。そして、セレクタS1の一方の入力端子に
は、レジスタ22にラッチされた下位Nbitデータの
うちの最下位bit(LSB)のデータ値が、セレクタ
S2の一方の入力端子には、レジスタ22にラッチされ
た下位Nbitデータのうちの中位bitのデータ値
が、セレクタS3の一方の入力端子には、レジスタ22
にラッチされた下位Nbitデータのうちの最上位bi
t(MSB)のデータ値が、夫々入力されている。
【0090】また、一方の入力端子に下位Nbitデー
タの最下位bitのデータ値が入力されるセレクタS1
の他方の入力端子は、データ値「0」のレベルとなるよ
うに接地されており、セレクタS2,S3の他方の入力
端子には、夫々、一方の入力端子に自己が受けるデータ
値より1bit下位のデータ値を受けるセレクタからの
出力信号、つまりセレクタS1,S2からの出力信号が
そのまま入力され、下位Nbitデータのうちの最上位
bitのデータ値を受けるセレクタS3からの出力信号
は、セレクト信号として、セレクタ14に出力される。
タの最下位bitのデータ値が入力されるセレクタS1
の他方の入力端子は、データ値「0」のレベルとなるよ
うに接地されており、セレクタS2,S3の他方の入力
端子には、夫々、一方の入力端子に自己が受けるデータ
値より1bit下位のデータ値を受けるセレクタからの
出力信号、つまりセレクタS1,S2からの出力信号が
そのまま入力され、下位Nbitデータのうちの最上位
bitのデータ値を受けるセレクタS3からの出力信号
は、セレクト信号として、セレクタ14に出力される。
【0091】一方、下位Nbitデータのうちの最下位
bitのデータ値を受けるセレクタS1のセレクト信号
入力端子には、カウンタ26の3個の出力端子のうち、
カウントデータの最上位bit(MSB)を出力する出
力端子が接続され、下位Nbitデータのうちの中位b
itのデータ値を受けるセレクタS2のセレクト信号入
力端子には、カウンタ26の3個の出力端子のうち、カ
ウントデータの中位bitを出力する出力端子が接続さ
れ、下位Nbitデータのうちの最上位bitのデータ
値を受けるセレクタS3のセレクト信号入力端子には、
カウンタ26の3個の出力端子のうち、カウントデータ
の最下位bit(LSB)を出力する出力端子が接続さ
れている。
bitのデータ値を受けるセレクタS1のセレクト信号
入力端子には、カウンタ26の3個の出力端子のうち、
カウントデータの最上位bit(MSB)を出力する出
力端子が接続され、下位Nbitデータのうちの中位b
itのデータ値を受けるセレクタS2のセレクト信号入
力端子には、カウンタ26の3個の出力端子のうち、カ
ウントデータの中位bitを出力する出力端子が接続さ
れ、下位Nbitデータのうちの最上位bitのデータ
値を受けるセレクタS3のセレクト信号入力端子には、
カウンタ26の3個の出力端子のうち、カウントデータ
の最下位bit(LSB)を出力する出力端子が接続さ
れている。
【0092】また、レジスタ22には、カウンタ26の
カウント値が「111」から「000」に変化した際に
カウンタ26から出力されるリセット信号が入力されて
おり、レジスタ22は、このリセット信号により、制御
データ生成回路4から入力される下位Nbitデータを
ラッチする。
カウント値が「111」から「000」に変化した際に
カウンタ26から出力されるリセット信号が入力されて
おり、レジスタ22は、このリセット信号により、制御
データ生成回路4から入力される下位Nbitデータを
ラッチする。
【0093】なお、セレクタ列24を構成する各セレク
タS1〜S3は、セレクト信号入力端子に接続されたカ
ウンタ26の出力端子から値1を表わす信号(つまりHi
ghレベルの信号)が出力されているときに、レジスタ2
2から入力されるデータ値を選択し、セレクト信号入力
端子に接続されたカウンタ26の出力端子から値0を表
わす信号(つまりLow レベルの信号)が出力されている
ときには、他方の入力端子に入力されたデータ値を選択
する。
タS1〜S3は、セレクト信号入力端子に接続されたカ
ウンタ26の出力端子から値1を表わす信号(つまりHi
ghレベルの信号)が出力されているときに、レジスタ2
2から入力されるデータ値を選択し、セレクト信号入力
端子に接続されたカウンタ26の出力端子から値0を表
わす信号(つまりLow レベルの信号)が出力されている
ときには、他方の入力端子に入力されたデータ値を選択
する。
【0094】以上のように構成された本実施例のPLL
装置においては、まず制御データ生成回路4が、信号周
期検出回路2により検出された入力パルスPiの周期
を、予め設定された逓倍数nで除算することにより、周
波数可変発振装置6で発生すべき出力パルスPoの周期
Ti/nを算出し、この周期Ti/nを表わす2進デジ
タルデータを周波数可変発振装置6に出力する。する
と、周波数可変発振装置6からは、この周期Ti/nに
対応した周期で出力パルスPoが出力される。
装置においては、まず制御データ生成回路4が、信号周
期検出回路2により検出された入力パルスPiの周期
を、予め設定された逓倍数nで除算することにより、周
波数可変発振装置6で発生すべき出力パルスPoの周期
Ti/nを算出し、この周期Ti/nを表わす2進デジ
タルデータを周波数可変発振装置6に出力する。する
と、周波数可変発振装置6からは、この周期Ti/nに
対応した周期で出力パルスPoが出力される。
【0095】また、この出力パルスPoは、分周回路8
において1/n個に分割され、出力パルスPoのn個に
1個の割で、分周信号として位相比較回路10に入力さ
れる。すると、位相比較回路10では、この分周回路8
から入力される分周信号と入力パルスPiとの位相差を
検出し、その検出結果を制御データ生成回路4に出力す
る。そして、制御データ生成回路4では、位相比較回路
10から入力される分周信号と入力パルスPiとの位相
差に応じて、周波数可変発振装置6に出力する2進デジ
タルデータを補正する。
において1/n個に分割され、出力パルスPoのn個に
1個の割で、分周信号として位相比較回路10に入力さ
れる。すると、位相比較回路10では、この分周回路8
から入力される分周信号と入力パルスPiとの位相差を
検出し、その検出結果を制御データ生成回路4に出力す
る。そして、制御データ生成回路4では、位相比較回路
10から入力される分周信号と入力パルスPiとの位相
差に応じて、周波数可変発振装置6に出力する2進デジ
タルデータを補正する。
【0096】この結果、周波数可変発振装置6から出力
される出力パルスPoのn個分の周期は、入力パルスP
iの周期に一致するようになり、当該PLL装置から
は、入力パルスPiに同期し、かつ入力パルスPiをn
逓倍した出力パルスPoが出力されることになる。
される出力パルスPoのn個分の周期は、入力パルスP
iの周期に一致するようになり、当該PLL装置から
は、入力パルスPiに同期し、かつ入力パルスPiをn
逓倍した出力パルスPoが出力されることになる。
【0097】また制御データ生成回路4は、周波数可変
発振装置6の発振周期(つまり出力パルスPoの発生周
期)を制御するために、Lbit(7bit)の2進デ
ジタルデータを生成するが、周波数可変発振装置6にお
いては、Lbitのうちの上位Mbit(4bit)
が、実際に出力パルスPoを発生する発振回路16の制
御用データとして使用され、残りの下位Nbit(3b
it)は、パルス発生装置20に入力される。
発振装置6の発振周期(つまり出力パルスPoの発生周
期)を制御するために、Lbit(7bit)の2進デ
ジタルデータを生成するが、周波数可変発振装置6にお
いては、Lbitのうちの上位Mbit(4bit)
が、実際に出力パルスPoを発生する発振回路16の制
御用データとして使用され、残りの下位Nbit(3b
it)は、パルス発生装置20に入力される。
【0098】つまり、本実施例では、基準クロックの周
期で決定される発振回路16の時間分解能が低く、発振
回路16から入力パルスPiの周期を1/nした周期で
出力パルスPoを発生することができない場合であって
も、入力パルス1周期当たりにn個の出力パルスPoを
正確に出力できるようにするために、制御データ生成回
路4が生成する2進デジタルデータの上位Mbitを発
振回路16の時間分解能に対応させ、下位Nbitを時
間分解能補正用のデータとして、パルス発生装置20に
入力するのである。
期で決定される発振回路16の時間分解能が低く、発振
回路16から入力パルスPiの周期を1/nした周期で
出力パルスPoを発生することができない場合であって
も、入力パルス1周期当たりにn個の出力パルスPoを
正確に出力できるようにするために、制御データ生成回
路4が生成する2進デジタルデータの上位Mbitを発
振回路16の時間分解能に対応させ、下位Nbitを時
間分解能補正用のデータとして、パルス発生装置20に
入力するのである。
【0099】そして、この下位Nbitデータを受ける
パルス発生装置20においては、その下位Nbitデー
タが、レジスタ22を介して、セレクタ列24を構成す
る各セレクタS1〜S3に夫々入力され、また、これら
各セレクタS1〜S3のセレクト信号入力端子には、上
位bitのデータ値を受けるセレクタ程、高い周期でレ
ジスタ22側から入力されるデータ値を選択するよう
に、カウンタ26の各bitのカウント値が夫々入力さ
れるため、各セレクタS1〜S3が受けるbitのデー
タ値が「1」であるとき、セレクタ列24からは、その
bitに対応して、最上位bitから順に「2のX乗
(X:1,2,3)分の1」の頻度で、パルス信号が出
力されることになる。
パルス発生装置20においては、その下位Nbitデー
タが、レジスタ22を介して、セレクタ列24を構成す
る各セレクタS1〜S3に夫々入力され、また、これら
各セレクタS1〜S3のセレクト信号入力端子には、上
位bitのデータ値を受けるセレクタ程、高い周期でレ
ジスタ22側から入力されるデータ値を選択するよう
に、カウンタ26の各bitのカウント値が夫々入力さ
れるため、各セレクタS1〜S3が受けるbitのデー
タ値が「1」であるとき、セレクタ列24からは、その
bitに対応して、最上位bitから順に「2のX乗
(X:1,2,3)分の1」の頻度で、パルス信号が出
力されることになる。
【0100】従って、例えば2進デジタルデータの下位
Nbitが「101」である場合には、その最上位bi
t(MSB)と最下位bit(LSB)が「1」となっ
ているため、セレクタ列24(延いてはパルス発生装置
20)からは、出力パルスPoの2回に1回及び8回に
1回の割でパルス信号が出力されることになり、セレク
タ14には、出力パルスPoが8回出力される間に、合
計5回、セレクト信号が入力されることになる。
Nbitが「101」である場合には、その最上位bi
t(MSB)と最下位bit(LSB)が「1」となっ
ているため、セレクタ列24(延いてはパルス発生装置
20)からは、出力パルスPoの2回に1回及び8回に
1回の割でパルス信号が出力されることになり、セレク
タ14には、出力パルスPoが8回出力される間に、合
計5回、セレクト信号が入力されることになる。
【0101】一方、このようにパルス発生装置20から
出力されるパルス信号をセレクト信号として受けるセレ
クタ14は、セレクト信号の入力時に、上位Mbitデ
ータに値「1」を加算して出力する定数加算器12から
の加算データを選択し、セレクト信号が入力されていな
いときには、制御データ生成回路4から入力される上位
Mbitデータを選択して、発振回路16に出力する。
出力されるパルス信号をセレクト信号として受けるセレ
クタ14は、セレクト信号の入力時に、上位Mbitデ
ータに値「1」を加算して出力する定数加算器12から
の加算データを選択し、セレクト信号が入力されていな
いときには、制御データ生成回路4から入力される上位
Mbitデータを選択して、発振回路16に出力する。
【0102】従って、例えば、制御データ生成回路4か
ら入力される2進デジタルデータが「1100101」
である場合、発振回路16には、出力パルスPoを出力
する度に、2回に1回及び8回に1回の割で、上位Mb
itデータ「1100」に値1を加算した「1101」
が入力され、それ以外は上位Mbitデータ「110
0」がそのまま入力されることになり、発振回路16
は、この入力データに応じた周期で出力パルスPoを発
生することになる。
ら入力される2進デジタルデータが「1100101」
である場合、発振回路16には、出力パルスPoを出力
する度に、2回に1回及び8回に1回の割で、上位Mb
itデータ「1100」に値1を加算した「1101」
が入力され、それ以外は上位Mbitデータ「110
0」がそのまま入力されることになり、発振回路16
は、この入力データに応じた周期で出力パルスPoを発
生することになる。
【0103】このため、本実施例の周波数可変発振装置
6によれば、発振回路16の時間分解能が大きく、制御
データ生成回路4から入力される2進デジタルデータに
対応した周期で発振信号を出力することができないよう
な場合であっても、発振信号の周期の平均値を2進デジ
タルデータに対応させることができる。
6によれば、発振回路16の時間分解能が大きく、制御
データ生成回路4から入力される2進デジタルデータに
対応した周期で発振信号を出力することができないよう
な場合であっても、発振信号の周期の平均値を2進デジ
タルデータに対応させることができる。
【0104】またパルス発生装置20を用いて発振回路
16の発振周期を頻繁に切り替えているので、図5
(a)に示す如く、出力パルスPoの出力特性を2進デ
ジタルデータに対応した理想の特性に近付けることがで
き、図5(b)に示したように、出力パルスPoの出力
特性が一時的に理想の特性から大きくずれるといったこ
とを防止できる。
16の発振周期を頻繁に切り替えているので、図5
(a)に示す如く、出力パルスPoの出力特性を2進デ
ジタルデータに対応した理想の特性に近付けることがで
き、図5(b)に示したように、出力パルスPoの出力
特性が一時的に理想の特性から大きくずれるといったこ
とを防止できる。
【0105】従って、本実施例のPLL装置によれば、
発振回路16の時間分解能が比較的大きい場合であって
も、入力パルスPiに同期し、かつ入力パルスPiをn
逓倍した出力パルスPoを、略正確に出力することがで
き、例えば、本実施例のPLL装置を、デジタル通信に
おいて通信データをラッチするためのクロック信号を発
生するクロック発生装置として使用しても、通信データ
のラッチタイミングが大きくずれるようなことはなく、
通信データを正確にラッチさせることができる。
発振回路16の時間分解能が比較的大きい場合であって
も、入力パルスPiに同期し、かつ入力パルスPiをn
逓倍した出力パルスPoを、略正確に出力することがで
き、例えば、本実施例のPLL装置を、デジタル通信に
おいて通信データをラッチするためのクロック信号を発
生するクロック発生装置として使用しても、通信データ
のラッチタイミングが大きくずれるようなことはなく、
通信データを正確にラッチさせることができる。
【0106】またパルス発生装置20は、2進デジタル
データ(下位Nbitデータ)をラッチするレジスタ2
2と、このデータのbit数に応したN個のセレクタS
1〜S3からなるセレクタ列24と、セレクタ列24の
各セレクタS1〜S3にセレクト信号を出力するカウン
タ26とから構成されており、従来装置のように、2進
デジタルデータに対応したパルス信号の発生パターンを
予め設定しておくメモリやその発生パターンに応じてパ
ルス信号を発生する制御回路等を設ける必要はないの
で、簡単に実現でき、PLL装置全体の構成を簡素化す
ることができる。
データ(下位Nbitデータ)をラッチするレジスタ2
2と、このデータのbit数に応したN個のセレクタS
1〜S3からなるセレクタ列24と、セレクタ列24の
各セレクタS1〜S3にセレクト信号を出力するカウン
タ26とから構成されており、従来装置のように、2進
デジタルデータに対応したパルス信号の発生パターンを
予め設定しておくメモリやその発生パターンに応じてパ
ルス信号を発生する制御回路等を設ける必要はないの
で、簡単に実現でき、PLL装置全体の構成を簡素化す
ることができる。
【0107】ここで、本実施例では、パルス発生装置2
0に、外部から入力される2進デジタルデータ(下位N
bitデータ)をラッチするためのレジスタ22を設け
ているが、こうしたレジスタ22は必ずしも設ける必要
はなく、2進デジタルデータの各bitのデータ値を、
セレクタ列24を構成する各セレクタに夫々直接入力す
るようにしてもよい。
0に、外部から入力される2進デジタルデータ(下位N
bitデータ)をラッチするためのレジスタ22を設け
ているが、こうしたレジスタ22は必ずしも設ける必要
はなく、2進デジタルデータの各bitのデータ値を、
セレクタ列24を構成する各セレクタに夫々直接入力す
るようにしてもよい。
【0108】また、本実施例では、出力パルスPoを分
周回路8を用いて1/n個に分割し、これを分周信号と
して、位相比較回路10に入力することにより、位相比
較回路10において出力パルスPoのn個分の周期と入
力パルスPiの周期との位相差を検出するように構成し
たが、パルス発生装置20においてセレクト信号を発生
するカウンタ26をダウンカウンタにより構成すれば、
これを分周回路としても動作させることができ、分周回
路8を削減することができる。
周回路8を用いて1/n個に分割し、これを分周信号と
して、位相比較回路10に入力することにより、位相比
較回路10において出力パルスPoのn個分の周期と入
力パルスPiの周期との位相差を検出するように構成し
たが、パルス発生装置20においてセレクト信号を発生
するカウンタ26をダウンカウンタにより構成すれば、
これを分周回路としても動作させることができ、分周回
路8を削減することができる。
【0109】そこで次に、本発明の第2実施例として、
分周回路8を使用することなく入力パルスPiを逓倍し
た出力パルスPoを発生するPLL装置について説明す
る。図3に示す如く、本第2実施例のPLL装置は、信
号周期検出回路2、制御データ生成回路4、周波数可変
発振装置6、及び位相比較回路10から構成されてお
り、上記第1実施例とは、出力パルスPoを1/n個に
分割する分周回路8を備えていない点が異なる。
分周回路8を使用することなく入力パルスPiを逓倍し
た出力パルスPoを発生するPLL装置について説明す
る。図3に示す如く、本第2実施例のPLL装置は、信
号周期検出回路2、制御データ生成回路4、周波数可変
発振装置6、及び位相比較回路10から構成されてお
り、上記第1実施例とは、出力パルスPoを1/n個に
分割する分周回路8を備えていない点が異なる。
【0110】また、周波数可変発振装置6は、上記第1
実施例と同様、定数加算器12、セレクタ14、発振回
路16、及びパルス発生装置30から構成されている
が、パルス発生装置30は、上記第1実施例とは異な
り、下位Nbitデータの各bitのデータ値が直接入
力されるN個のセレクタS1 〜SN からなるセレクタ列
34と、このセレクタ列24の各セレクタS1〜SNに
対して、夫々、セレクト信号を出力するNbitのダウ
ンカウンタ36とから構成されている。
実施例と同様、定数加算器12、セレクタ14、発振回
路16、及びパルス発生装置30から構成されている
が、パルス発生装置30は、上記第1実施例とは異な
り、下位Nbitデータの各bitのデータ値が直接入
力されるN個のセレクタS1 〜SN からなるセレクタ列
34と、このセレクタ列24の各セレクタS1〜SNに
対して、夫々、セレクト信号を出力するNbitのダウ
ンカウンタ36とから構成されている。
【0111】そして、このダウンカウンタ36のデータ
入力端子IN1 〜INN には、入力パルスPiの逓倍数
nを表わすNbitの2進デジタルデータ(逓倍数デー
タ)Dnが入力されており、プリセット端子PRESETに
は、オア回路ORを介して、外部から入力されるプリセ
ット信号及び当該ダウンカウンタ36のカウント値が
「0」になったときに発生するボロー信号が入力され
る。このため、ダウンカウンタ36には、外部からプリ
セット信号が入力されるか、カウント値が「0」になっ
たときに、逓倍数データDnがプリセットされることに
なる。なお、ボロー信号は、入力パルスPiとの位相比
較用の信号として、位相比較回路10にも出力される。
入力端子IN1 〜INN には、入力パルスPiの逓倍数
nを表わすNbitの2進デジタルデータ(逓倍数デー
タ)Dnが入力されており、プリセット端子PRESETに
は、オア回路ORを介して、外部から入力されるプリセ
ット信号及び当該ダウンカウンタ36のカウント値が
「0」になったときに発生するボロー信号が入力され
る。このため、ダウンカウンタ36には、外部からプリ
セット信号が入力されるか、カウント値が「0」になっ
たときに、逓倍数データDnがプリセットされることに
なる。なお、ボロー信号は、入力パルスPiとの位相比
較用の信号として、位相比較回路10にも出力される。
【0112】また、ダウンカウンタ36には、発振回路
16からの出力パルスPoがカウント用のクロック信号
として入力され、更にこのダウンカウンタ36のN個の
出力端子Q1 〜QN は、最下位bitの出力端子Q1 か
ら最上位bitの出力端子QN に順に、セレクタ列34
の最上位bitのデータ値を受けるセレクタSN から最
下位bitのデータ値を受けるセレクタS1 へと、夫々
接続されている。
16からの出力パルスPoがカウント用のクロック信号
として入力され、更にこのダウンカウンタ36のN個の
出力端子Q1 〜QN は、最下位bitの出力端子Q1 か
ら最上位bitの出力端子QN に順に、セレクタ列34
の最上位bitのデータ値を受けるセレクタSN から最
下位bitのデータ値を受けるセレクタS1 へと、夫々
接続されている。
【0113】このように構成された本実施例のPLL装
置においては、ダウンカウンタ36に逓倍数nを表わす
逓倍数データDnがプリセットされて、ダウンカウンタ
36が出力パルスPoによりカウント動作を実行するた
め、セレクタ列34を構成する各セレクタS1 〜SN
は、上位bitのデータ値を受けるセレクタ程短い周期
で、対応するbitのデータ値を選択するようになり、
セレクタ列34からは、下位Nbitデータの値に対応
した頻度でセレクト信号が出力されることになる。
置においては、ダウンカウンタ36に逓倍数nを表わす
逓倍数データDnがプリセットされて、ダウンカウンタ
36が出力パルスPoによりカウント動作を実行するた
め、セレクタ列34を構成する各セレクタS1 〜SN
は、上位bitのデータ値を受けるセレクタ程短い周期
で、対応するbitのデータ値を選択するようになり、
セレクタ列34からは、下位Nbitデータの値に対応
した頻度でセレクト信号が出力されることになる。
【0114】また、位相比較回路10には、ダウンカウ
ンタ36のボロー信号が出力されるが、このボロー信号
は、出力パルスPoの出力回数が逓倍数データDnに対
応した値になったときに、ダウンカウンタ36から出力
されるものであり、出力パルスPoを1/n個に分割し
たものと同様であるため、位相比較回路10において
は、分周回路8を設けた第1実施例と同様に、位相差を
検出できる。
ンタ36のボロー信号が出力されるが、このボロー信号
は、出力パルスPoの出力回数が逓倍数データDnに対
応した値になったときに、ダウンカウンタ36から出力
されるものであり、出力パルスPoを1/n個に分割し
たものと同様であるため、位相比較回路10において
は、分周回路8を設けた第1実施例と同様に、位相差を
検出できる。
【0115】従って、本実施例のPLL装置からは、上
記第1実施例と同様、入力パルスPiに同期し、且つ、
制御データ生成回路4にて生成された2進デジタルデー
タに略対応した周期で出力パルスPoが出力されること
になり、本実施例によれば、ダウンカウンタ36を使用
して分周回路8を削減した分、装置構成を簡素化できる
ようになる。
記第1実施例と同様、入力パルスPiに同期し、且つ、
制御データ生成回路4にて生成された2進デジタルデー
タに略対応した周期で出力パルスPoが出力されること
になり、本実施例によれば、ダウンカウンタ36を使用
して分周回路8を削減した分、装置構成を簡素化できる
ようになる。
【0116】ところで、上記第1実施例及び第2実施例
では、発振回路16をダウンカウンタ16aとタイミン
グ回路16bとにより構成し、セレクタ14から出力さ
れるデータをダウンカウンタ16aにプリセットし、ダ
ウンカウンタ16aにおいてこのデータを基準クロック
にてダウンカウントして、そのカウント値が「0」にな
った時点で出力パルスPoを発生することにより、セレ
クタ14からのデータに対応した周期で出力パルスPo
を発生できるようにしたが、この場合、出力パルスPo
の周期を制御可能な時間分解能は、外部から入力される
基準クロックの周期で決定されるため、定数加算器1
2,セレクタ14,パルス発生装置20等の動作によっ
て、入力パルスPiを周波数逓倍した出力パルスPoが
理想の特性から大きくずれるのを防止することはできる
ものの、出力パルスPoの周波数を高めるには限界があ
る。つまり、基準クロックは、水晶発振器等の固定発振
器を用いて生成することができるが、その発振周波数は
最大でも数百MHz程度までであるため、上記各実施例
のPLL装置において生成可能な出力パルスPoの周波
数は10MHz程度である。
では、発振回路16をダウンカウンタ16aとタイミン
グ回路16bとにより構成し、セレクタ14から出力さ
れるデータをダウンカウンタ16aにプリセットし、ダ
ウンカウンタ16aにおいてこのデータを基準クロック
にてダウンカウントして、そのカウント値が「0」にな
った時点で出力パルスPoを発生することにより、セレ
クタ14からのデータに対応した周期で出力パルスPo
を発生できるようにしたが、この場合、出力パルスPo
の周期を制御可能な時間分解能は、外部から入力される
基準クロックの周期で決定されるため、定数加算器1
2,セレクタ14,パルス発生装置20等の動作によっ
て、入力パルスPiを周波数逓倍した出力パルスPoが
理想の特性から大きくずれるのを防止することはできる
ものの、出力パルスPoの周波数を高めるには限界があ
る。つまり、基準クロックは、水晶発振器等の固定発振
器を用いて生成することができるが、その発振周波数は
最大でも数百MHz程度までであるため、上記各実施例
のPLL装置において生成可能な出力パルスPoの周波
数は10MHz程度である。
【0117】また、上記第1実施例及び第2実施例で
は、発振回路16内のダウンカウンタ16aにプリセッ
トするデータ値により出力パルスPoの周期が制御され
るが、このデータ値の1単位は基準クロックの1周期分
に対応することになるため、制御データ生成回路4にお
いて制御データを生成する際に使用する入力パルスPi
の周期データ及び入力パルスPiと出力パルスPoの分
周後の信号との位相差データの時間分解能を、発振回路
16が出力パルスPoを制御可能な時間分解能(この場
合、基準クロックの1周期分)に対応させる必要があ
る。そしてこのためには、信号周期検出回路2及び位相
比較回路10を、入力パルスPiの周期及び入力パルス
Piと出力パルスPoの分周後の信号との位相差を、夫
々、発振回路16と同じ時間分解能で符号化できるよう
にすることが望ましい。
は、発振回路16内のダウンカウンタ16aにプリセッ
トするデータ値により出力パルスPoの周期が制御され
るが、このデータ値の1単位は基準クロックの1周期分
に対応することになるため、制御データ生成回路4にお
いて制御データを生成する際に使用する入力パルスPi
の周期データ及び入力パルスPiと出力パルスPoの分
周後の信号との位相差データの時間分解能を、発振回路
16が出力パルスPoを制御可能な時間分解能(この場
合、基準クロックの1周期分)に対応させる必要があ
る。そしてこのためには、信号周期検出回路2及び位相
比較回路10を、入力パルスPiの周期及び入力パルス
Piと出力パルスPoの分周後の信号との位相差を、夫
々、発振回路16と同じ時間分解能で符号化できるよう
にすることが望ましい。
【0118】そこで次に本発明の第3実施例として、入
力パルスの周期及び入力パルスと出力パルスの分周後の
信号との位相差を発振回路と同じ時間分解能で符号化で
き、しかも、基準クロックの代りに所定の位相差を有す
る多相クロックを用いることにより、その時間分解能を
高めて、より高周波の出力パルスを生成できるようにし
た周波数逓倍型のPLL装置について説明する。
力パルスの周期及び入力パルスと出力パルスの分周後の
信号との位相差を発振回路と同じ時間分解能で符号化で
き、しかも、基準クロックの代りに所定の位相差を有す
る多相クロックを用いることにより、その時間分解能を
高めて、より高周波の出力パルスを生成できるようにし
た周波数逓倍型のPLL装置について説明する。
【0119】まず図6は、第3実施例のPLL装置の全
体の構成を表わすブロック図である。なお、本実施例の
PLL装置は、外部から入力される基準信号(上記実施
例の入力パルスに相当)PREFを、逓倍数を表わす1
0bitの除数データDV(DV1〜DV10)に応じ
て周波数逓倍した出力信号(上記実施例の出力パルスに
相当)POUTを生成するためのものであり、外部から
動作開始信号PSTBを受けて出力信号POUTの出力
を開始する。図6に示すように、本実施例のPLL装置
は、外部からHighレベルの制御信号PAが入力されてい
るときに、所定の位相差Tgを有する16個の多相クロ
ックR1〜R16を出力するパルス周回回路としてのリ
ングオシレータ42と、出力信号POUTを逓倍数にて
分周した分周信号BOWと基準信号PREFとのオア信
号である内部クロックPBの周期を、リングオシレータ
42から出力される多相クロックR1〜R16を用いて
符号化することにより、基準信号PREFの周期及び基
準信号PREFと分周信号BOWとの位相差に対応した
16bitの2進デジタルデータDD(DD1〜DD1
8),DE(DE1〜DE18)を生成するパルス位相
差符号化回路44と、パルス位相差符号化回路44から
出力される2進デジタルデータ(以下、周期データとい
う。)DD,DEに基づき、基準信号PREFと出力信
号POUTの位相差を基準信号PREFの周期の1/2
(つまりπ)に制御するための19bitの制御データ
DM(DM1〜DM19)を生成するデータ制御部46
と、データ制御部46にて生成された制御データDM
を、外部から入力された逓倍数を表わす10bitの除
数データDV(DV1〜DV10)にて除算し、その除
算結果を、小数点以上の除算値を表わす18bitの上
位bitデータDQ(DQ1〜DQ18)と、小数点以
下の除算値を表わす10bitの下位bitデータDP
(DP1〜DP10)とに分けて出力する除算器48
と、除算器48から出力される10bitの下位bit
データDPに対応した頻度でレベルが変化するセレクト
信号CDSを出力すると共に、出力信号POUTを除数
データVDにて分周したタイミングで分周信号BOWを
出力し、更に後続のデータラッチ回路52に対してデー
タのラッチタイミングを表わすタイミング信号DLSを
出力するデータ分配回路50と、データ分配回路50か
らのセレクト信号CDS及びタイミング信号DLSを受
け、タイミング信号DLSがHighレベルになったときに
除算器48から出力される上位bitデータDQをラッ
チすると共に、セレクト信号CDSに応じてそのラッチ
データDQ又はこれに値1を加算したデータDQ+1
を、出力信号POUTの周期を表わす18bitの周波
数制御データCD(CD1〜CD18)として出力する
データラッチ回路54と、リングオシレータ42から出
力される多相クロックR1〜R16を用いて、データラ
ッチ回路54からの周波数制御データCDに対応した周
期の出力信号POUTを生成するデジタル制御発振回路
(DCO)54と、上記各部の動作タイミングを制御す
るPLL動作制御回路56とから構成されている。
体の構成を表わすブロック図である。なお、本実施例の
PLL装置は、外部から入力される基準信号(上記実施
例の入力パルスに相当)PREFを、逓倍数を表わす1
0bitの除数データDV(DV1〜DV10)に応じ
て周波数逓倍した出力信号(上記実施例の出力パルスに
相当)POUTを生成するためのものであり、外部から
動作開始信号PSTBを受けて出力信号POUTの出力
を開始する。図6に示すように、本実施例のPLL装置
は、外部からHighレベルの制御信号PAが入力されてい
るときに、所定の位相差Tgを有する16個の多相クロ
ックR1〜R16を出力するパルス周回回路としてのリ
ングオシレータ42と、出力信号POUTを逓倍数にて
分周した分周信号BOWと基準信号PREFとのオア信
号である内部クロックPBの周期を、リングオシレータ
42から出力される多相クロックR1〜R16を用いて
符号化することにより、基準信号PREFの周期及び基
準信号PREFと分周信号BOWとの位相差に対応した
16bitの2進デジタルデータDD(DD1〜DD1
8),DE(DE1〜DE18)を生成するパルス位相
差符号化回路44と、パルス位相差符号化回路44から
出力される2進デジタルデータ(以下、周期データとい
う。)DD,DEに基づき、基準信号PREFと出力信
号POUTの位相差を基準信号PREFの周期の1/2
(つまりπ)に制御するための19bitの制御データ
DM(DM1〜DM19)を生成するデータ制御部46
と、データ制御部46にて生成された制御データDM
を、外部から入力された逓倍数を表わす10bitの除
数データDV(DV1〜DV10)にて除算し、その除
算結果を、小数点以上の除算値を表わす18bitの上
位bitデータDQ(DQ1〜DQ18)と、小数点以
下の除算値を表わす10bitの下位bitデータDP
(DP1〜DP10)とに分けて出力する除算器48
と、除算器48から出力される10bitの下位bit
データDPに対応した頻度でレベルが変化するセレクト
信号CDSを出力すると共に、出力信号POUTを除数
データVDにて分周したタイミングで分周信号BOWを
出力し、更に後続のデータラッチ回路52に対してデー
タのラッチタイミングを表わすタイミング信号DLSを
出力するデータ分配回路50と、データ分配回路50か
らのセレクト信号CDS及びタイミング信号DLSを受
け、タイミング信号DLSがHighレベルになったときに
除算器48から出力される上位bitデータDQをラッ
チすると共に、セレクト信号CDSに応じてそのラッチ
データDQ又はこれに値1を加算したデータDQ+1
を、出力信号POUTの周期を表わす18bitの周波
数制御データCD(CD1〜CD18)として出力する
データラッチ回路54と、リングオシレータ42から出
力される多相クロックR1〜R16を用いて、データラ
ッチ回路54からの周波数制御データCDに対応した周
期の出力信号POUTを生成するデジタル制御発振回路
(DCO)54と、上記各部の動作タイミングを制御す
るPLL動作制御回路56とから構成されている。
【0120】ここでまず、リングオシレータ42は、図
7に示す如く、遅延素子を構成する反転回路として、2
個の2入力ナンドゲート(以下、単にナンドゲートとい
う)NAND1,32と、30個のインバータINV2
〜31とを備えている。これら各回路は、前段の出力端
が次段の入力端へと順次リング状に接続されており、ナ
ンドゲートNAND1のナンドゲートNAND32に接
続されない方の入力端子(以下、この入力端子を起動用
端子という)には、外部からの制御信号PAが入力さ
れ、また、ナンドゲートNAND32のインバータIN
V31に接続されない方の入力端子(以下、この入力端
子を制御用端子という)にはインバータINV18の出
力信号が入力されている。一方、ナンドゲートNAND
1から数えて偶数段目に接続された反転回路の出力端に
は、夫々、多相クロックR1〜R16を出力するための
出力端子が設けられており、これらの出力端子が、パル
ス位相差符号化回路44及びデジタル制御発振回路54
に夫々接続されている。
7に示す如く、遅延素子を構成する反転回路として、2
個の2入力ナンドゲート(以下、単にナンドゲートとい
う)NAND1,32と、30個のインバータINV2
〜31とを備えている。これら各回路は、前段の出力端
が次段の入力端へと順次リング状に接続されており、ナ
ンドゲートNAND1のナンドゲートNAND32に接
続されない方の入力端子(以下、この入力端子を起動用
端子という)には、外部からの制御信号PAが入力さ
れ、また、ナンドゲートNAND32のインバータIN
V31に接続されない方の入力端子(以下、この入力端
子を制御用端子という)にはインバータINV18の出
力信号が入力されている。一方、ナンドゲートNAND
1から数えて偶数段目に接続された反転回路の出力端に
は、夫々、多相クロックR1〜R16を出力するための
出力端子が設けられており、これらの出力端子が、パル
ス位相差符号化回路44及びデジタル制御発振回路54
に夫々接続されている。
【0121】次に、このように構成されたリングオシレ
ータ42の動作について、図8を用いて説明する。ま
ず、制御信号PAがLow レベルであるときは、ナンドゲ
ートNAND1の出力P01はHighレベルとなるため、
ナンドゲートNAND1から数えて偶数段目のインバー
タの出力はLow レベルとなり、奇数段目のインバータの
出力はHighレベルとなって安定する。また、この状態に
おいて、ナンドゲートNAND32の制御用端子に入力
されたインバータINV18の出力P18はLow レベル
であるため、ナンドゲートNAND32だけは、偶数段
目に接続されているにも関わらずHighレベルを出力す
る。つまり、このように構成することにより、ナンドゲ
ートNAND1の入・出力信号が共にHighレベルとなる
ようにして、次に制御信号PAがLow からHighレベルに
変化したときに、ナンドゲートNAND1が反転動作を
開始するようにしている。
ータ42の動作について、図8を用いて説明する。ま
ず、制御信号PAがLow レベルであるときは、ナンドゲ
ートNAND1の出力P01はHighレベルとなるため、
ナンドゲートNAND1から数えて偶数段目のインバー
タの出力はLow レベルとなり、奇数段目のインバータの
出力はHighレベルとなって安定する。また、この状態に
おいて、ナンドゲートNAND32の制御用端子に入力
されたインバータINV18の出力P18はLow レベル
であるため、ナンドゲートNAND32だけは、偶数段
目に接続されているにも関わらずHighレベルを出力す
る。つまり、このように構成することにより、ナンドゲ
ートNAND1の入・出力信号が共にHighレベルとなる
ようにして、次に制御信号PAがLow からHighレベルに
変化したときに、ナンドゲートNAND1が反転動作を
開始するようにしている。
【0122】次に、制御信号PAがLow からHighレベル
に変化すると、ナンドゲートNAND1の出力P01
は、HighからLow レベルに反転するため、後続のインバ
ータの出力が順次反転して、奇数段目のインバータの出
力はHighからLow レベルに変化し、偶数段目のインバー
タの出力はLow からHighレベルに変化していく。なお、
以下の説明においては、このように制御信号PAがHigh
レベルであるときに、リングオシレータ42上を、奇数
段目の反転回路の立ち下がり出力として、及び偶数段目
の反転回路の立ち上がり出力として順次周回するパルス
信号のエッジをメインエッジと言い、図8においては点
印で表す。
に変化すると、ナンドゲートNAND1の出力P01
は、HighからLow レベルに反転するため、後続のインバ
ータの出力が順次反転して、奇数段目のインバータの出
力はHighからLow レベルに変化し、偶数段目のインバー
タの出力はLow からHighレベルに変化していく。なお、
以下の説明においては、このように制御信号PAがHigh
レベルであるときに、リングオシレータ42上を、奇数
段目の反転回路の立ち下がり出力として、及び偶数段目
の反転回路の立ち上がり出力として順次周回するパルス
信号のエッジをメインエッジと言い、図8においては点
印で表す。
【0123】そして、このメインエッジがインバータI
NV18に到達して、インバータINV18の出力P1
8がLow からHighレベルに反転すると、インバータIN
V31の出力レベルは未だHighレベルであるために、ナ
ンドゲートNAND32の2つの入力信号は共にHighレ
ベルとなって、ナンドゲートNAND32が反転動作を
開始し、その出力がHighからLow レベルに反転する。な
お、以下の説明においては、このようにメインエッジが
制御用端子からナンドゲートNAND32に入力され、
このナンドゲートNAND32によって反転されて、リ
ングオシレータ42上を、奇数段目の反転回路の立ち上
がり出力として、及び偶数段目の反転回路の立ち下がり
出力として順次周回するパルス信号のエッジをリセット
エッジと言い、図8においては×印で表す。そして、こ
のリセットエッジは、ナンドゲートNAND1により発
生したメインエッジと共に、リングオシレータ42上を
周回する。
NV18に到達して、インバータINV18の出力P1
8がLow からHighレベルに反転すると、インバータIN
V31の出力レベルは未だHighレベルであるために、ナ
ンドゲートNAND32の2つの入力信号は共にHighレ
ベルとなって、ナンドゲートNAND32が反転動作を
開始し、その出力がHighからLow レベルに反転する。な
お、以下の説明においては、このようにメインエッジが
制御用端子からナンドゲートNAND32に入力され、
このナンドゲートNAND32によって反転されて、リ
ングオシレータ42上を、奇数段目の反転回路の立ち上
がり出力として、及び偶数段目の反転回路の立ち下がり
出力として順次周回するパルス信号のエッジをリセット
エッジと言い、図8においては×印で表す。そして、こ
のリセットエッジは、ナンドゲートNAND1により発
生したメインエッジと共に、リングオシレータ42上を
周回する。
【0124】また、その後のメインエッジは、インバー
タINV18からの後続の各インバータにより順次反転
され、インバータINV31の出力がHighからLow レベ
ルに反転することによりナンドゲートNAND32に入
力されるが、このときナンドゲートNAND32の制御
用端子の入力信号、即ちインバータINV18の出力信
号は、Highレベルとなっているため、メインエッジはそ
のままナンドゲートNAND32及びナンドゲートNA
ND1以後の各インバータによって順次反転されて、リ
ングオシレータ42上を伝達していく。
タINV18からの後続の各インバータにより順次反転
され、インバータINV31の出力がHighからLow レベ
ルに反転することによりナンドゲートNAND32に入
力されるが、このときナンドゲートNAND32の制御
用端子の入力信号、即ちインバータINV18の出力信
号は、Highレベルとなっているため、メインエッジはそ
のままナンドゲートNAND32及びナンドゲートNA
ND1以後の各インバータによって順次反転されて、リ
ングオシレータ42上を伝達していく。
【0125】なお、このようにメインエッジが、インバ
ータINV19〜31を経由して、ナンドゲートNAN
D32に到達したときに、インバータINV18の出力
信号が未だHighレベルであるのは、インバータINV1
9〜31間のインバータの数が13個であるのに対し
て、ナンドゲートNAND32からインバータINV1
8までのナンドゲートを含むインバータの数は19個で
あるためであり、これにより、リセットエッジがナンド
ゲートNAND32からインバータINV18まで伝達
するよりも早く、メインエッジがナンドゲートNAND
32に入力されるからである。
ータINV19〜31を経由して、ナンドゲートNAN
D32に到達したときに、インバータINV18の出力
信号が未だHighレベルであるのは、インバータINV1
9〜31間のインバータの数が13個であるのに対し
て、ナンドゲートNAND32からインバータINV1
8までのナンドゲートを含むインバータの数は19個で
あるためであり、これにより、リセットエッジがナンド
ゲートNAND32からインバータINV18まで伝達
するよりも早く、メインエッジがナンドゲートNAND
32に入力されるからである。
【0126】一方、ナンドゲートNAND32によって
発生したリセットエッジは、ナンドゲートNAND1を
含む各インバータを経由して、再びインバータINV1
8に到達し、ナンドゲートNAND32の制御用端子の
信号レベルをHighからLow レベルに反転させるが、この
ときは、ナンドゲートNAND32のインバータINV
31からの入力信号が、既にメインエッジによってLow
レベルとなっているため、ナンドゲートNAND32の
出力は変化せず、リセットエッジは、インバータINV
18からインバータINV19〜31の正規ルートで順
次ナンドゲートNAND32へ伝達される。
発生したリセットエッジは、ナンドゲートNAND1を
含む各インバータを経由して、再びインバータINV1
8に到達し、ナンドゲートNAND32の制御用端子の
信号レベルをHighからLow レベルに反転させるが、この
ときは、ナンドゲートNAND32のインバータINV
31からの入力信号が、既にメインエッジによってLow
レベルとなっているため、ナンドゲートNAND32の
出力は変化せず、リセットエッジは、インバータINV
18からインバータINV19〜31の正規ルートで順
次ナンドゲートNAND32へ伝達される。
【0127】そして、リセットエッジが、インバータI
NV31に到達すると、ナンドゲートNAND32のイ
ンバータINV31からの入力信号が、Low からHighレ
ベルへと反転する。また、これとほぼ同時に、メインエ
ッジがインバータINV18に到達して、ナンドゲート
NAND32の制御用端子の入力信号もLow からHighレ
ベルへと反転する。これは、メインエッジが、ナンドゲ
ートNAND1から始まり、リングオシレータ42を正
規ルートで一周してから再びナンドゲートNAND1を
通過してインバータINV18へ到達するのに対し、リ
セットエッジは、メインエッジがナンドゲートNAND
1からインバータINV18へ到達してからナンドゲー
トNAND32の反転動作開始により発生され、その
後、リングオシレータ42を正規ルートで一周するとい
うように、両エッジがナンドゲートNAND32へ到達
するまでに経由する反転回路の延べ総数が、50個と全
く同一であるからである。
NV31に到達すると、ナンドゲートNAND32のイ
ンバータINV31からの入力信号が、Low からHighレ
ベルへと反転する。また、これとほぼ同時に、メインエ
ッジがインバータINV18に到達して、ナンドゲート
NAND32の制御用端子の入力信号もLow からHighレ
ベルへと反転する。これは、メインエッジが、ナンドゲ
ートNAND1から始まり、リングオシレータ42を正
規ルートで一周してから再びナンドゲートNAND1を
通過してインバータINV18へ到達するのに対し、リ
セットエッジは、メインエッジがナンドゲートNAND
1からインバータINV18へ到達してからナンドゲー
トNAND32の反転動作開始により発生され、その
後、リングオシレータ42を正規ルートで一周するとい
うように、両エッジがナンドゲートNAND32へ到達
するまでに経由する反転回路の延べ総数が、50個と全
く同一であるからである。
【0128】また本実施例のリングオシレータ42で
は、その偶数段目のインバータの反転応答時間は立ち上
がり出力よりも立ち下がり出力の方が速く、逆に、奇数
段目のインバータの反転応答時間は立ち下がり出力より
も立ち上がり出力の方が速くなるように予め設定してあ
り、リセットエッジの方がメインエッジよりも若干速く
ナンドゲートNAND32に到達するようにしている。
は、その偶数段目のインバータの反転応答時間は立ち上
がり出力よりも立ち下がり出力の方が速く、逆に、奇数
段目のインバータの反転応答時間は立ち下がり出力より
も立ち上がり出力の方が速くなるように予め設定してあ
り、リセットエッジの方がメインエッジよりも若干速く
ナンドゲートNAND32に到達するようにしている。
【0129】従って、リセットエッジによって、インバ
ータINV31の出力がLow からHighレベルに反転して
も、ナンドゲートNAND32の制御用端子の入力信号
は、未だLow レベルのままであるため、ナンドゲートN
AND32の出力は反転せず、やや遅れてメインエッジ
がインバータINV18に到達し、ナンドゲートNAN
D32の制御用端子の入力信号のレベルがLow からHigh
レベルに反転したときに、ナンドゲートNAND32の
出力がHighからLow レベルに反転する、というように、
リセットエッジは、ここで一旦消滅し、メインエッジに
よって再発生される。
ータINV31の出力がLow からHighレベルに反転して
も、ナンドゲートNAND32の制御用端子の入力信号
は、未だLow レベルのままであるため、ナンドゲートN
AND32の出力は反転せず、やや遅れてメインエッジ
がインバータINV18に到達し、ナンドゲートNAN
D32の制御用端子の入力信号のレベルがLow からHigh
レベルに反転したときに、ナンドゲートNAND32の
出力がHighからLow レベルに反転する、というように、
リセットエッジは、ここで一旦消滅し、メインエッジに
よって再発生される。
【0130】そして以後は、上記の動作が繰り返され、
リセットエッジがメインエッジ一周毎に再発生されて、
メインエッジと共に、リングオシレータ42上を周回す
ることとなる。そして、制御信号PAがLow レベルにな
ると、このような一連の動作は停止して、上述の初期状
態へ戻ることとなる。
リセットエッジがメインエッジ一周毎に再発生されて、
メインエッジと共に、リングオシレータ42上を周回す
ることとなる。そして、制御信号PAがLow レベルにな
ると、このような一連の動作は停止して、上述の初期状
態へ戻ることとなる。
【0131】以上のように、本実施例のリングオシレー
タ42においては、同一周回上に発生タイミングの異な
る2つのパルスエッジ(メインエッジとリセットエッ
ジ)を周回させるようにしているため、ナンドゲートN
AND1は、自己が発生させたメインエッジが戻ってく
る前にリセットエッジによって出力が反転され、ナンド
ゲートNAND32は、自己が発生させたリセットエッ
ジが戻ってくる前にメインエッジによって出力が反転す
るというように、常にパルス信号が周回することにな
る。そして、リングオシレータ42の上記各出力端子か
らは、各反転回路での反転動作時間Tdの32倍の時間
(32・Td)を1周期とする多相クロックR1〜R1
6が出力され、しかも隣接する端子から出力されるクロ
ックの位相差は、夫々、反転動作時間Tdの2倍の時間
Tgとなる。
タ42においては、同一周回上に発生タイミングの異な
る2つのパルスエッジ(メインエッジとリセットエッ
ジ)を周回させるようにしているため、ナンドゲートN
AND1は、自己が発生させたメインエッジが戻ってく
る前にリセットエッジによって出力が反転され、ナンド
ゲートNAND32は、自己が発生させたリセットエッ
ジが戻ってくる前にメインエッジによって出力が反転す
るというように、常にパルス信号が周回することにな
る。そして、リングオシレータ42の上記各出力端子か
らは、各反転回路での反転動作時間Tdの32倍の時間
(32・Td)を1周期とする多相クロックR1〜R1
6が出力され、しかも隣接する端子から出力されるクロ
ックの位相差は、夫々、反転動作時間Tdの2倍の時間
Tgとなる。
【0132】次に、上記リングオシレータ42から出力
される多相クロックR1〜R16を使用して、基準信号
PREFの周期及び基準信号PREFと分周信号BOW
との位相差に対応した周期データDD,DEを生成する
パルス位相差符号化回路44について図9〜図11を用
いて説明する。
される多相クロックR1〜R16を使用して、基準信号
PREFの周期及び基準信号PREFと分周信号BOW
との位相差に対応した周期データDD,DEを生成する
パルス位相差符号化回路44について図9〜図11を用
いて説明する。
【0133】なお、本実施例のパルス位相差符号化回路
44においては、上述したように、周期データDD,D
Eを、基準信号PREFと分周信号BOWとのオア信号
である内部クロックPBに基づき生成するが、この内部
クロックPBは、PLL動作制御回路56にて生成され
る。また、PLL動作制御回路56からパルス位相差符
号化回路44には、パルス位相差符号化回路44の動作
タイミングを制御するために、図11に示すように、内
部クロックPBを所定時間遅延したクロック信号CK
0、及び基準信号PREFをクロック信号CK0の遅延
時間より長い所定の遅延時間で遅延したクロック信号C
K1も入力される。
44においては、上述したように、周期データDD,D
Eを、基準信号PREFと分周信号BOWとのオア信号
である内部クロックPBに基づき生成するが、この内部
クロックPBは、PLL動作制御回路56にて生成され
る。また、PLL動作制御回路56からパルス位相差符
号化回路44には、パルス位相差符号化回路44の動作
タイミングを制御するために、図11に示すように、内
部クロックPBを所定時間遅延したクロック信号CK
0、及び基準信号PREFをクロック信号CK0の遅延
時間より長い所定の遅延時間で遅延したクロック信号C
K1も入力される。
【0134】図9に示すように、本実施例のパルス位相
差符号化回路44には、リングオシレータ42から出力
される多相クロックR1〜R16を受け、内部クロック
PBがLow レベルからHighレベルに変化した時(つま
り、内部クロックPBの立ち上がりタイミングで)、リ
ングオシレータ42内でメインエッジが何れの反転回路
に到達しているかを検出して、その位置を4bitの2
進デジタルデータに符号化するパルスセレクタ・エンコ
ーダ回路44aが備えられている。
差符号化回路44には、リングオシレータ42から出力
される多相クロックR1〜R16を受け、内部クロック
PBがLow レベルからHighレベルに変化した時(つま
り、内部クロックPBの立ち上がりタイミングで)、リ
ングオシレータ42内でメインエッジが何れの反転回路
に到達しているかを検出して、その位置を4bitの2
進デジタルデータに符号化するパルスセレクタ・エンコ
ーダ回路44aが備えられている。
【0135】パルスセレクタ・エンコーダ回路44a
は、図10に示すように、リングオシレータ42からの
多相クロックR1〜R16を夫々受け、内部クロックP
Bの立ち上がりで各信号R1〜R16をラッチするDフ
リップフロップからなるラッチ回路DFF1〜DFF1
6と、一方の入力端子にこれら各ラッチ回路DFF1〜
DFF16の出力がそのまま入力され、他方の入力端子
に次段のラッチ回路DFF2〜DFF15,DFF1の
出力が反転して入力されるアンドゲートAND1〜AN
D16と、これらアンドゲートAND1〜AND16の
内、出力レベルがHighレベルであるアンドゲートの位置
を4bitの2進デジタルデータに符号化するエンコー
ダENCとから構成されている。
は、図10に示すように、リングオシレータ42からの
多相クロックR1〜R16を夫々受け、内部クロックP
Bの立ち上がりで各信号R1〜R16をラッチするDフ
リップフロップからなるラッチ回路DFF1〜DFF1
6と、一方の入力端子にこれら各ラッチ回路DFF1〜
DFF16の出力がそのまま入力され、他方の入力端子
に次段のラッチ回路DFF2〜DFF15,DFF1の
出力が反転して入力されるアンドゲートAND1〜AN
D16と、これらアンドゲートAND1〜AND16の
内、出力レベルがHighレベルであるアンドゲートの位置
を4bitの2進デジタルデータに符号化するエンコー
ダENCとから構成されている。
【0136】従って、パルスセレクタ・エンコーダ回路
44a内では、内部クロックPBが立ち上がると、ラッ
チ回路DFF1〜DFF16により、そのときのリング
オシレータ42から出力されている多相クロックR1〜
R16の信号レベルが夫々ラッチされ、これら各ラッチ
回路DFF1〜DFF16から出力信号を夫々受けるア
ンドゲートAND1〜AND16のうち、リングオシレ
ータ42内でのメインエッジの到達位置に対応したアン
ドゲートの出力のみがHighレベルとなって、エンコーダ
ENCにてその位置を表わす2進デジタルデータが生成
されることになる。
44a内では、内部クロックPBが立ち上がると、ラッ
チ回路DFF1〜DFF16により、そのときのリング
オシレータ42から出力されている多相クロックR1〜
R16の信号レベルが夫々ラッチされ、これら各ラッチ
回路DFF1〜DFF16から出力信号を夫々受けるア
ンドゲートAND1〜AND16のうち、リングオシレ
ータ42内でのメインエッジの到達位置に対応したアン
ドゲートの出力のみがHighレベルとなって、エンコーダ
ENCにてその位置を表わす2進デジタルデータが生成
されることになる。
【0137】つまり、パルスセレクタ・エンコーダ回路
44a内の各ラッチ回路DFF1〜DFF16には、リ
ングオシレータ42内の偶数段目の反転回路からの出力
パルスが入力され、この信号はメインエッジにて立ち上
がり、リセットエッジにて立ち下がるため、ラッチ回路
DFF1〜DFF16の内、リングオシレータ42内で
メインエッジが到達している反転回路からの出力をラッ
チするラッチ回路DFFnの出力はHighレベルとなり、
次段のラッチ回路DFF(n+1) の出力はLow レベルとな
る。
44a内の各ラッチ回路DFF1〜DFF16には、リ
ングオシレータ42内の偶数段目の反転回路からの出力
パルスが入力され、この信号はメインエッジにて立ち上
がり、リセットエッジにて立ち下がるため、ラッチ回路
DFF1〜DFF16の内、リングオシレータ42内で
メインエッジが到達している反転回路からの出力をラッ
チするラッチ回路DFFnの出力はHighレベルとなり、
次段のラッチ回路DFF(n+1) の出力はLow レベルとな
る。
【0138】そこで、本実施例では、ラッチ回路DFF
1〜DFF16の内、連続する2段のラッチ回路の出力
を夫々アンドゲートAND1〜AND16に入力して、
対応するラッチ回路DFFnの出力がHighレベルで、次
段のラッチ回路DFF(n+1)の出力がLow レベルとなる
アンドゲートANDnの出力だけがHighレベルとなるよ
うに構成し、その信号をエンコーダENCに出力するこ
とにより、エンコーダENCにて、リングオシレータ4
2内でリセットエッジが到達している反転回路の位置を
表わす2進デジタルデータを生成できるようにしている
のである。
1〜DFF16の内、連続する2段のラッチ回路の出力
を夫々アンドゲートAND1〜AND16に入力して、
対応するラッチ回路DFFnの出力がHighレベルで、次
段のラッチ回路DFF(n+1)の出力がLow レベルとなる
アンドゲートANDnの出力だけがHighレベルとなるよ
うに構成し、その信号をエンコーダENCに出力するこ
とにより、エンコーダENCにて、リングオシレータ4
2内でリセットエッジが到達している反転回路の位置を
表わす2進デジタルデータを生成できるようにしている
のである。
【0139】このため、例えば、上記のように、内部ク
ロックPBが、メインエッジが第32段目のナンドゲー
トNAND32に到達しているときに立ち上がり、アン
ドゲートAND16の出力がHighレベルとなった場合に
は、エンコーダENCから、その位置に対応した値を2
進数に符号化した2進デジタルデータ(1111)が出
力されることとなる。
ロックPBが、メインエッジが第32段目のナンドゲー
トNAND32に到達しているときに立ち上がり、アン
ドゲートAND16の出力がHighレベルとなった場合に
は、エンコーダENCから、その位置に対応した値を2
進数に符号化した2進デジタルデータ(1111)が出
力されることとなる。
【0140】また次に、パルス位相差符号化回路44に
は、リングオシレータ42内の最終段のナンドゲートN
AND32から出力されるクロック信号R16をカウン
トすることにより、リングオシレータ42内をメインエ
ッジが何回周回したかをカウントする14bitカウン
タ(以下、単にカウンタという。)44bと、内部クロ
ックPBの立ち上がりタイミングでカウンタ44bから
の出力(14bit)をラッチするラッチ回路44c
と、内部クロックPBを少なくともカウンタ44bのカ
ウント動作時間以上遅延して入力する遅延回路44d
と、この遅延回路44dを介して入力された内部クロッ
クPBの立ち上がりタイミングでカウンタ44bからの
出力(14bit)をラッチするラッチ回路44eと、
これら各ラッチ回路44c,44eに夫々ラッチされた
データを受け、パルスセレクタ・エンコーダ回路44a
から出力される4bitの2進デジタルデータの最上位
bit(MSB)の値に基づき、この値(MSB)が1
であればラッチ回路44cにラッチされたデータを、逆
にこの値(MSB)が0であればラッチ回路44eにラ
ッチされたデータを選択して、パルスセレクタ・エンコ
ーダ回路44aから出力される4bitの2進デジタル
データに対する上位bitデータとして出力するマルチ
プレクサ(MUX)44fとが備えられている。
は、リングオシレータ42内の最終段のナンドゲートN
AND32から出力されるクロック信号R16をカウン
トすることにより、リングオシレータ42内をメインエ
ッジが何回周回したかをカウントする14bitカウン
タ(以下、単にカウンタという。)44bと、内部クロ
ックPBの立ち上がりタイミングでカウンタ44bから
の出力(14bit)をラッチするラッチ回路44c
と、内部クロックPBを少なくともカウンタ44bのカ
ウント動作時間以上遅延して入力する遅延回路44d
と、この遅延回路44dを介して入力された内部クロッ
クPBの立ち上がりタイミングでカウンタ44bからの
出力(14bit)をラッチするラッチ回路44eと、
これら各ラッチ回路44c,44eに夫々ラッチされた
データを受け、パルスセレクタ・エンコーダ回路44a
から出力される4bitの2進デジタルデータの最上位
bit(MSB)の値に基づき、この値(MSB)が1
であればラッチ回路44cにラッチされたデータを、逆
にこの値(MSB)が0であればラッチ回路44eにラ
ッチされたデータを選択して、パルスセレクタ・エンコ
ーダ回路44aから出力される4bitの2進デジタル
データに対する上位bitデータとして出力するマルチ
プレクサ(MUX)44fとが備えられている。
【0141】つまり、本実施例のパルス位相差符号化回
路44においては、パルスセレクタ・エンコーダ回路4
4aにて、リングオシレータ42内でのメインエッジの
到達位置を4bitの2進デジタルデータに符号化し、
更にこのリングオシレータ42内でのメインエッジの周
回回数をカウンタ44bにてカウントして、そのカウン
トデータ(14bit)を、ラッチ回路44c,44e
及びマルチプレクサ(MUX)44fを介して出力する
ことにより、内部クロックPBの立ち上がりタイミング
を、リングオシレータ42から出力される多相クロック
R1〜R16の位相差Tgを単位として、18bitの
2進デジタルデータDAに符号化するのである。
路44においては、パルスセレクタ・エンコーダ回路4
4aにて、リングオシレータ42内でのメインエッジの
到達位置を4bitの2進デジタルデータに符号化し、
更にこのリングオシレータ42内でのメインエッジの周
回回数をカウンタ44bにてカウントして、そのカウン
トデータ(14bit)を、ラッチ回路44c,44e
及びマルチプレクサ(MUX)44fを介して出力する
ことにより、内部クロックPBの立ち上がりタイミング
を、リングオシレータ42から出力される多相クロック
R1〜R16の位相差Tgを単位として、18bitの
2進デジタルデータDAに符号化するのである。
【0142】なお、本実施例のパルス位相差符号化回路
44においては、マルチプレクサ(MUX)44fによ
り、パルスセレクタ・エンコーダ回路44aから出力さ
れる2進デジタルデータのMSBが0であるときには、
内部クロックPBを遅延したクロックにてカウンタ44
bからのカウントデータをラッチするラッチ回路44e
からのラッチデータを選択し、パルスセレクタ・エンコ
ーダ回路44aから出力される2進デジタルデータのM
SBが1であるときには、内部クロックPBにてカウン
タ44bからのカウントデータをラッチするラッチ回路
44cからのラッチデータを選択するようにしている
が、これは、リングオシレータ42からクロック信号R
16が出力されてから、カウンタ44bがそのクロック
信号R16をカウントして、カウンタ44bからの出力
が安定するまでにある程度の時間を要するためである。
44においては、マルチプレクサ(MUX)44fによ
り、パルスセレクタ・エンコーダ回路44aから出力さ
れる2進デジタルデータのMSBが0であるときには、
内部クロックPBを遅延したクロックにてカウンタ44
bからのカウントデータをラッチするラッチ回路44e
からのラッチデータを選択し、パルスセレクタ・エンコ
ーダ回路44aから出力される2進デジタルデータのM
SBが1であるときには、内部クロックPBにてカウン
タ44bからのカウントデータをラッチするラッチ回路
44cからのラッチデータを選択するようにしている
が、これは、リングオシレータ42からクロック信号R
16が出力されてから、カウンタ44bがそのクロック
信号R16をカウントして、カウンタ44bからの出力
が安定するまでにある程度の時間を要するためである。
【0143】つまり、本実施例では、内部クロックPB
の立ち上がりによりパルスセレクタ・エンコーダ回路4
4aにて符号化された2進デジタルデータのMSBが0
となっているとき、換言すれば、リングオシレータ42
内でのメインエッジの位置が初段の反転回路から真ん中
の反転回路までの間にある場合には、内部クロックPB
にてラッチしたラッチ回路44cからのラッチデータ
は、カウンタ44bのカウント動作遅れによって実際よ
り1だけ少なくなっている虞があるため、この場合に
は、カウンタ44bのカウントデータを内部クロックP
Bを遅延させたクロックにてラッチするラッチ回路44
eからのラッチデータを使用することにより、内部クロ
ックPBの立ち上がりタイミングを正確に符号化した2
進デジタルデータDAが得られるようにしているのであ
る。
の立ち上がりによりパルスセレクタ・エンコーダ回路4
4aにて符号化された2進デジタルデータのMSBが0
となっているとき、換言すれば、リングオシレータ42
内でのメインエッジの位置が初段の反転回路から真ん中
の反転回路までの間にある場合には、内部クロックPB
にてラッチしたラッチ回路44cからのラッチデータ
は、カウンタ44bのカウント動作遅れによって実際よ
り1だけ少なくなっている虞があるため、この場合に
は、カウンタ44bのカウントデータを内部クロックP
Bを遅延させたクロックにてラッチするラッチ回路44
eからのラッチデータを使用することにより、内部クロ
ックPBの立ち上がりタイミングを正確に符号化した2
進デジタルデータDAが得られるようにしているのであ
る。
【0144】また次に、パルス位相差符号化回路44に
は、図11のタイムチャートに示すように、上記のよう
に符号化された18bitの2進デジタルデータDA
を、PLL動作制御回路56から出力されるクロック信
号CK0の立ち上がりタイミングでラッチし、ラッチデ
ータDBとして出力するラッチ回路44gと、ラッチ回
路44gからのラッチデータDBを、更に、PLL動作
制御回路56から出力されるクロック信号CK1の立ち
上がりタイミングでラッチし、ラッチデータDCとして
出力するラッチ回路44hと、ラッチ回路44gからの
ラッチデータDBに値1の最上位bit(MSB:19
bit目)を加えた19bitの2進デジタルデータか
ら、ラッチ回路44hからのラッチデータDCを減じ、
その減算結果を上述の周期データDDとして出力する減
算器44iと、減算器44iからの周期データDDを、
更に、PLL動作制御回路56から出力されるクロック
信号CK1の立ち上がりタイミングでラッチし、上述の
周期データDEとして出力するラッチ回路44jとが備
えられている。
は、図11のタイムチャートに示すように、上記のよう
に符号化された18bitの2進デジタルデータDA
を、PLL動作制御回路56から出力されるクロック信
号CK0の立ち上がりタイミングでラッチし、ラッチデ
ータDBとして出力するラッチ回路44gと、ラッチ回
路44gからのラッチデータDBを、更に、PLL動作
制御回路56から出力されるクロック信号CK1の立ち
上がりタイミングでラッチし、ラッチデータDCとして
出力するラッチ回路44hと、ラッチ回路44gからの
ラッチデータDBに値1の最上位bit(MSB:19
bit目)を加えた19bitの2進デジタルデータか
ら、ラッチ回路44hからのラッチデータDCを減じ、
その減算結果を上述の周期データDDとして出力する減
算器44iと、減算器44iからの周期データDDを、
更に、PLL動作制御回路56から出力されるクロック
信号CK1の立ち上がりタイミングでラッチし、上述の
周期データDEとして出力するラッチ回路44jとが備
えられている。
【0145】このように構成された本実施例のパルス位
相差符号化回路44においては、基準信号PREFと分
周信号BOWとのオア信号である内部クロックPBが立
ち上がる度に、そのタイミングを表わす2進デジタルデ
ータDAが生成され、その後、内部クロックPBに遅れ
て入力されるクロック信号CK0にて、その2進デジタ
ルデータDAがラッチ回路44gにラッチされる。ま
た、ラッチ回路44gから出力されるラッチデータDB
のうち、基準信号PREFの立ち上がタイミングで生成
されたデータ(図に示すD4,D6,D8)は、クロッ
ク信号CK1を受けて動作するラッチ回路44hにより
ラッチされる。
相差符号化回路44においては、基準信号PREFと分
周信号BOWとのオア信号である内部クロックPBが立
ち上がる度に、そのタイミングを表わす2進デジタルデ
ータDAが生成され、その後、内部クロックPBに遅れ
て入力されるクロック信号CK0にて、その2進デジタ
ルデータDAがラッチ回路44gにラッチされる。ま
た、ラッチ回路44gから出力されるラッチデータDB
のうち、基準信号PREFの立ち上がタイミングで生成
されたデータ(図に示すD4,D6,D8)は、クロッ
ク信号CK1を受けて動作するラッチ回路44hにより
ラッチされる。
【0146】そして、このラッチ回路44hから出力さ
れるラッチデータDCは、減算器44iにおいて、ラッ
チ回路44gからのラッチデータDBから減算されるた
め、減算器44iから出力される周期データDDは、基
準信号PREFの立ち上がり後にクロック信号CK0が
入力されてからクロック信号CK1が入力されるまでの
間は、基準信号PREFが前回上がってから今回立ち上
がるまでの時間(つまり基準信号PREFの周期)を表
わすデータとなり、その後、クロック信号CK0が入力
されてから次にクロック信号CK0が入力されるまでの
間は、基準信号PREFが立ち上がってから分周信号B
OWが立ち上がるまでの時間(つまり基準信号PREF
と分周信号BOWとの位相差)を表わすデータとなる。
れるラッチデータDCは、減算器44iにおいて、ラッ
チ回路44gからのラッチデータDBから減算されるた
め、減算器44iから出力される周期データDDは、基
準信号PREFの立ち上がり後にクロック信号CK0が
入力されてからクロック信号CK1が入力されるまでの
間は、基準信号PREFが前回上がってから今回立ち上
がるまでの時間(つまり基準信号PREFの周期)を表
わすデータとなり、その後、クロック信号CK0が入力
されてから次にクロック信号CK0が入力されるまでの
間は、基準信号PREFが立ち上がってから分周信号B
OWが立ち上がるまでの時間(つまり基準信号PREF
と分周信号BOWとの位相差)を表わすデータとなる。
【0147】また、この減算器44iから出力される周
期データDDは、ラッチ回路44jにて、クロック信号
CK1の立ち上がりタイミングでラッチされるため、ラ
ッチ回路44jから出力される周期データDEは、常に
基準信号PREFの周期を表わすデータとなる。
期データDDは、ラッチ回路44jにて、クロック信号
CK1の立ち上がりタイミングでラッチされるため、ラ
ッチ回路44jから出力される周期データDEは、常に
基準信号PREFの周期を表わすデータとなる。
【0148】なお、本実施例では、減算器44iにラッ
チ回路44gからのラッチデータDBを入力するに当た
っては、そのラッチデータDBに値1の最上位bitデ
ータを付加するようにしているが、これはカウンタ44
bがリングオシレータ42内のメインエッジの周回回数
を連続的にカウントするため、その出力値が最大値に達
するとその後は最小値に戻ってしまうためである。
チ回路44gからのラッチデータDBを入力するに当た
っては、そのラッチデータDBに値1の最上位bitデ
ータを付加するようにしているが、これはカウンタ44
bがリングオシレータ42内のメインエッジの周回回数
を連続的にカウントするため、その出力値が最大値に達
するとその後は最小値に戻ってしまうためである。
【0149】つまり、内部クロックPBが前回立ち上が
ってから次に立ち上がるまでの間に、カウンタ44bの
出力が最大値から最小値に変化すると、その後ラッチ回
路44gから出力される最新のラッチデータDBが、ラ
ッチ回路44hにラッチされたラッチデータDCよりも
小さくなって、これをそのまま減算すると、減算結果が
負になってしまうことがあるので、本実施例では、ラッ
チ回路44gにラッチされた最新のラッチデータDB
(18bit)に値1の最上位bitデータを加えるこ
とにより、19bitの2進デジタルデータを生成し、
この値からラッチ回路44hのラッチデータDCを減算
して、その減算結果の下位18bitを出力することに
より、常に正確な周期データDD,DEが得られるよう
にしているのである。
ってから次に立ち上がるまでの間に、カウンタ44bの
出力が最大値から最小値に変化すると、その後ラッチ回
路44gから出力される最新のラッチデータDBが、ラ
ッチ回路44hにラッチされたラッチデータDCよりも
小さくなって、これをそのまま減算すると、減算結果が
負になってしまうことがあるので、本実施例では、ラッ
チ回路44gにラッチされた最新のラッチデータDB
(18bit)に値1の最上位bitデータを加えるこ
とにより、19bitの2進デジタルデータを生成し、
この値からラッチ回路44hのラッチデータDCを減算
して、その減算結果の下位18bitを出力することに
より、常に正確な周期データDD,DEが得られるよう
にしているのである。
【0150】次に、上記パルス位相差符号化回路44か
ら出力される周期データDD,DEに基づき、基準信号
PREFと出力信号POUTの位相差を基準信号PRE
Fの周期の1/2(つまりπ)に制御するための制御デ
ータDMを生成するデータ制御部46について図12及
び図13を用いて説明する。
ら出力される周期データDD,DEに基づき、基準信号
PREFと出力信号POUTの位相差を基準信号PRE
Fの周期の1/2(つまりπ)に制御するための制御デ
ータDMを生成するデータ制御部46について図12及
び図13を用いて説明する。
【0151】なお、データ制御部46には、図13に示
すように、PLL動作制御回路56から、基準信号PR
EFをクロック信号CK0の遅延時間より長い所定の遅
延時間で遅延した上述のクロック信号CK1と、分周信
号BOWをクロック信号CK0の遅延時間より長い所定
の遅延時間で遅延したクロック信号CK2と、クロック
信号CK2に同期してレベルがHigh/Low の何れかに切
り換えられる制御信号DGSとの3つの動作制御用信号
が入力される。
すように、PLL動作制御回路56から、基準信号PR
EFをクロック信号CK0の遅延時間より長い所定の遅
延時間で遅延した上述のクロック信号CK1と、分周信
号BOWをクロック信号CK0の遅延時間より長い所定
の遅延時間で遅延したクロック信号CK2と、クロック
信号CK2に同期してレベルがHigh/Low の何れかに切
り換えられる制御信号DGSとの3つの動作制御用信号
が入力される。
【0152】図12に示すように、本実施例のデータ制
御部46は、周期データDE(18bit)をクロック
信号CK1の立ち上がりタイミングでラッチし、ラッチ
データDF(18bit)として出力するラッチ回路4
6aと、このラッチデータDFと周期データDEとを加
算して、その加算結果を表わす加算データDG(19b
it)を出力する加算器46bと、周期データDD(1
8bit)をクロック信号CK2の立ち上がりタイミン
グでラッチし、ラッチデータDH(18bit)として
出力するラッチ回路46cと、このラッチデータDHを
更にクロック信号CK2の立ち上がりタイミングでラッ
チし、ラッチデータDI(18bit)として出力する
ラッチ回路46dと、ラッチデータDH及びDIを加算
して、その加算結果を表わす加算データDJ(19bi
t)を出力する加算器46eと、上記加算器46bから
の加算データDGのうちの下位1bitを除く18bi
tのデータから加算データDJを減じて、減算データD
K(19bit)を出力する減算器46fと、この減算
データDKと上記加算データDGとを加算し、その加算
結果を加算データDL(19bit)として出力する加
算器46gと、PLL動作制御回路56からの制御信号
DGSがLow レベルであれば加算データDGを選択し、
逆に制御信号DGSがHighレベルであれば加算データD
Lを選択して、その選択したデータを上記制御データD
M(19bit)として出力するマルチプレクサ(MU
X)46hとから構成されている。
御部46は、周期データDE(18bit)をクロック
信号CK1の立ち上がりタイミングでラッチし、ラッチ
データDF(18bit)として出力するラッチ回路4
6aと、このラッチデータDFと周期データDEとを加
算して、その加算結果を表わす加算データDG(19b
it)を出力する加算器46bと、周期データDD(1
8bit)をクロック信号CK2の立ち上がりタイミン
グでラッチし、ラッチデータDH(18bit)として
出力するラッチ回路46cと、このラッチデータDHを
更にクロック信号CK2の立ち上がりタイミングでラッ
チし、ラッチデータDI(18bit)として出力する
ラッチ回路46dと、ラッチデータDH及びDIを加算
して、その加算結果を表わす加算データDJ(19bi
t)を出力する加算器46eと、上記加算器46bから
の加算データDGのうちの下位1bitを除く18bi
tのデータから加算データDJを減じて、減算データD
K(19bit)を出力する減算器46fと、この減算
データDKと上記加算データDGとを加算し、その加算
結果を加算データDL(19bit)として出力する加
算器46gと、PLL動作制御回路56からの制御信号
DGSがLow レベルであれば加算データDGを選択し、
逆に制御信号DGSがHighレベルであれば加算データD
Lを選択して、その選択したデータを上記制御データD
M(19bit)として出力するマルチプレクサ(MU
X)46hとから構成されている。
【0153】このように構成された本実施例のデータ制
御部46においては、図13に示す如く、ラッチ回路4
6aがクロック信号CK1にて周期データDEをラッチ
するため、そのラッチデータDFは、パルス位相差符号
化回路44にて前回(つまり基準信号PREFの1周期
前)に符号化された基準信号PREFの周期を表わすデ
ータとなる。そして、加算器46bでは、このデータD
Fとパルス位相差符号化回路44から現在出力されてい
る周期データDEとが加算されるため、加算器46bか
ら出力される加算データDGは、基準信号PREFの2
周期分の時間に対応したデータとなり、制御信号DGS
がLow レベルであれば、このデータがそのまま制御デー
タDMとして出力されることになる。
御部46においては、図13に示す如く、ラッチ回路4
6aがクロック信号CK1にて周期データDEをラッチ
するため、そのラッチデータDFは、パルス位相差符号
化回路44にて前回(つまり基準信号PREFの1周期
前)に符号化された基準信号PREFの周期を表わすデ
ータとなる。そして、加算器46bでは、このデータD
Fとパルス位相差符号化回路44から現在出力されてい
る周期データDEとが加算されるため、加算器46bか
ら出力される加算データDGは、基準信号PREFの2
周期分の時間に対応したデータとなり、制御信号DGS
がLow レベルであれば、このデータがそのまま制御デー
タDMとして出力されることになる。
【0154】一方、ラッチ回路46cは、分周信号BO
Wを所定時間遅延したクロック信号CK2にて周期デー
タDDをラッチするため、そのラッチデータDHは、常
に、基準信号PREFの立ち上がりから分周信号BOW
の立ち上がりまでの時間(つまり位相差)を表わす最新
のデータとなる。また、このデータDHは、クロック信
号CK2にてラッチ回路46にラッチされるため、ラッ
チ回路46からのラッチデータDIは、パルス位相差符
号化回路44において前回符号化された基準信号PRE
Fと分周信号BOWとの位相差を表わすデータとなる。
従って、これら各ラッチデータDH及びDIを加算する
加算器46eから出力される加算データDJは、基準信
号PREFと分周信号BOWとの位相差を過去2回分加
算した値を表わすデータとなる。
Wを所定時間遅延したクロック信号CK2にて周期デー
タDDをラッチするため、そのラッチデータDHは、常
に、基準信号PREFの立ち上がりから分周信号BOW
の立ち上がりまでの時間(つまり位相差)を表わす最新
のデータとなる。また、このデータDHは、クロック信
号CK2にてラッチ回路46にラッチされるため、ラッ
チ回路46からのラッチデータDIは、パルス位相差符
号化回路44において前回符号化された基準信号PRE
Fと分周信号BOWとの位相差を表わすデータとなる。
従って、これら各ラッチデータDH及びDIを加算する
加算器46eから出力される加算データDJは、基準信
号PREFと分周信号BOWとの位相差を過去2回分加
算した値を表わすデータとなる。
【0155】また、この加算データDJは、減算器46
fにおいて、加算器46bから出力される基準信号PR
EFの2周期分の時間に対応した加算データDGの下位
1bitを除くデータ、換言すれば加算データDGを2
分の1することによって得られる基準信号1周期分(2
π)の時間を表わすデータ、から減算され、更にその減
算後のデータDKは、加算器46gにおいて加算データ
DGに加算される。
fにおいて、加算器46bから出力される基準信号PR
EFの2周期分の時間に対応した加算データDGの下位
1bitを除くデータ、換言すれば加算データDGを2
分の1することによって得られる基準信号1周期分(2
π)の時間を表わすデータ、から減算され、更にその減
算後のデータDKは、加算器46gにおいて加算データ
DGに加算される。
【0156】このため、加算器46gから出力される加
算データDKは、基準信号3周期分(6π)の時間か
ら、基準信号PREFの2周期当たりに生じる基準信号
PREFと分周信号BOWとの位相差分を減じた値とな
り、基準信号PREFと分周信号BOWとの位相差が目
標値であるπに制御されていれば、加算器46gから出
力される加算データDKは、基準信号2周期分(4π:
6π−π−π)の時間を表わすデータとなり、位相差が
πより△Tだけ大きければ、加算データDKは基準信号
2周期分(4π)の時間から過去2回分の位相のずれ量
(2・△T)を減じた値となり、逆に位相差がπより△
Tだけ小さければ、加算データDKは基準信号2周期分
(4π)の時間に過去2回分の位相のずれ量(2・△
T)を加えた値となる。
算データDKは、基準信号3周期分(6π)の時間か
ら、基準信号PREFの2周期当たりに生じる基準信号
PREFと分周信号BOWとの位相差分を減じた値とな
り、基準信号PREFと分周信号BOWとの位相差が目
標値であるπに制御されていれば、加算器46gから出
力される加算データDKは、基準信号2周期分(4π:
6π−π−π)の時間を表わすデータとなり、位相差が
πより△Tだけ大きければ、加算データDKは基準信号
2周期分(4π)の時間から過去2回分の位相のずれ量
(2・△T)を減じた値となり、逆に位相差がπより△
Tだけ小さければ、加算データDKは基準信号2周期分
(4π)の時間に過去2回分の位相のずれ量(2・△
T)を加えた値となる。
【0157】従って、当該データ制御部46からは、P
LL動作制御回路から出力される制御信号DGSがLow
レベルであれば、制御データDMとして、基準信号PR
EFの2周期分の時間を表わすデータが出力され、制御
信号DGSがHighレベルであれば、基準信号PREFの
2周期分の時間を、基準信号PREFと分周信号BOW
との位相差の過去2回の目標値πからのずれ量にて補正
した時間を表わすデータが出力されることになる。
LL動作制御回路から出力される制御信号DGSがLow
レベルであれば、制御データDMとして、基準信号PR
EFの2周期分の時間を表わすデータが出力され、制御
信号DGSがHighレベルであれば、基準信号PREFの
2周期分の時間を、基準信号PREFと分周信号BOW
との位相差の過去2回の目標値πからのずれ量にて補正
した時間を表わすデータが出力されることになる。
【0158】そして、このようにデータ制御部46から
出力される制御データDMは、除算器48において、外
部から入力される除数データDVにて除算され、その除
算結果のうち、小数点以下の値は下位bitデータDP
としてデータ分配回路50に入力され、小数点以上の値
は上位bitデータDQとしてデータラッチ回路52に
入力される。
出力される制御データDMは、除算器48において、外
部から入力される除数データDVにて除算され、その除
算結果のうち、小数点以下の値は下位bitデータDP
としてデータ分配回路50に入力され、小数点以上の値
は上位bitデータDQとしてデータラッチ回路52に
入力される。
【0159】なお、上記データ制御部46から出力され
る制御データDMは、基準信号PREFの2周期分の時
間に対応したデータであるため、除算器48により得ら
れる上位bitデータDQ(18bit)は、リングオ
シレータ42から出力される多相クロックR1〜Rの位
相差Tgの2分の1の時間Tdを時間分解能として出力
信号POUTの周期を表わすデータとなり、その上位1
7bit分が多相クロックR1〜R16の位相差Tgを
時間分解能とする値となる。
る制御データDMは、基準信号PREFの2周期分の時
間に対応したデータであるため、除算器48により得ら
れる上位bitデータDQ(18bit)は、リングオ
シレータ42から出力される多相クロックR1〜Rの位
相差Tgの2分の1の時間Tdを時間分解能として出力
信号POUTの周期を表わすデータとなり、その上位1
7bit分が多相クロックR1〜R16の位相差Tgを
時間分解能とする値となる。
【0160】次に、除算器48からの下位bitデータ
DPを受けるデータ分配回路50は、本発明のパルス発
生装置に相当するものであり、上記実施例のパルス発生
装置20,30と略同様、除算器48から入力される下
位bitデータDP(10bit)をラッチする10b
itのレジスタ50aと、レジスタ50aにラッチされ
た下位bitデータDPの各bitに対応した10個の
マルチプレクサ(MUX)からなるセレクタ列50b
と、このセレクタ列50bの各マルチプレクサ(MU
X)に対して、夫々、選択信号を出力する10bitの
ダウンカウンタ50cとを備えている。
DPを受けるデータ分配回路50は、本発明のパルス発
生装置に相当するものであり、上記実施例のパルス発生
装置20,30と略同様、除算器48から入力される下
位bitデータDP(10bit)をラッチする10b
itのレジスタ50aと、レジスタ50aにラッチされ
た下位bitデータDPの各bitに対応した10個の
マルチプレクサ(MUX)からなるセレクタ列50b
と、このセレクタ列50bの各マルチプレクサ(MU
X)に対して、夫々、選択信号を出力する10bitの
ダウンカウンタ50cとを備えている。
【0161】ここで、セレクタ列50bを構成する各マ
ルチプレクサ(MUX)は、2つの入力端子を有し、一
方の入力端子には、夫々、レジスタ50aにラッチされ
た下位bitデータDPの各bitのデータが入力され
ている。そして、各マルチプレクサ(MUX)は、ダウ
ンカウンタ50cから出力される選択信号に応じて、そ
の選択信号がHighレベルであれば、上記一方の入力端子
に入力された下位bitデータDPの各bitのデータ
を選択して出力し、選択信号がLow レベルであれば、他
方の入力端子に入力されたデータを選択して出力する。
ルチプレクサ(MUX)は、2つの入力端子を有し、一
方の入力端子には、夫々、レジスタ50aにラッチされ
た下位bitデータDPの各bitのデータが入力され
ている。そして、各マルチプレクサ(MUX)は、ダウ
ンカウンタ50cから出力される選択信号に応じて、そ
の選択信号がHighレベルであれば、上記一方の入力端子
に入力された下位bitデータDPの各bitのデータ
を選択して出力し、選択信号がLow レベルであれば、他
方の入力端子に入力されたデータを選択して出力する。
【0162】また、一方の入力端子に下位bitデータ
DP(10bit)のうちの最下位bit(DP1)の
データを受けるマルチプレクサ(MUX)の他方の入力
端子は、常にデータ値「0」のレベルとなるように接地
され、一方の入力端子に下位bitデータDPの2bi
t目以上のbitデータ(DP2〜DP10)を受ける
残り9個のマルチプレクサ(MUX)の他方の入力端子
には、夫々、1bit下位のデータを受けるマルチプレ
クサ(MUX)からの出力信号がそのまま入力され、下
位bitデータDPのうちの最上位bit(DP10)
のデータを受けるマルチプレクサ(MUX)からの出力
信号は、この信号をセレクト信号CDSとしてラッチし
てデータラッチ回路52に出力するラッチ回路50fに
入力される。
DP(10bit)のうちの最下位bit(DP1)の
データを受けるマルチプレクサ(MUX)の他方の入力
端子は、常にデータ値「0」のレベルとなるように接地
され、一方の入力端子に下位bitデータDPの2bi
t目以上のbitデータ(DP2〜DP10)を受ける
残り9個のマルチプレクサ(MUX)の他方の入力端子
には、夫々、1bit下位のデータを受けるマルチプレ
クサ(MUX)からの出力信号がそのまま入力され、下
位bitデータDPのうちの最上位bit(DP10)
のデータを受けるマルチプレクサ(MUX)からの出力
信号は、この信号をセレクト信号CDSとしてラッチし
てデータラッチ回路52に出力するラッチ回路50fに
入力される。
【0163】また更に、これら10個のマルチプレクサ
(MUX)のうち、下位bitデータDPのうちの最下
位bit(DP1)のデータを受けるマルチプレクサ
(MUX)には、選択信号として、ダウンカウンタ50
cの最上位bit(Q10)のカウント値が入力され、
逆に、下位bitデータDPのうちの最上位bit(D
P10)のデータを受けるマルチプレクサ(MUX)に
は、ダウンカウンタ50cの最下位bit(Q1)のカ
ウント値が入力される。つまり、マルチプレクサ(MU
X)が受ける下位bitデータDPのbit位置が下位
であるほど、ダウンカウンタ50cの上位のカウント値
が選択信号として入力される。
(MUX)のうち、下位bitデータDPのうちの最下
位bit(DP1)のデータを受けるマルチプレクサ
(MUX)には、選択信号として、ダウンカウンタ50
cの最上位bit(Q10)のカウント値が入力され、
逆に、下位bitデータDPのうちの最上位bit(D
P10)のデータを受けるマルチプレクサ(MUX)に
は、ダウンカウンタ50cの最下位bit(Q1)のカ
ウント値が入力される。つまり、マルチプレクサ(MU
X)が受ける下位bitデータDPのbit位置が下位
であるほど、ダウンカウンタ50cの上位のカウント値
が選択信号として入力される。
【0164】なお、これらレジスタ50a,ダウンカウ
ンタ50c,及びラッチ回路50fには、動作用のクロ
ック信号として、当該PLL装置(詳しくはデジタル制
御発振回路54)から出力される基準信号PREFを逓
倍した出力信号POUTが入力される。
ンタ50c,及びラッチ回路50fには、動作用のクロ
ック信号として、当該PLL装置(詳しくはデジタル制
御発振回路54)から出力される基準信号PREFを逓
倍した出力信号POUTが入力される。
【0165】次に、ダウンカウンタ50cは、出力信号
POUTを逓倍数にて分周した分周信号BOWを、分周
回路を別途設けることなく生成できるようにするための
ものであり、そのデータ入力端子には、基準信号PRE
Fの逓倍数を表す除数データDVが、マルチプレクサ
(MUX)50dを介して入力される。
POUTを逓倍数にて分周した分周信号BOWを、分周
回路を別途設けることなく生成できるようにするための
ものであり、そのデータ入力端子には、基準信号PRE
Fの逓倍数を表す除数データDVが、マルチプレクサ
(MUX)50dを介して入力される。
【0166】このマルチプレクサ(MUX)50dは、
当該データ分配回路50の起動後、最初の1回だけは、
ダウンカウンタ50cに除数データDVの2分の1の値
(DV/2)をセットすることにより、出力信号POU
Tが基準信号PREFの2分の1周期分出力された時点
で分周信号BOWを出力して、起動直後から基準信号P
REFと分周信号BOWとの位相差を基準信号PREF
の周期の2分の1(π)に制御できるようにするための
ものであり、PLL動作制御回路56から出力される制
御信号PTがHighレベルであるときには、除数データD
Vの2分の1の値(具体的には除数データDVを1bi
t下位方向にシフトさせて、最下位bitを除いた全9
bitの除数データ)を、ダウンカウンタ50cのデー
タ入力端子に入力し、制御信号PTがLow レベルである
ときには、除数データDV(10bit)をそのままダ
ウンカウンタ50cのデータ入力端子に入力する。
当該データ分配回路50の起動後、最初の1回だけは、
ダウンカウンタ50cに除数データDVの2分の1の値
(DV/2)をセットすることにより、出力信号POU
Tが基準信号PREFの2分の1周期分出力された時点
で分周信号BOWを出力して、起動直後から基準信号P
REFと分周信号BOWとの位相差を基準信号PREF
の周期の2分の1(π)に制御できるようにするための
ものであり、PLL動作制御回路56から出力される制
御信号PTがHighレベルであるときには、除数データD
Vの2分の1の値(具体的には除数データDVを1bi
t下位方向にシフトさせて、最下位bitを除いた全9
bitの除数データ)を、ダウンカウンタ50cのデー
タ入力端子に入力し、制御信号PTがLow レベルである
ときには、除数データDV(10bit)をそのままダ
ウンカウンタ50cのデータ入力端子に入力する。
【0167】なお、制御信号PTは、PLL動作制御回
路56において、当該装置の起動直後にはHighレベルに
制御され、その後、外部から動作開始信号PSTBが入
力され、更に基準信号PREFが立ち上がった時点で、
Low レベルに立ち下げられる信号であり、当該データ分
配回路50とデジタル制御発振回路54とに夫々入力さ
れる。
路56において、当該装置の起動直後にはHighレベルに
制御され、その後、外部から動作開始信号PSTBが入
力され、更に基準信号PREFが立ち上がった時点で、
Low レベルに立ち下げられる信号であり、当該データ分
配回路50とデジタル制御発振回路54とに夫々入力さ
れる。
【0168】また次に、ダウンカウンタ50cは、図1
5に示すように、そのカウント値が「1」になった時点
で分周信号BOWを発生するようにされており、この分
周信号BOWは、オア回路OR1を介して、ダウンカウ
ンタ50cのリセット端子RSTに入力される。またこ
のオアゲートOR1には、上記制御信号PTも入力され
る。
5に示すように、そのカウント値が「1」になった時点
で分周信号BOWを発生するようにされており、この分
周信号BOWは、オア回路OR1を介して、ダウンカウ
ンタ50cのリセット端子RSTに入力される。またこ
のオアゲートOR1には、上記制御信号PTも入力され
る。
【0169】このため、ダウンカウンタ50cは、当該
装置の起動後制御信号PTが立ち下がるまでの間、及
び、そのカウント値が「1」であるときにリセットさ
れ、次の出力信号POUTの立ち上がりで、マルチプレ
クサ50dを介して入力される除算データDVがセット
されることになる。
装置の起動後制御信号PTが立ち下がるまでの間、及
び、そのカウント値が「1」であるときにリセットさ
れ、次の出力信号POUTの立ち上がりで、マルチプレ
クサ50dを介して入力される除算データDVがセット
されることになる。
【0170】また、分周信号BOWと制御信号PTとの
論理和をとるオアゲートOR1からの出力は、タイミン
グ信号DLSとしてデータラッチ回路52に出力される
と共に、レジスタ50aへの下位bitデータDPの入
力経路に設けられたマルチプレクサ(MUX)50eに
対して、選択信号として出力される。
論理和をとるオアゲートOR1からの出力は、タイミン
グ信号DLSとしてデータラッチ回路52に出力される
と共に、レジスタ50aへの下位bitデータDPの入
力経路に設けられたマルチプレクサ(MUX)50eに
対して、選択信号として出力される。
【0171】このマルチプレクサ(MUX)50eは、
オアゲートOR1からの出力がHighレベルであるとき、
つまり起動後制御信号PTが立ち下がるまでの間と分周
信号BOWが出力されているときにだけ、下位bitデ
ータDPを選択してレジスタ50aに入力し、オアゲー
トOR1からの出力がLow レベルであるとき、換言すれ
ばダウンカウンタ50cがカウント動作しているときに
は、レジスタ50aに既にラッチされた下位bitデー
タDPを選択してレジスタ50aに入力する。
オアゲートOR1からの出力がHighレベルであるとき、
つまり起動後制御信号PTが立ち下がるまでの間と分周
信号BOWが出力されているときにだけ、下位bitデ
ータDPを選択してレジスタ50aに入力し、オアゲー
トOR1からの出力がLow レベルであるとき、換言すれ
ばダウンカウンタ50cがカウント動作しているときに
は、レジスタ50aに既にラッチされた下位bitデー
タDPを選択してレジスタ50aに入力する。
【0172】つまり、マルチプレクサ(MUX)50e
は、分周信号BOWを出力してから次に分周信号を出力
するまでの間に下位bitデータDPが変化しても、そ
れに応じてセレクト信号CDSが変化しないようにして
いるのである。このように構成された本実施例のデータ
分配回路50において、例えば図15に示す如く、除算
データDVとして値10を表わす2進データ「0000
001010」が入力されている場合、制御信号PTが
立ち下げられる起動初期には、ダウンカウンタ50cに
除算データDVの2分の1の値、つまり値5が設定さ
れ、その後、出力信号POUTのダウンカウントに伴い
カウント値が値1となるとダウンカウンタ50cから分
周信号BOWが出力される。
は、分周信号BOWを出力してから次に分周信号を出力
するまでの間に下位bitデータDPが変化しても、そ
れに応じてセレクト信号CDSが変化しないようにして
いるのである。このように構成された本実施例のデータ
分配回路50において、例えば図15に示す如く、除算
データDVとして値10を表わす2進データ「0000
001010」が入力されている場合、制御信号PTが
立ち下げられる起動初期には、ダウンカウンタ50cに
除算データDVの2分の1の値、つまり値5が設定さ
れ、その後、出力信号POUTのダウンカウントに伴い
カウント値が値1となるとダウンカウンタ50cから分
周信号BOWが出力される。
【0173】そして、ダウンカウンタ50cには、この
分周信号BOWの次の立ち下がりタイミングで除算デー
タDVの値10がセットされ、その後、ダウンカウンタ
50cは、出力信号POUTのダウンカウント,分周信
号BOWの出力,除算データDVのセットといった順で
出力信号POUTのダウンカウント動作を繰り返す。
分周信号BOWの次の立ち下がりタイミングで除算デー
タDVの値10がセットされ、その後、ダウンカウンタ
50cは、出力信号POUTのダウンカウント,分周信
号BOWの出力,除算データDVのセットといった順で
出力信号POUTのダウンカウント動作を繰り返す。
【0174】一方、セレクタ列50bを構成するマルチ
プレクサ(MUX)は、上記第1及び第2実施例と同
様、ダウンカウンタ50cのカウント値に対応して、上
位bitのデータ値を受けるセレクタ程短い周期でレジ
スタ50aからのデータ値を選択する。
プレクサ(MUX)は、上記第1及び第2実施例と同
様、ダウンカウンタ50cのカウント値に対応して、上
位bitのデータ値を受けるセレクタ程短い周期でレジ
スタ50aからのデータ値を選択する。
【0175】このため、セレクタ列50cからは、下位
bitデータの値に対応した頻度でHighレベルとなる信
号が出力されることになる。つまり、図15に示す如
く、下位bitデータDPが「1001000011」
であり、逓倍数を表わす除算データが値10を表わす場
合には、出力パルスPOUTの10個当たりに、下位b
itデータDP(この場合その上位4bit分「100
1」)に対応して、レベルが「L→H→H→H→L→H
→L→H→L→H」と変化する信号が出力される。
bitデータの値に対応した頻度でHighレベルとなる信
号が出力されることになる。つまり、図15に示す如
く、下位bitデータDPが「1001000011」
であり、逓倍数を表わす除算データが値10を表わす場
合には、出力パルスPOUTの10個当たりに、下位b
itデータDP(この場合その上位4bit分「100
1」)に対応して、レベルが「L→H→H→H→L→H
→L→H→L→H」と変化する信号が出力される。
【0176】そして、この信号は、次の出力信号POU
Tの立ち上がりタイミングでラッチ回路50fにラッチ
され、セレクト信号CDSとしてデータラッチ回路52
に出力される。また、分周信号BOWと制御信号PTと
の論理和をとるオアゲートOR1からの出力も、タイミ
ング信号DLSとしてデータラッチ回路52に出力され
る。次に、データラッチ回路52は、図16に示す如
く、除算器48から出力された上位bitデータDQに
値1を加算する加算器52fと、データ分配回路50か
ら出力されるタイミング信号DLSがHighレベルである
とき、加算器52fからの出力データDQ+1を選択し
て出力するマルチプレクサ(MUX)52aと、同じく
タイミング信号DLSがHighレベルであるとき除算器4
8からの上位bitデータDQを選択して出力するマル
チプレクサ(MUX)52bと、出力信号POUTの立
ち上がりにてマルチプレクサ52aからの出力をラッチ
すると共に、そのラッチしたデータを、タイミング信号
DLSがLow レベルであるときにマルチプレクサ52a
が選択するデータとしてマルチプレクサ52aに出力す
るラッチ回路52cと、同じく出力信号POUTの立ち
上がりにてマルチプレクサ52bからの出力をラッチす
ると共に、そのラッチしたデータを、タイミング信号D
LSがLow レベルであるときにマルチプレクサ52bが
選択するデータとしてマルチプレクサ52bに出力する
ラッチ回路52dと、ラッチ回路52c及びラッチ回路
52dからの出力データを夫々受け、データ分配回路5
0から出力されるセレクト信号CDSがHighレベルであ
るときには、ラッチ回路52cからの出力データを選択
し、セレクト信号CDSがLow レベルであるときには、
ラッチ回路52dからの出力データを選択するマルチプ
レクサ52eとから構成され、このマルチプレクサ52
eが選択したデータを、上記周波数制御データCDとし
てデジタル制御発振回路54に出力するようにされてい
る。
Tの立ち上がりタイミングでラッチ回路50fにラッチ
され、セレクト信号CDSとしてデータラッチ回路52
に出力される。また、分周信号BOWと制御信号PTと
の論理和をとるオアゲートOR1からの出力も、タイミ
ング信号DLSとしてデータラッチ回路52に出力され
る。次に、データラッチ回路52は、図16に示す如
く、除算器48から出力された上位bitデータDQに
値1を加算する加算器52fと、データ分配回路50か
ら出力されるタイミング信号DLSがHighレベルである
とき、加算器52fからの出力データDQ+1を選択し
て出力するマルチプレクサ(MUX)52aと、同じく
タイミング信号DLSがHighレベルであるとき除算器4
8からの上位bitデータDQを選択して出力するマル
チプレクサ(MUX)52bと、出力信号POUTの立
ち上がりにてマルチプレクサ52aからの出力をラッチ
すると共に、そのラッチしたデータを、タイミング信号
DLSがLow レベルであるときにマルチプレクサ52a
が選択するデータとしてマルチプレクサ52aに出力す
るラッチ回路52cと、同じく出力信号POUTの立ち
上がりにてマルチプレクサ52bからの出力をラッチす
ると共に、そのラッチしたデータを、タイミング信号D
LSがLow レベルであるときにマルチプレクサ52bが
選択するデータとしてマルチプレクサ52bに出力する
ラッチ回路52dと、ラッチ回路52c及びラッチ回路
52dからの出力データを夫々受け、データ分配回路5
0から出力されるセレクト信号CDSがHighレベルであ
るときには、ラッチ回路52cからの出力データを選択
し、セレクト信号CDSがLow レベルであるときには、
ラッチ回路52dからの出力データを選択するマルチプ
レクサ52eとから構成され、このマルチプレクサ52
eが選択したデータを、上記周波数制御データCDとし
てデジタル制御発振回路54に出力するようにされてい
る。
【0177】すなわち、本実施例のデータラッチ回路5
2は、上記第1及び第2実施例の定数加算器12及びセ
レクタ14に相当するものであり、図17に示す如く、
まずマルチプレクサ(MUX)52b及び52aに、デ
ータ分配回路50においてレジスタ50aに下位bit
データをセットするのに使用されるタイミング信号DL
Sを入力することにより、データ分配回路50において
レジスタ50aに下位bitデータがセットされるのと
同期して、マルチプレクサ(MUX)52b及び52a
に上位bitデータDQ及びそれに値1を加算したデー
タDQ+1をラッチさせ、更に、ラッチ回路52d及び
52cにおいて、そのデータを出力信号POUTに同期
して繰返しラッチさせることにより、ラッチ回路52d
及び52cからの出力データをデータ分配回路50のラ
ッチ回路50fから出力されるセレクト信号CDSに同
期させる。そして、マルチプレクサ52eにて、このセ
レクト信号CDSに同期して、ラッチ回路52d及び5
2cから夫々出力される上位bitデータDQ又はそれ
に値1を加えたデータDQ+1を選択することにより、
下位bitデータDPに対応した頻度で、データDQか
らデータDQ+1に変化する周波数制御データCDを生
成するのである。
2は、上記第1及び第2実施例の定数加算器12及びセ
レクタ14に相当するものであり、図17に示す如く、
まずマルチプレクサ(MUX)52b及び52aに、デ
ータ分配回路50においてレジスタ50aに下位bit
データをセットするのに使用されるタイミング信号DL
Sを入力することにより、データ分配回路50において
レジスタ50aに下位bitデータがセットされるのと
同期して、マルチプレクサ(MUX)52b及び52a
に上位bitデータDQ及びそれに値1を加算したデー
タDQ+1をラッチさせ、更に、ラッチ回路52d及び
52cにおいて、そのデータを出力信号POUTに同期
して繰返しラッチさせることにより、ラッチ回路52d
及び52cからの出力データをデータ分配回路50のラ
ッチ回路50fから出力されるセレクト信号CDSに同
期させる。そして、マルチプレクサ52eにて、このセ
レクト信号CDSに同期して、ラッチ回路52d及び5
2cから夫々出力される上位bitデータDQ又はそれ
に値1を加えたデータDQ+1を選択することにより、
下位bitデータDPに対応した頻度で、データDQか
らデータDQ+1に変化する周波数制御データCDを生
成するのである。
【0178】次に、リングオシレータ42から出力され
る多相クロックR1〜R16を用いて、データラッチ回
路52から出力される周波数制御データCDに対応した
周期の出力信号POUTを発生するデジタル制御発振回
路54について説明する。図18に示す如く、本実施例
のデジタル制御発振回路54には、リングオシレータ4
2からの多相クロックR1〜R16を受け、後述するセ
レクトデータDR(5bit)の上位4bit(DR2
〜DR5)に対応したクロック信号を選択し、セレクト
データDRの最下位bit(DR1)がLow レベルであ
れば、その選択したクロック信号を反転させた信号を、
セレクト信号PSOとして出力し、逆にセレクトデータ
DRの最下位bit(DR1)がHighレベルであれば、
その選択したクロック信号を、リングオシレータ42を
構成する反転回路の遅延時間分だけ遅延させ、更に反転
させた信号を、セレクト信号PSOとして出力する、パ
ルスセレクタ54aが備えられている。
る多相クロックR1〜R16を用いて、データラッチ回
路52から出力される周波数制御データCDに対応した
周期の出力信号POUTを発生するデジタル制御発振回
路54について説明する。図18に示す如く、本実施例
のデジタル制御発振回路54には、リングオシレータ4
2からの多相クロックR1〜R16を受け、後述するセ
レクトデータDR(5bit)の上位4bit(DR2
〜DR5)に対応したクロック信号を選択し、セレクト
データDRの最下位bit(DR1)がLow レベルであ
れば、その選択したクロック信号を反転させた信号を、
セレクト信号PSOとして出力し、逆にセレクトデータ
DRの最下位bit(DR1)がHighレベルであれば、
その選択したクロック信号を、リングオシレータ42を
構成する反転回路の遅延時間分だけ遅延させ、更に反転
させた信号を、セレクト信号PSOとして出力する、パ
ルスセレクタ54aが備えられている。
【0179】また、デジタル制御発振回路54には、デ
ータラッチ回路52から入力された18bitの周波数
制御データCDの内、上位13bit(CD6〜CD1
8)がカウント用のデータとしてプリセットされると共
に、リングオシレータ42から出力されるクロック信号
R16の立ち上がりタイミングでダウンカウントを行う
13bitダウンカウンタ(以下、単にダウンカウンタ
という)54dと、出力信号POUTの立ち上がりタイ
ミングで入力データをラッチし、そのラッチデータを全
6bitのセレクトデータDR(DR1〜DR6)とし
て出力するラッチ回路54kと、このラッチ回路54k
からのラッチデータとデータラッチ回路52から入力さ
れた18bitの周波数制御データCDのうちの下位5
bit(CD1〜CD5)とを加算してラッチ回路54
kに入力する加算器54mと、ラッチ回路54kから出
力される6bitのセレクトデータDRのうちの最上位
bit(DR6)が「1」であるときには、カウント値
が「1」になったときにダウンカウンタ54dから出力
される信号を選択し、最上位bit(DR6)が「0」
であるときには、カウント値が「2」になったときにダ
ウンカウンタ54dから出力される信号を選択するマル
チプレクサ(MUX)54eと、マルチプレクサ(MU
X)54eからの出力信号を出力信号POUTの立ち上
がりタイミングでラッチするラッチ回路54fと、出力
信号POUTの立ち上がりタイミングで制御信号PTを
ラッチするラッチ回路54cと、ラッチ回路54f及び
54cからの出力信号の論理和をとり、その論理和信号
をダウンカウンタ54dのセット信号として出力するオ
アゲートORaと、リングオシレータ42から入力され
る多相クロックR16を少なくともラッチ回路54kの
動作時間分遅延させて、ダウンカウンタ54d及びラッ
チ回路54c,54fに出力する遅延素子54bとが備
えられている。
ータラッチ回路52から入力された18bitの周波数
制御データCDの内、上位13bit(CD6〜CD1
8)がカウント用のデータとしてプリセットされると共
に、リングオシレータ42から出力されるクロック信号
R16の立ち上がりタイミングでダウンカウントを行う
13bitダウンカウンタ(以下、単にダウンカウンタ
という)54dと、出力信号POUTの立ち上がりタイ
ミングで入力データをラッチし、そのラッチデータを全
6bitのセレクトデータDR(DR1〜DR6)とし
て出力するラッチ回路54kと、このラッチ回路54k
からのラッチデータとデータラッチ回路52から入力さ
れた18bitの周波数制御データCDのうちの下位5
bit(CD1〜CD5)とを加算してラッチ回路54
kに入力する加算器54mと、ラッチ回路54kから出
力される6bitのセレクトデータDRのうちの最上位
bit(DR6)が「1」であるときには、カウント値
が「1」になったときにダウンカウンタ54dから出力
される信号を選択し、最上位bit(DR6)が「0」
であるときには、カウント値が「2」になったときにダ
ウンカウンタ54dから出力される信号を選択するマル
チプレクサ(MUX)54eと、マルチプレクサ(MU
X)54eからの出力信号を出力信号POUTの立ち上
がりタイミングでラッチするラッチ回路54fと、出力
信号POUTの立ち上がりタイミングで制御信号PTを
ラッチするラッチ回路54cと、ラッチ回路54f及び
54cからの出力信号の論理和をとり、その論理和信号
をダウンカウンタ54dのセット信号として出力するオ
アゲートORaと、リングオシレータ42から入力され
る多相クロックR16を少なくともラッチ回路54kの
動作時間分遅延させて、ダウンカウンタ54d及びラッ
チ回路54c,54fに出力する遅延素子54bとが備
えられている。
【0180】また更に、デジタル制御発振回路54に
は、ラッチ回路54fからの出力信号をリングオシレー
タ42内でパルス信号が略半周するのに要する時間だけ
遅延させる遅延素子54gと、ラッチ回路54kから出
力される6bitのセレクトデータDRのうち、パルス
セレクタ54aに入力される下位5bit分のデータD
R1〜DR5の最上位bitDR5がLow レベルのとき
には遅延素子54gからの出力信号を選択し、最上位b
itDR5がHigh レベルのときにはラッチ回路54f
からの出力を選択して出力するマルチプレクサ54h
と、マルチプレクサ54hからの出力をラッチするクリ
ア端子付ラッチ回路54iと、ラッチ回路54iからの
出力と出力信号POUTとの論理積をとり、ラッチ回路
54iのクリア端子に入力するアンドゲートANDa
と、ラッチ回路54iからの出力とパルスセレクタ54
aからのセレクト信号PSOとの否定論理和をとり、ラ
ッチ回路54iにラッチ用のクロック信号として入力す
るノアゲートNORaと、ラッチ回路54iからの出力
信号とPLL動作制御回路56から出力されるクロック
信号CK3との論理和をとるオアゲートORbと、この
オアゲートORbからの出力を増幅して、出力信号PO
UTとして外部に出力する増幅器54jと、が備えられ
ている。
は、ラッチ回路54fからの出力信号をリングオシレー
タ42内でパルス信号が略半周するのに要する時間だけ
遅延させる遅延素子54gと、ラッチ回路54kから出
力される6bitのセレクトデータDRのうち、パルス
セレクタ54aに入力される下位5bit分のデータD
R1〜DR5の最上位bitDR5がLow レベルのとき
には遅延素子54gからの出力信号を選択し、最上位b
itDR5がHigh レベルのときにはラッチ回路54f
からの出力を選択して出力するマルチプレクサ54h
と、マルチプレクサ54hからの出力をラッチするクリ
ア端子付ラッチ回路54iと、ラッチ回路54iからの
出力と出力信号POUTとの論理積をとり、ラッチ回路
54iのクリア端子に入力するアンドゲートANDa
と、ラッチ回路54iからの出力とパルスセレクタ54
aからのセレクト信号PSOとの否定論理和をとり、ラ
ッチ回路54iにラッチ用のクロック信号として入力す
るノアゲートNORaと、ラッチ回路54iからの出力
信号とPLL動作制御回路56から出力されるクロック
信号CK3との論理和をとるオアゲートORbと、この
オアゲートORbからの出力を増幅して、出力信号PO
UTとして外部に出力する増幅器54jと、が備えられ
ている。
【0181】なお、オアゲートORbに入力されるクロ
ック信号CK3は、制御信号PTがHighレベルであると
きにPLL動作制御回路56から基準信号PREFに同
期して出力される信号である。次に、上記のように構成
されたデジタル制御発振回路54の動作を説明する。
ック信号CK3は、制御信号PTがHighレベルであると
きにPLL動作制御回路56から基準信号PREFに同
期して出力される信号である。次に、上記のように構成
されたデジタル制御発振回路54の動作を説明する。
【0182】まず、リングオシレータ42に入力される
制御信号PAがHighレベルになって、リングオシレータ
42がパルス信号の周回動作を開始すると、当該デジタ
ル制御発振回路54には、リングオシレータ42から多
相クロックR1〜R16が入力され、ダウンカウンタ5
4d,ラッチ回路54c,54fには、クロック信号R
16を遅延した動作用のクロックが入力される。一方、
当該装置の起動直後には、制御信号PTがHighレベルで
あるため、このラッチ回路54cはこのクロック信号に
よりHighレベルの制御信号PTをラッチし、ダウンカウ
ンタ54dのセット端子をHighレベルに保持するため、
ダウンカウンタ54d,マルチプレクサ54e,ラッチ
回路54f,マルチプレクサ54h及びラッチ回路54
iの出力は全てLow レベルに保持される。従って、制御
信号PTがHighレベルであれば、当該デジタル制御発振
回路54からは、オアゲートORbに入力されたPLL
動作制御回路56からのクロック信号CK3が、出力信
号POUTとして出力されるだけである。
制御信号PAがHighレベルになって、リングオシレータ
42がパルス信号の周回動作を開始すると、当該デジタ
ル制御発振回路54には、リングオシレータ42から多
相クロックR1〜R16が入力され、ダウンカウンタ5
4d,ラッチ回路54c,54fには、クロック信号R
16を遅延した動作用のクロックが入力される。一方、
当該装置の起動直後には、制御信号PTがHighレベルで
あるため、このラッチ回路54cはこのクロック信号に
よりHighレベルの制御信号PTをラッチし、ダウンカウ
ンタ54dのセット端子をHighレベルに保持するため、
ダウンカウンタ54d,マルチプレクサ54e,ラッチ
回路54f,マルチプレクサ54h及びラッチ回路54
iの出力は全てLow レベルに保持される。従って、制御
信号PTがHighレベルであれば、当該デジタル制御発振
回路54からは、オアゲートORbに入力されたPLL
動作制御回路56からのクロック信号CK3が、出力信
号POUTとして出力されるだけである。
【0183】そして、その後、制御信号PTが立ち下げ
られると、ラッチ回路54cからの出力が次のクロック
信号R16に同期してLow レベルとなるため、その後、
ダウンカウンタ54dは、周波数制御データCDの上位
13bit分(CD6〜CD18)の値(図に示すQ
0)を初期値として、クロック信号R16が入力される
度にダウンカウントを行なう。
られると、ラッチ回路54cからの出力が次のクロック
信号R16に同期してLow レベルとなるため、その後、
ダウンカウンタ54dは、周波数制御データCDの上位
13bit分(CD6〜CD18)の値(図に示すQ
0)を初期値として、クロック信号R16が入力される
度にダウンカウントを行なう。
【0184】一方、ラッチ回路54kは、出力信号PO
UTの立ち上がりタイミングで加算器54mからのデー
タをラッチする。ところで、当該装置の起動後、制御信
号PTが立ち下げられるまでの間は、ラッチ回路54i
の出力はLow レベルに保持されるため、その間、当該デ
ジタル制御発振回路54からは、基準信号PREFに同
期してPLL動作制御回路56から入力されるクロック
信号CK3がそのまま出力信号POUTとして出力され
る。従って、制御信号が立ち下げられるまでの間は、ラ
ッチ回路54kは、このクロック信号CKの立上がり
で、加算器54mの出力をラッチすることになり、起動
後、最初のクロック信号CKが入力されたときには、ラ
ッチ回路54kは何等データをラッチしておらず、加算
器54mからの出力は、周波数制御データCDの下位5
bit(CD1〜CD5)となるため、ラッチ回路54
kは、このデータ(CD1〜CD5)に値「0」の最上
位bit(DR6)を加えた6bitのセレクトデータ
DRを出力することになる。
UTの立ち上がりタイミングで加算器54mからのデー
タをラッチする。ところで、当該装置の起動後、制御信
号PTが立ち下げられるまでの間は、ラッチ回路54i
の出力はLow レベルに保持されるため、その間、当該デ
ジタル制御発振回路54からは、基準信号PREFに同
期してPLL動作制御回路56から入力されるクロック
信号CK3がそのまま出力信号POUTとして出力され
る。従って、制御信号が立ち下げられるまでの間は、ラ
ッチ回路54kは、このクロック信号CKの立上がり
で、加算器54mの出力をラッチすることになり、起動
後、最初のクロック信号CKが入力されたときには、ラ
ッチ回路54kは何等データをラッチしておらず、加算
器54mからの出力は、周波数制御データCDの下位5
bit(CD1〜CD5)となるため、ラッチ回路54
kは、このデータ(CD1〜CD5)に値「0」の最上
位bit(DR6)を加えた6bitのセレクトデータ
DRを出力することになる。
【0185】このため、図19に示す如く、当該装置の
起動後、その後基準信号PREFに同期してクロック信
号CK3が入力された時点では、それまでにデータ制御
部46にて符号化され、更に除算器48にて逓倍数にて
除算された、出力信号POUTの周期を表す周波数制御
データCDの下位5bit分DCD0(CD1〜CD
5)がラッチ回路54kにセレクトデータDRとしてラ
ッチされ、その後、制御信号PTが立ち下げられると、
ダウンカウンタ54dが、周波数制御データCDの上位
13bit(CD6〜18)を初期値として、リングオ
シレータ42からのクロック信号R16によるダウンカ
ウントを開始することになる。
起動後、その後基準信号PREFに同期してクロック信
号CK3が入力された時点では、それまでにデータ制御
部46にて符号化され、更に除算器48にて逓倍数にて
除算された、出力信号POUTの周期を表す周波数制御
データCDの下位5bit分DCD0(CD1〜CD
5)がラッチ回路54kにセレクトデータDRとしてラ
ッチされ、その後、制御信号PTが立ち下げられると、
ダウンカウンタ54dが、周波数制御データCDの上位
13bit(CD6〜18)を初期値として、リングオ
シレータ42からのクロック信号R16によるダウンカ
ウントを開始することになる。
【0186】次に、マルチプレクサ(MUX)54e
は、ラッチ回路54kから出力されるセレクトデータD
Rの最上位bit(DR6)が値1であれば、ダウンカ
ウンタ54dのカウント値が「1」になったときにHigh
レベルの信号を出力し、セレクトデータDRの最上位b
it(DR6)が値0であれば、ダウンカウンタ54d
のカウント値が「2」になったときにHighレベルの信号
を出力する。そして、このようにマルチプレクサ(MU
X)54eから出力される信号は、リングオシレータ4
2から出力されるクロック信号R16の立上がりタイミ
ングでラッチ回路54fによりラッチされるため、ラッ
チ回路54fからは、マルチプレクサ(MUX)54e
からの出力信号を、リングオシレータ42内でのパルス
信号の1周回時間(16×Tg=32×Td)分遅延し
た信号が出力されることになる。
は、ラッチ回路54kから出力されるセレクトデータD
Rの最上位bit(DR6)が値1であれば、ダウンカ
ウンタ54dのカウント値が「1」になったときにHigh
レベルの信号を出力し、セレクトデータDRの最上位b
it(DR6)が値0であれば、ダウンカウンタ54d
のカウント値が「2」になったときにHighレベルの信号
を出力する。そして、このようにマルチプレクサ(MU
X)54eから出力される信号は、リングオシレータ4
2から出力されるクロック信号R16の立上がりタイミ
ングでラッチ回路54fによりラッチされるため、ラッ
チ回路54fからは、マルチプレクサ(MUX)54e
からの出力信号を、リングオシレータ42内でのパルス
信号の1周回時間(16×Tg=32×Td)分遅延し
た信号が出力されることになる。
【0187】このため、上記のように、当該装置の起動
後、基準信号PREFに同期してクロック信号CK3が
入力され、その後、制御信号PTが立ち下げられて、ダ
ウンカウンタ54dがダウンカウントを開始した場合に
は、ダウンカウンタ54dのカウント値が「2」になっ
ているときに、マルチプレクサ54eからの出力がHigh
レベルとなり、その後、リングオシレータ42の1周回
時間経過した時点(換言すれば、ダウンカウンタ54d
のカウント値が値1になった時点)で、ラッチ回路54
fからの出力がHighレベルとなる。なお、このようにラ
ッチ回路54fの出力がHighレベルになると、ダウンカ
ウンタ54dには周波数制御データCDの上位13bi
tが新たにセットされる。
後、基準信号PREFに同期してクロック信号CK3が
入力され、その後、制御信号PTが立ち下げられて、ダ
ウンカウンタ54dがダウンカウントを開始した場合に
は、ダウンカウンタ54dのカウント値が「2」になっ
ているときに、マルチプレクサ54eからの出力がHigh
レベルとなり、その後、リングオシレータ42の1周回
時間経過した時点(換言すれば、ダウンカウンタ54d
のカウント値が値1になった時点)で、ラッチ回路54
fからの出力がHighレベルとなる。なお、このようにラ
ッチ回路54fの出力がHighレベルになると、ダウンカ
ウンタ54dには周波数制御データCDの上位13bi
tが新たにセットされる。
【0188】また次に、ラッチ回路54fからHighレベ
ルの信号が出力されると、遅延素子54gが、その信号
を、リングオシレータ42内でパルス信号が略半周する
のに要する時間だけ遅延させる。そして、マルチプレク
サ54hが、セレクトデータDRのうちのパルスセレク
タ54aに入力される下位5bit分のデータDR1〜
DR5の最上位bitDR5がLow レベルのときには遅
延素子54gからの出力信号を選択し、最上位bitD
R5がHighレベルのときにはラッチ回路54fからの出
力を選択して出力する。
ルの信号が出力されると、遅延素子54gが、その信号
を、リングオシレータ42内でパルス信号が略半周する
のに要する時間だけ遅延させる。そして、マルチプレク
サ54hが、セレクトデータDRのうちのパルスセレク
タ54aに入力される下位5bit分のデータDR1〜
DR5の最上位bitDR5がLow レベルのときには遅
延素子54gからの出力信号を選択し、最上位bitD
R5がHighレベルのときにはラッチ回路54fからの出
力を選択して出力する。
【0189】一方、パルスセレクタ54aは、ラッチ回
路54kから出力されるセレクトデータDRの上位2b
it目から下位2bit目までのデータ(DR2〜DR
5)が値1を表す「0001」であれば、リングオシレ
ータ42からのクロック信号R1を選択し、データ(D
R2〜DR5)が値15を表す「1111」であればク
ロック信号R15を選択する、というように、データ
(DR5〜DR2)が表わす値に対応したクロック信号
を選択する。また、セレクトデータDRの最下位bit
R1が「1」であれば、更にこのクロック信号をリング
オシレータ42を構成する反転回路の反転動作時間(T
d)分遅延したクロック信号を、逆に最下位bitR1
が「0」であれば選択したクロック信号を、夫々反転し
て、セレクト信号PSOとして出力する。
路54kから出力されるセレクトデータDRの上位2b
it目から下位2bit目までのデータ(DR2〜DR
5)が値1を表す「0001」であれば、リングオシレ
ータ42からのクロック信号R1を選択し、データ(D
R2〜DR5)が値15を表す「1111」であればク
ロック信号R15を選択する、というように、データ
(DR5〜DR2)が表わす値に対応したクロック信号
を選択する。また、セレクトデータDRの最下位bit
R1が「1」であれば、更にこのクロック信号をリング
オシレータ42を構成する反転回路の反転動作時間(T
d)分遅延したクロック信号を、逆に最下位bitR1
が「0」であれば選択したクロック信号を、夫々反転し
て、セレクト信号PSOとして出力する。
【0190】このため、ラッチ回路54iからの出力
は、制御信号PTの立下がり後、ダウンカウンタ54d
にて、クロック信号R16が周波数制御データCDの上
位13bit(CD6〜CD18)に対応した数だけカ
ウントされて、マルチプレクサ54hからHighレベルの
信号が出力され、その後、パルスセレクタ54aからセ
レクト信号PSOが出力されたときに、Highレベルとな
り、この信号が、オアゲートORb及び増幅器54jを
介して、出力信号POUTとして出力されることにな
る。
は、制御信号PTの立下がり後、ダウンカウンタ54d
にて、クロック信号R16が周波数制御データCDの上
位13bit(CD6〜CD18)に対応した数だけカ
ウントされて、マルチプレクサ54hからHighレベルの
信号が出力され、その後、パルスセレクタ54aからセ
レクト信号PSOが出力されたときに、Highレベルとな
り、この信号が、オアゲートORb及び増幅器54jを
介して、出力信号POUTとして出力されることにな
る。
【0191】なお、本実施例において、セレクトデータ
DR(6bit)の上位5bit目(DR5)が、パル
スセレクタ54aが出力信号R1〜R8を選択するHigh
レベルになっている場合には、マルチプレクサ(MU
X)54hにてラッチ回路54fの出力信号を選択し、
逆に、セレクトデータDR(6bit)の上位5bit
目(DR5)が、パルスセレクタ54aが出力信号R9
〜R16を選択するLowレベルになっている場合には、
マルチプレクサ(MUX)54hにてラッチ回路54f
の出力信号を遅延させた遅延素子54gからの出力信号
を選択するようにしているのは、ラッチ回路54iのラ
ッチタイミング付近で入力データが変化すると、ラッチ
回路54iの出力が不確定になるからである。そこで、
パルスセレクタ54aがクロック信号R1〜R8を選択
した場合、ラッチ回路54iのラッチタイミング付近で
常に入力データが確定している信号を、マルチプレクサ
(MUX)54hによりラッチ回路54fの出力をセレ
クトすることで得ている。一方、パルスセレクタ54a
が出力信号R9〜R16を選択した場合は、遅延素子5
4gの出力をマルチプレクサ(MUX)54hによりセ
レクトすることで、ラッチ回路54iのラッチタイミン
グ付近で常に入力データが確定しているようにしてい
る。
DR(6bit)の上位5bit目(DR5)が、パル
スセレクタ54aが出力信号R1〜R8を選択するHigh
レベルになっている場合には、マルチプレクサ(MU
X)54hにてラッチ回路54fの出力信号を選択し、
逆に、セレクトデータDR(6bit)の上位5bit
目(DR5)が、パルスセレクタ54aが出力信号R9
〜R16を選択するLowレベルになっている場合には、
マルチプレクサ(MUX)54hにてラッチ回路54f
の出力信号を遅延させた遅延素子54gからの出力信号
を選択するようにしているのは、ラッチ回路54iのラ
ッチタイミング付近で入力データが変化すると、ラッチ
回路54iの出力が不確定になるからである。そこで、
パルスセレクタ54aがクロック信号R1〜R8を選択
した場合、ラッチ回路54iのラッチタイミング付近で
常に入力データが確定している信号を、マルチプレクサ
(MUX)54hによりラッチ回路54fの出力をセレ
クトすることで得ている。一方、パルスセレクタ54a
が出力信号R9〜R16を選択した場合は、遅延素子5
4gの出力をマルチプレクサ(MUX)54hによりセ
レクトすることで、ラッチ回路54iのラッチタイミン
グ付近で常に入力データが確定しているようにしてい
る。
【0192】また、本実施例において、パルスセレクタ
54aは、リングオシレータ42から出力されるクロッ
ク信号R1〜R16の中から、ラッチ回路54kから出
力されるセレクトデータDRの上位2bit目から下位
2bit目までのデータ(DR5〜DR2)に対応した
クロック信号を選択し、更に、セレクトデータDRの最
下位bit(DR1)が「0」であればその選択したク
ロック信号をそのまま反転し、逆に、セレクトデータD
Rの最下位bit(DR1)が「1」であれば、その選
択したクロック信号をリングオシレータ42内の反転回
路の反転動作時間(Td)分遅延した信号を反転して、
セレクト信号PSOとして出力するようにしているの
は、除算器48において生成された上位bitデータD
Q(18bit)の上位17bit分(DQ2〜DQ1
8)が多相クロックR1〜R16の位相差Tgを時間分
解能とする値となり、最下位bit(DQ1)はその時
間分解能の半分の時間分解能(Tg/2=Td)に対応
した値となるためである。
54aは、リングオシレータ42から出力されるクロッ
ク信号R1〜R16の中から、ラッチ回路54kから出
力されるセレクトデータDRの上位2bit目から下位
2bit目までのデータ(DR5〜DR2)に対応した
クロック信号を選択し、更に、セレクトデータDRの最
下位bit(DR1)が「0」であればその選択したク
ロック信号をそのまま反転し、逆に、セレクトデータD
Rの最下位bit(DR1)が「1」であれば、その選
択したクロック信号をリングオシレータ42内の反転回
路の反転動作時間(Td)分遅延した信号を反転して、
セレクト信号PSOとして出力するようにしているの
は、除算器48において生成された上位bitデータD
Q(18bit)の上位17bit分(DQ2〜DQ1
8)が多相クロックR1〜R16の位相差Tgを時間分
解能とする値となり、最下位bit(DQ1)はその時
間分解能の半分の時間分解能(Tg/2=Td)に対応
した値となるためである。
【0193】つまり、周波数制御データCD(18)b
itは、この上位bitデータDQに基づき設定されて
おり、その最下位bit(CD1)の時間分解能は、リ
ングオシレータ42内の反転回路の反転動作時間Tdに
対応しているため、本実施例では、出力信号POUTを
制御可能な時間分解能を、多相クロックR1〜R16の
位相差Tgの2分の1の時間Tdに設定するために、最
下位bit(CD1)が「1」である場合には、セレク
トデータDRの上位2bit目から下位2bit目まで
のデータ(DR5〜DR2)に対応したクロック信号
を、更にリングオシレータ42内の反転回路の反転動作
時間(Td)分遅延するようにしているのである。
itは、この上位bitデータDQに基づき設定されて
おり、その最下位bit(CD1)の時間分解能は、リ
ングオシレータ42内の反転回路の反転動作時間Tdに
対応しているため、本実施例では、出力信号POUTを
制御可能な時間分解能を、多相クロックR1〜R16の
位相差Tgの2分の1の時間Tdに設定するために、最
下位bit(CD1)が「1」である場合には、セレク
トデータDRの上位2bit目から下位2bit目まで
のデータ(DR5〜DR2)に対応したクロック信号
を、更にリングオシレータ42内の反転回路の反転動作
時間(Td)分遅延するようにしているのである。
【0194】また次に、上記のようにラッチ回路54i
からの出力がHighレベルとなり、オアゲートORb及び
増幅器54jから出力信号POUTが出力されると、ア
ンドゲートANDaを介して、ラッチ回路54iのクリ
ア端子にHighレベルの信号が入力されるため、この信号
の入力によりラッチ回路54iははクリアされて、その
出力がLow レベルに反転する。従って、出力信号POU
Tのパルス幅は、ラッチ回路54iからの出力がHighレ
ベルとなってから、オアゲートORb,増幅器54j,
及びアンドゲートANDaを介して、ラッチ回路54i
のクリア端子にHighレベルの信号が入力されて、ラッチ
回路54iの出力がLow レベルに反転するまでの時間、
換言すれば、これら各部の動作時間にて決定されること
になる。
からの出力がHighレベルとなり、オアゲートORb及び
増幅器54jから出力信号POUTが出力されると、ア
ンドゲートANDaを介して、ラッチ回路54iのクリ
ア端子にHighレベルの信号が入力されるため、この信号
の入力によりラッチ回路54iははクリアされて、その
出力がLow レベルに反転する。従って、出力信号POU
Tのパルス幅は、ラッチ回路54iからの出力がHighレ
ベルとなってから、オアゲートORb,増幅器54j,
及びアンドゲートANDaを介して、ラッチ回路54i
のクリア端子にHighレベルの信号が入力されて、ラッチ
回路54iの出力がLow レベルに反転するまでの時間、
換言すれば、これら各部の動作時間にて決定されること
になる。
【0195】そして、このように制御信号PTの立下が
り後、当該デジタル制御発振回路54から出力信号PO
UTが出力されると、ラッチ回路54kが、現在出力し
ているセレクトデータDRに周波数制御データCDの下
位5bit(CD1〜CD5)を加算した加算器54m
からの出力データをラッチするため、セレクトデータD
Rは、その後、パルス信号POUTを出力する度に、周
波数制御データCDの下位5bitを加算した値DCD
1,DCD2,…に更新されることになる。
り後、当該デジタル制御発振回路54から出力信号PO
UTが出力されると、ラッチ回路54kが、現在出力し
ているセレクトデータDRに周波数制御データCDの下
位5bit(CD1〜CD5)を加算した加算器54m
からの出力データをラッチするため、セレクトデータD
Rは、その後、パルス信号POUTを出力する度に、周
波数制御データCDの下位5bitを加算した値DCD
1,DCD2,…に更新されることになる。
【0196】また、この更新により、セレクトデータD
Rの最上位bit(DR6)が「1」になると、マルチ
プレクサ54eは、ダウンカウンタ54dのカウント値
が「1」になったときにHighレベルの信号を出力するよ
うになり、ラッチ回路54fは、その後、リングオシレ
ータ42の1周回時間経過した時点(換言すれば、ダウ
ンカウンタ54dのカウント値が値0になった時点)
で、Highレベルの信号を出力することになる。
Rの最上位bit(DR6)が「1」になると、マルチ
プレクサ54eは、ダウンカウンタ54dのカウント値
が「1」になったときにHighレベルの信号を出力するよ
うになり、ラッチ回路54fは、その後、リングオシレ
ータ42の1周回時間経過した時点(換言すれば、ダウ
ンカウンタ54dのカウント値が値0になった時点)
で、Highレベルの信号を出力することになる。
【0197】なお、これは、ダウンカウンタ54dは、
リングオシレータ42から出力されるクロック信号R1
6により常に一定周期(16×Tg)でダウンカウント
を行うため、今回リングオシレータパルスセレクタ54
aが選択するクロック信号が、前回選択したクロック信
号よりも前段のものになったときに(つまり、パルスセ
レクタ54aに入力されるセレクトデータDRの値(D
R1〜DR5)が前回値よりも小さくなったときに)、
出力信号POUTの周期が、リングオシレータ42にお
けるパルス信号の1周回時間分だけ短くなるのを防止す
るためである。
リングオシレータ42から出力されるクロック信号R1
6により常に一定周期(16×Tg)でダウンカウント
を行うため、今回リングオシレータパルスセレクタ54
aが選択するクロック信号が、前回選択したクロック信
号よりも前段のものになったときに(つまり、パルスセ
レクタ54aに入力されるセレクトデータDRの値(D
R1〜DR5)が前回値よりも小さくなったときに)、
出力信号POUTの周期が、リングオシレータ42にお
けるパルス信号の1周回時間分だけ短くなるのを防止す
るためである。
【0198】以上のように、本実施例のデジタル制御発
振回路54においては、周波数制御データCD(18b
it)の上位13bit(CD6〜CD18)にてリン
グオシレータ42内でのパルス信号の周回回数をカウン
トし、周波数制御データCDの下位5bitを順次加算
したセレクトデータDR(6bit)の最上位bit及
び最下位bitを除く4bitのデータ(DR2〜DR
5)にてリングオシレータ42からのクロック信号R1
〜R16を選択すると共に、セレクトデータDRの最下
位bit(DR1)が「1」であるときクロック信号を
反転回路の反転動作時間Td分遅延し、更にセレクトデ
ータDRの最上位bitDR6にてクロック信号R16
の周回回数のカウント値を増・減することにより、出力
信号POUTを、常に、周波数制御データCDとリング
オシレータ42内の反転回路の反転動作時間Tdとで決
定される一定周期(CD×Td)で繰返し出力するよう
にされている。
振回路54においては、周波数制御データCD(18b
it)の上位13bit(CD6〜CD18)にてリン
グオシレータ42内でのパルス信号の周回回数をカウン
トし、周波数制御データCDの下位5bitを順次加算
したセレクトデータDR(6bit)の最上位bit及
び最下位bitを除く4bitのデータ(DR2〜DR
5)にてリングオシレータ42からのクロック信号R1
〜R16を選択すると共に、セレクトデータDRの最下
位bit(DR1)が「1」であるときクロック信号を
反転回路の反転動作時間Td分遅延し、更にセレクトデ
ータDRの最上位bitDR6にてクロック信号R16
の周回回数のカウント値を増・減することにより、出力
信号POUTを、常に、周波数制御データCDとリング
オシレータ42内の反転回路の反転動作時間Tdとで決
定される一定周期(CD×Td)で繰返し出力するよう
にされている。
【0199】次に、上記各回路の動作タイミングを制御
するためのクロック信号CK0〜CK3、内部クロック
PB、制御信号DGS,PT等を生成するPLL動作制
御回路56について説明する。図20に示す如く、PL
L動作制御回路56は、カウンタ部62と、第1制御部
64と、第2制御部66とから構成されている。
するためのクロック信号CK0〜CK3、内部クロック
PB、制御信号DGS,PT等を生成するPLL動作制
御回路56について説明する。図20に示す如く、PL
L動作制御回路56は、カウンタ部62と、第1制御部
64と、第2制御部66とから構成されている。
【0200】ここでまず、カウンタ部62は、第1制御
部64から出力されるリセット信号RSTによりリセッ
トされ、第1制御部64から出力される基準クロックC
CKによりカウント動作を行なう7bitカウンタ62
aを中心に構成され、7bitカウンタ62aの6bi
t目のデータ(Q6)と5bit目のデータ(Q5)を
入力データとするノアゲートNOR4,ノアゲートNO
R4からの出力と7bitカウンタ62aの4bit目
のデータ(Q4)の反転値とを入力データとするナンド
ゲートNANDc,ナンドゲートNANDcからの出力
と7bitカウンタ62aの3bit目のデータ(Q
3)とを入力データとするノアゲートNOR3,ノアゲ
ートNOR3からの出力と7bitカウンタ62aの2
bit目のデータ(Q2)の反転値とを入力データとす
るナンドゲートNANDa,ノアゲートNOR3からの
出力と7bitカウンタ62aの2bit目のデータ
(Q2)とを入力データとするナンドゲートNAND
b,ナンドゲートNANDaからの出力と7bitカウ
ンタ62aの最下位bitのデータ(Q1)の反転値と
を入力データとするノアゲートNOR1,及び,ナンド
ゲートNANDbからの出力と7bitカウンタ62a
の最下位bitのデータ(Q1)の反転値とを入力デー
タとするノアゲートNOR2を備えている。
部64から出力されるリセット信号RSTによりリセッ
トされ、第1制御部64から出力される基準クロックC
CKによりカウント動作を行なう7bitカウンタ62
aを中心に構成され、7bitカウンタ62aの6bi
t目のデータ(Q6)と5bit目のデータ(Q5)を
入力データとするノアゲートNOR4,ノアゲートNO
R4からの出力と7bitカウンタ62aの4bit目
のデータ(Q4)の反転値とを入力データとするナンド
ゲートNANDc,ナンドゲートNANDcからの出力
と7bitカウンタ62aの3bit目のデータ(Q
3)とを入力データとするノアゲートNOR3,ノアゲ
ートNOR3からの出力と7bitカウンタ62aの2
bit目のデータ(Q2)の反転値とを入力データとす
るナンドゲートNANDa,ノアゲートNOR3からの
出力と7bitカウンタ62aの2bit目のデータ
(Q2)とを入力データとするナンドゲートNAND
b,ナンドゲートNANDaからの出力と7bitカウ
ンタ62aの最下位bitのデータ(Q1)の反転値と
を入力データとするノアゲートNOR1,及び,ナンド
ゲートNANDbからの出力と7bitカウンタ62a
の最下位bitのデータ(Q1)の反転値とを入力デー
タとするノアゲートNOR2を備えている。
【0201】このように構成されたカウンタ部62にお
いては、図21に示す如く、7bitカウンタ62aに
入力されるリセット信号RSTが立ち下げられると、7
bitカウンタ62aが、基準クロックCCKによるカ
ウント動作を開始する。そして、7bitカウンタ62
aの最下位bitのデータ(Q1)が夫々反転入力され
るノアゲートNOR1及びNOR2からの出力のうち、
ノアゲートNOR1からの出力は、7bitカウンタ6
2aのカウント動作開始後、基準クロックCCKが1個
入力されて、7bitカウンタ62aのカウント値が
「1」になったときにだけHighレベルとなり、この信号
がクロック信号C0として第1制御部64に出力され
る。また、ノアゲートNOR2からの出力は、7bit
カウンタ62aのカウント動作開始後、基準クロックC
CKが3個入力されて、7bitカウンタ62aのカウ
ント値が「3」になったときにだけHighレベルとなり、
この信号がクロック信号C1として第1制御部64に出
力される。
いては、図21に示す如く、7bitカウンタ62aに
入力されるリセット信号RSTが立ち下げられると、7
bitカウンタ62aが、基準クロックCCKによるカ
ウント動作を開始する。そして、7bitカウンタ62
aの最下位bitのデータ(Q1)が夫々反転入力され
るノアゲートNOR1及びNOR2からの出力のうち、
ノアゲートNOR1からの出力は、7bitカウンタ6
2aのカウント動作開始後、基準クロックCCKが1個
入力されて、7bitカウンタ62aのカウント値が
「1」になったときにだけHighレベルとなり、この信号
がクロック信号C0として第1制御部64に出力され
る。また、ノアゲートNOR2からの出力は、7bit
カウンタ62aのカウント動作開始後、基準クロックC
CKが3個入力されて、7bitカウンタ62aのカウ
ント値が「3」になったときにだけHighレベルとなり、
この信号がクロック信号C1として第1制御部64に出
力される。
【0202】また更に、7bitカウンタ62aのカウ
ント動作によって、基準クロックCCKの入力毎に反転
し、基準クロックCCKの入力個数が奇数個であときに
Highレベルとなる最下位bitのデータ(Q1)は、そ
のままクロック信号Q1として第1制御部64に出力さ
れ、基準クロックCCKが65個入力されるとHighレベ
ルに反転する7bitカウンタ62aの最上位bitの
データ(Q7)は、オーバフロー信号OVFとして第1
制御部に出力される。
ント動作によって、基準クロックCCKの入力毎に反転
し、基準クロックCCKの入力個数が奇数個であときに
Highレベルとなる最下位bitのデータ(Q1)は、そ
のままクロック信号Q1として第1制御部64に出力さ
れ、基準クロックCCKが65個入力されるとHighレベ
ルに反転する7bitカウンタ62aの最上位bitの
データ(Q7)は、オーバフロー信号OVFとして第1
制御部に出力される。
【0203】つまり、カウンタ部62においては、第1
制御部64から出力されるリセット信号が立ち下げられ
た後、基準クロックCCKをカウントすることにより、
その後の経過時間に対応したタイミング信号であるクロ
ック信号C0,C1及びオーバフロー信号OVFを生成
すると共に、基準クロックCCKに同期して反転するク
ロック信号Q1を生成するようにされている。
制御部64から出力されるリセット信号が立ち下げられ
た後、基準クロックCCKをカウントすることにより、
その後の経過時間に対応したタイミング信号であるクロ
ック信号C0,C1及びオーバフロー信号OVFを生成
すると共に、基準クロックCCKに同期して反転するク
ロック信号Q1を生成するようにされている。
【0204】次に、第1制御部64は、図23に示す如
く、リングオシレータ42から出力される多相クロック
R1〜R16のうちの任意のクロック信号RCKを受け
て、インバータNOT11により反転入力される自己の
出力信号をラッチするラッチ回路64aと、ラッチ回路
64bからの出力を動作用のクロック信号として、イン
バータNOT12により反転入力される自己の出力信号
をラッチするラッチ回路64bとを備え、ラッチ回路6
4bからの出力を基準クロックCCKとしてカウンタ部
62に出力するようにされている。つまり、第1制御部
64では、これらラッチ回路64a,64bを用いて、
クロック信号RCKを1/4分周した基準クロックCC
Kを生成する。
く、リングオシレータ42から出力される多相クロック
R1〜R16のうちの任意のクロック信号RCKを受け
て、インバータNOT11により反転入力される自己の
出力信号をラッチするラッチ回路64aと、ラッチ回路
64bからの出力を動作用のクロック信号として、イン
バータNOT12により反転入力される自己の出力信号
をラッチするラッチ回路64bとを備え、ラッチ回路6
4bからの出力を基準クロックCCKとしてカウンタ部
62に出力するようにされている。つまり、第1制御部
64では、これらラッチ回路64a,64bを用いて、
クロック信号RCKを1/4分周した基準クロックCC
Kを生成する。
【0205】また、第1制御部64には、基準信号PR
EFを動作用のクロック信号として制御信号PAをラッ
チするラッチ回路64cと、分周信号BOWを動作用の
クロック信号として制御信号PAをラッチするラッチ回
路64dと、これら各ラッチ回路64c及び64dから
の出力を入力信号とするオアゲートOR11と、ラッチ
回路64bから出力される基準クロックCCKを受け
て、オアゲートOR11からの出力をラッチするラッチ
回路64eと、同じく基準クロックCCKによりラッチ
回路64eからの出力をラッチするラッチ回路64f
と、ラッチ回路64fからの出力を反転するインバータ
NOT13と、インバータNOT13からの出力とカウ
ンタ部62からのオーバフロー信号OVFを入力信号と
するオアゲートOR12とが備えられ、このオアゲート
OR12からの出力を、上記7bitカウンタ62aの
リセット信号RSTとして、カウンタ部62に出力する
ようにされている。
EFを動作用のクロック信号として制御信号PAをラッ
チするラッチ回路64cと、分周信号BOWを動作用の
クロック信号として制御信号PAをラッチするラッチ回
路64dと、これら各ラッチ回路64c及び64dから
の出力を入力信号とするオアゲートOR11と、ラッチ
回路64bから出力される基準クロックCCKを受け
て、オアゲートOR11からの出力をラッチするラッチ
回路64eと、同じく基準クロックCCKによりラッチ
回路64eからの出力をラッチするラッチ回路64f
と、ラッチ回路64fからの出力を反転するインバータ
NOT13と、インバータNOT13からの出力とカウ
ンタ部62からのオーバフロー信号OVFを入力信号と
するオアゲートOR12とが備えられ、このオアゲート
OR12からの出力を、上記7bitカウンタ62aの
リセット信号RSTとして、カウンタ部62に出力する
ようにされている。
【0206】また次に、第1制御部64には、ラッチ回
路64bから出力される基準クロックCCKを受けて、
カウンタ部62からのオーバフロー信号OVFをラッチ
するラッチ回路64gと、このラッチ回路64gからの
出力を基準クロックCCKによりラッチするラッチ回路
64hと、このラッチ回路64hからの出力と第2制御
部66にて生成される制御信号PTとを入力信号とする
アンドゲートAND11と、カウンタ部62から出力さ
れるクロック信号C0と上記オアゲートOR11からの
出力とを入力信号とするアンドゲートAND12と、カ
ウンタ部62から出力されるクロック信号C1とラッチ
回路64cからの出力とを入力信号とするアンドゲート
AND13と、カウンタ部62から出力されるクロック
信号C1とラッチ回路64dからの出力とを入力信号と
するアンドゲートAND14とがが備えられ、アンドゲ
ートAND11の出力をクロック信号CK3、アンドゲ
ートAND12の出力をクロック信号CK0、アンドゲ
ートAND13の出力をクロック信号CK1、アンドゲ
ートAND14の出力をクロック信号CK2として、夫
々出力するようにされている。なお、ラッチ回路64g
はクリア端子を備え、このクリア端子CLRBには制御
信号PAの反転信号が入力される。つまり、ラッチ回路
64gは、制御信号PAがLow レベルであり、リングオ
シレータ42がパルス信号の周回動作を開始していない
ときにクリアされ、リングオシレータ42の動作開始と
共に動作可能となる。
路64bから出力される基準クロックCCKを受けて、
カウンタ部62からのオーバフロー信号OVFをラッチ
するラッチ回路64gと、このラッチ回路64gからの
出力を基準クロックCCKによりラッチするラッチ回路
64hと、このラッチ回路64hからの出力と第2制御
部66にて生成される制御信号PTとを入力信号とする
アンドゲートAND11と、カウンタ部62から出力さ
れるクロック信号C0と上記オアゲートOR11からの
出力とを入力信号とするアンドゲートAND12と、カ
ウンタ部62から出力されるクロック信号C1とラッチ
回路64cからの出力とを入力信号とするアンドゲート
AND13と、カウンタ部62から出力されるクロック
信号C1とラッチ回路64dからの出力とを入力信号と
するアンドゲートAND14とがが備えられ、アンドゲ
ートAND11の出力をクロック信号CK3、アンドゲ
ートAND12の出力をクロック信号CK0、アンドゲ
ートAND13の出力をクロック信号CK1、アンドゲ
ートAND14の出力をクロック信号CK2として、夫
々出力するようにされている。なお、ラッチ回路64g
はクリア端子を備え、このクリア端子CLRBには制御
信号PAの反転信号が入力される。つまり、ラッチ回路
64gは、制御信号PAがLow レベルであり、リングオ
シレータ42がパルス信号の周回動作を開始していない
ときにクリアされ、リングオシレータ42の動作開始と
共に動作可能となる。
【0207】また更に、第1制御部64には、制御信号
PAを反転して入力するインバータNOT14と、イン
バータNOT14からの出力信号とカウンタ部62から
出力されるオーバフロー信号OVFとを入力信号とする
ノアゲートNOR11と、が備えられ、ノアゲートNO
R11からの出力を、上記ラッチ回路64c,64d,
64e,64fのクリア信号として、これら各ラッチ回
路64c,64d,64e,64fのクリ端子CLRB
に反転して入力するようにされている。つまり、上記各
ラッチ回路64c,64d,64e,64fは、制御信
号PAがLow レベルであり、リングオシレータ42がパ
ルス信号の周回動作を開始していないとき、及び、7b
itカウンタ62aがカウント動作を開始して、そのカ
ウント値が65に達したときにクリアされる。
PAを反転して入力するインバータNOT14と、イン
バータNOT14からの出力信号とカウンタ部62から
出力されるオーバフロー信号OVFとを入力信号とする
ノアゲートNOR11と、が備えられ、ノアゲートNO
R11からの出力を、上記ラッチ回路64c,64d,
64e,64fのクリア信号として、これら各ラッチ回
路64c,64d,64e,64fのクリ端子CLRB
に反転して入力するようにされている。つまり、上記各
ラッチ回路64c,64d,64e,64fは、制御信
号PAがLow レベルであり、リングオシレータ42がパ
ルス信号の周回動作を開始していないとき、及び、7b
itカウンタ62aがカウント動作を開始して、そのカ
ウント値が65に達したときにクリアされる。
【0208】また、第1制御部64には、カウンタ部6
2から出力されるクロック信号C1を反転するインバー
タNOT15と、このインバータNOT15からの出力
を動作用のクロック信号として、Highレベルの基準電圧
VHをラッチするラッチ回路64iと、このラッチ回路
64iからの出力とカウンタ部62から出力されるクロ
ック信号Q1とを入力信号とするナンドゲートNAND
11と、基準クロックCCKによりナンドゲートNAN
D11からの出力をラッチするラッチ回路64jと、ラ
ッチ回路64jからの出力を反転するインバータNOT
16とを備え、インバータNOT16からの出力を、除
算器48の動作用クロックCK30として除算器48に
出力するようにされている。
2から出力されるクロック信号C1を反転するインバー
タNOT15と、このインバータNOT15からの出力
を動作用のクロック信号として、Highレベルの基準電圧
VHをラッチするラッチ回路64iと、このラッチ回路
64iからの出力とカウンタ部62から出力されるクロ
ック信号Q1とを入力信号とするナンドゲートNAND
11と、基準クロックCCKによりナンドゲートNAN
D11からの出力をラッチするラッチ回路64jと、ラ
ッチ回路64jからの出力を反転するインバータNOT
16とを備え、インバータNOT16からの出力を、除
算器48の動作用クロックCK30として除算器48に
出力するようにされている。
【0209】このように構成された第1制御部64にお
いては、図24に示す如く、制御信号PAがHighレベル
になって、リングオシレータ42がパルス信号の周回動
作を開始し、リングオシレータ42からクロック信号R
CKが入力されると、このクロック信号RCKを1/4
分周した基準クロックCCKを生成する。そして、後述
の第2制御回路にて生成される制御信号PTが立ち下げ
られるまでの間は、この基準クロックCCKによって、
アンドゲートAND11から基準信号PREFに同期し
たクロック信号CK3が出力され、制御信号PTが立ち
下げられると、クロック信号CK3の出力が禁止され
る。
いては、図24に示す如く、制御信号PAがHighレベル
になって、リングオシレータ42がパルス信号の周回動
作を開始し、リングオシレータ42からクロック信号R
CKが入力されると、このクロック信号RCKを1/4
分周した基準クロックCCKを生成する。そして、後述
の第2制御回路にて生成される制御信号PTが立ち下げ
られるまでの間は、この基準クロックCCKによって、
アンドゲートAND11から基準信号PREFに同期し
たクロック信号CK3が出力され、制御信号PTが立ち
下げられると、クロック信号CK3の出力が禁止され
る。
【0210】すなわち、制御信号PAがLow レベルの初
期状態では、インバータNOT13の出力がHighレベル
であるため、リセット信号RSTはHighレベルとなる。
そして、その後基準信号PREFがHighレベルになる
と、ラッチ回路64cの出力がHighレベルとなり、ラッ
チ回路64e,64fの出力も基準クロックCCKによ
って順次Highレベルとなり、リセット信号RSTがLow
ベルとなる。一方、図22に示したように、リセット信
号RSTがLow レベルになると、暫くしてカウンタ部6
2から出力されるオーバフロー信号OVFがHighレベル
になる。そして、このようにオーバフロー信号OVFが
Highレベルになると、ラッチ回路64g,64hの出力
が基準クロックCCKによって順次Highレベルになり、
制御信号PTがHighレベルであれば、アンドゲートAN
D11からの出力,つまりクロック信号CK3はHighレ
ベルになる。またオーバフロー信号OVFがHighレベル
になると、リセット信号RSTはLow レベルになり、オ
ーバフロー信号OVFは基準クロックCCKによって再
びLowレベルになるため、その後、ラッチ回路64g,
64hの出力が基準クロックCCKによって順次Low レ
ベルになり、クロック信号CK3もLow レベルになる。
期状態では、インバータNOT13の出力がHighレベル
であるため、リセット信号RSTはHighレベルとなる。
そして、その後基準信号PREFがHighレベルになる
と、ラッチ回路64cの出力がHighレベルとなり、ラッ
チ回路64e,64fの出力も基準クロックCCKによ
って順次Highレベルとなり、リセット信号RSTがLow
ベルとなる。一方、図22に示したように、リセット信
号RSTがLow レベルになると、暫くしてカウンタ部6
2から出力されるオーバフロー信号OVFがHighレベル
になる。そして、このようにオーバフロー信号OVFが
Highレベルになると、ラッチ回路64g,64hの出力
が基準クロックCCKによって順次Highレベルになり、
制御信号PTがHighレベルであれば、アンドゲートAN
D11からの出力,つまりクロック信号CK3はHighレ
ベルになる。またオーバフロー信号OVFがHighレベル
になると、リセット信号RSTはLow レベルになり、オ
ーバフロー信号OVFは基準クロックCCKによって再
びLowレベルになるため、その後、ラッチ回路64g,
64hの出力が基準クロックCCKによって順次Low レ
ベルになり、クロック信号CK3もLow レベルになる。
【0211】従って、アンドゲートAND11からは、
制御信号PTが立ち下げられるまでの間、基準信号PR
EFが入力される度に、クロック信号CK3が出力され
ることになる。次に、制御信号PAがHighレベルになっ
て、リングオシレータ42がパルス信号の周回動作を開
始した後、基準信号PREFが入力されるとラッチ回路
64cの出力がHighレベルとなり、分周信号BOWが入
力されるとラッチ回路64dの出力がHighレベルとなる
ため、オアゲートOR11の出力は、基準信号PREF
及び分周信号BOWの入力に夫々同期してHighレベルと
なる。そして、このオアゲートOR11の出力は、ラッ
チ回路64e,64f,インバータNOT13及びオア
ゲートOR12を介して、リセット信号RSTとしてカ
ウンタ部62の7bitカウンタ62aに出力されるた
め、7bitカウンタ62aは、基準信号PREF及び
分周信号BOWの立ち上がり後、カウント動作を開始す
ることになり、上記クロック信号C0,C1を順次出力
する。
制御信号PTが立ち下げられるまでの間、基準信号PR
EFが入力される度に、クロック信号CK3が出力され
ることになる。次に、制御信号PAがHighレベルになっ
て、リングオシレータ42がパルス信号の周回動作を開
始した後、基準信号PREFが入力されるとラッチ回路
64cの出力がHighレベルとなり、分周信号BOWが入
力されるとラッチ回路64dの出力がHighレベルとなる
ため、オアゲートOR11の出力は、基準信号PREF
及び分周信号BOWの入力に夫々同期してHighレベルと
なる。そして、このオアゲートOR11の出力は、ラッ
チ回路64e,64f,インバータNOT13及びオア
ゲートOR12を介して、リセット信号RSTとしてカ
ウンタ部62の7bitカウンタ62aに出力されるた
め、7bitカウンタ62aは、基準信号PREF及び
分周信号BOWの立ち上がり後、カウント動作を開始す
ることになり、上記クロック信号C0,C1を順次出力
する。
【0212】そして、カウンタ部62からクロック信号
C0が出力されると、これに同期してアンドゲートAN
D12の出力がHighレベルとなり、この信号がクロック
信号CK0としてパルス位相差符号化回路44に出力さ
れる。また、カウンタ部62からは、クロック信号C0
の出力後、クロック信号C1が出力されるが、このクロ
ック信号C1は、ラッチ回路64c及び64dからの出
力を入力信号とするアンドゲートAND13及び14の
もう一方の入力端子に夫々入力されるため、アンドゲー
トAND13からは、基準信号PREFの入力後、クロ
ック信号C0より遅れてクロック信号CK1が出力さ
れ、アンドゲートAND14からは分周信号BOWの入
力後、クロック信号C0より遅れてクロック信号CK2
が出力されることになる。なお、既述したように、クロ
ック信号CK1はパルス位相差符号化回路44及びデー
タ制御部46に夫々出力され、クロック信号CK2はデ
ータ制御部46に出力される。
C0が出力されると、これに同期してアンドゲートAN
D12の出力がHighレベルとなり、この信号がクロック
信号CK0としてパルス位相差符号化回路44に出力さ
れる。また、カウンタ部62からは、クロック信号C0
の出力後、クロック信号C1が出力されるが、このクロ
ック信号C1は、ラッチ回路64c及び64dからの出
力を入力信号とするアンドゲートAND13及び14の
もう一方の入力端子に夫々入力されるため、アンドゲー
トAND13からは、基準信号PREFの入力後、クロ
ック信号C0より遅れてクロック信号CK1が出力さ
れ、アンドゲートAND14からは分周信号BOWの入
力後、クロック信号C0より遅れてクロック信号CK2
が出力されることになる。なお、既述したように、クロ
ック信号CK1はパルス位相差符号化回路44及びデー
タ制御部46に夫々出力され、クロック信号CK2はデ
ータ制御部46に出力される。
【0213】また次に、インバータNOT16からの出
力は、除算器48の動作用クロックCK30として除算
器48に出力されるが、この動作用クロックCK30
は、カウンタ部62から出力されるクロック信号C1の
反転信号により基準電圧VHをラッチするラッチ回路6
4iからの出力と、カウンタ部62から出力されるクロ
ック信号Q1とを入力信号とするナンドゲートNAND
11、及びこのナンドゲートNAND11からの出力を
基準クロックCCKにてラッチするラッチ回路64jに
より生成されるため、クロック信号CK30は、クロッ
ク信号CK1又はCK2の出力後、カウンタ部62の7
bitカウンタ62aがカウント動作をしている間、ク
ロック信号Q1に同期して30個出力されることにな
る。なお、クロック信号CK1又はCK2の出力後、ク
ロック信号CK30を30個発生するようにしたのは、
除算器48が1回の除算動作を行なうのにこの程度のク
ロックが必要であるためである。
力は、除算器48の動作用クロックCK30として除算
器48に出力されるが、この動作用クロックCK30
は、カウンタ部62から出力されるクロック信号C1の
反転信号により基準電圧VHをラッチするラッチ回路6
4iからの出力と、カウンタ部62から出力されるクロ
ック信号Q1とを入力信号とするナンドゲートNAND
11、及びこのナンドゲートNAND11からの出力を
基準クロックCCKにてラッチするラッチ回路64jに
より生成されるため、クロック信号CK30は、クロッ
ク信号CK1又はCK2の出力後、カウンタ部62の7
bitカウンタ62aがカウント動作をしている間、ク
ロック信号Q1に同期して30個出力されることにな
る。なお、クロック信号CK1又はCK2の出力後、ク
ロック信号CK30を30個発生するようにしたのは、
除算器48が1回の除算動作を行なうのにこの程度のク
ロックが必要であるためである。
【0214】次に、第2制御部66は、図25に示す如
く構成されている。図25に示すように、第2制御部6
6には、上記第1制御部64にて生成されたクロック信
号CK2を受けて入力信号をラッチする5個のラッチ回
路66a〜66eが備えられている。そして、この5個
のラッチ回路66aのうち、初段のラッチ回路66aに
は、制御信号PAがラッチ用のデータとして入力され、
2段目から4段目のラッチ回路66b〜66dには、1
段前のラッチ回路66a〜66cの出力が夫々ラッチ用
のデータとして夫々入力され、最終段のラッチ回路66
eには、インバータNOT21により反転された自己の
出力信号がラッチ用のデータとして入力されている。
く構成されている。図25に示すように、第2制御部6
6には、上記第1制御部64にて生成されたクロック信
号CK2を受けて入力信号をラッチする5個のラッチ回
路66a〜66eが備えられている。そして、この5個
のラッチ回路66aのうち、初段のラッチ回路66aに
は、制御信号PAがラッチ用のデータとして入力され、
2段目から4段目のラッチ回路66b〜66dには、1
段前のラッチ回路66a〜66cの出力が夫々ラッチ用
のデータとして夫々入力され、最終段のラッチ回路66
eには、インバータNOT21により反転された自己の
出力信号がラッチ用のデータとして入力されている。
【0215】また、これら各ラッチ回路66a〜66e
には、クリア端子CLRBが備えられており、初段から
4段目のラッチ回路66a〜66dのクリア端子CLR
Bには、制御信号PAが反転して入力され、最終段のラ
ッチ回路66eには、6段目のラッチ回路66dの出力
が反転して入力されている。
には、クリア端子CLRBが備えられており、初段から
4段目のラッチ回路66a〜66dのクリア端子CLR
Bには、制御信号PAが反転して入力され、最終段のラ
ッチ回路66eには、6段目のラッチ回路66dの出力
が反転して入力されている。
【0216】また更に、これら各ラッチ回路66a〜6
6eのうち、2段目のラッチ回路66bの出力はナンド
ゲートNAND21の一方の入力端子に、3段目のラッ
チ回路66cの出力はインバータNOT20を介してナ
ンドゲートNAND21の他方の入力端子に夫々接続さ
れ、更にこのナンドゲートNAND21の出力は、最終
段のラッチ回路66eの出力を反転するインバータNO
T21からの出力と共にナンドゲートNAND22に入
力される。
6eのうち、2段目のラッチ回路66bの出力はナンド
ゲートNAND21の一方の入力端子に、3段目のラッ
チ回路66cの出力はインバータNOT20を介してナ
ンドゲートNAND21の他方の入力端子に夫々接続さ
れ、更にこのナンドゲートNAND21の出力は、最終
段のラッチ回路66eの出力を反転するインバータNO
T21からの出力と共にナンドゲートNAND22に入
力される。
【0217】そして、当該第2制御部66では、このナ
ンドゲート22からの出力信号を、制御信号DGSとし
て、データ制御部46に出力するようにされている。一
方、第2制御部66には、基準信号PREFを動作用の
クロック信号として、外部から入力される動作開始信号
PSTBをラッチするラッチ回路66fと、このラッチ
回路66fからの出力を反転するインバータNOT22
とが備えられ、このインバータNOT22の出力を上記
制御信号PTとして出力するようにされている。
ンドゲート22からの出力信号を、制御信号DGSとし
て、データ制御部46に出力するようにされている。一
方、第2制御部66には、基準信号PREFを動作用の
クロック信号として、外部から入力される動作開始信号
PSTBをラッチするラッチ回路66fと、このラッチ
回路66fからの出力を反転するインバータNOT22
とが備えられ、このインバータNOT22の出力を上記
制御信号PTとして出力するようにされている。
【0218】また、第2制御部66には、基準信号PR
EFをクロック信号として、Highレベルの基準電圧をラ
ッチするラッチ回路66gと、このラッチ回路66gか
らの出力を反転するインバータNOT23と、インバー
タNOT23からの出力を更に反転するインバータNO
T24と、インバータNOT24からの出力を所定時間
遅延する遅延線66hと、インバータNOT24からの
出力とこの出力を遅延線66hにて遅延した信号を入力
信号とするナンドゲートNAND22と、が備えられ、
このナンドゲートNAND22からの出力をラッチ回路
66gのクリア端子CLRBに反転入力するようにされ
ている。
EFをクロック信号として、Highレベルの基準電圧をラ
ッチするラッチ回路66gと、このラッチ回路66gか
らの出力を反転するインバータNOT23と、インバー
タNOT23からの出力を更に反転するインバータNO
T24と、インバータNOT24からの出力を所定時間
遅延する遅延線66hと、インバータNOT24からの
出力とこの出力を遅延線66hにて遅延した信号を入力
信号とするナンドゲートNAND22と、が備えられ、
このナンドゲートNAND22からの出力をラッチ回路
66gのクリア端子CLRBに反転入力するようにされ
ている。
【0219】また更に、第2制御部66には、デジタル
制御発振回路54からの発振信号(つまり出力信号PO
UT)を動作用のクロックとして、分周信号BOWをラ
ッチするラッチ回路66iと、このラッチ回路66iか
らの出力を反転するインバータNOT25と、このイン
バータNOT25の出力と上記ラッチ回路66gからの
出力を反転するインバータNOT23からの出力とを入
力信号とするナンドゲートNAND23とが備えられ、
このナンドゲートNAND23からの出力を、上記内部
クロックPBとしてパルス位相差符号化回路44に出力
するようにされている。なお、ラッチ回路66iには、
クリア端子CLRBが備えられており、上記各ラッチ回
路66a〜66dと同様、このクリア端子CLRBには
制御信号PAが反転入力される。
制御発振回路54からの発振信号(つまり出力信号PO
UT)を動作用のクロックとして、分周信号BOWをラ
ッチするラッチ回路66iと、このラッチ回路66iか
らの出力を反転するインバータNOT25と、このイン
バータNOT25の出力と上記ラッチ回路66gからの
出力を反転するインバータNOT23からの出力とを入
力信号とするナンドゲートNAND23とが備えられ、
このナンドゲートNAND23からの出力を、上記内部
クロックPBとしてパルス位相差符号化回路44に出力
するようにされている。なお、ラッチ回路66iには、
クリア端子CLRBが備えられており、上記各ラッチ回
路66a〜66dと同様、このクリア端子CLRBには
制御信号PAが反転入力される。
【0220】つまり、ラッチ回路66a〜66d及び6
4gは、制御信号PAがLow レベルであり、リングオシ
レータ42がパルス信号の周回動作を開始していないと
きにクリアされ、リングオシレータ42の動作開始と共
に動作可能になる。上記のように構成された第2制御部
66においては、図26に示す如く、制御信号PAがHi
ghレベルとなってリングオシレータ42がパルス信号の
周回動作を開始した後、動作開始信号PSTB(Highレ
ベル)が入力され、その後、基準信号PREFが入力さ
れたときに、ラッチ回路66fの出力がHighレベルとな
る。このため、この信号を反転するインバータNOT2
2からの出力信号、つまり制御信号PTは、動作開始信
号PSTBが入力された後、最初に入力される基準信号
PREFに同期して立ち下げられることになる。また、
この制御信号PTが立ち下げられると、データ分配回路
50,デジタル制御発振回路54が動作を開始して、デ
ータ分配回路50から分周信号BOWが出力されるよう
になる。そして、第1制御回路64からは、この分周信
号BOWの入力後、所定時間遅れてクロック信号CK2
が出力されるため、上記ラッチ回路66a〜66aは、
当該装置が出力信号POUTの生成動作を開始するまで
動作を停止し、当該装置が出力信号POUTの出力を開
始した後、クロック信号CK2に同期して、制御信号D
GSを次のように生成する。
4gは、制御信号PAがLow レベルであり、リングオシ
レータ42がパルス信号の周回動作を開始していないと
きにクリアされ、リングオシレータ42の動作開始と共
に動作可能になる。上記のように構成された第2制御部
66においては、図26に示す如く、制御信号PAがHi
ghレベルとなってリングオシレータ42がパルス信号の
周回動作を開始した後、動作開始信号PSTB(Highレ
ベル)が入力され、その後、基準信号PREFが入力さ
れたときに、ラッチ回路66fの出力がHighレベルとな
る。このため、この信号を反転するインバータNOT2
2からの出力信号、つまり制御信号PTは、動作開始信
号PSTBが入力された後、最初に入力される基準信号
PREFに同期して立ち下げられることになる。また、
この制御信号PTが立ち下げられると、データ分配回路
50,デジタル制御発振回路54が動作を開始して、デ
ータ分配回路50から分周信号BOWが出力されるよう
になる。そして、第1制御回路64からは、この分周信
号BOWの入力後、所定時間遅れてクロック信号CK2
が出力されるため、上記ラッチ回路66a〜66aは、
当該装置が出力信号POUTの生成動作を開始するまで
動作を停止し、当該装置が出力信号POUTの出力を開
始した後、クロック信号CK2に同期して、制御信号D
GSを次のように生成する。
【0221】すなわち、まず、クロック信号CK2が入
力されるまでは、各ラッチ回路66aの出力はLow レベ
ルであるため、ナンドゲートNAND21の出力はHigh
レベルとなり、ナンドゲートNAND22から出力され
る制御信号DGSはLow レベルとなる。また、1個目の
クロック信号CK2が入力されると、初段のラッチ回路
66aの出力はHighレベルに反転するが、2段目以降は
Low レベルのままであるので、制御信号DGSはLow レ
ベルのままである。一方、2個目のクロック信号CK2
が入力されると、2段目のラッチ回路66bの出力がHi
ghレベルに反転するため、ナンドゲートNAND21の
2つの入力端子が共にHighレベルとなって、ナンドゲー
トNAND21の出力がLow レベルとなり、ナンドゲー
トNAND22から出力される制御信号DGSがHighレ
ベルとなる。また3個目のクロック信号CK2が入力さ
れると、3段目のラッチ回路66cの出力がHighレベル
に反転するため、NANDゲート21の出力がHighレベ
ルとなり、制御信号DGSは再びLow レベルに反転す
る。また次に4個目のクロック信号CK2が入力される
と、4段目のラッチ回路66dの出力がHighレベルに反
転するが、この信号はラッチ回路66eのクリア端子6
6eに反転入力されるため、ラッチ回路66eがラッチ
動作可能になるだけで、制御信号DGSはLow レベルに
保持される。次に、5個目のクロック信号CK2が入力
されると、ラッチ回路66eの出力がHighレベルに反転
し、インバータNOT21からの出力がLow レベルとな
り、ナンドゲートNAND22から出力される制御信号
DGSは反転する。そしてその後は、ラッチ回路66e
の出力が、クロック信号CK2が入力される度に、反転
するため、ナンドゲートNAND22から出力される制
御信号DGSも、クロック信号CK2に同期して反転す
るようになる。
力されるまでは、各ラッチ回路66aの出力はLow レベ
ルであるため、ナンドゲートNAND21の出力はHigh
レベルとなり、ナンドゲートNAND22から出力され
る制御信号DGSはLow レベルとなる。また、1個目の
クロック信号CK2が入力されると、初段のラッチ回路
66aの出力はHighレベルに反転するが、2段目以降は
Low レベルのままであるので、制御信号DGSはLow レ
ベルのままである。一方、2個目のクロック信号CK2
が入力されると、2段目のラッチ回路66bの出力がHi
ghレベルに反転するため、ナンドゲートNAND21の
2つの入力端子が共にHighレベルとなって、ナンドゲー
トNAND21の出力がLow レベルとなり、ナンドゲー
トNAND22から出力される制御信号DGSがHighレ
ベルとなる。また3個目のクロック信号CK2が入力さ
れると、3段目のラッチ回路66cの出力がHighレベル
に反転するため、NANDゲート21の出力がHighレベ
ルとなり、制御信号DGSは再びLow レベルに反転す
る。また次に4個目のクロック信号CK2が入力される
と、4段目のラッチ回路66dの出力がHighレベルに反
転するが、この信号はラッチ回路66eのクリア端子6
6eに反転入力されるため、ラッチ回路66eがラッチ
動作可能になるだけで、制御信号DGSはLow レベルに
保持される。次に、5個目のクロック信号CK2が入力
されると、ラッチ回路66eの出力がHighレベルに反転
し、インバータNOT21からの出力がLow レベルとな
り、ナンドゲートNAND22から出力される制御信号
DGSは反転する。そしてその後は、ラッチ回路66e
の出力が、クロック信号CK2が入力される度に、反転
するため、ナンドゲートNAND22から出力される制
御信号DGSも、クロック信号CK2に同期して反転す
るようになる。
【0222】つまり、第2制御部66は、当該PLL装
置の発振動作開始後、クロック信号CK2が5個入力さ
れるまでの間は、クロック信号CK2に同期して、制御
信号DGSのレベルを「L,H,L,L,H」と制御
し、その後は、クロック信号CK2に同期して制御信号
DGSのレベルを「L,H,L,…」と順次反転させる
ようにされている。
置の発振動作開始後、クロック信号CK2が5個入力さ
れるまでの間は、クロック信号CK2に同期して、制御
信号DGSのレベルを「L,H,L,L,H」と制御
し、その後は、クロック信号CK2に同期して制御信号
DGSのレベルを「L,H,L,…」と順次反転させる
ようにされている。
【0223】また次に、第2制御部66では、パルス位
相差符号化回路44に出力する内部クロックも生成する
が、この内部クロックPBは、ラッチ回路66gからの
出力をインバータNOT23にて反転した信号と、ラッ
チ回路66iからの出力をインバータNOT25にて反
転した信号とのナンドをとるナンドゲートNAND23
からの出力信号であるため、基準信号PREFと分周信
号BOWとのオア信号となる。
相差符号化回路44に出力する内部クロックも生成する
が、この内部クロックPBは、ラッチ回路66gからの
出力をインバータNOT23にて反転した信号と、ラッ
チ回路66iからの出力をインバータNOT25にて反
転した信号とのナンドをとるナンドゲートNAND23
からの出力信号であるため、基準信号PREFと分周信
号BOWとのオア信号となる。
【0224】つまり、ラッチ回路66gは、基準信号P
REFを動作用のクロックとしてHighレベルの基準電圧
VHをラッチするものであるため、その出力は、基準信
号PREFの入力によりHighレベルになるが、ラッチ回
路66gのクリア端子CLRBには、2個のインバータ
NOT23,24を介して入力されるラッチ回路66g
の出力信号と同じレベルの信号と、その信号を遅延線6
6hにて遅延した信号とのナンドをとるナンドゲートN
AND22からの出力が反転して入力されるため、ラッ
チ回路66gの出力は、基準信号PREFの入力により
一旦Highレベルになった後、遅延線66hの遅延時間に
より決定される所定時間経過後にLow レベルに変化す
る。 一方、ラッチ回路66iは、出力信号POUTを
動作用のクロックとして、分周信号BOWをラッチする
ため、その出力は、分周信号BOWと略同じ信号とな
る。従って、ナンドゲートNAND23からは、基準信
号PREFが入力されれば、その後一定時間Highレベル
となり、分周信号BOWが入力されれば、分周信号BO
Wの入力時間中Highレベルとなる内部クロックPBが出
力されることになる。
REFを動作用のクロックとしてHighレベルの基準電圧
VHをラッチするものであるため、その出力は、基準信
号PREFの入力によりHighレベルになるが、ラッチ回
路66gのクリア端子CLRBには、2個のインバータ
NOT23,24を介して入力されるラッチ回路66g
の出力信号と同じレベルの信号と、その信号を遅延線6
6hにて遅延した信号とのナンドをとるナンドゲートN
AND22からの出力が反転して入力されるため、ラッ
チ回路66gの出力は、基準信号PREFの入力により
一旦Highレベルになった後、遅延線66hの遅延時間に
より決定される所定時間経過後にLow レベルに変化す
る。 一方、ラッチ回路66iは、出力信号POUTを
動作用のクロックとして、分周信号BOWをラッチする
ため、その出力は、分周信号BOWと略同じ信号とな
る。従って、ナンドゲートNAND23からは、基準信
号PREFが入力されれば、その後一定時間Highレベル
となり、分周信号BOWが入力されれば、分周信号BO
Wの入力時間中Highレベルとなる内部クロックPBが出
力されることになる。
【0225】以上のように構成された本実施例のPLL
装置においては、外部から制御信号PAを入力すれば、
リングオシレータ42がパルス信号の周回動作を開始し
て、パルス位相差符号化回路44及びデジタル制御発振
回路54に多相クロックR1〜R16を出力するように
なり、基準信号PREFを入力すれば、パルス位相差符
号化回路44にて、各多相クロックR1〜R16の位相
差Tgを単位として、基準信号PREFの周期に対応し
た周期データDEが生成されることになる。
装置においては、外部から制御信号PAを入力すれば、
リングオシレータ42がパルス信号の周回動作を開始し
て、パルス位相差符号化回路44及びデジタル制御発振
回路54に多相クロックR1〜R16を出力するように
なり、基準信号PREFを入力すれば、パルス位相差符
号化回路44にて、各多相クロックR1〜R16の位相
差Tgを単位として、基準信号PREFの周期に対応し
た周期データDEが生成されることになる。
【0226】また、動作開始信号PSTBを入力してい
ない状態では、PLL動作制御回路56からデータ制御
部46に出力される制御信号DGSはLow レベルに保持
されるため、データ制御部46からは、パルス位相差符
号化回路44にて過去2回求められた周期データDEの
加算値、基準信号PREF3個分の時間に対応したデー
タが制御データDMとして除算器48に出力されること
になる。
ない状態では、PLL動作制御回路56からデータ制御
部46に出力される制御信号DGSはLow レベルに保持
されるため、データ制御部46からは、パルス位相差符
号化回路44にて過去2回求められた周期データDEの
加算値、基準信号PREF3個分の時間に対応したデー
タが制御データDMとして除算器48に出力されること
になる。
【0227】このため、制御信号PAを立ち上げ、基準
信号PREFを3個以上入力すれば、除算器48におい
て、基準信号PREFを逓倍した出力信号POUTを生
成するための上位bitデータDQ及び下位bitデー
タDPを生成して、データ分配回路50及びデータラッ
チ回路52の動作によって、デジタル制御発振回路54
に入力すべき周波数制御データCDを生成できるように
なる。
信号PREFを3個以上入力すれば、除算器48におい
て、基準信号PREFを逓倍した出力信号POUTを生
成するための上位bitデータDQ及び下位bitデー
タDPを生成して、データ分配回路50及びデータラッ
チ回路52の動作によって、デジタル制御発振回路54
に入力すべき周波数制御データCDを生成できるように
なる。
【0228】従って、当該PLL装置を動作させる場合
には、図27に示す如く、制御信号Pを立ち上げ、基準
信号PREFを3クロック分入力した後に、動作開始信
号PSTBを立ち上げればよい。一方、動作開始信号P
STBを立ち上げると、その次の基準信号PREFに同
期して制御信号PTが立ち下げられ、デジタル制御発振
回路54は発振動作を開始するが、制御信号PTが立ち
下げられる前には、デジタル制御発振回路54からクロ
ック信号CK3が出力信号POUTとして出力されるた
め、デジタル制御発振回路54の発振開始時には、この
出力信号POUTによって、データラッチ回路52に除
算器48で得られた上位bitデータDQが既にラッチ
され、デジタル制御発振回路54には、このデータが周
波数制御データCDとして入力されていることになる。
には、図27に示す如く、制御信号Pを立ち上げ、基準
信号PREFを3クロック分入力した後に、動作開始信
号PSTBを立ち上げればよい。一方、動作開始信号P
STBを立ち上げると、その次の基準信号PREFに同
期して制御信号PTが立ち下げられ、デジタル制御発振
回路54は発振動作を開始するが、制御信号PTが立ち
下げられる前には、デジタル制御発振回路54からクロ
ック信号CK3が出力信号POUTとして出力されるた
め、デジタル制御発振回路54の発振開始時には、この
出力信号POUTによって、データラッチ回路52に除
算器48で得られた上位bitデータDQが既にラッチ
され、デジタル制御発振回路54には、このデータが周
波数制御データCDとして入力されていることになる。
【0229】従って、上記のように基準信号PREFを
3クロック入力した後、動作開始信号PSTBを立ち上
げれば、デジタル制御発振回路54からは、次の基準信
号PREFに同期して、基準信号PREFを除数データ
DVが表わす逓倍数にて周波数逓倍した出力信号POU
Tが出力されることになる。
3クロック入力した後、動作開始信号PSTBを立ち上
げれば、デジタル制御発振回路54からは、次の基準信
号PREFに同期して、基準信号PREFを除数データ
DVが表わす逓倍数にて周波数逓倍した出力信号POU
Tが出力されることになる。
【0230】また、データ分配回路50は、制御信号P
Tが立ち下げられると、出力信号POUTをカウントす
るが、起動直後は、このカウント値が逓倍数を表わす除
数データDVの2分の1の値になったときに、分周信号
BOWを発生し、その後は、出力信号POUTの出力数
(カウント値)が、除数データDVの値になったとき
に、分周信号BOWを発生するようにされているため、
基準信号PREFと分周信号BOWとの位相差は、当該
装置の発振動作開始直後から、基準信号PREFの周期
の2分の1(つまりπ)に制御されることになる。
Tが立ち下げられると、出力信号POUTをカウントす
るが、起動直後は、このカウント値が逓倍数を表わす除
数データDVの2分の1の値になったときに、分周信号
BOWを発生し、その後は、出力信号POUTの出力数
(カウント値)が、除数データDVの値になったとき
に、分周信号BOWを発生するようにされているため、
基準信号PREFと分周信号BOWとの位相差は、当該
装置の発振動作開始直後から、基準信号PREFの周期
の2分の1(つまりπ)に制御されることになる。
【0231】そして、このようにデータ分配回路50か
ら分周信号BOWが出力されると、パルス位相差符号化
回路44では、基準信号PREFと分周信号BOWとの
位相差も符号化され、周期データDDとして出力され
る。またこのように、パルス位相差符号化回路44か
ら、基準信号PREFと分周信号BOWとの位相差に対
応した周期データDDが出力されるようになると、デー
タ制御部46において、この周期データDDと基準信号
PREFの周期を表わす周期データDEとに基づき、基
準信号PREFと分周信号BOWとの位相誤差を補正す
るための制御データDMを設定するための演算も行なわ
れるが、データ制御部46において、基準信号PREF
と分周信号BOWとの位相誤差を補正するためには、基
準信号PREFと分周信号BOWとの位相差を2回求め
る必要があるため、上述したように、PLL動作制御回
路56からは、この演算動作を行なうための制御信号D
GSを、データ分配回路50から2個の分周信号BOW
が出力されるまでの間はLow レベルにし、データ分配回
路50から2個の分周信号BOWが出力されてから制御
信号DGSをHighレベルにするようにしている。
ら分周信号BOWが出力されると、パルス位相差符号化
回路44では、基準信号PREFと分周信号BOWとの
位相差も符号化され、周期データDDとして出力され
る。またこのように、パルス位相差符号化回路44か
ら、基準信号PREFと分周信号BOWとの位相差に対
応した周期データDDが出力されるようになると、デー
タ制御部46において、この周期データDDと基準信号
PREFの周期を表わす周期データDEとに基づき、基
準信号PREFと分周信号BOWとの位相誤差を補正す
るための制御データDMを設定するための演算も行なわ
れるが、データ制御部46において、基準信号PREF
と分周信号BOWとの位相誤差を補正するためには、基
準信号PREFと分周信号BOWとの位相差を2回求め
る必要があるため、上述したように、PLL動作制御回
路56からは、この演算動作を行なうための制御信号D
GSを、データ分配回路50から2個の分周信号BOW
が出力されるまでの間はLow レベルにし、データ分配回
路50から2個の分周信号BOWが出力されてから制御
信号DGSをHighレベルにするようにしている。
【0232】このため、本実施例のPLL装置において
は、発振動作開始後、2個の分周信号BOWが生成され
て、データ制御部46において、基準信号PREFと分
周信号BOWとの位相差が過去2回分求められた後、デ
ータ制御部46からこれら各信号の位相誤差を補正する
ための制御データDMが出力されることになる。
は、発振動作開始後、2個の分周信号BOWが生成され
て、データ制御部46において、基準信号PREFと分
周信号BOWとの位相差が過去2回分求められた後、デ
ータ制御部46からこれら各信号の位相誤差を補正する
ための制御データDMが出力されることになる。
【0233】そしてこの制御データDMは、次の基準信
号PREFの立ち上がりに同期して除算器48において
除算され、その後、データ分配回路50及びデータラッ
チ回路52を介して、デジタル制御発振回路54に周波
数制御データCDとして設定されるため、図27に示す
如く、発振動作開始後、分周信号BOWが3個生成され
るまでの間は、基準信号PREFと分周信号BOWとの
位相誤差は初期値△1となり、4個目の分周信号BOW
において、その位相誤差が補正され、新たな位相誤差△
4を生じることになる。
号PREFの立ち上がりに同期して除算器48において
除算され、その後、データ分配回路50及びデータラッ
チ回路52を介して、デジタル制御発振回路54に周波
数制御データCDとして設定されるため、図27に示す
如く、発振動作開始後、分周信号BOWが3個生成され
るまでの間は、基準信号PREFと分周信号BOWとの
位相誤差は初期値△1となり、4個目の分周信号BOW
において、その位相誤差が補正され、新たな位相誤差△
4を生じることになる。
【0234】また制御信号DGSは、3個目の分周信号
BOWが生成されると、制御信号DGはLow レベルに反
転されるため、データ制御部46からの出力も、基準信
号PREFの周期に対応した制御データに変化する。そ
して、その後、制御信号DGSは、5個目の分周信号B
OWが生成されたときに再度Highレベルに反転されるた
め、データ制御部46からの出力も、5個目の分周信号
BOWが生成された後に、基準信号PREFと分周信号
BOWとの位相差を補正するための制御データに切り換
えられる。従って、基準信号PREFと4個目の分周信
号BOWとの間で生じた位相誤差△4は、6個目の分周
信号BOWが入力されるまで継続し、7個目の分周信号
BOWにおいて、その位相誤差が補正されることにな
る。
BOWが生成されると、制御信号DGはLow レベルに反
転されるため、データ制御部46からの出力も、基準信
号PREFの周期に対応した制御データに変化する。そ
して、その後、制御信号DGSは、5個目の分周信号B
OWが生成されたときに再度Highレベルに反転されるた
め、データ制御部46からの出力も、5個目の分周信号
BOWが生成された後に、基準信号PREFと分周信号
BOWとの位相差を補正するための制御データに切り換
えられる。従って、基準信号PREFと4個目の分周信
号BOWとの間で生じた位相誤差△4は、6個目の分周
信号BOWが入力されるまで継続し、7個目の分周信号
BOWにおいて、その位相誤差が補正されることにな
る。
【0235】また更に、制御信号DGSは、5個目の分
周信号BOWが生成されたときにHighレベルに反転され
た後は、分周信号BOWに同期して(詳しくは分周信号
BOWを遅延したクロック信号CK2に同期して)順次
反転されるため、その後、データ制御部46からは、基
準信号PREFの周期に対応した制御データと基準信号
PREFと分周信号BOWとの位相誤差を補正するため
の制御データとが交互に出力されることになり、基準信
号PREFと分周信号BOWとに生じた位相誤差は、分
周信号BOWの2個に1個の割で繰返し補正されるよう
になる。
周信号BOWが生成されたときにHighレベルに反転され
た後は、分周信号BOWに同期して(詳しくは分周信号
BOWを遅延したクロック信号CK2に同期して)順次
反転されるため、その後、データ制御部46からは、基
準信号PREFの周期に対応した制御データと基準信号
PREFと分周信号BOWとの位相誤差を補正するため
の制御データとが交互に出力されることになり、基準信
号PREFと分周信号BOWとに生じた位相誤差は、分
周信号BOWの2個に1個の割で繰返し補正されるよう
になる。
【0236】以上、詳述したように、本実施例のPLL
装置においては、リングオシレータ42により、反転回
路2個分の反転動作時間Tgを位相差とする多相クロッ
クR1〜R16を生成し、パルス位相差符号化回路44
においては、この多相クロックR1〜R16を用いて、
基準信号PREFの周期及び基準信号PREFと出力信
号POUTの周期を符号化し、デジタル制御発振回路5
4においては、この多相クロックR1〜R16を用いて
出力信号POUTを生成するようにしている。
装置においては、リングオシレータ42により、反転回
路2個分の反転動作時間Tgを位相差とする多相クロッ
クR1〜R16を生成し、パルス位相差符号化回路44
においては、この多相クロックR1〜R16を用いて、
基準信号PREFの周期及び基準信号PREFと出力信
号POUTの周期を符号化し、デジタル制御発振回路5
4においては、この多相クロックR1〜R16を用いて
出力信号POUTを生成するようにしている。
【0237】このため、本実施例によれば、水晶発振器
等からの発振信号を基準クロックとして出力信号POU
Tを生成する場合に比べて、出力信号POUTの時間分
解能を高くし、デジタル制御発振回路54において生成
可能な出力信号POUTの周波数を高くすることができ
る。そして、特に、本実施例では、デジタル制御発振回
路54に、基準信号PREFの2周期分に対応した周波
数制御データCDを入力し、その最下位bitデータC
D1が1である場合に、多相クロックR1〜R16を用
いて生成した出力信号を、多相クロックR1〜R16の
位相差Tgの2分の1の時間Tdだけ遅延させるように
しているため、デジタル制御発振回路54では、多相ク
ロックR1〜R16の位相差Tgの2分の1の時間分解
能で出力信号POUTを生成することができる。
等からの発振信号を基準クロックとして出力信号POU
Tを生成する場合に比べて、出力信号POUTの時間分
解能を高くし、デジタル制御発振回路54において生成
可能な出力信号POUTの周波数を高くすることができ
る。そして、特に、本実施例では、デジタル制御発振回
路54に、基準信号PREFの2周期分に対応した周波
数制御データCDを入力し、その最下位bitデータC
D1が1である場合に、多相クロックR1〜R16を用
いて生成した出力信号を、多相クロックR1〜R16の
位相差Tgの2分の1の時間Tdだけ遅延させるように
しているため、デジタル制御発振回路54では、多相ク
ロックR1〜R16の位相差Tgの2分の1の時間分解
能で出力信号POUTを生成することができる。
【0238】また、デジタル制御発振回路54と、パル
ス位相差符号化回路44とで、リングオシレータを共用
していることから、各回路毎に動作クロック生成用の発
振器を設ける必要がなく、装置構成を簡素化できると共
に、これら各回路を同じクロック信号で動作させること
ができるため、デジタル制御発振回路54に入力する周
波数制御データCDとデジタル制御発振回路54から出
力される出力信号POUTとを1対1に対応させること
ができ、高精度な制御を実現できる。
ス位相差符号化回路44とで、リングオシレータを共用
していることから、各回路毎に動作クロック生成用の発
振器を設ける必要がなく、装置構成を簡素化できると共
に、これら各回路を同じクロック信号で動作させること
ができるため、デジタル制御発振回路54に入力する周
波数制御データCDとデジタル制御発振回路54から出
力される出力信号POUTとを1対1に対応させること
ができ、高精度な制御を実現できる。
【0239】また次に、本実施例では、PLL動作制御
回路56への動作開始信号PREFの入力タイミングに
より、まず、パルス位相差符号化回路44にて基準信号
の周期を符号化させて、その符号化された周期データを
デジタル制御発振回路54にプリセットし、その後、デ
ジタル制御発振回路54の発振動作を開始させることが
できるため、デジタル制御発振回路54の発振動作開始
直後から、基準信号PREFを所定逓倍した出力信号P
OUTを発生させることができる。
回路56への動作開始信号PREFの入力タイミングに
より、まず、パルス位相差符号化回路44にて基準信号
の周期を符号化させて、その符号化された周期データを
デジタル制御発振回路54にプリセットし、その後、デ
ジタル制御発振回路54の発振動作を開始させることが
できるため、デジタル制御発振回路54の発振動作開始
直後から、基準信号PREFを所定逓倍した出力信号P
OUTを発生させることができる。
【0240】また、本実施例では、データ分配回路50
において、出力信号POUTを分周した分周信号BOW
を、基準信号PREFに対して、基準信号PREFの周
期の2分の1(π)の位相差を有するように生成し、こ
の分周信号BOWと基準信号PREFとのオア信号をパ
ルス位相差符号化回路44に入力するようにしている。
従って、パルス位相差符号化回路44において、これら
各信号の位相差及び基準信号PREFの周期を各々同時
に符号化することができるようになる。従って、これら
位相差及び周期を符号化するために、複数のパルス位相
差符号化回路を使用する必要はなく、装置構成を簡素化
することができる。
において、出力信号POUTを分周した分周信号BOW
を、基準信号PREFに対して、基準信号PREFの周
期の2分の1(π)の位相差を有するように生成し、こ
の分周信号BOWと基準信号PREFとのオア信号をパ
ルス位相差符号化回路44に入力するようにしている。
従って、パルス位相差符号化回路44において、これら
各信号の位相差及び基準信号PREFの周期を各々同時
に符号化することができるようになる。従って、これら
位相差及び周期を符号化するために、複数のパルス位相
差符号化回路を使用する必要はなく、装置構成を簡素化
することができる。
【0241】また次に、本実施例のPLL装置において
は、上記第1及び第2実施例と同様、データ分配回路5
0及びデータラッチ回路52によって、除算器48にて
得られた除算値の小数点以下の値(つまり下位bitデ
ータDP)に応じた頻度で、小数点以上の値(つまり上
位bitデータDQ)に値1を加算することにより、デ
ジタル制御発振回路54に入力する周波数制御データC
Dを生成するようにされているため、除算器48による
除算結果が小数点以下の値を含んでいても、出力信号P
OUTを理想の特性に制御することができる。
は、上記第1及び第2実施例と同様、データ分配回路5
0及びデータラッチ回路52によって、除算器48にて
得られた除算値の小数点以下の値(つまり下位bitデ
ータDP)に応じた頻度で、小数点以上の値(つまり上
位bitデータDQ)に値1を加算することにより、デ
ジタル制御発振回路54に入力する周波数制御データC
Dを生成するようにされているため、除算器48による
除算結果が小数点以下の値を含んでいても、出力信号P
OUTを理想の特性に制御することができる。
【図1】 第1実施例のPLL装置に設けられた周波数
可変発振装置6の構成を表わすブロック図である。
可変発振装置6の構成を表わすブロック図である。
【図2】 第1実施例のPLL装置全体の構成を表わす
ブロック図である。
ブロック図である。
【図3】 第2実施例のPLL装置全体の構成を表わす
ブロック図である。
ブロック図である。
【図4】 従来のパルス発生装置の概略構成を表すブロ
ック図である。
ック図である。
【図5】 発振回路からの発振信号の理想の特性からの
ずれを表わす説明図である。
ずれを表わす説明図である。
【図6】 第3実施例のPLL装置全体の構成を表わす
ブロック図である。
ブロック図である。
【図7】 第3実施例のリングオシレータの構成を表す
電気回路図である。
電気回路図である。
【図8】 図7のリングオシレータの動作を表すタイム
チャートである。
チャートである。
【図9】 第3実施例のパルス位相差符号化回路の構成
の構成を表す電気回路図である。
の構成を表す電気回路図である。
【図10】 図9のパルスセレクタ・エンコーダ回路の
構成を表わす電気回路図である。
構成を表わす電気回路図である。
【図11】 図9のパルス位相差符号化回路の動作を表
すタイムチャートである。
すタイムチャートである。
【図12】 第3実施例のデータ制御部の構成を表わす
電気回路図である。
電気回路図である。
【図13】 図12のデータ制御部の動作を表わすタイ
ムチャートである。
ムチャートである。
【図14】 第3実施例のデータ分配回路の構成を表わ
す電気回路図である。
す電気回路図である。
【図15】 図14のデータ分配回路の動作を表わすタ
イムチャートである。
イムチャートである。
【図16】 第3実施例のデータラッチ回路の構成を表
わす電気回路図である。
わす電気回路図である。
【図17】 図16のデータラッチ回路の動作を表わす
タイムチャートである。
タイムチャートである。
【図18】 第3実施例のデジタル制御発振回路の構成
を表す電気回路図である。
を表す電気回路図である。
【図19】 図18のデジタル制御発振回路の動作を表
すタイムチャートである。
すタイムチャートである。
【図20】 第3実施例のPLL動作制御回路の構成を
表す電気回路図である。
表す電気回路図である。
【図21】 PLL動作制御回路を構成するカウンタ部
の構成を表わす電気回路図である。
の構成を表わす電気回路図である。
【図22】 図21のカウンタ部の動作を表わすタイム
チャートである。
チャートである。
【図23】 PLL動作制御回路を構成する第1制御部
の構成を表わす電気回路図である。
の構成を表わす電気回路図である。
【図24】 図23の第1制御部の動作を表わすタイム
チャートである。
チャートである。
【図25】 PLL動作制御回路を構成する第2制御部
の構成を表わす電気回路図である。
の構成を表わす電気回路図である。
【図26】 図25の第2制御部の動作を表わすタイム
チャートである。
チャートである。
【図27】 第3実施例のPLL装置の制御動作の概要
を説明するタイムチャートである。
を説明するタイムチャートである。
2…信号周期検出回路 4…制御データ生成回路 6…周波数可変発振装置 8…分周回路 10…位
相比較回路 12…定数加算器 14…セレクタ 16…発振回
路 20…パルス発生装置 22…レジスタ 24,3
4…セレクタ列 26…カウンタ 36…ダウンカウンタ 42…リングオシレータ 44…パルス位相差符号化
回路 46…データ制御部 48…除算器 50…データ
分配回路 52…データラッチ回路 54…デジタル制御発振回
路 56…PLL動作制御回路
相比較回路 12…定数加算器 14…セレクタ 16…発振回
路 20…パルス発生装置 22…レジスタ 24,3
4…セレクタ列 26…カウンタ 36…ダウンカウンタ 42…リングオシレータ 44…パルス位相差符号化
回路 46…データ制御部 48…除算器 50…データ
分配回路 52…データラッチ回路 54…デジタル制御発振回
路 56…PLL動作制御回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03L 7/06 - 7/14
Claims (10)
- 【請求項1】 外部から入力されるNbitの2進デジ
タルデータに対応してパルス信号の発生頻度を変更可能
なパルス発生装置であって、 2つの入力端子を有し、外部から入力されるセレクト信
号に応じて、各入力端子に入力された信号のうちの一方
を選択して出力するN個のセレクタからなり、各セレク
タの一方の入力端子には、上記2進デジタルデータの各
bitのデータ値が夫々入力され、上記2進デジタルデ
ータの最下位bitのデータ値を受けるセレクタの他方
の入力端子には、データ値「0」の信号が入力され、該
最下位bitのデータ値を受けるセレクタを除く(N−
1)個のセレクタの他方の入力端子には、夫々、当該セ
レクタが受けるデータ値より1bit下位のデータ値を
受けるセレクタからの出力信号が入力されるセレクタ列
と、 該セレクタ列を構成するN個のセレクタのうち、上位b
itのデータ値を受けるセレクタ程、対応するbitの
データ値を選択する周期が短くなるように、上記各セレ
クタにセレクト信号を周期的に出力するセレクト信号発
生手段と、 を備え、上記2進デジタルデータの最上位bitのデー
タ値を受けるセレクタからの出力信号を、上記パルス信
号として外部に出力するように構成してなることを特徴
とするパルス発生装置。 - 【請求項2】 請求項1に記載のパルス発生装置におい
て、 上記セレクト信号発生手段が、Nbitのカウンタから
なり、 該カウンタの最上位bitの出力端子から最下位bit
の出力端子を、夫々、上記最下位bitのデータ値を受
けるセレクタのセレクト信号入力端子から最上位bit
のデータ値を受けるセレクタのセレクト信号入力端子へ
と順に接続してなることを特徴とするパルス発生装置。 - 【請求項3】 請求項2に記載のパルス発生装置を備
え、外部から入力されるLbitの2進デジタルデータ
に対応した周期で発振信号を発生する周波数可変発振装
置であって、 上記Lbitの2進デジタルデータのうち、下位Nbi
tを除く上位Mbitの2進デジタルデータを受け、該
2進デジタルデータが表わす値に1を加算した2進デジ
タルデータを出力する定数加算器と、 外部から入力されるセレクト信号に応じて、上記定数加
算器から出力される2進デジタルデータと、上記定数加
算器に入力される2進デジタルデータとのいずれかを選
択して出力するデータ選択回路と、 該データ選択回路から出力される2進デジタルデータを
受け、該2進デジタルデータに対応した周期で発振信号
を発生する発振回路と、を備え、 該発振回路から出力された発振信号をカウント用のクロ
ック信号として上記パルス発生装置内のカウンタに入力
し、上記Lbitの2進デジタルデータのうちの下位N
bitを上記パルス発生装置内のセレクタ列を構成する
各セレクタに入力し、更に、上記パルス発生装置から出
力されるパルス信号をセレクト信号として上記データ選
択回路に入力するよう構成してなることを特徴とする周
波数可変発振装置。 - 【請求項4】 請求項3に記載の周波数可変発振装置
と、 該周波数可変発振装置から出力される発振信号を1/n
個に分割した分周信号と外部から入力された基準信号と
の位相差を検出する位相比較回路と、 該位相比較回路にて検出された位相差を零にするための
Lbitの2進デジタルデータを生成して上記周波数可
変発振装置に出力する制御データ生成回路と、 を備え、上記周波数可変発振装置から、上記基準信号に
同期し、且つ周波数をn倍に逓倍した発振信号を発生さ
せるPLL装置であって、 上記周波数可変発振装置を構成する上記パルス発生装置
内のカウンタを、カウント値が0になったときにボロー
信号を発生し、且つ該ボロー信号及び外部から入力され
るプリセット信号により上記逓倍数nを表わすデータを
プリセット可能なダウンカウンタにより構成し、 更に、該ダウンカウンタから出力されるボロー信号を、
上記分周信号として上記位相比較回路に出力するように
構成してなることを特徴とするPLL装置。 - 【請求項5】 外部から入力される基準信号に位相同期
した出力信号を発生するPLL装置であって、 時間の基準となる所定の位相差を有する複数のクロック
信号を発生する多相クロック発生源と、 該多相クロック発生源から出力される多相クロックの位
相差時間を単位として、外部から入力された周波数制御
データに対応した発振信号を生成し、該発振信号を上記
出力信号として外部に出力するデジタル制御発振回路
と、 上記多相クロック発生源から出力される多相クロックの
位相差時間を単位として、上記基準信号の周期、及び上
記基準信号と上記出力信号との位相差を夫々符号化する
パルス位相差符号化回路と、 上記パルス位相差符号化回路にて符号化された上記基準
信号の周期データ、及び、該基準信号と上記出力信号と
の位相差データに基づき、上記基準信号と上記出力信号
とを位相同期させるための周波数制御データを生成し、
上記デジタル制御発振回路に出力するデータ制御手段
と、 当該装置の起動時に、最初に上記パルス位相差符号化回
路を動作させて、該パルス位相差符号化回路にて得られ
た上記基準信号の周期データを上記デジタル制御発振回
路にプリセットし、その後、上記基準信号の所定のタイ
ミングで上記デジタル制御発振回路の発振動作を開始さ
せる起動時制御手段と、 を備えたことを特徴とするPLL装置。 - 【請求項6】 上記データ制御手段から出力される周波
数制御データを外部から入力される逓倍数データで除算
して上記デジタル制御発振回路に入力する除算手段を設
け、上記パルス位相差符号化回路には上記出力信号を上
記逓倍数データにて分周した信号を入力するよう構成し
てなることを特徴とする請求項5に記載のPLL装置。 - 【請求項7】 上記デジタル制御発振回路として、請求
項3に記載の周波数可変発振装置を備え、 上記除算手段による除算結果のうち、小数点以上の値を
表わすデータを上記定数加算器及びデータ選択回路に入
力し、小数点以下の値を表わすデータを上記パルス発生
装置内のセレクタ列を構成する各セレクタに入力するよ
う構成してなることを特徴とする請求項6に記載のPL
L装置。 - 【請求項8】 上記多相クロック発生源は、 複数の遅延素子が連結され、該遅延素子の所定の接続点
から、入力信号を該遅延素子の連結個数にて決定される
遅延時間だけ遅延した遅延信号を各々上記クロック信号
として出力する遅延回路からなり、 上記パルス位相差符号化回路は、 上記基準信号又は出力信号が入力される度に、上記遅延
回路から出力された最新の遅延信号を検出し、該遅延信
号を出力した遅延素子の上記遅延回路内での連結位置を
表わすデジタルデータを生成するデジタルデータ生成手
段と、 該デジタルデータ生成手段にて前回生成されたデジタル
データと最新のデジタルデータとの偏差を演算し、該演
算結果を上記基準信号の周期又は上記基準信号と出力信
号との位相差を表わすデジタルデータとして出力する演
算手段と、を備え、 上記デジタル制御発振回路は、 上記遅延回路から順次出力される遅延信号の内、入力デ
ータに対応した連結位置の遅延素子から出力された遅延
信号を選択する信号選択手段と、 該信号選択手段にて遅延信号が選択されると上記発振信
号としてのパルス信号を出力するパルス信号出力手段
と、 上記データ制御手段から周波数制御データが入力される
と、上記信号選択手段に所定の入力データを出力して遅
延信号を選択させ、その後は、上記信号選択手段が遅延
信号を選択する度に、上記信号選択手段に出力する入力
データを、上記周波数制御データを加算して更新する入
力データ更新手段と、を備えたことを特徴とする請求項
5〜請求項7の何れか記載のPLL装置。 - 【請求項9】 請求項8に記載のPLL装置において、 上記多相クロック発生源を構成する遅延回路が、リング
状に連結された複数の反転回路を有し、各反転回路によ
りパルス信号を順次反転して周回させるパルス周回回路
からなり、 上記パルス位相差符号化回路が、該パルス周回回路内で
のパルス信号の周回回数をカウントし、該カウント値を
上記デジタルデータ生成手段にて生成されたデジタルデ
ータの上位bitデータとして上記演算手段に出力する
第1のカウント手段を備えると共に、 上記デジタル制御発振回路が、該パルス周回回路内での
パルス信号の周回回数をカウントし、該カウント値が上
記入力データの上位bitデータに達すると、その旨を
表わす検出信号を出力する第2のカウント手段と、該第
2のカウント手段から検出信号が出力されると、該第2
のカウント手段のカウント値を初期化してカウント動作
を再開させるカウント制御手段とを備え、 しかも、上記デジタル制御発振回路において、上記入力
データ更新手段が、上記周波数制御データの上記上位b
itデータを除く下位bitデータに基づき上記信号選
択手段に出力する入力データを更新し、上記パルス信号
出力手段が、上記第2のカウント手段から検出信号が出
力され、且つ上記信号選択手段にて遅延信号が選択され
たときにパルス信号を出力することを特徴とするPLL
装置。 - 【請求項10】 上記データ制御手段は、上記基準信号
と上記出力信号との位相差が常に上記基準信号の周期の
1/2になるように上記周波数制御データを生成するこ
とを特徴とする請求項8又は請求項9に記載のPLL装
置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22679894A JP3329088B2 (ja) | 1994-02-16 | 1994-09-21 | パルス発生装置,周波数可変発振装置及びpll装置 |
US08/389,228 US5517155A (en) | 1994-02-16 | 1995-02-15 | Phase locked loop having digitally controlled oscillator and pulse signal generator |
DE19505308A DE19505308C2 (de) | 1994-02-16 | 1995-02-16 | PLL-Gerät mit einem Oszillator mit variabler Schwingfrequenz und Impulserzeugungsgerät |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1946694 | 1994-02-16 | ||
JP6-19466 | 1994-02-16 | ||
JP22679894A JP3329088B2 (ja) | 1994-02-16 | 1994-09-21 | パルス発生装置,周波数可変発振装置及びpll装置 |
Publications (2)
Publication Number | Publication Date |
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