JP4140534B2

JP4140534B2 - Ａ／ｄ変換装置

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Publication number: JP4140534B2
Application number: JP2004053803A
Authority: JP
Inventors: 博文磯村
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2004-02-27
Filing date: 2004-02-27
Publication date: 2008-08-27
Anticipated expiration: 2024-02-27
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Description

本発明は、入力電圧とランプ波形電圧とを比較することによりＡ／Ｄ変換を実行するＡ／Ｄ変換装置に関する。

二重積分型のＡ／Ｄ変換器は、入力電圧を一定時間だけ積分した後入力電圧に替えて基準電圧を積分し、積分器の出力電圧が初期電圧に戻るまでの時間を測定することによりＡ／Ｄ変換値を得るようになっている。特許文献１に記載されたＡ／Ｄ変換器は、被測定電圧に応じた電圧と予め設定された既知の設定電圧とを積分器の出力変化量が等しくなるように積分した場合の両積分時間の比に基づいて、被測定電圧をデジタル値に変換するようになっている。積分時間の計測手段は、複数連結された反転回路によりパルス信号を順次反転して伝搬する遅延回路を有し、予め定められた複数の反転回路から順次出力されるパルス信号の位相差時間を分解能として、積分時間を符号化するようになっている。
特開平１０−４３５３号公報

二重積分型のＡ／Ｄ変換器は、アナログ部の回路構成が比較的簡単である。近年の半導体の微細加工プロセスにおいて、アナログ部のレイアウトサイズを小さくできることはコスト面で有利である。また、従来問題となっていた変換時間が遅いという問題に対しても、上記特許文献１に記載のＡ／Ｄ変換器を用いると、その計測手段の工夫により変換時間を短縮することが可能となる。

Ａ／Ｄ変換器は、通常、複数のアナログ信号の中からマルチプレクサにより選択された信号を順次Ａ／Ｄ変換するようになっている。従来の二重積分型のＡ／Ｄ変換器は、ある決まった初期電圧例えば０Ｖから積分動作を開始し、変換が正規に終了した場合には積分電圧は初期電圧に戻るようになっている。しかし、ある入力信号の変換中に、優先度の高い他のアナログ信号についてＡ／Ｄ変換の割り込みが発生した時には、積分電圧は初期電圧とは異なる電圧となっているため、積分コンデンサの電荷を初期化する初期化処理を実行しなければならず、その初期化に時間を要していた。その結果、変換時間の更なる短縮が難しく、逆に初期化時間を短くすると精度が低下する問題があった。

本発明は上記事情に鑑みてなされたもので、その目的は、精度を維持しつつ変換時間の更なる短縮が可能なＡ／Ｄ変換装置を提供することにある。

請求項１に記載した手段によれば、電圧−時間変換回路は、第１の基準電圧、第２の基準電圧および変換対象である入力電圧のうちから１つを選択可能に構成され、その選択された電圧とランプ波形電圧とを比較する１つのコンパレータを備え、ランプ波形電圧の１周期の期間中に、コンパレータの出力信号に基づいて第１の基準電圧、入力電圧、第２の基準電圧を順に選択し、各選択状態に対応して第１の基準電圧に応じた時間、入力電圧に応じた時間および第２の基準電圧に応じた時間を生成する。すなわち、一定の傾きで増加または減少するランプ波形電圧と第１の基準電圧、第２の基準電圧および変換対象である入力電圧とをそれぞれ比較することにより、基準時刻からランプ波形電圧と第１の基準電圧とが所定の関係（例えば等しい関係、以下同様）になるまでの時間、基準時刻からランプ波形電圧と第２の基準電圧とが所定の関係になるまでの時間および基準時刻からランプ波形電圧と入力電圧とが所定の関係になるまでの時間を生成する。

符号化回路は、生成された上記３つの時間を、例えば共通の単位時間との比に応じた符号データに変換する。演算回路は、第１、第２の基準電圧に対する符号データと第１、第２の基準電圧に対して予め決められたＡ／Ｄ変換値とから定まる変換特性（例えば符号データとＡ／Ｄ変換値との一次関数）に、入力電圧に対する符号データを当てはめることにより、入力電圧のＡ／Ｄ変換値を演算する。

本手段によれば、ある信号のＡ／Ｄ変換が終了した時、または、Ａ／Ｄ変換途中において優先度の高い他の信号のＡ／Ｄ変換の割り込みが発生した時、一定の傾きで増加するランプ波形電圧を、第１の基準電圧、第２の基準電圧および入力電圧のうちの最小電圧よりも低い電圧にまで初期化すればよく、従来の二重積分型のＡ／Ｄ変換器のように初期電圧（例えば０Ｖ）まで完全に初期化する必要がない。ランプ波形電圧が一定の傾きで減少する場合には、第１の基準電圧、第２の基準電圧および入力電圧のうちの最大電圧よりも高い電圧にまで初期化すればよい。

その理由は、ランプ波形電圧の初期電圧は、電圧−時間変換回路で生成される第１の基準電圧に応じた時間、第２の基準電圧に応じた時間および入力電圧に応じた時間に共通に含まれるオフセット時間として関与し、そのオフセット時間は演算回路で変換特性を得る際に除かれるからである。これにより、Ａ／Ｄ変換が正常に終了した場合のみならず、Ａ／Ｄ変換が途中で終了して新たなＡ／Ｄ変換を開始するような場合においても、変換精度を低下させることなく、ランプ波形電圧の初期化に要する時間ひいては変換時間を短縮することができる。

請求項２に記載した手段によれば、電圧−時間変換回路への入力電圧の電圧範囲を高電位側と低電位側とから第１、第２の基準電圧で挟み込む電圧関係となる。これにより、演算回路において、入力電圧範囲の高低両端側における基準電圧の符号データとＡ／Ｄ変換値とから変換特性をより高精度に求めることができ、入力電圧に対してより高精度のＡ／Ｄ変換値を得ることができる。

請求項３に記載した手段によれば、第１の基準電圧は、入力電圧の電圧範囲よりも所定の余裕電圧だけ低い電圧に設定されており、第２の基準電圧は、入力電圧の電圧範囲よりも所定の余裕電圧だけ高い電圧に設定されている。この余裕電圧は、例えば電圧−時間変換回路や符号化回路の内部処理に要する時間に基づいて決めればよい。これにより、基準電圧と入力電圧とが接近していることによる電圧−時間変換回路や符号化回路における誤動作を確実に防止することができる。

請求項４に記載した手段によれば、Ａ／Ｄ変換装置の外部からの入力電圧は、入力変換回路によりその電圧範囲が狭められて電圧−時間変換回路に与えられる。一般に、外部からの入力電圧の電圧範囲と、電圧−時間変換回路が変換可能な電圧範囲とは同じであることが多い（例えば０Ｖから５Ｖの電圧範囲）。入力変換回路を設けると、上述のように基準電圧と入力電圧との間に余裕電圧を設定した場合でも、電圧−時間変換回路において、基準電圧を変換可能とするために外部からの入力電圧の電圧範囲を制限する必要がなく、外部から入力される全電圧範囲についてＡ／Ｄ変換値を得ることができる。

請求項５に記載した手段によれば、入力変換回路は、高入力インピーダンス、低出力インピーダンスの特性を持つ入力バッファ回路とサンプル・ホールド回路とを備えているので、出力インピーダンスが比較的高い外部装置からの電圧、変動の比較的大きい電圧であっても、高精度の変換が可能となる。

請求項６に記載した手段によれば、請求項１と同様の作用、効果を得ることができる。また、３つ以上の基準電圧を用いることにより、２つの基準電圧を用いた場合よりも高精度のＡ／Ｄ変換値を得ることができる。

請求項７に記載した手段によれば、補正用基準電圧を入力電圧としてＡ／Ｄ変換したときのＡ／Ｄ変換値と補正用基準電圧に対して予定されているＡ／Ｄ変換値との差（オフセット誤差）が得られ、これを用いて入力電圧についてオフセット補正を行うことができる。本手段は、入力バッファ回路やサンプル・ホールド回路などオフセット電圧が生ずる虞のある回路を追加した場合などに特に有用である。補正用基準電圧は複数用いてもよく、オフセット誤差が入力電圧に依存する場合には、入力電圧に応じてオフセット補正値を変えてもよい。

（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図１０を参照しながら説明する。
図１は、ｍビットの分解能を持つＡ／Ｄ変換器の全体構成を示すブロック図である。このＡ／Ｄ変換器１（Ａ／Ｄ変換装置に相当）は、例えば自動車に搭載される電子制御ユニット（ＥＣＵ：Electronic Control Unit）で用いられる制御用ＩＣに内蔵されており、各種センサ等（外部）から入力される複数の電圧Ｖch0〜Ｖchkのうちアナログマルチプレクサ２により選択された入力電圧ＶinをＡ／Ｄ変換するようになっている。制御用ＩＣはＣＭＯＳプロセスにより製造されており、当該制御用ＩＣにはＣＰＵやメモリなどのデジタル回路、種々のアナログ回路、電源回路なども搭載されている。

Ａ／Ｄ変換器１は、入力変換回路３、ランプ波形発生回路４、電圧−時間変換回路５、符号化回路６および正規化演算回路７から構成されている。これらの回路は、電源線８、９から電源電圧ＶDD（例えば５Ｖ）の供給を受けて動作するようになっている。以下、これらマルチプレクサ２およびＡ／Ｄ変換器１を構成する各回路の構成について詳しく説明する。

図２は、マルチプレクサ２の回路構成を示している。各チャンネルの入力線に与えられる入力電圧Ｖch0、Ｖch1、…、Ｖchkは、それぞれアナログスイッチ１０(0)、１０(1)、…、１０(k)を介して共通の入力線１１に与えられるようになっている。各チャンネルのアナログスイッチ１０(0)、１０(1)、…、１０(k)は、それぞれＣＰＵ等から与えられる選択信号Sel(k:0)と当該信号をインバータ１２(0)、１２(1)、…、１２(k)により反転した選択信号とによりオンオフ制御されるようになっている。

図３は、入力変換回路３の回路構成を示している。電源線８と９との間に抵抗Ｒ１とＲ２とが直列に接続されており、抵抗Ｒ１とＲ２との共通接続点と上記入力線１１との間には抵抗Ｒ３が接続されている。上記共通接続点の電圧が、電圧−時間変換回路５に対して与えられる入力電圧Ｖin1となる。抵抗Ｒ１〜Ｒ３の抵抗値（符号と同じくＲ１〜Ｒ３で表す）は、次の（１）式の関係を有している。
Ｒ１＝Ｒ２＝２・Ｒ３ …（１）

図４は、一定の傾きで増加するランプ波形電圧Ｖ１を発生するランプ波形発生回路４の回路構成を示している。電源線８と９との間には、トランジスタＱ１、抵抗Ｒ４およびトランジスタＱ３並びにトランジスタＱ２およびコンデンサＣ１がそれぞれ直列に接続されている。トランジスタＱ１とＱ２とはカレントミラー回路を構成しており、トランジスタＱ２のドレインとコンデンサＣ１との共通接続点からランプ波形電圧Ｖ１が出力されるようになっている。コンデンサＣ１には放電用のトランジスタＱ４が並列に接続されており、トランジスタＱ３のゲートにはＡ／Ｄ変換の開始／終了を制御するための信号ＰＡが与えられ、トランジスタＱ４のゲートにはインバータ１３を介して信号ＰＡの反転信号が与えられている。

図５は、電圧−時間変換回路５の回路構成を示している。この電圧−時間変換回路５には、本発明でいう基準電圧生成回路も含まれている。その基準電圧生成回路１４において、電源線８と９との間に抵抗Ｒ５、Ｒ６、Ｒ７が直列に接続されており、抵抗Ｒ５とＲ６との共通接続点、抵抗Ｒ６とＲ７との共通接続点にそれぞれ基準電圧Ｖref2、Ｖref1（第２、第１の基準電圧に相当）が生成されるようになっている。基準電圧Ｖref1は、後述するように入力電圧Ｖin1の電圧範囲よりも所定の余裕電圧だけ低い電圧に設定されており、基準電圧Ｖref2は、入力電圧Ｖin1の電圧範囲よりも所定の余裕電圧だけ高い電圧に設定されている。

電圧−時間変換回路５は、上述のランプ波形電圧Ｖ１と基準電圧Ｖref1、入力電圧Ｖin1および基準電圧Ｖref2をそれぞれ比較して、基準電圧Ｖref1、入力電圧Ｖin1および基準電圧Ｖref2のそれぞれの電圧に応じた時間を規定するＰＢパルス信号を生成するものである。基準電圧Ｖref1、入力電圧Ｖin1、基準電圧Ｖref2は、それぞれ電圧選択用のアナログスイッチ１５、１６、１７を介してコンパレータ１８の反転入力端子に与えられるようになっており、コンパレータ１８の非反転入力端子には上述のランプ波形電圧Ｖ１が与えられるようになっている。

コンパレータ１８の出力端子には、ワンショットパルス発生回路１９が接続されている。このワンショットパルス発生回路１９は、コンパレータ１８の出力信号がＬレベル（０Ｖ）からＨレベル（ＶDD）に変化した時に幅狭のＨレベルパルスを発生するものである。以下の説明において、ＰＢパルス信号に現れるこのワンショットパルスをＰＢパルスと称す。

Ｄフリップフロップ２０のクロック端子Ｃにはコンパレータ１８の出力端子が接続されており、データ端子Ｄには電源線８が接続されている。また、出力端子Ｑからはインバータ２１、２２を介してＰＢパルス信号が出力されるようになっており、その出力端子Ｑは、奇数個のインバータが直列接続されてなる遅延回路２３を介してＡＮＤゲート２４の一入力端子に接続されている。このＡＮＤゲート２４の他方の入力端子には信号ＰＡが与えられており、その出力端子はＤフリップフロップ２０のリセット端子ＲＢに接続されている。

選択制御回路２５は、上記アナログスイッチ１５、１６、１７の何れか一つのみを順次オンさせるように制御するものである。この選択制御回路２５は、２つのＤフリップフロップ２６、２７を備えており、アナログスイッチ１５、１６、１７に対しそれぞれＮＯＲゲート２８、２９、３０から選択信号Ｓ０、Ｓ１、Ｓ２を出力するようになっている。これらの選択信号Ｓ０、Ｓ１、Ｓ２は、それぞれ直接およびインバータ３１、３２、３３を介してアナログスイッチ１５、１６、１７に与えられている。

Ｄフリップフロップ２６、２７のリセット端子ＲＢには信号ＰＡが与えられており、クロック端子ＣにはＤフリップフロップ２０の出力信号が与えられている。Ｄフリップフロップ２６の出力端子Ｑは、直接ＮＯＲゲート２８の入力端子に接続されており、また、インバータ３４を介してＮＯＲゲート２９、３０の入力端子に接続されている。さらに、ＡＮＤゲート３５を介してＤフリップフロップ２７のデータ端子Ｄにも接続されている。一方、Ｄフリップフロップ２７の出力端子は、直接ＮＯＲゲート２８、２９の入力端子に接続されており、インバータ３６を介してＮＯＲゲート３０の入力端子、ＡＮＤゲート３５の入力端子およびＤフリップフロップ２６のデータ端子Ｄに接続されている。

図６は、符号化回路６の回路構成を示している。この符号化回路６は、信号ＰＡがＨレベルとなった時点からＰＢパルスの発生までの時間Ｔ１、Ｔ２、Ｔ３（それぞれ基準電圧Ｖref1、入力電圧Ｖin1、基準電圧Ｖref2に対応する時間：図１０参照）を、それぞれ共通の単位時間（インバータ（図示せず）の遅延時間Ｔｄ）との比に応じた符号データＴＡ１、ＴＡ２、ＴＡ３に変換するものであり、パルス位相差符号化回路３７、レジスタ３８およびレジスタ３９が縦続接続された構成となっている。図中のＴＤ１〜ＴＤ３は、これら回路の出力データに付した名称である。

パルス位相差符号化回路３７は、特開平０３−２２０８１４号公報、特開平０６−２１６７２１号公報、特開平０７−１８３８００号公報、特開平０７−２８３７２２号公報などに開示されているものであり、例えば、連結された複数の遅延素子（インバータ）の所定の連結点から遅延信号を出力する遅延回路と、ＰＢパルスが入力されるごとに遅延信号を出力した遅延素子の連結位置を表わすデジタルデータを生成するデジタルデータ生成回路と、これらデジタルデータに基づいて信号ＰＡとＰＢパルスとの位相差に応じた２進符号データを演算するする演算回路とを備えて構成されている。ＰＢパルスを入力する毎に、パルス位相差符号化回路３７から出力される符号データは、順次レジスタ３８、３９に送られて保持されるようになっている。

図１に示す正規化演算回路７（演算回路に相当）は、基準電圧Ｖref1、Ｖref2の符号データＴＡ１、ＴＡ３と基準電圧Ｖref1、Ｖref2に対して予め決められたＡ／Ｄ変換値Ｌf1、Ｌf2とから変換特性を求め、その変換特性に入力電圧Ｖin1に対する符号データＴＡ２を当てはめることにより入力電圧Ｖin1つまり入力電圧ＶinのＡ／Ｄ変換値を演算するようになっている。この正規化演算回路７は、クロック信号ＣＬＫ、リセット信号ＲＥＳＢおよびＰＢパルス信号を入力として動作する論理回路（ハードウェア）であるが、制御用ＩＣに内蔵されたＣＰＵによりソフトウェア処理する構成としてもよい。

次に、本実施形態の作用について図７ないし図１０も参照しながら説明する。
図７は、信号ＰＡとランプ波形電圧Ｖ１の波形を示している。マルチプレクサ２に選択信号Sel(k:0)が与えられてＡ／Ｄ変換の対象チャンネルが選択されるとともに、信号ＰＡがＬレベル（０Ｖ）からＨレベル（ＶDD）になると、ランプ波形電圧Ｖ１が初期電圧（例えば０Ｖ）から一定の傾きで上昇を開始し、Ａ／Ｄ変換器１は当該選択チャンネルの入力電圧ＶinについてＡ／Ｄ変換を開始する。

Ａ／Ｄ変換中、図４に示すランプ波形発生回路４では、トランジスタＱ３がオン、トランジスタＱ４がオフとなり、電源電圧ＶDDと抵抗Ｒ４とにより定まる電流ｉ１に等しい一定電流ｉ２がコンデンサＣ１に流れ込む。コンデンサＣ１の初期電荷が０である場合、ランプ波形電圧Ｖ１は、信号ＰＡがＬレベルからＨレベルに変化した時からの経過時間をｔとして、次の（２）式で表わすことができる。
Ｖ１＝（ｉ２／Ｃ１）×ｔ …（２）

ランプ波形電圧Ｖ１が電源電圧ＶDDまで達してＡ／Ｄ変換が完了した時（図７におけるｔａ、ｔｃ）、またはＡ／Ｄ変換の途中で他チャンネルのＡ／Ｄ変換の開始を指令する割り込み信号が入力された時（ｔｂ）、信号ＰＡはＨレベルからＬレベルになり、Ａ／Ｄ変換器１はＡ／Ｄ変換を終了する。この場合、ランプ波形発生回路４では、トランジスタＱ３がオフ、トランジスタＱ４がオンとなり、コンデンサＣ１への充電電流ｉ２が０となり、トランジスタＱ４を通してコンデンサＣ１の電荷が急速に放電してランプ波形電圧Ｖ１は０Ｖになる。

後述するように、本発明ではランプ波形電圧Ｖ１を０Ｖまで完全に初期化する必要はなく、少なくとも基準電圧Ｖref1よりも低い電圧にまで初期化すれば、次のＡ／Ｄ変換を開始することができる。従って、図７および図８では時刻ｔａ、ｔｂの後に休止期間があるが、ランプ波形電圧Ｖ１が基準電圧Ｖref1よりも低い電圧にまで低下した時点で、次のＡ／Ｄ変換を開始してもよい。

図８は、電圧−時間変換回路５の各部の信号波形を示している。この図８は、上から順に、信号ＰＡ、コンパレータ１８の出力信号Ｐ１、Ｄフリップフロップ２０の出力信号Ｐ２、遅延回路２３の出力信号Ｐ３、Ｄフリップフロップ２０のリセット信号Ｐ４、選択信号Ｓ０、Ｓ１、Ｓ２を示している。また、図９は、１回のＡ／Ｄ変換について、ランプ波形電圧Ｖ１、ＰＢパルス信号、信号ＰＡ、選択信号Ｓ０、Ｓ１、Ｓ２を示している。なお、図８における信号Ｐ２、Ｐ３、Ｐ４のパルス幅は、見易くするためにやや誇張して描かれており、それに伴ってパルス発生タイミングも図９と若干ずれたものとなっている。

それでは、これら図８、図９を参照しながら図５に示す電圧−時間変換回路５の動作を説明する。信号ＰＡがＬレベルの状態において、Ｄフリップフロップ２０、２６、２７はともにリセットされ、選択信号Ｓ０、Ｓ１、Ｓ２のうちＳ０のみがＨレベルとなっている。従って、アナログスイッチ１５がオン、アナログスイッチ１６、１７がオフとなり、コンパレータ１８は、ランプ波形電圧Ｖ１と基準電圧Ｖref1とを比較する。

信号ＰＡがＬレベルからＨレベルになると、Ｄフリップフロップ２０、２６、２７のリセットは直ちに解除される。やがて、ランプ波形電圧Ｖ１が基準電圧Ｖref1に達すると（時刻ｔ１）、コンパレータ１８の出力信号Ｐ１、Ｄフリップフロップ２０の出力信号Ｐ２およびＰＢパルス信号がＨレベルとなる。選択制御回路２５では、信号Ｐ２をクロックとしてＤフリップフロップ２６、２７の出力信号がそれぞれＨレベル、Ｌレベルとなり、選択信号Ｓ０、Ｓ２がＬレベル、選択信号Ｓ１がＨレベルとなる。このとき、アナログスイッチ１６がオン、アナログスイッチ１５、１７がオフとなり、コンパレータ１８は、ランプ波形電圧Ｖ１と入力電圧Ｖin1とを比較するようになる。

一方、ワンショットパルス発生回路１９では、信号Ｐ２がＨレベルとなった時刻ｔ１から遅延回路２３の遅延時間Ｔｃだけ遅れてリセット信号Ｐ４がＬレベルとなり、Ｄフリップフロップ２０がリセットされ、ＰＢパルス信号がＬレベルに戻される。そして、さらに遅延時間Ｔｃだけ遅れてリセット信号Ｐ４がＨレベルとなり、Ｄフリップフロップ２０のリセット状態が解除される。

その後、ランプ波形電圧Ｖ１が入力電圧Ｖin1に達すると（時刻ｔ２）、基準電圧Ｖref1との比較の場合と同様にＰＢパルス信号が一時的にＨレベルとなる。そして、選択制御回路２５では、Ｄフリップフロップ２６、２７の出力信号がともにＨレベルとなり、選択信号Ｓ０、Ｓ１がＬレベル、選択信号Ｓ２がＨレベルとなる。その結果、アナログスイッチ１７がオン、アナログスイッチ１５、１６がオフとなり、コンパレータ１８は、ランプ波形電圧Ｖ１と基準電圧Ｖref2とを比較するようになる。さらに、ランプ波形電圧Ｖ１が上昇して入力電圧Ｖref2に達すると（時刻ｔ３）、同様にしてＰＢパルス信号にワンショットパルスが発生し、選択制御回路２５では、選択信号Ｓ１、Ｓ２がＬレベル、選択信号Ｓ０がＨレベルとなる。

すなわち、信号ＰＡがＬレベルからＨレベルになった時点（時刻ｔ０）からワンショットのＰＢパルスが発生する時点（時刻ｔ１、ｔ２、ｔ３）までの時間Ｔ１、Ｔ２、Ｔ３は、それぞれ基準電圧Ｖref1、入力電圧Ｖin1、基準電圧Ｖref2に比例した時間となっている。この場合、時刻ｔ０は、時間Ｔ１、Ｔ２、Ｔ３全ての基準時刻であって、少なくともＴ１＞０となる時刻であればよい、従って、ランプ波形電圧Ｖ１が上昇を開始する初期電圧は０Ｖである必要はなく、少なくとも基準電圧Ｖref1よりも低い電圧であればよい。

ここで、基準電圧Ｖref1、Ｖref2の設定方法を説明する。上述したように、ワンショットパルス発生回路１９は、コンパレータ１８の出力信号Ｐ１（アップエッジ）を受け付けてＴｃ幅のＰＢパルス信号を出力した後、再び出力信号Ｐ１を受け付け可能となるまでにＴα（＝２・Ｔｃ）のリセット復帰時間を必要とする。このため、基準電圧Ｖref1と入力電圧Ｖin1との間および入力電圧Ｖin1と基準電圧Ｖref2との間には、それぞれランプ波形電圧Ｖ１の傾きと関係して、リセット復帰時間Ｔαを確保できるだけの余裕電圧を必要とする。入力電圧Ｖin1の最小電圧、最大電圧をそれぞれＶin1(min)、Ｖin1(max)とすれば、以下の（３）式と（４）式を満たす必要がある。
Ｔα＜（Ｖin1(min)−Ｖref1）／（ｉ２／Ｃ１） …（３）
Ｔα＜（Ｖref2−Ｖin1(max)）／（ｉ２／Ｃ１） …（４）

この余裕電圧が必要となるため、外部からの入力電圧Ｖin（０ＶからＶDDの範囲の電圧）をそのまま入力電圧Ｖin1として電圧−時間変換回路５に与えると、基準電圧Ｖref1を負の電圧、基準電圧Ｖref2を５Ｖを超える電圧に設定する必要が生じ、電圧−時間変換回路５に電源を供給する上で不都合となる。そこで、入力変換回路３を用いて入力電圧Ｖinの電圧範囲を狭め、それを電圧−時間変換回路５に与えるようにしている。入力電圧ＶinとＶin1との関係は、次の（５）式となる。
Ｖin＝２×Ｖin1−ＶDD／２ …（５）

さて、一例としてＡ／Ｄ変換時間が５μｓ、電源電圧ＶDDが５Ｖの場合、上述した（２）式により例えばｉ２＝１０μＡ、Ｃ１＝１０ｐＦに設定することとなる。また、入力電圧Ｖinの電圧範囲が０Ｖ〜５Ｖの場合、入力電圧Ｖin1の電圧範囲は（５）式により１．２５Ｖ〜３．７５Ｖとなる。リセット復帰時間Ｔαを３００ｎｓとすれば、このＴαの間におけるランプ波形電圧Ｖ１の電圧変化量は、１０μＡ／１０ｐＦ×３００ｎｓ＝０．３Ｖとなる。従って、リセット復帰時間Ｔαのみを考慮すれば、基準電圧Ｖref1＜（１．２５Ｖ−０．３Ｖ）、基準電圧Ｖref2＞（３．７５Ｖ＋０．３Ｖ）とすればよい。

さらに、工程ばらつきとして、電流ｉ２のばらつきが１０％、コンデンサＣ１の静電容量のばらつきが１５％、リセット復帰時間Ｔαのばらつきが３０％とすれば、Ｔαの間におけるランプ波形電圧Ｖ１の電圧変化量は、１０μＡ×（１＋０．１）／１０ｐＦ（１−０．１５）×３００ｎｓ（１＋０．３）＝０．５０５Ｖとなる。従って、工程のばらつきまで考慮すれば、基準電圧Ｖref1＜（１．２５Ｖ−０．５０５Ｖ）、基準電圧Ｖref2＞（３．７５Ｖ＋０．５０５Ｖ）とする必要がある。本実施形態では、基準電圧Ｖref1を０．５Ｖ（＝０．１×ＶDD）、基準電圧Ｖref2を４．５Ｖ（＝０．９×ＶDD）に設定している。

図１０は、符号化回路６のタイミングチャートを示している。符号化回路６は、ＰＢパルスを入力すると、信号ＰＡがＨレベルとなった時点から当該ＰＢパルスまでの時間Ｔ１、Ｔ２、Ｔ３をそれぞれ符号データＴＡ１、ＴＡ２、ＴＡ３に変換する。符号データは、ＰＢパルスが与えられるごとにレジスタ３８、３９に順にシフトされ、最終的にレジスタ３９の出力データＴＤ１が符号データＴＡ１となり、レジスタ３８の出力データＴＤ２が符号データＴＡ２となり、パルス位相差符号化回路３７の出力データＴＤ３が符号データＴＡ３となる。なお、Ａ／Ｄ変換器１のビット数をｍとしたとき、入力電圧Ｖin1に対する符号データＴＡ２の最大値と最小値との差は、２^m以上必要である。

符号化回路６から符号データＴＡ１、ＴＡ２、ＴＡ３が出力されると、正規化演算回路７は、Ａ／Ｄ変換のビット数に合わせた正規化演算を行って、入力電圧Ｖinに対するＡ／Ｄ変換値を求める。
まず、電源電圧ＶDDの下で０ＶからＶDDの電圧範囲の電圧Ｖinが入力される場合、ｍビットのＡ／Ｄ変換値の最小分解能ＶLSBは次の（６）式となる。
ＶLSB＝ＶDD／２^m …（６）

（５）式および（６）式を用いて、基準電圧Ｖref1（＝０．１×ＶDD）、Ｖref2（＝０．９×ＶDD）のＡ／Ｄ変換値（予め決められたＡ／Ｄ変換値）を求めると、次の（７）式、（８）式に示すＬf1、Ｌf2となる。
Ｌf1＝（２×Ｖref1−ＶDD／２）／ＶLSB＝（−０．３×ＶDD）／ＶLSB …（７）
Ｌf2＝（２×Ｖref2−ＶDD／２）／ＶLSB＝（１．３×ＶDD）／ＶLSB …（８）

ランプ波形電圧Ｖ１が０Ｖから上昇を開始する場合、パルス位相差符号化回路３７の時間分解能をＴｄとすれば、符号データＴＡ１、ＴＡ２、ＴＡ３は、次の（９）式、（１０）式、（１１）式で表わすことができる。
ＴＡ１＝Ｔ１／Ｔｄ＝（Ｖref1／（ｉ２／Ｃ１））／Ｔｄ …（９）
ＴＡ２＝Ｔ２／Ｔｄ＝（Ｖin1／（ｉ２／Ｃ１））／Ｔｄ …（１０）
ＴＡ３＝Ｔ３／Ｔｄ＝（Ｖref2／（ｉ２／Ｃ１））／Ｔｄ …（１１）

正規化演算回路７は、基準電圧Ｖref1、Ｖref2のＡ／Ｄ変換値Ｌf1、Ｌf2と符号データＴＡ１、ＴＡ３とに基づいて、Ａ／Ｄ変換値Ｙと符号データＸとを関係付ける（１２）で示す一次関数を求める。
Ｙ＝ａ・Ｘ＋ｂ …（１２）

ここで、（７）式、（８）式、（９）式、（１１）式より、ａは（１３）式のように定まり、さらに（８）式、（１１）式、（１３）式よりｂは（１４）式のように定まる。
ａ＝（Ｌf2−Ｌf1）／（ＴＡ３−ＴＡ１） …（１３）
ｂ＝Ｌf2−ａ×ＴＡ３ …（１４）
続いて、次の（１５）式によりＹを求める。
Ｙ＝ａ・ＴＡ２＋ｂ …（１５）

ここで、四捨五入処理を行うため、（１５）式で求めたＹに０．５を加えてＺとし、そのＺについて小数点以下の切り捨てを行う。その結果、Ｚ≦０ならばＡ／Ｄ変換値を０とし、Ｚ≧２^m−１ならばＡ／Ｄ変換値を２^m−１とし、それ以外のＺについては当該ＺをそのままＡ／Ｄ変換値とする。これにより、入力電圧Ｖinに対するＡ／Ｄ変換値ＡＤ(m-1:0)が得られる。なお、ここでは、説明のために式を順次展開してＡ／Ｄ変換値を求めたが、論理回路（ハードウェア）により構成された正規化演算回路７では、論理演算の簡単化が図られており、例えば（１３）式における（Ｌf2−Ｌf1）は予め決められた値であるため、予めメモリに格納しておくことができる。

以上説明したように、本実施形態のＡ／Ｄ変換器１は、一定の傾きで増加するランプ波形電圧Ｖ１を生成し、そのランプ波形電圧Ｖ１と基準電圧Ｖref1、入力電圧Ｖin1および基準電圧Ｖref2とを比較することにより電圧−時間変換を行う。そして、得られた時間Ｔ１、Ｔ２、Ｔ３を符号化した符号データＴＡ１、ＴＡ２、ＴＡ３と、基準電圧Ｖref1、Ｖref2に対し予め決められたＡ／Ｄ変換値Ｌf1、Ｌf2とを用いた正規化処理により、入力電圧Ｖinに対するＡ／Ｄ変換値ＡＤ(m-1:0)を求めることができる。

本Ａ／Ｄ変換器１は、Ａ／Ｄ変換の度に、入力電圧Ｖin1と基準電圧Ｖref1、Ｖref2とを同じランプ波形電圧Ｖ１を用いて電圧−時間変換を行うため、高精度の基準電圧Ｖref1、Ｖref2を用いれば、温度変化による素子定数の変化や製造プロセス上の素子定数のばらつき等が存在しても高精度のＡ／Ｄ変換値が得られる。

また、基準電圧Ｖref1とＶref2は、電圧−時間変換回路５への入力電圧Ｖin1の電圧範囲を低電位側と高電位側とから挟み込むように設定されているため、Ａ／Ｄ変換値Ｙと符号データＸとの関係を示す（１２）式を求める際、および（１５）式により入力電圧Ｖinに対するＡ／Ｄ変換値Ｙを演算する際の演算誤差を低減することができる。

基準電圧Ｖref1と入力電圧Ｖin1との間および入力電圧Ｖin1と基準電圧Ｖref2との間には、それぞれリセット復帰時間Ｔαを確保できるだけの余裕電圧が確保されているので、電圧−時間変換回路５は、各電圧に対応して確実にＰＢパルスを生成することができる。そして、外部からの入力電圧Ｖinの電圧範囲を狭めた電圧Ｖin1を電圧−時間変換回路５に入力するので、たとえ上述のような余裕電圧を確保しても電圧−時間変換回路５の電源電圧を拡張する必要がない。また、電圧範囲を狭めることにより、コンパレータ１８の入力電圧が０Ｖ付近またはＶDD付近となることを回避でき、コンパレータ１８をオフセット電圧の小さい入力電圧範囲内で用いることができる。

信号ＰＡをＨレベルにしてＡ／Ｄ変換を開始する際に、ランプ波形電圧Ｖ１を基準電圧Ｖref1よりも低い電圧にまで初期化すればよく、従来の二重積分型のＡ／Ｄ変換器のように初期電圧（０Ｖ）まで完全に初期化する必要がない。また、ランプ波形発生回路４において、コンデンサＣ１の放電は当該コンデンサＣ１に並列接続されたトランジスタＱ４により行われるため、変換精度を低下させることなく、ランプ波形電圧Ｖ１の初期化に要する時間ひいてはＡ／Ｄ変換時間を短縮することができる。

さらに、従来の二重積分型のＡ／Ｄ変換器では積分器を構成するためにオペアンプを必要としていたが、本Ａ／Ｄ変換器１では積分器に替えてランプ波形発生回路４を設ければよいため、従来のものと比較して回路構成を小さくできる。
アナログスイッチ１５、１６、１７と選択制御回路２５とを用いて、コンパレータ１８に入力する電圧を順次選択するようになっているので、電圧−時間変換回路５はコンパレータの数を減らすことができる。

（第２の実施形態）
次に、本発明の第２の実施形態について図１１および図１３を参照しながら説明する。
図１１は、Ａ／Ｄ変換器の全体構成を示すブロック図であり、図１と同一部分には同一符号を付して示している。このＡ／Ｄ変換器４０は、図１に示すＡ／Ｄ変換器１に対し、入力バッファ回路、サンプル・ホールド回路およびオフセット補正回路を付加した点が異なっており、それに伴って入力変換回路４１、電圧−時間変換回路４２および正規化演算回路４３の構成が変更されている。オフセット補正回路は、各回路例えば入力バッファ回路やサンプル・ホールド回路で生じるオフセット電圧等の影響を排除するために設けられている。

図１２は、入力変換回路４１の回路構成を示している。抵抗Ｒ１〜Ｒ３からなる電圧変換部の構成と抵抗値は、図３に示した入力変換回路３と同じである。入力変換回路４１では、入力線１１と抵抗Ｒ３との間に入力バッファ回路４４が設けられており、上記電圧変換部の後段にサンプル・ホールド回路４５が設けられている。サンプル・ホールド回路４５は、アナログスイッチ４６、ホールドコンデンサＣ３およびバッファ回路４７から構成されている。入力バッファ回路４４とバッファ回路４７は、ともにボルテージフォロアの接続形態を持つオペンアンプにより構成されている。アナログスイッチ４６は、制御信号ＳＥと当該信号をインバータ４８により反転した制御信号とによりオンオフ制御されるようになっている。

図１３は、電圧−時間変換回路４２の回路構成を示している。この電圧−時間変換回路４２に含まれる基準電圧生成回路４９（補正用基準電圧生成回路に相当）は、電源線８と９との間に抵抗Ｒ５、Ｒ８、Ｒ９、Ｒ７が直列に接続された構成を備えており、抵抗Ｒ５とＲ８との共通接続点、抵抗Ｒ８とＲ９との共通接続点、抵抗Ｒ９とＲ７との共通接続点に、それぞれ基準電圧Ｖref2、Ｖref3、Ｖref1（第２の基準電圧、補正用基準電圧、第１の基準電圧に相当）が生成されるようになっている。抵抗Ｒ８とＲ９との共通接続点には、電源線９との間にコンデンサＣ２が接続されている（図１１参照）。その他の回路部分は、図５に示す電圧−時間変換回路５と同一構成となっている。

図１に示す正規化演算回路４３（演算回路、オフセット補正回路に相当）は、第１の実施形態で説明した正規化演算回路７と同様のＡ／Ｄ変換値の演算機能に加え、補正用基準電圧Ｖref3を入力電圧としてＡ／Ｄ変換したときのＡ／Ｄ変換値とこの補正用基準電圧Ｖref3に対して予め決められたＡ／Ｄ変換値とに基づいて、オフセット補正を施すようになっている。

このＡ／Ｄ変換器４０の基本動作はＡ／Ｄ変換器１と同様であり、以下異なる動作についてのみ説明する。信号ＰＡをＨレベルにしてＡ／Ｄ変換を開始するのに先立って、制御信号ＳＥをＨレベル（サンプリング）からＬレベル（ホールド）にし、サンプリングした入力電圧Ｖin1をホールドする。このようにサンプル・ホールド回路４５を設けることにより、Ａ／Ｄ変換中における入力電圧Ｖinの変動によるＡ／Ｄ変換誤差の発生を防止することができる。また、入力バッファ回路４４を設けたので、出力インピーダンスが比較的高いセンサ等からの電圧であっても、高精度の変換が可能となる。

基準電圧生成回路４９で生成された補正用基準電圧Ｖref3をマルチプレクサ２を通して入力したとき、正規化演算回路４３は、そのＡ／Ｄ変換値と補正用基準電圧Ｖref3に対して予め決められたＡ／Ｄ変換値との差（オフセット）を記憶する。そして、それ以降、入力電圧Ｖinに対して得られたＡ／Ｄ変換値ＡＤ(m-1:0)に対し、上記オフセットを用いてオフセット補正を施す。オフセットの原因としては、入力バッファ回路４４やバッファ回路４７のオフセット電圧等が考えられる。

例えば、Ａ／Ｄ変換器４０が１０ビットの分解能を持つ場合、補正用基準電圧Ｖref3をＶDD／２（＝２．５Ｖ）に設定する。そして、その補正用基準電圧Ｖref3のＡ／Ｄ変換値が５１３であった場合、予定されるＡ／Ｄ変換値５１２との差（＝１）がオフセットとなる。そこで、正規化演算回路４３は、符号データＴＡ１、ＴＡ２、ＴＡ３に基づいて演算したＡ／Ｄ変換値ＡＤ(m-1:0)に対しオフセット１を減算して最終的なＡ／Ｄ変換値を求める。補正用基準電圧Ｖref3を用いたオフセットの獲得は、電源投入時、所定時間ごと、Ａ／Ｄ変換ごとなど適宜行えばよい。

本実施形態によれば、入力バッファ回路４４やサンプル・ホールド回路４５を設けることによる利点に加え、これらの追加回路のオフセット電圧の影響を排除することができるので、第１の実施形態で説明したＡ／Ｄ変換器１よりもさらに高精度のＡ／Ｄ変換器４０を得ることができる。

（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
ランプ波形電圧Ｖ１は、一定の傾きで減少する電圧であってもよい。この場合、ランプ波形電圧Ｖ１を電源電圧ＶDDまで完全に初期化する必要はなく、少なくとも基準電圧Ｖref2よりも高い電圧にまで初期化すれば、次のＡ／Ｄ変換を開始することができる。
基準電圧Ｖref1、入力電圧Ｖin1、基準電圧Ｖref2に対する電圧−時間変換の結果を共通のＰＢパルス信号として出力しているが、別々の信号として出力するように構成してもよい。

基準電圧Ｖref1、Ｖref2と入力電圧Ｖin1とが接近しまたは等しくても、電圧−時間変換回路がそれぞれの電圧に対応した時間（例えばＰＢパルス）を発生可能な構成である場合には、上述した余裕電圧の確保は必要ない。また、入力電圧Ｖin1の電圧範囲を低電位側と高電位側とから挟み込むように基準電圧Ｖref1、Ｖref2を設定する必要もなく、入力電圧Ｖin1の電圧範囲内に基準電圧Ｖref1、Ｖref2を設定することができる。

また、３つ以上の基準電圧を設定し、各基準電圧に対する符号データと各基準電圧に対して予め決められたＡ／Ｄ変換値とから定まる変換特性に、入力電圧Ｖin1に対する符号データを当てはめてＡ／Ｄ変換値を演算してもよい。この構成によれば、回路中に非線形要素が入っていた場合において、２つの基準電圧を用いる場合に比べて高精度のＡ／Ｄ変換値を得ることができる。

第１の実施形態において、入力電圧Ｖinをマルチプレクサ２を介してそのまま電圧−時間変換回路５に入力しても、電圧−時間変換回路５が入力電圧Ｖinおよび基準電圧Ｖref1、Ｖref2についてＰＢパルスを生成することができる場合には、入力変換回路３を省略してもよい。また、第２の実施形態においては、上述の場合に抵抗Ｒ１〜Ｒ３からなる電圧変換部を省略してもよい。

第２の実施形態において、入力バッファ回路４４またはサンプル・ホールド回路４５の何れか一方を省略した回路形態としてもよい。

本発明の第１の実施形態に係るＡ／Ｄ変換器の全体構成を示すブロック図マルチプレクサの回路構成を示す図入力変換回路の構成を示す図ランプ波形発生回路の構成を示す図電圧−時間変換回路の構成を示す図符号化回路の構成を示す図信号ＰＡとランプ波形電圧Ｖ１の波形を示す図電圧−時間変換回路のタイミングチャート１回のＡ／Ｄ変換についてランプ波形電圧Ｖ１と電圧−時間変換回路の各部の信号波形を示す図符号化回路のタイミングチャート本発明の第２の実施形態を示す図１相当図図３相当図図５相当図

符号の説明

１、４０はＡ／Ｄ変換器（Ａ／Ｄ変換装置）、３、４１は入力変換回路、４はランプ波形発生回路、５、４２は電圧−時間変換回路、６は符号化回路、７は正規化演算回路（演算回路）、１４は基準電圧生成回路、４３は正規化演算回路（演算回路、オフセット補正回路）、４４は入力バッファ回路、４５はサンプル・ホールド回路、４９は基準電圧生成回路（補正用基準電圧生成回路）である。

Claims

一定の傾きで増加または減少するランプ波形電圧を発生するランプ波形発生回路と、
第１の基準電圧と第２の基準電圧を生成する基準電圧生成回路と、
前記第１の基準電圧、前記第２の基準電圧および変換対象である入力電圧のうちから１つを選択可能に構成され、その選択された電圧と前記ランプ波形電圧とを比較する１つのコンパレータを備え、前記ランプ波形電圧の１周期の期間中に、前記コンパレータの出力信号に基づいて前記第１の基準電圧、前記入力電圧、前記第２の基準電圧を順に選択し、各選択状態に対応して前記第１の基準電圧に応じた時間、前記入力電圧に応じた時間および前記第２の基準電圧に応じた時間を生成する電圧−時間変換回路と、
この電圧−時間変換回路により生成された前記３つの時間をそれぞれ時間に応じた符号データに変換する符号化回路と、
この符号化回路により変換された前記第１、第２の基準電圧に対する符号データと前記第１、第２の基準電圧に対して予め決められたＡ／Ｄ変換値とから定まる変換特性に、前記符号化回路により変換された前記入力電圧に対する符号データを当てはめることにより、前記入力電圧のＡ／Ｄ変換値を演算する演算回路とを備えて構成されていることを特徴とするＡ／Ｄ変換装置。
前記第１の基準電圧は、前記電圧−時間変換回路への入力電圧の電圧範囲よりも低い電圧に設定されており、前記第２の基準電圧は、前記電圧−時間変換回路への入力電圧の電圧範囲よりも高い電圧に設定されていることを特徴とする請求項１記載のＡ／Ｄ変換装置。
前記第１の基準電圧は、前記電圧−時間変換回路への入力電圧の電圧範囲よりも所定の余裕電圧だけ低い電圧に設定されており、前記第２の基準電圧は、前記電圧−時間変換回路への入力電圧の電圧範囲よりも所定の余裕電圧だけ高い電圧に設定されていることを特徴とする請求項２記載のＡ／Ｄ変換装置。
前記電圧−時間変換回路の前に、当該電圧−時間変換回路への入力電圧の電圧範囲が外部から与えられる入力電圧の電圧範囲に対し狭まるように電圧変換を行う入力変換回路を設けたことを特徴とする請求項２または３記載のＡ／Ｄ変換装置。
前記入力変換回路は、入力バッファ回路とサンプル・ホールド回路とを備えていることを特徴とする請求項４記載のＡ／Ｄ変換装置。
一定の傾きで増加または減少するランプ波形電圧を発生するランプ波形発生回路と、
複数の基準電圧を生成する基準電圧生成回路と、
前記複数の基準電圧および変換対象である入力電圧のうちから１つを選択可能に構成され、その選択された電圧と前記ランプ波形電圧とを比較する１つのコンパレータを備え、前記ランプ波形電圧の１周期の期間中に、前記コンパレータの出力信号に基づいて前記各基準電圧および前記入力電圧を順に選択し、各選択状態に対応して前記各基準電圧に応じた時間および前記入力電圧に応じた時間に応じた時間を生成する電圧−時間変換回路と、
この電圧−時間変換回路により生成された各時間をそれぞれ時間に応じた符号データに変換する符号化回路と、
この符号化回路により変換された前記各基準電圧に対する符号データと前記各基準電圧に対して予め決められたＡ／Ｄ変換値とから定まる変換特性に、前記符号化回路により変換された前記入力電圧に対する符号データを当てはめることにより、前記入力電圧のＡ／Ｄ変換値を演算する演算回路とを備えて構成されていることを特徴とするＡ／Ｄ変換装置。
補正用基準電圧を生成する補正用基準電圧生成回路を備え、
前記補正用基準電圧を入力電圧としてＡ／Ｄ変換したときのＡ／Ｄ変換値と、前記補正用基準電圧に対して予定されているＡ／Ｄ変換値とに基づいて、前記演算回路から出力されるＡ／Ｄ変換値にオフセット補正を施すオフセット補正回路を設けたことを特徴とする請求項１ないし６の何れかに記載のＡ／Ｄ変換装置。