JP2005244758A - A/d変換装置 - Google Patents
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Abstract
【解決手段】 電圧−時間変換回路5は、一定の傾きで増加するランプ波形電圧V1と基準電圧Vref1、入力電圧Vin1および基準電圧Vref2を比較して、各電圧に応じた時間を規定するPBパルス信号を生成する。符号化回路6は、この時間を共通の単位時間Tdとの比に応じた符号データTA1、TA2、TA3に変換し、正規化演算回路7は、基準電圧Vref1、Vref2の符号データTA1、TA3と基準電圧Vref1、Vref2に対して予め決められたA/D変換値Lf1、Lf2とから変換特性を求め、その変換特性に入力電圧Vinに対する符号データTA2を当てはめることにより入力電圧VinのA/D変換値を演算する。
【選択図】 図1
Description
以下、本発明の第1の実施形態について図1ないし図10を参照しながら説明する。
図1は、mビットの分解能を持つA/D変換器の全体構成を示すブロック図である。このA/D変換器1(A/D変換装置に相当)は、例えば自動車に搭載される電子制御ユニット(ECU:Electronic Control Unit)で用いられる制御用ICに内蔵されており、各種センサ等(外部)から入力される複数の電圧Vch0〜Vchkのうちアナログマルチプレクサ2により選択された入力電圧VinをA/D変換するようになっている。制御用ICはCMOSプロセスにより製造されており、当該制御用ICにはCPUやメモリなどのデジタル回路、種々のアナログ回路、電源回路なども搭載されている。
R1=R2=2・R3 …(1)
図7は、信号PAとランプ波形電圧V1の波形を示している。マルチプレクサ2に選択信号Sel(k:0)が与えられてA/D変換の対象チャンネルが選択されるとともに、信号PAがLレベル(0V)からHレベル(VDD)になると、ランプ波形電圧V1が初期電圧(例えば0V)から一定の傾きで上昇を開始し、A/D変換器1は当該選択チャンネルの入力電圧VinについてA/D変換を開始する。
V1=(i2/C1)×t …(2)
Tα<(Vin1(min)−Vref1)/(i2/C1) …(3)
Tα<(Vref2−Vin1(max))/(i2/C1) …(4)
Vin=2×Vin1−VDD/2 …(5)
まず、電源電圧VDDの下で0VからVDDの電圧範囲の電圧Vinが入力される場合、mビットのA/D変換値の最小分解能VLSBは次の(6)式となる。
VLSB=VDD/2m …(6)
Lf1=(2×Vref1−VDD/2)/VLSB=(−0.3×VDD)/VLSB …(7)
Lf2=(2×Vref2−VDD/2)/VLSB=(1.3×VDD)/VLSB …(8)
TA1=T1/Td=(Vref1/(i2/C1))/Td …(9)
TA2=T2/Td=(Vin1/(i2/C1))/Td …(10)
TA3=T3/Td=(Vref2/(i2/C1))/Td …(11)
Y=a・X+b …(12)
a=(Lf2−Lf1)/(TA3−TA1) …(13)
b=Lf2−a×TA3 …(14)
続いて、次の(15)式によりYを求める。
Y=a・TA2+b …(15)
次に、本発明の第2の実施形態について図11および図13を参照しながら説明する。
図11は、A/D変換器の全体構成を示すブロック図であり、図1と同一部分には同一符号を付して示している。このA/D変換器40は、図1に示すA/D変換器1に対し、入力バッファ回路、サンプル・ホールド回路およびオフセット補正回路を付加した点が異なっており、それに伴って入力変換回路41、電圧−時間変換回路42および正規化演算回路43の構成が変更されている。オフセット補正回路は、各回路例えば入力バッファ回路やサンプル・ホールド回路で生じるオフセット電圧等の影響を排除するために設けられている。
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
ランプ波形電圧V1は、一定の傾きで減少する電圧であってもよい。この場合、ランプ波形電圧V1を電源電圧VDDまで完全に初期化する必要はなく、少なくとも基準電圧Vref2よりも高い電圧にまで初期化すれば、次のA/D変換を開始することができる。
電圧−時間変換回路5、42は、コンパレータの数を減らすために、アナログスイッチ15、16、17と選択制御回路25とを用いて、コンパレータ18に入力する電圧を順次選択するようになっているが、基準電圧Vref1、入力電圧Vin1、基準電圧Vref2のそれぞれに専用のコンパレータを設ける構成としてもよい。また、基準電圧Vref1、入力電圧Vin1、基準電圧Vref2に対する電圧−時間変換の結果を共通のPBパルス信号として出力しているが、別々の信号として出力するように構成してもよい。
Claims (7)
- 一定の傾きで増加または減少するランプ波形電圧を発生するランプ波形発生回路と、
第1の基準電圧と第2の基準電圧を生成する基準電圧生成回路と、
前記ランプ波形電圧と前記第1の基準電圧、前記第2の基準電圧および変換対象である入力電圧をそれぞれ比較して、前記第1の基準電圧に応じた時間、前記第2の基準電圧に応じた時間および前記入力電圧に応じた時間を生成する電圧−時間変換回路と、
この電圧−時間変換回路により生成された前記3つの時間をそれぞれ時間に応じた符号データに変換する符号化回路と、
この符号化回路により変換された前記第1、第2の基準電圧に対する符号データと前記第1、第2の基準電圧に対して予め決められたA/D変換値とから定まる変換特性に、前記符号化回路により変換された前記入力電圧に対する符号データを当てはめることにより、前記入力電圧のA/D変換値を演算する演算回路とを備えて構成されていることを特徴とするA/D変換装置。 - 前記第1の基準電圧は、前記電圧−時間変換回路への入力電圧の電圧範囲よりも低い電圧に設定されており、前記第2の基準電圧は、前記電圧−時間変換回路への入力電圧の電圧範囲よりも高い電圧に設定されていることを特徴とする請求項1記載のA/D変換装置。
- 前記第1の基準電圧は、前記電圧−時間変換回路への入力電圧の電圧範囲よりも所定の余裕電圧だけ低い電圧に設定されており、前記第2の基準電圧は、前記電圧−時間変換回路への入力電圧の電圧範囲よりも所定の余裕電圧だけ高い電圧に設定されていることを特徴とする請求項2記載のA/D変換装置。
- 前記電圧−時間変換回路の前に、当該電圧−時間変換回路への入力電圧の電圧範囲が外部から与えられる入力電圧の電圧範囲に対し狭まるように電圧変換を行う入力変換回路を設けたことを特徴とする請求項2または3記載のA/D変換装置。
- 前記入力変換回路は、入力バッファ回路とサンプル・ホールド回路とを備えていることを特徴とする請求項4記載のA/D変換装置。
- 一定の傾きで増加または減少するランプ波形電圧を発生するランプ波形発生回路と、
複数の基準電圧を生成する基準電圧生成回路と、
前記ランプ波形電圧と前記複数の基準電圧および変換対象である入力電圧をそれぞれ比較して、前記各基準電圧に応じた時間および前記入力電圧に応じた時間を生成する電圧−時間変換回路と、
この電圧−時間変換回路により生成された各時間をそれぞれ時間に応じた符号データに変換する符号化回路と、
この符号化回路により変換された前記各基準電圧に対する符号データと前記各基準電圧に対して予め決められたA/D変換値とから定まる変換特性に、前記符号化回路により変換された前記入力電圧に対する符号データを当てはめることにより、前記入力電圧のA/D変換値を演算する演算回路とを備えて構成されていることを特徴とするA/D変換装置。 - 補正用基準電圧を生成する補正用基準電圧生成回路を備え、
前記補正用基準電圧を入力電圧としてA/D変換したときのA/D変換値と、前記補正用基準電圧に対して予定されているA/D変換値とに基づいて、前記演算回路から出力されるA/D変換値にオフセット補正を施すオフセット補正回路を設けたことを特徴とする請求項1ないし6の何れかに記載のA/D変換装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004053803A JP4140534B2 (ja) | 2004-02-27 | 2004-02-27 | A/d変換装置 |
US11/059,371 US7026972B2 (en) | 2004-02-27 | 2005-02-17 | A/D converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004053803A JP4140534B2 (ja) | 2004-02-27 | 2004-02-27 | A/d変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005244758A true JP2005244758A (ja) | 2005-09-08 |
JP4140534B2 JP4140534B2 (ja) | 2008-08-27 |
Family
ID=34879720
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004053803A Expired - Fee Related JP4140534B2 (ja) | 2004-02-27 | 2004-02-27 | A/d変換装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7026972B2 (ja) |
JP (1) | JP4140534B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011027768A1 (ja) * | 2009-09-01 | 2011-03-10 | オリンパス株式会社 | Ad変換器および固体撮像装置 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101498874B1 (ko) * | 2008-07-31 | 2015-03-05 | 조지아 테크 리서치 코포레이션 | 멀티-기가비트 아날로그 디지털 변환기 |
JP5449290B2 (ja) * | 2011-10-07 | 2014-03-19 | キヤノン株式会社 | ランプ信号出力回路、アナログデジタル変換回路、撮像装置、ランプ信号出力回路の駆動方法 |
JP6253608B2 (ja) * | 2015-03-16 | 2017-12-27 | 株式会社東芝 | アナログ/デジタル変換回路 |
US10084468B1 (en) | 2017-03-22 | 2018-09-25 | Raytheon Company | Low power analog-to-digital converter |
KR101885296B1 (ko) * | 2017-09-07 | 2018-09-10 | 고려대학교 산학협력단 | 태양 전지의 최대 전력점 추적을 위한 전력 감지 회로 및 그 방법 |
US10804803B1 (en) * | 2019-10-23 | 2020-10-13 | Apple Inc. | Combined buck-boost converter using a single inductor |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2868266B2 (ja) * | 1990-01-25 | 1999-03-10 | 株式会社日本自動車部品総合研究所 | 信号位相差検出回路及び信号位相差検出方法 |
JP3455982B2 (ja) * | 1993-01-14 | 2003-10-14 | 株式会社デンソー | 偶数段リングオシレータ及びパルス位相差符号化回路 |
JP2900772B2 (ja) * | 1993-12-24 | 1999-06-02 | 株式会社デンソー | パルス位相差符号化回路とパルス発生回路との複合装置及びデジタル制御pll装置 |
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JP3572809B2 (ja) | 1996-06-17 | 2004-10-06 | 株式会社デンソー | A/d変換器 |
JP2002531986A (ja) * | 1998-12-03 | 2002-09-24 | コンティネンタル・テーベス・アクチエンゲゼルシヤフト・ウント・コンパニー・オッフェネ・ハンデルスゲゼルシヤフト | 安全上重要な用途のためのa/dコンバータを備えた回路装置 |
US6362767B1 (en) * | 1999-03-22 | 2002-03-26 | The Board Of Trustees Of The Leland Stanford Junior University | Methods for simultaneous analog-to-digital conversion and multiplication |
-
2004
- 2004-02-27 JP JP2004053803A patent/JP4140534B2/ja not_active Expired - Fee Related
-
2005
- 2005-02-17 US US11/059,371 patent/US7026972B2/en not_active Expired - Fee Related
Cited By (2)
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WO2011027768A1 (ja) * | 2009-09-01 | 2011-03-10 | オリンパス株式会社 | Ad変換器および固体撮像装置 |
US8885081B2 (en) | 2009-09-01 | 2014-11-11 | Olympus Corporation | A/D converter and solid-state imaging apparatus |
Also Published As
Publication number | Publication date |
---|---|
JP4140534B2 (ja) | 2008-08-27 |
US20050190096A1 (en) | 2005-09-01 |
US7026972B2 (en) | 2006-04-11 |
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060413 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080205 |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080602 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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