JP2002118467A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JP2002118467A JP2002118467A JP2000310652A JP2000310652A JP2002118467A JP 2002118467 A JP2002118467 A JP 2002118467A JP 2000310652 A JP2000310652 A JP 2000310652A JP 2000310652 A JP2000310652 A JP 2000310652A JP 2002118467 A JP2002118467 A JP 2002118467A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- voltage
- digital data
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 143
- 230000010355 oscillation Effects 0.000 claims description 50
- 230000008859 change Effects 0.000 claims description 34
- 230000004044 response Effects 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims 4
- 238000012545 processing Methods 0.000 abstract description 18
- 238000010586 diagram Methods 0.000 description 14
- 238000005259 measurement Methods 0.000 description 12
- 238000012937 correction Methods 0.000 description 10
- 238000001514 detection method Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
- G04F10/005—Time-to-digital converters [TDC]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/502—Analogue/digital converters with intermediate conversion to time interval using tapped delay lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/60—Analogue/digital converters with intermediate conversion to frequency of pulses
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 リングゲート遅延回路を用いたＡ／Ｄ変換回
路において、Ａ／Ｄ変換すべき電圧信号に対するＡ／Ｄ
変換結果のデジタルデータの非直線性誤差の低減を図
り、また電圧レベルの切り替わる複数の電圧信号のＡ／
Ｄ変換を高速にできるようにする。 【解決手段】 反転回路をリング状に接続してなるリン
グゲート遅延回路１０では、Ａ／Ｄ変換すべき電圧信号
Ｖinが電源電圧として印加され、その電圧信号Ｖinの大
きさに応じて、反転回路のリングを周回するパルス信号
の周回時間が変化する。このリングゲート遅延回路１０
からの出力に基づき、このリングゲート遅延回路１０内
を周回するパルス信号の周回数、及び周回位置を符号化
する符号化処理ブロック３を、電圧信号Ｖinとは異なる
一定電圧にて駆動する。
路において、Ａ／Ｄ変換すべき電圧信号に対するＡ／Ｄ
変換結果のデジタルデータの非直線性誤差の低減を図
り、また電圧レベルの切り替わる複数の電圧信号のＡ／
Ｄ変換を高速にできるようにする。 【解決手段】 反転回路をリング状に接続してなるリン
グゲート遅延回路１０では、Ａ／Ｄ変換すべき電圧信号
Ｖinが電源電圧として印加され、その電圧信号Ｖinの大
きさに応じて、反転回路のリングを周回するパルス信号
の周回時間が変化する。このリングゲート遅延回路１０
からの出力に基づき、このリングゲート遅延回路１０内
を周回するパルス信号の周回数、及び周回位置を符号化
する符号化処理ブロック３を、電圧信号Ｖinとは異なる
一定電圧にて駆動する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログの電圧信
号の信号レベル或いは連続して入力される二つのパルス
の時間間隔を二進数のデジタルデータに数値化するＡ／
Ｄ変換回路に関する。
号の信号レベル或いは連続して入力される二つのパルス
の時間間隔を二進数のデジタルデータに数値化するＡ／
Ｄ変換回路に関する。
【０００２】
【従来の技術】従来より、高い電圧分解能が得られるＡ
／Ｄ変換回路として、ΔΣ変調を用いるもの（以下「Δ
Σ方式」という）が知られている。このΔΣ方式のＡ／
Ｄ変換回路は、入力された電圧信号に対する微分や積分
などを行う変調部と、変調部にて得られた１ビットデジ
タル信号を多ビット出力に変換するデジタルフィルタ部
とからなる。
／Ｄ変換回路として、ΔΣ変調を用いるもの（以下「Δ
Σ方式」という）が知られている。このΔΣ方式のＡ／
Ｄ変換回路は、入力された電圧信号に対する微分や積分
などを行う変調部と、変調部にて得られた１ビットデジ
タル信号を多ビット出力に変換するデジタルフィルタ部
とからなる。
【０００３】即ち、ΔΣ方式のＡ／Ｄ変換回路では、デ
ジタル回路と比較して回路の微細化が困難なアナログ回
路を変調部に含んでいるため、集積回路（ＩＣ）化した
場合に回路面積を十分に小さくできないという問題があ
った。これに対して、本願出願人は、特開平５−２５９
９０７号公報に開示されているように、反転素子をリン
グ状に接続してなるリングゲート遅延回路（ＲＧＤ）を
利用することにより、アナログ回路部分を持たない高分
解能なＡ／Ｄ変換回路を提案している。
ジタル回路と比較して回路の微細化が困難なアナログ回
路を変調部に含んでいるため、集積回路（ＩＣ）化した
場合に回路面積を十分に小さくできないという問題があ
った。これに対して、本願出願人は、特開平５−２５９
９０７号公報に開示されているように、反転素子をリン
グ状に接続してなるリングゲート遅延回路（ＲＧＤ）を
利用することにより、アナログ回路部分を持たない高分
解能なＡ／Ｄ変換回路を提案している。
【０００４】このＡ／Ｄ変換回路１００は、図１に示す
ように、入力パルスＰＡ，ＰＢの位相差を符号化するパ
ルス位相差符号化回路２と、パルス信号ＰＡ，ＰＢを発
生する制御回路４とから構成されている。このうちパル
ス位相差符号化回路２は、一方の入力端にパルス信号Ｐ
Ａを受けて動作する起動用反転回路としての１個の否定
論理積回路ＮＡＮＤと反転回路としての多数のインバー
タＩＮＶとをリング状に連結してなるリングゲート遅延
回路１０と、リングゲート遅延回路１０内の否定論理積
回路ＮＡＮＤの前段に設けられたインバータＩＮＶの出
力レベルの反転回数からリングゲート遅延回路１０内で
のパルス信号の周回回数をカウントして二進数のデジタ
ルデータを発生するカウンタ１２と、カウンタ１２から
出力されるデジタルデータをラッチするラッチ回路１４
と、リングゲート遅延回路１０を構成する各反転回路
（即ち否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）
の出力を取り込み、その出力レベルからリングゲート遅
延回路１０内を周回中のパルス信号を抽出して、その位
置を表す信号を発生するパルスセレクタ１６と、パルス
セレクタ１６からの出力信号に対応したデジタルデータ
を発生するエンコーダ１８と、ラッチ回路１４からのデ
ジタルデータを上位ビット，エンコーダ１８からのデジ
タルデータを下位ビットとして入力し、下位ビットのデ
ータから上位ビットのデータを減じることによりパルス
信号ＰＡ，ＰＢの位相差を表す二進数のデジタルデータ
ＤＯ１を生成する信号処理回路１９と、信号処理回路１
９にて生成されたデジタルデータＤＯ１を外部に出力す
るデータ出力ライン２０とにより構成されている。なお
ラッチ回路１４及びパルスセレクタ１６は、制御回路４
から出力されるパルス信号ＰＢを受けて動作する。
ように、入力パルスＰＡ，ＰＢの位相差を符号化するパ
ルス位相差符号化回路２と、パルス信号ＰＡ，ＰＢを発
生する制御回路４とから構成されている。このうちパル
ス位相差符号化回路２は、一方の入力端にパルス信号Ｐ
Ａを受けて動作する起動用反転回路としての１個の否定
論理積回路ＮＡＮＤと反転回路としての多数のインバー
タＩＮＶとをリング状に連結してなるリングゲート遅延
回路１０と、リングゲート遅延回路１０内の否定論理積
回路ＮＡＮＤの前段に設けられたインバータＩＮＶの出
力レベルの反転回数からリングゲート遅延回路１０内で
のパルス信号の周回回数をカウントして二進数のデジタ
ルデータを発生するカウンタ１２と、カウンタ１２から
出力されるデジタルデータをラッチするラッチ回路１４
と、リングゲート遅延回路１０を構成する各反転回路
（即ち否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）
の出力を取り込み、その出力レベルからリングゲート遅
延回路１０内を周回中のパルス信号を抽出して、その位
置を表す信号を発生するパルスセレクタ１６と、パルス
セレクタ１６からの出力信号に対応したデジタルデータ
を発生するエンコーダ１８と、ラッチ回路１４からのデ
ジタルデータを上位ビット，エンコーダ１８からのデジ
タルデータを下位ビットとして入力し、下位ビットのデ
ータから上位ビットのデータを減じることによりパルス
信号ＰＡ，ＰＢの位相差を表す二進数のデジタルデータ
ＤＯ１を生成する信号処理回路１９と、信号処理回路１
９にて生成されたデジタルデータＤＯ１を外部に出力す
るデータ出力ライン２０とにより構成されている。なお
ラッチ回路１４及びパルスセレクタ１６は、制御回路４
から出力されるパルス信号ＰＢを受けて動作する。
【０００５】このように構成されたパルス位相差符号化
回路２おいて、リングゲート遅延回路１０は、制御回路
４から出力されるパルス信号ＰＡがHighレベルになる
と、パルス信号の周回動作を開始し、パルス信号ＰＡが
Highレベルである間パルス信号を周回させる。またその
周回回数は、カウンタ１２によりカウントされ、制御回
路４から出力されるパルス信号ＰＢがHighレベルとなっ
た時点で、そのカウント結果がラッチ回路１４にラッチ
される。
回路２おいて、リングゲート遅延回路１０は、制御回路
４から出力されるパルス信号ＰＡがHighレベルになる
と、パルス信号の周回動作を開始し、パルス信号ＰＡが
Highレベルである間パルス信号を周回させる。またその
周回回数は、カウンタ１２によりカウントされ、制御回
路４から出力されるパルス信号ＰＢがHighレベルとなっ
た時点で、そのカウント結果がラッチ回路１４にラッチ
される。
【０００６】一方制御回路４から出力されるパルス信号
ＰＢがHighレベルになると、パルスセレクタ１６が、リ
ングゲート遅延回路１０内でのパルス信号の周回位置を
検出し、エンコーダ１８がその周回位置に対応したデジ
タルデータを発生する。すると信号処理回路１９が、エ
ンコーダ１８からのデジタルデータとラッチ回路１４に
ラッチされたデジタルデータとから、パルス信号ＰＡの
立上がりからパルス信号ＰＢの立上がりまでの時間Ｔｃ
に対応した二進数のデジタルデータＤＯ１を生成し、デ
ータ出力ライン２０を介して外部に出力する。
ＰＢがHighレベルになると、パルスセレクタ１６が、リ
ングゲート遅延回路１０内でのパルス信号の周回位置を
検出し、エンコーダ１８がその周回位置に対応したデジ
タルデータを発生する。すると信号処理回路１９が、エ
ンコーダ１８からのデジタルデータとラッチ回路１４に
ラッチされたデジタルデータとから、パルス信号ＰＡの
立上がりからパルス信号ＰＢの立上がりまでの時間Ｔｃ
に対応した二進数のデジタルデータＤＯ１を生成し、デ
ータ出力ライン２０を介して外部に出力する。
【０００７】また、リングゲート遅延回路１０内の各反
転回路（即ち否定論理積回路ＮＡＮＤ及びインバータＩ
ＮＶ）に電源供給を行なうための電源ライン１０ａに
は、Ａ／Ｄ変換すべき電圧信号Ｖinの入力端子２ａが接
続されており、各反転回路には電圧信号Ｖinが電源電圧
として印加される。
転回路（即ち否定論理積回路ＮＡＮＤ及びインバータＩ
ＮＶ）に電源供給を行なうための電源ライン１０ａに
は、Ａ／Ｄ変換すべき電圧信号Ｖinの入力端子２ａが接
続されており、各反転回路には電圧信号Ｖinが電源電圧
として印加される。
【０００８】各反転回路の反転動作時間は、電源電圧に
より変化するため、データ出力ライン２０から出力され
るデジタルデータＤＯ１は、電圧信号Ｖinの電圧レベル
に応じて変化し、上記時間Ｔｃを一定にすれば、電圧信
号Ｖinに対応したデジタルデータが得られることとな
る。
より変化するため、データ出力ライン２０から出力され
るデジタルデータＤＯ１は、電圧信号Ｖinの電圧レベル
に応じて変化し、上記時間Ｔｃを一定にすれば、電圧信
号Ｖinに対応したデジタルデータが得られることとな
る。
【０００９】そこで、このＡ／Ｄ変換回路１００では、
制御回路４を、図２に示す如く、発振器２２と、発振器
２２からの発振信号ＣＫをカウントするカウンタ２４
と、カウンタ２４のカウント結果に基づき、図３に示す
如くパルス信号ＰＡ，ＰＢを周期的に発生するデコーダ
２６とから構成し、パルス信号ＰＡの立上がりからパル
ス信号ＰＢの立上がりまでの時間Ｔｃが常に一定になる
ようにしている。
制御回路４を、図２に示す如く、発振器２２と、発振器
２２からの発振信号ＣＫをカウントするカウンタ２４
と、カウンタ２４のカウント結果に基づき、図３に示す
如くパルス信号ＰＡ，ＰＢを周期的に発生するデコーダ
２６とから構成し、パルス信号ＰＡの立上がりからパル
ス信号ＰＢの立上がりまでの時間Ｔｃが常に一定になる
ようにしている。
【００１０】その結果、Ａ／Ｄ変換回路１００によれ
ば、図３（ａ）に示す如く、電圧信号Ｖinに対応したデ
ジタルデータＤＯ１がパルス位相差符号化回路２から出
力されることとなり、しかもそのＡ／Ｄ変換動作は、制
御回路４のパルス信号ＰＡ，ＰＢの出力周期に対応して
周期的に実行されるため、デジタルデータＤＯ１は、電
圧信号Ｖinの変化に対応して、値Ｄ０，Ｄ１，Ｄ２…と
して変化することとなる。
ば、図３（ａ）に示す如く、電圧信号Ｖinに対応したデ
ジタルデータＤＯ１がパルス位相差符号化回路２から出
力されることとなり、しかもそのＡ／Ｄ変換動作は、制
御回路４のパルス信号ＰＡ，ＰＢの出力周期に対応して
周期的に実行されるため、デジタルデータＤＯ１は、電
圧信号Ｖinの変化に対応して、値Ｄ０，Ｄ１，Ｄ２…と
して変化することとなる。
【００１１】そして、パルス信号ＰＡの立上がりからパ
ルス信号ＰＢの立上がりまでの時間Ｔｃを長くするに従
い、デジタルデータＤＯ１の分解能が高くなる（時間Ｔ
ｃを２倍にすれば、デジタルデータＤＯ１の１ビット当
たりの電圧値は１／２となる）ため、当該Ａ／Ｄ変換回
路１００の分解能を任意に設定でき、高分解能を簡単に
実現できる。しかも、Ａ／Ｄ変換回路１００は、アナロ
グ回路部分を持たないため、デジタル回路の微細化技術
の進歩に伴って、回路規模の更なる小型化を期待できる
のである。
ルス信号ＰＢの立上がりまでの時間Ｔｃを長くするに従
い、デジタルデータＤＯ１の分解能が高くなる（時間Ｔ
ｃを２倍にすれば、デジタルデータＤＯ１の１ビット当
たりの電圧値は１／２となる）ため、当該Ａ／Ｄ変換回
路１００の分解能を任意に設定でき、高分解能を簡単に
実現できる。しかも、Ａ／Ｄ変換回路１００は、アナロ
グ回路部分を持たないため、デジタル回路の微細化技術
の進歩に伴って、回路規模の更なる小型化を期待できる
のである。
【００１２】上記の場合は、パルス信号ＰＡ，ＰＢをい
ずれも制御信号として利用しているが、図３（ｂ）に示
すように、パルス信号ＰＢのみを制御信号として利用し
てもよい。この場合、パルス信号ＰＢの立ち上がり毎
に、パルス信号ＰＡ，ＰＢのパルス間隔ＴＣ１，ＴＣ
２，…に応じた値が得られるため、直前のパルス信号Ｐ
Ｂの立ち上がり時に得られた値との差分をデジタルデー
タＤＯ１とすればよい。そして、パルス信号ＰＢのパル
ス間隔ＴＤ（＝ＴＣｎ−ＴＣｎ−１）を一定にすれば、
電圧信号Ｖinに対応したデジタルデータＤＯ１が得られ
ることになり、パルス間隔ＴＤを長くすることにより、
デジタルデータＤＯ１の分解能を高くすることができ
る。
ずれも制御信号として利用しているが、図３（ｂ）に示
すように、パルス信号ＰＢのみを制御信号として利用し
てもよい。この場合、パルス信号ＰＢの立ち上がり毎
に、パルス信号ＰＡ，ＰＢのパルス間隔ＴＣ１，ＴＣ
２，…に応じた値が得られるため、直前のパルス信号Ｐ
Ｂの立ち上がり時に得られた値との差分をデジタルデー
タＤＯ１とすればよい。そして、パルス信号ＰＢのパル
ス間隔ＴＤ（＝ＴＣｎ−ＴＣｎ−１）を一定にすれば、
電圧信号Ｖinに対応したデジタルデータＤＯ１が得られ
ることになり、パルス間隔ＴＤを長くすることにより、
デジタルデータＤＯ１の分解能を高くすることができ
る。
【００１３】
【発明が解決しようとする課題】ところで、上述した特
開平５−２５９９０７号公報では、リングゲート遅延回
路１０以外の各回路での駆動電圧（ＶＤＤＬ）について
は、特には限定されていないが、通常、図１６に示す如
く、リングゲート遅延回路１０以外の部分（以下符号化
処理ブロックという）３にも、即ちパルス位相差符号化
回路２の全体に、駆動電圧として電圧信号Ｖinを印加し
て動作させていた。なお、図１６は、パルス位相差符号
化回路２の各部に対する駆動電圧の供給状態を示した説
明図である。
開平５−２５９９０７号公報では、リングゲート遅延回
路１０以外の各回路での駆動電圧（ＶＤＤＬ）について
は、特には限定されていないが、通常、図１６に示す如
く、リングゲート遅延回路１０以外の部分（以下符号化
処理ブロックという）３にも、即ちパルス位相差符号化
回路２の全体に、駆動電圧として電圧信号Ｖinを印加し
て動作させていた。なお、図１６は、パルス位相差符号
化回路２の各部に対する駆動電圧の供給状態を示した説
明図である。
【００１４】即ち、リングゲート遅延回路１０が出力す
る信号の信号レベルは、電圧信号Ｖinに応じて変化する
ため、その信号が入力されるカウンタ１２やパルスセレ
クタ１６での入力信号の信号レベルを識別するためのし
きい値も、電圧信号Ｖinに応じて変化するようにしてい
るのである。
る信号の信号レベルは、電圧信号Ｖinに応じて変化する
ため、その信号が入力されるカウンタ１２やパルスセレ
クタ１６での入力信号の信号レベルを識別するためのし
きい値も、電圧信号Ｖinに応じて変化するようにしてい
るのである。
【００１５】しかし、この場合、パルス周回回路１０を
構成する否定論理積回路ＮＡＮＤやインバータＩＮＶの
遅延時間だけでなく、符号化処理ブロック３での動作、
特にカウンタ１２やパルスセレクタ１６での信号レベル
の識別動作に基づく遅延時間も電圧信号Ｖinの影響を受
けて変動する。そして、これら遅延時間は、いずれも電
源電圧（即ち電圧信号Ｖin）の変化に対して非直線性を
有しているため、電圧信号Ｖinに対するデジタルデータ
Ｄ０１の特性は、比較的大きな非直線性を有することに
なる。
構成する否定論理積回路ＮＡＮＤやインバータＩＮＶの
遅延時間だけでなく、符号化処理ブロック３での動作、
特にカウンタ１２やパルスセレクタ１６での信号レベル
の識別動作に基づく遅延時間も電圧信号Ｖinの影響を受
けて変動する。そして、これら遅延時間は、いずれも電
源電圧（即ち電圧信号Ｖin）の変化に対して非直線性を
有しているため、電圧信号Ｖinに対するデジタルデータ
Ｄ０１の特性は、比較的大きな非直線性を有することに
なる。
【００１６】その結果、測定精度を確保しようとした場
合には、ダイナミックレンジ（電圧信号Ｖinの入力範
囲）が狭い範囲に限られてしまい、用途が限定されてし
まうという問題があった。ここで図１７は、Ａ／Ｄ変換
回路１００を、ＶＤＤＬ＝Ｖinとして動作させ、電圧信
号ＶinとデジタルデータＤＯ１との関係を測定した結果
を表すグラフである。この測定結果に基づき、非直線性
誤差ＮＬを算出してみると、電圧信号Ｖinの使用範囲
（ＦＳ：フルスケール）を２．０Ｖ〜２．２Ｖに限定し
たとしてもＮＬ＝１０％程度もあり、何等かの補正を行
わなければ十分なダイナミックレンジと精度とを得られ
ないのである。
合には、ダイナミックレンジ（電圧信号Ｖinの入力範
囲）が狭い範囲に限られてしまい、用途が限定されてし
まうという問題があった。ここで図１７は、Ａ／Ｄ変換
回路１００を、ＶＤＤＬ＝Ｖinとして動作させ、電圧信
号ＶinとデジタルデータＤＯ１との関係を測定した結果
を表すグラフである。この測定結果に基づき、非直線性
誤差ＮＬを算出してみると、電圧信号Ｖinの使用範囲
（ＦＳ：フルスケール）を２．０Ｖ〜２．２Ｖに限定し
たとしてもＮＬ＝１０％程度もあり、何等かの補正を行
わなければ十分なダイナミックレンジと精度とを得られ
ないのである。
【００１７】なお、電圧信号Ｖin＝Ｖ１〜Ｖ２の時の非
直線性誤差ＮＬは、Ａ(Ｖｉ)をＶin＝Ｖｉ（ｉ＝１，
２）の時の実測値として（１）式にて算出される。
直線性誤差ＮＬは、Ａ(Ｖｉ)をＶin＝Ｖｉ（ｉ＝１，
２）の時の実測値として（１）式にて算出される。
【００１８】
【数１】 また、電圧信号Ｖinがパルス位相差符号化回路２全体の
電源として使用される上述のＡ／Ｄ変換回路１００で
は、電圧信号Ｖinの信号レベルが急激に変化した時に、
電源ラインの持つ容量分等の影響により、パルス位相差
符号化回路２に印加される電源電圧ＶＤＤＬが安定（Ｖ
inに一致）するまでに時間を要する。
電源として使用される上述のＡ／Ｄ変換回路１００で
は、電圧信号Ｖinの信号レベルが急激に変化した時に、
電源ラインの持つ容量分等の影響により、パルス位相差
符号化回路２に印加される電源電圧ＶＤＤＬが安定（Ｖ
inに一致）するまでに時間を要する。
【００１９】従って、例えば、イメージセンサ等からの
各画素の電圧データをＡ／Ｄ変換する等、短時間の間に
多数の電圧信号を順次切り替えながらＡ／Ｄ変換しなけ
ればならない場合、ＶＤＤＬとＶinとが一致していない
状態（ＶＤＤＬ≠Ｖin）で測定が行われることになり、
安定した測定値が得られないという問題もあった。
各画素の電圧データをＡ／Ｄ変換する等、短時間の間に
多数の電圧信号を順次切り替えながらＡ／Ｄ変換しなけ
ればならない場合、ＶＤＤＬとＶinとが一致していない
状態（ＶＤＤＬ≠Ｖin）で測定が行われることになり、
安定した測定値が得られないという問題もあった。
【００２０】更に、上述のＡ／Ｄ変換回路１００では、
電圧信号Ｖinを一定にして、パルス信号ＰＡ，ＰＢ間の
時間間隔を測定することもでき、この場合電圧信号Ｖin
を変化させることで、時間間隔測定の分解能を変化させ
ることが可能となる。しかし、このように使用する場合
も、電圧信号Ｖinに対してデジタルデータＤＯ１が非直
線的に変化すると、所望の分解能に調整することが難し
いという問題もあった。
電圧信号Ｖinを一定にして、パルス信号ＰＡ，ＰＢ間の
時間間隔を測定することもでき、この場合電圧信号Ｖin
を変化させることで、時間間隔測定の分解能を変化させ
ることが可能となる。しかし、このように使用する場合
も、電圧信号Ｖinに対してデジタルデータＤＯ１が非直
線的に変化すると、所望の分解能に調整することが難し
いという問題もあった。
【００２１】本発明は、上記問題点を解決するために、
リングゲート遅延回路を用いたＡ／Ｄ変換回路におい
て、Ａ／Ｄ変換すべき電圧信号に対するＡ／Ｄ変換結果
のデジタルデータの非直線性誤差の低減を図ること、及
び電圧レベルの切り替わる複数の電圧信号のＡ／Ｄ変換
を高速に行うことができるようにすることを目的とす
る。
リングゲート遅延回路を用いたＡ／Ｄ変換回路におい
て、Ａ／Ｄ変換すべき電圧信号に対するＡ／Ｄ変換結果
のデジタルデータの非直線性誤差の低減を図ること、及
び電圧レベルの切り替わる複数の電圧信号のＡ／Ｄ変換
を高速に行うことができるようにすることを目的とす
る。
【００２２】
【課題を解決するための手段】上記目的を達成するため
の発明である請求項１記載のＡ／Ｄ変換回路において、
パルス周回回路では、反転回路が複数個リング状に連結
されているため、例えば起動用反転回路出力がLow レベ
ルであれば、次段の反転回路出力がHighレベルとなり、
更にその次の反転回路出力がLow レベルとなるというよ
うに、各反転回路出力が順次反転し、起動用反転回路に
は、出力信号と同じレベルの信号が入力される。
の発明である請求項１記載のＡ／Ｄ変換回路において、
パルス周回回路では、反転回路が複数個リング状に連結
されているため、例えば起動用反転回路出力がLow レベ
ルであれば、次段の反転回路出力がHighレベルとなり、
更にその次の反転回路出力がLow レベルとなるというよ
うに、各反転回路出力が順次反転し、起動用反転回路に
は、出力信号と同じレベルの信号が入力される。
【００２３】従って起動用反転回路が反転動作を停止し
ているときには、起動用反転回路の入・出力が同一レベ
ルとなった状態で安定し、起動用反転回路が反転動作を
開始すると、パルス周回回路を構成する反転回路の連結
段数ｘと各反転回路での反転動作時間ＴＤとにより決定
される一定時間（ｘ・ＴＤ）経過した時点で、起動用反
転回路に出力信号と同様のレベルの信号が入力され、再
び起動用反転回路の出力信号レベルが反転する、といっ
た動作を繰り返す。
ているときには、起動用反転回路の入・出力が同一レベ
ルとなった状態で安定し、起動用反転回路が反転動作を
開始すると、パルス周回回路を構成する反転回路の連結
段数ｘと各反転回路での反転動作時間ＴＤとにより決定
される一定時間（ｘ・ＴＤ）経過した時点で、起動用反
転回路に出力信号と同様のレベルの信号が入力され、再
び起動用反転回路の出力信号レベルが反転する、といっ
た動作を繰り返す。
【００２４】つまり、パルス周回回路内では、起動用反
転回路の動作開始後、上記時間（ｘ・ＴＤ）でパルス信
号が一周回し、後段の反転回路と出力レベルが同一とな
っている反転回路の位置がパルス信号の周回位置とな
る。一方、パルス周回回路内の各反転回路の電源ライン
には、電圧信号入力端子を介して、Ａ／Ｄ変換すべき電
圧信号が各反転回路の電源電圧として印加されているた
め、この電圧信号の電圧レベルに応じて各反転回路の反
転動作時間ＴＤが変化する。従って、パルス周回回路内
でのパルス信号の周回時間及び周回位置は、電圧信号入
力端子に入力される電圧信号により決定されることとな
る。
転回路の動作開始後、上記時間（ｘ・ＴＤ）でパルス信
号が一周回し、後段の反転回路と出力レベルが同一とな
っている反転回路の位置がパルス信号の周回位置とな
る。一方、パルス周回回路内の各反転回路の電源ライン
には、電圧信号入力端子を介して、Ａ／Ｄ変換すべき電
圧信号が各反転回路の電源電圧として印加されているた
め、この電圧信号の電圧レベルに応じて各反転回路の反
転動作時間ＴＤが変化する。従って、パルス周回回路内
でのパルス信号の周回時間及び周回位置は、電圧信号入
力端子に入力される電圧信号により決定されることとな
る。
【００２５】そして当該Ａ／Ｄ変換回路においては、カ
ウンタが、パルス周回回路内でのパルス信号の周回回数
をカウントして、そのカウント結果を二進数デジタルデ
ータとして出力すると共に、周回位置検出手段が、各反
転回路からの出力信号に基づきパルス周回回路内でのパ
ルス信号の周回位置を検出して、その周回位置に応じた
二進数デジタルデータを発生し、データ出力ラインが、
周回位置検出手段からの二進数デジタルデータを下位ビ
ット，カウンタからの二進数デジタルデータを上位ビッ
トとする複数ビットのデジタルデータをＡ／Ｄ変換結果
として出力する。
ウンタが、パルス周回回路内でのパルス信号の周回回数
をカウントして、そのカウント結果を二進数デジタルデ
ータとして出力すると共に、周回位置検出手段が、各反
転回路からの出力信号に基づきパルス周回回路内でのパ
ルス信号の周回位置を検出して、その周回位置に応じた
二進数デジタルデータを発生し、データ出力ラインが、
周回位置検出手段からの二進数デジタルデータを下位ビ
ット，カウンタからの二進数デジタルデータを上位ビッ
トとする複数ビットのデジタルデータをＡ／Ｄ変換結果
として出力する。
【００２６】またパルス周回回路内での起動用反転回路
と周回位置検出手段の動作タイミングは、制御手段によ
り制御され、この制御手段により、パルス周回回路の周
回動作開始後、周回位置検出手段がパルス信号の周回位
置を検出するまでの時間（サンプリング時間）が、所定
時間に設定される。
と周回位置検出手段の動作タイミングは、制御手段によ
り制御され、この制御手段により、パルス周回回路の周
回動作開始後、周回位置検出手段がパルス信号の周回位
置を検出するまでの時間（サンプリング時間）が、所定
時間に設定される。
【００２７】即ち、本発明のＡ／Ｄ変換回路において
は、パルス周回回路内に設けられた反転回路の電源電圧
としてＡ／Ｄ変換の対象となる電圧信号を使用すること
により、パルス周回回路内でのパルス信号の周回時間を
電圧信号により変化させ、パルス周回回路が所定のサン
プリング時間周回動作する間の、パルス周回回路内での
パルス信号の周回回数及び周回位置を検出することによ
り、電圧信号をデジタルデータに変換するようにされて
いる。
は、パルス周回回路内に設けられた反転回路の電源電圧
としてＡ／Ｄ変換の対象となる電圧信号を使用すること
により、パルス周回回路内でのパルス信号の周回時間を
電圧信号により変化させ、パルス周回回路が所定のサン
プリング時間周回動作する間の、パルス周回回路内での
パルス信号の周回回数及び周回位置を検出することによ
り、電圧信号をデジタルデータに変換するようにされて
いる。
【００２８】このため、本発明のＡ／Ｄ変換回路では、
電圧信号の微小な変化を数値化することができ、しか
も、アナログ回路を含まず全てがデジタル回路にて構成
されているため、集積（ＩＣ）化した場合に回路面積を
小さくできる。そして、特に本発明のＡ／Ｄ変換回路で
は、パルス周回回路以外の各部を、一定電圧にて駆動す
るようにされている。但し、この一定電圧は、カウンタ
や周回位置検出手段でのパルス周回回路からの入力信号
の信号レベルを判定するためのしきい値が、電圧信号が
予め設定された許容動作範囲内で変化した場合に、パル
ス周回回路が出力する信号レベルのローレベルの上限と
ハイレベルの下限との間となるように設定する必要があ
る。
電圧信号の微小な変化を数値化することができ、しか
も、アナログ回路を含まず全てがデジタル回路にて構成
されているため、集積（ＩＣ）化した場合に回路面積を
小さくできる。そして、特に本発明のＡ／Ｄ変換回路で
は、パルス周回回路以外の各部を、一定電圧にて駆動す
るようにされている。但し、この一定電圧は、カウンタ
や周回位置検出手段でのパルス周回回路からの入力信号
の信号レベルを判定するためのしきい値が、電圧信号が
予め設定された許容動作範囲内で変化した場合に、パル
ス周回回路が出力する信号レベルのローレベルの上限と
ハイレベルの下限との間となるように設定する必要があ
る。
【００２９】このように、カウンタや周回位置検出手段
を一定電圧にて駆動すれば、パルス周回回路からの信号
を符号化する際に、電圧信号に対するデジタルデータの
非直線性を増大させてしまうことがなく、その結果、従
来装置と比較してより精度のよいＡ／Ｄ変換結果を得る
ことができ、また、従来と同程度の非直線性誤差を許容
するのであれば、測定可能な電圧信号の範囲（ダイナミ
ックレンジ）を拡大することができる。
を一定電圧にて駆動すれば、パルス周回回路からの信号
を符号化する際に、電圧信号に対するデジタルデータの
非直線性を増大させてしまうことがなく、その結果、従
来装置と比較してより精度のよいＡ／Ｄ変換結果を得る
ことができ、また、従来と同程度の非直線性誤差を許容
するのであれば、測定可能な電圧信号の範囲（ダイナミ
ックレンジ）を拡大することができる。
【００３０】次に請求項２記載のＡ／Ｄ変換回路におい
ては、入力電圧切換手段が、電圧信号入力端子に、Ａ／
Ｄ変換用の電圧信号と予め設定された基準電圧信号とを
切り換えて入力し、記憶手段が、入力電圧切換手段によ
って電圧信号入力端子に基準電圧信号が入力されたとき
にデータ出力ラインから出力されるデジタルデータを記
憶し、除算回路が、入力電圧切り換え手段によって電圧
信号入力端子にＡ／Ｄ変換用の電圧信号が入力されたと
きにデータ出力ラインから出力されるデジタルデータ
を、記憶手段に記憶されたデジタルデータにて除算し
て、その除算結果をＡ／Ｄ変換結果を表すデータとして
出力する。
ては、入力電圧切換手段が、電圧信号入力端子に、Ａ／
Ｄ変換用の電圧信号と予め設定された基準電圧信号とを
切り換えて入力し、記憶手段が、入力電圧切換手段によ
って電圧信号入力端子に基準電圧信号が入力されたとき
にデータ出力ラインから出力されるデジタルデータを記
憶し、除算回路が、入力電圧切り換え手段によって電圧
信号入力端子にＡ／Ｄ変換用の電圧信号が入力されたと
きにデータ出力ラインから出力されるデジタルデータ
を、記憶手段に記憶されたデジタルデータにて除算し
て、その除算結果をＡ／Ｄ変換結果を表すデータとして
出力する。
【００３１】即ち、請求項１に記載のＡ／Ｄ変換装置に
おいては、電源電圧変化に伴う反転回路の反転動作時間
の変化を利用して電圧信号をデジタルデータに変換する
ため、電源電圧以外の要因（例えば温度変化）によって
反転動作時間が変化すると、電圧信号を正確にデジタル
データに変換することができなくなってしまう。そこで
請求項２に記載のＡ／Ｄ変換装置においては、入力電圧
切換手段によって、電圧信号入力端子にＡ／Ｄ変換用の
電圧信号と基準電圧信号とを切り換えて入力できるよう
にし、電圧信号入力端子に基準電圧信号を入力したとき
に得られるＡ／Ｄ変換結果と電圧信号入力端子にＡ／Ｄ
変換用の電圧信号を入力したときに得られるＡ／Ｄ変換
結果との比をとることにより、電圧信号のＡ／Ｄ変換結
果を補正するようにしている。このため反転回路の反転
動作時間が温度変化等の電源電圧以外の要因によって変
化しても、電圧信号を正確にデジタルデータに変換する
ことが可能となる。
おいては、電源電圧変化に伴う反転回路の反転動作時間
の変化を利用して電圧信号をデジタルデータに変換する
ため、電源電圧以外の要因（例えば温度変化）によって
反転動作時間が変化すると、電圧信号を正確にデジタル
データに変換することができなくなってしまう。そこで
請求項２に記載のＡ／Ｄ変換装置においては、入力電圧
切換手段によって、電圧信号入力端子にＡ／Ｄ変換用の
電圧信号と基準電圧信号とを切り換えて入力できるよう
にし、電圧信号入力端子に基準電圧信号を入力したとき
に得られるＡ／Ｄ変換結果と電圧信号入力端子にＡ／Ｄ
変換用の電圧信号を入力したときに得られるＡ／Ｄ変換
結果との比をとることにより、電圧信号のＡ／Ｄ変換結
果を補正するようにしている。このため反転回路の反転
動作時間が温度変化等の電源電圧以外の要因によって変
化しても、電圧信号を正確にデジタルデータに変換する
ことが可能となる。
【００３２】また次に請求項３記載のＡ／Ｄ変換回路に
おいては、制御回路が、周波数可変発振回路とタイミン
グ設定手段とにより構成されており、タイミング設定手
段が、周波数可変発振回路からの発振信号をカウントし
てそのカウント結果に基づき、パルス周回回路の起動タ
イミング、及び周回位置検出手段の動作タイミングを決
定するようにされている。
おいては、制御回路が、周波数可変発振回路とタイミン
グ設定手段とにより構成されており、タイミング設定手
段が、周波数可変発振回路からの発振信号をカウントし
てそのカウント結果に基づき、パルス周回回路の起動タ
イミング、及び周回位置検出手段の動作タイミングを決
定するようにされている。
【００３３】そして入力電圧選択手段が、電圧信号入力
端子に、Ａ／Ｄ変換用の電圧信号、Ａ／Ｄ変換対象とな
る第１の基準電圧信号、及び第２の基準電圧信号を、選
択的に入力し、第１の記憶手段が、入力電圧選択手段に
よって電圧信号入力端子に第１の基準電圧信号が入力さ
れたときにデータ出力ラインから出力されるデジタルデ
ータを記憶し、第２の記憶手段が、入力電圧選択手段に
よって電圧信号入力端子に第２の基準電圧信号が入力さ
れたときにデータ出力ラインから出力されるデジタルデ
ータを記憶し、発振周波数制御手段が、これら各記憶手
段に夫々記憶されたデジタルデータの偏差を求めて、そ
の偏差が予め設定された所定値となるように周波数可変
発振回路の発振周波数を制御し、偏差算出手段が、入力
電圧選択手段によって電圧信号入力端子にＡ／Ｄ変換用
の電圧信号が入力されたときにデータ出力ラインから出
力されるデジタルデータと第１の記憶手段又は第２の記
憶手段に記憶されたデジタルデータとの偏差を求めて、
その偏差をＡ／Ｄ変換結果を表すデータとして出力す
る。
端子に、Ａ／Ｄ変換用の電圧信号、Ａ／Ｄ変換対象とな
る第１の基準電圧信号、及び第２の基準電圧信号を、選
択的に入力し、第１の記憶手段が、入力電圧選択手段に
よって電圧信号入力端子に第１の基準電圧信号が入力さ
れたときにデータ出力ラインから出力されるデジタルデ
ータを記憶し、第２の記憶手段が、入力電圧選択手段に
よって電圧信号入力端子に第２の基準電圧信号が入力さ
れたときにデータ出力ラインから出力されるデジタルデ
ータを記憶し、発振周波数制御手段が、これら各記憶手
段に夫々記憶されたデジタルデータの偏差を求めて、そ
の偏差が予め設定された所定値となるように周波数可変
発振回路の発振周波数を制御し、偏差算出手段が、入力
電圧選択手段によって電圧信号入力端子にＡ／Ｄ変換用
の電圧信号が入力されたときにデータ出力ラインから出
力されるデジタルデータと第１の記憶手段又は第２の記
憶手段に記憶されたデジタルデータとの偏差を求めて、
その偏差をＡ／Ｄ変換結果を表すデータとして出力す
る。
【００３４】即ち、請求項３記載のＡ／Ｄ変換回路にお
いては、電圧信号入力端子に第１の基準電圧信号を入力
したときに得られるＡ／Ｄ変換結果と、電圧信号入力端
子に第２の基準電圧信号を入力したときに得られるＡ／
Ｄ変換結果との偏差が所定値になるように、周波数可変
発振回路の発振周波数を制御することにより、上記のよ
うに反転回路の反転動作時間が温度変化等の電源電圧以
外の要因によって変化しても、第１の基準電圧信号と第
２の基準電圧信号との偏差を表すＡ／Ｄ変換結果が常に
一定値となるようにしている。このため、偏差算出手段
にて得られるデータは、温度変化等の電源電圧以外の要
因による反転回路の反転動作時間の変化に影響されるこ
となく、常に電圧信号に対応した値となる。また偏差算
出手段にて得られるデータの１ビット当たりの電圧分解
能は、各基準電圧信号の電圧差を、発振周波数制御手段
が制御する各基準電圧信号のＡ／Ｄ変換結果の偏差で除
算した値となるため、電圧分解能を任意に設定すること
ができる。
いては、電圧信号入力端子に第１の基準電圧信号を入力
したときに得られるＡ／Ｄ変換結果と、電圧信号入力端
子に第２の基準電圧信号を入力したときに得られるＡ／
Ｄ変換結果との偏差が所定値になるように、周波数可変
発振回路の発振周波数を制御することにより、上記のよ
うに反転回路の反転動作時間が温度変化等の電源電圧以
外の要因によって変化しても、第１の基準電圧信号と第
２の基準電圧信号との偏差を表すＡ／Ｄ変換結果が常に
一定値となるようにしている。このため、偏差算出手段
にて得られるデータは、温度変化等の電源電圧以外の要
因による反転回路の反転動作時間の変化に影響されるこ
となく、常に電圧信号に対応した値となる。また偏差算
出手段にて得られるデータの１ビット当たりの電圧分解
能は、各基準電圧信号の電圧差を、発振周波数制御手段
が制御する各基準電圧信号のＡ／Ｄ変換結果の偏差で除
算した値となるため、電圧分解能を任意に設定すること
ができる。
【００３５】ところで、上述のように電圧信号がパルス
周回回路にのみ供給されるため、例えば請求項４記載の
ように、信号選択手段が、複数の電圧信号のいずれかを
選択して順次電圧信号入力端子に供給するように構成さ
れている場合でも、選択の切替による電圧信号の信号レ
ベルの急激な変化が、パルス周回回路以外の部分の動作
に影響を与えることがなく、しかもパルス周回回路に印
加される電圧信号の信号レベルも速やかに安定する。
周回回路にのみ供給されるため、例えば請求項４記載の
ように、信号選択手段が、複数の電圧信号のいずれかを
選択して順次電圧信号入力端子に供給するように構成さ
れている場合でも、選択の切替による電圧信号の信号レ
ベルの急激な変化が、パルス周回回路以外の部分の動作
に影響を与えることがなく、しかもパルス周回回路に印
加される電圧信号の信号レベルも速やかに安定する。
【００３６】その結果、本発明のＡ／Ｄ変換回路によれ
ば、イメージセンサのような多数の電圧データを切り換
えて短時間の間に連続してＡ／Ｄ変換する用途での使用
が可能となる。次に請求項５記載のＡ／Ｄ変換回路で
は、パルス周回回路，カウンタ，周回位置検出手段は、
請求項１記載のものと同様に動作する。
ば、イメージセンサのような多数の電圧データを切り換
えて短時間の間に連続してＡ／Ｄ変換する用途での使用
が可能となる。次に請求項５記載のＡ／Ｄ変換回路で
は、パルス周回回路，カウンタ，周回位置検出手段は、
請求項１記載のものと同様に動作する。
【００３７】但し、パルス周回回路内の各反転回路の電
源ラインには、電圧印加手段により一定電圧が各反転回
路の電源電圧として印加され、しかも一定電圧の電圧レ
ベルを変化させることができるように構成されている。
つまり、この一定電圧の電圧レベルに応じてパルス周回
回路内でのパルス信号の周回時間が変化するようにされ
ている。
源ラインには、電圧印加手段により一定電圧が各反転回
路の電源電圧として印加され、しかも一定電圧の電圧レ
ベルを変化させることができるように構成されている。
つまり、この一定電圧の電圧レベルに応じてパルス周回
回路内でのパルス信号の周回時間が変化するようにされ
ている。
【００３８】そして、パルス周回回路の起動タイミング
は開始パルスにより、また周回位置検出手段の動作タイ
ミングは停止パルスにより制御されており、開始パルス
の入力されてから停止パルスが入力されるまでの間のパ
ルス周回回路内でのパルス信号の周回回数を、カウンタ
がカウントして、そのカウント結果を二進数デジタルデ
ータとして出力すると共に、周回位置検出手段が、各反
転回路からの出力信号に基づきパルス周回回路内でのパ
ルス信号の周回位置を検出して、その周回位置に応じた
二進数デジタルデータを発生し、データ出力ラインが、
周回位置検出手段からの二進数デジタルデータを下位ビ
ット，カウンタからの二進数デジタルデータを上位ビッ
トとする複数ビットのデジタルデータをＡ／Ｄ変換結果
として出力する。
は開始パルスにより、また周回位置検出手段の動作タイ
ミングは停止パルスにより制御されており、開始パルス
の入力されてから停止パルスが入力されるまでの間のパ
ルス周回回路内でのパルス信号の周回回数を、カウンタ
がカウントして、そのカウント結果を二進数デジタルデ
ータとして出力すると共に、周回位置検出手段が、各反
転回路からの出力信号に基づきパルス周回回路内でのパ
ルス信号の周回位置を検出して、その周回位置に応じた
二進数デジタルデータを発生し、データ出力ラインが、
周回位置検出手段からの二進数デジタルデータを下位ビ
ット，カウンタからの二進数デジタルデータを上位ビッ
トとする複数ビットのデジタルデータをＡ／Ｄ変換結果
として出力する。
【００３９】即ち、本発明のＡ／Ｄ変換回路において
は、開始パルスから停止パルスまでの間のパルス周回回
路内でのパルス信号の周回回数及び周回位置を検出する
ことにより、両パルスの時間間隔をデジタルデータに変
換するようにされている。しかも、パルス周回回路内に
設けられた反転回路の電源電圧を変化させ、パルス周回
回路内でのパルス信号の周回時間を変化させることによ
り、測定の分解能を変化させるようにされている。
は、開始パルスから停止パルスまでの間のパルス周回回
路内でのパルス信号の周回回数及び周回位置を検出する
ことにより、両パルスの時間間隔をデジタルデータに変
換するようにされている。しかも、パルス周回回路内に
設けられた反転回路の電源電圧を変化させ、パルス周回
回路内でのパルス信号の周回時間を変化させることによ
り、測定の分解能を変化させるようにされている。
【００４０】そして、特に本発明のＡ／Ｄ変換回路で
は、パルス周回回路以外の各部を、電圧印加手段による
印加電圧とは異なる一定電圧にて駆動するようにされて
いる。但し、この一定電圧は、請求項１記載のものと同
様に、カウンタや周回位置検出手段でのパルス周回回路
からの入力信号の信号レベルを判定するためのしきい値
が、電圧信号が予め設定された許容動作範囲内で変化し
た場合に、パルス周回回路が出力する信号レベルのロー
レベルの上限とハイレベルの下限との間となるように設
定する必要がある。
は、パルス周回回路以外の各部を、電圧印加手段による
印加電圧とは異なる一定電圧にて駆動するようにされて
いる。但し、この一定電圧は、請求項１記載のものと同
様に、カウンタや周回位置検出手段でのパルス周回回路
からの入力信号の信号レベルを判定するためのしきい値
が、電圧信号が予め設定された許容動作範囲内で変化し
た場合に、パルス周回回路が出力する信号レベルのロー
レベルの上限とハイレベルの下限との間となるように設
定する必要がある。
【００４１】このようにした場合、電圧印加手段での印
加電圧に対して時間測定の分解能が直線的に変化するた
め、電圧印加手段による印加電圧を調整することによ
り、時間測定の分解能を精度よく調整することができ
る。
加電圧に対して時間測定の分解能が直線的に変化するた
め、電圧印加手段による印加電圧を調整することによ
り、時間測定の分解能を精度よく調整することができ
る。
【００４２】
【発明の実施の形態】以下に本発明の実施形態を図面と
共に説明する。 ［第１実施形態］本実施形態のＡ／Ｄ変換回路は、先に
従来技術の欄にて説明した従来装置とは、電源供給ライ
ンの構成が異なるだけであるため、この構成の相違する
部分を中心に説明する。
共に説明する。 ［第１実施形態］本実施形態のＡ／Ｄ変換回路は、先に
従来技術の欄にて説明した従来装置とは、電源供給ライ
ンの構成が異なるだけであるため、この構成の相違する
部分を中心に説明する。
【００４３】即ち、本実施形態のＡ／Ｄ変換回路１は、
図４に示すように、Ａ／Ｄ変換すべき電圧信号Ｖinを印
加する電圧信号入力端子２ａは、電源ライン１０ａを介
して周回位置検出手段としてのリングゲート遅延回路１
０にのみ接続され、他のカウンタ１２，ラッチ回路１
４，パルスセレクタ１６，エンコーダ１８，信号処理回
路１９からなる符号化処理ブロック３には、電源入力端
子２ｂに接続された電源ライン３ａを介して一定の駆動
電圧ＶＤＤＬを印加するように構成されている。
図４に示すように、Ａ／Ｄ変換すべき電圧信号Ｖinを印
加する電圧信号入力端子２ａは、電源ライン１０ａを介
して周回位置検出手段としてのリングゲート遅延回路１
０にのみ接続され、他のカウンタ１２，ラッチ回路１
４，パルスセレクタ１６，エンコーダ１８，信号処理回
路１９からなる符号化処理ブロック３には、電源入力端
子２ｂに接続された電源ライン３ａを介して一定の駆動
電圧ＶＤＤＬを印加するように構成されている。
【００４４】なお、駆動電圧ＶＤＤＬは、電圧信号Ｖin
が所定の許容範囲（ダイナミックレンジ）内で変動した
時にリングゲート遅延回路１０からの出力信号のロウレ
ベルの上限をＬ，ハイレベルの下限をＨ（但しＬ＜Ｈ）
として、カウンタ１２及びパルスセレクタ１６が入力信
号の信号レベルを識別するためのしきい値をＶthが、こ
のロウレベルの上限Ｌとハイレベルの下限Ｈとのほぼ中
間レベル（Ｖth≒（Ｌ＋Ｈ）／２）となるように設定さ
れている。
が所定の許容範囲（ダイナミックレンジ）内で変動した
時にリングゲート遅延回路１０からの出力信号のロウレ
ベルの上限をＬ，ハイレベルの下限をＨ（但しＬ＜Ｈ）
として、カウンタ１２及びパルスセレクタ１６が入力信
号の信号レベルを識別するためのしきい値をＶthが、こ
のロウレベルの上限Ｌとハイレベルの下限Ｈとのほぼ中
間レベル（Ｖth≒（Ｌ＋Ｈ）／２）となるように設定さ
れている。
【００４５】このように構成された本実施形態のＡ／Ｄ
変換回路１ａによれば、電圧信号Ｖinの変動に対して符
号化処理ブロック３の動作特性が変化することがなく、
しかも、電圧信号Ｖinが上記ダイナミックレンジ内で変
動するのであれば、カウンタ１２やパルスセレクタ１６
では、リングゲート遅延回路１０からの入力信号の信号
レベルを正しく識別することができる。
変換回路１ａによれば、電圧信号Ｖinの変動に対して符
号化処理ブロック３の動作特性が変化することがなく、
しかも、電圧信号Ｖinが上記ダイナミックレンジ内で変
動するのであれば、カウンタ１２やパルスセレクタ１６
では、リングゲート遅延回路１０からの入力信号の信号
レベルを正しく識別することができる。
【００４６】つまり、符号化処理ブロック３の駆動電圧
ＶＤＤＬとして電圧信号Ｖinを用いていた従来装置と比
較して、デジタルデータＤＯ１に含まれていた符号化処
理ブロック３の動作特性に基づく非線形性が除去される
ことになり、電圧信号Ｖinに対するデジタルデータＤＯ
１の特性は、非線形性の小さなものとなる。
ＶＤＤＬとして電圧信号Ｖinを用いていた従来装置と比
較して、デジタルデータＤＯ１に含まれていた符号化処
理ブロック３の動作特性に基づく非線形性が除去される
ことになり、電圧信号Ｖinに対するデジタルデータＤＯ
１の特性は、非線形性の小さなものとなる。
【００４７】その結果、許容誤差が決められている場合
には、より大きなダイナミックレンジを確保でき、ま
た、ダイナミックレンジが決められている場合には、よ
り高精度なＡ／Ｄ変換結果を得ることができる。ここで
図５は、本実施形態のＡ／Ｄ変換回路１において、電圧
信号ＶinとＡ／Ｄ変換結果であるデジタルデータＤＯ１
との関係を測定した結果を表すグラフである。この測定
結果に基づき、電圧信号Ｖinのダイナミックレンジを
１．４Ｖ〜２．２Ｖとして非直線性誤差ＮＬを算出して
みると０．２６％程度となり、従来装置（ダイナミック
レンジが２．０Ｖ〜２．２ＶでＮＬ≒１０％）と比較し
て大幅に改善されている。
には、より大きなダイナミックレンジを確保でき、ま
た、ダイナミックレンジが決められている場合には、よ
り高精度なＡ／Ｄ変換結果を得ることができる。ここで
図５は、本実施形態のＡ／Ｄ変換回路１において、電圧
信号ＶinとＡ／Ｄ変換結果であるデジタルデータＤＯ１
との関係を測定した結果を表すグラフである。この測定
結果に基づき、電圧信号Ｖinのダイナミックレンジを
１．４Ｖ〜２．２Ｖとして非直線性誤差ＮＬを算出して
みると０．２６％程度となり、従来装置（ダイナミック
レンジが２．０Ｖ〜２．２ＶでＮＬ≒１０％）と比較し
て大幅に改善されている。
【００４８】また、本実施形態のＡ／Ｄ変換回路１で
は、特開平５−２５９９０７号公報に記載されているよ
うに、電圧信号を増幅するアナログ増幅回路を使用する
ことなく、電圧信号の微小な変化を数値化することがで
きるため、周囲温度が高温であっても正常にＡ／Ｄ変換
を行なうことができる。このため、例えば図６に示す如
く、本実施形態のＡ／Ｄ変換回路１を、センサの信号検
出回路として用いれば、センサの使用範囲を拡大でき
る。なお図６は、電源電圧ＶCCを受け、物理量（圧力、
加速度、磁界等）が変化すると中点電圧が変化するブリ
ッジ回路を形成するセンシング素子２８を用いた検出装
置を表し、その中点電圧を電圧信号ＶinとしてＡ／Ｄ変
換回路に入力することにより、中点電圧の変化に応じた
デジタルデータＤＯ１が得られることとなる。
は、特開平５−２５９９０７号公報に記載されているよ
うに、電圧信号を増幅するアナログ増幅回路を使用する
ことなく、電圧信号の微小な変化を数値化することがで
きるため、周囲温度が高温であっても正常にＡ／Ｄ変換
を行なうことができる。このため、例えば図６に示す如
く、本実施形態のＡ／Ｄ変換回路１を、センサの信号検
出回路として用いれば、センサの使用範囲を拡大でき
る。なお図６は、電源電圧ＶCCを受け、物理量（圧力、
加速度、磁界等）が変化すると中点電圧が変化するブリ
ッジ回路を形成するセンシング素子２８を用いた検出装
置を表し、その中点電圧を電圧信号ＶinとしてＡ／Ｄ変
換回路に入力することにより、中点電圧の変化に応じた
デジタルデータＤＯ１が得られることとなる。
【００４９】そしてこのようにＡ／Ｄ変換回路１をセン
サの信号検出回路として用いる場合、センシング素子２
８のインピーダンスが大きくてＡ／Ｄ変換回路１の動作
に問題があるときには、一般的なインピーダンス変換回
路（例えば電圧フォロア回路、ソースフォロア回路等）
を、センシング素子２８とＡ／Ｄ変換回路１との間に設
ければよい。
サの信号検出回路として用いる場合、センシング素子２
８のインピーダンスが大きくてＡ／Ｄ変換回路１の動作
に問題があるときには、一般的なインピーダンス変換回
路（例えば電圧フォロア回路、ソースフォロア回路等）
を、センシング素子２８とＡ／Ｄ変換回路１との間に設
ければよい。
【００５０】またセンシング素子２８として、上記のよ
うなブリッジ回路の代わりに、ホール素子を用い、ホー
ル電圧を電圧信号Ｖinとすることもできる。また更にＡ
／Ｄ変換回路１から出力されるデジタルデータＤＯ１
は、図７に示す如く、電圧信号Ｖinの変化に対応して変
化するため、Ａ／Ｄ変換回路をセンサの信号検出回路と
して用いる場合、デジタルデータＤＯ１が増加している
ときはHighレベル，減少しているときはLow レベルとな
る信号を出力するような一般的なロジック回路を設ける
ことにより、検出信号の変化に同期したパルス信号を得
るようにすることもできる。
うなブリッジ回路の代わりに、ホール素子を用い、ホー
ル電圧を電圧信号Ｖinとすることもできる。また更にＡ
／Ｄ変換回路１から出力されるデジタルデータＤＯ１
は、図７に示す如く、電圧信号Ｖinの変化に対応して変
化するため、Ａ／Ｄ変換回路をセンサの信号検出回路と
して用いる場合、デジタルデータＤＯ１が増加している
ときはHighレベル，減少しているときはLow レベルとな
る信号を出力するような一般的なロジック回路を設ける
ことにより、検出信号の変化に同期したパルス信号を得
るようにすることもできる。
【００５１】また、例えば図８に示す如く、複数の電圧
信号Ｓ１〜Ｓｎのいずれかを順次選択して出力する信号
選択手段としての信号選択回路９０を、バッファ回路９
２を介して電圧信号入力端子２ａに接続し、複数の電圧
信号Ｓ１〜Ｓｎを連続してＡ／Ｄ変換するように構成し
てもよい。
信号Ｓ１〜Ｓｎのいずれかを順次選択して出力する信号
選択手段としての信号選択回路９０を、バッファ回路９
２を介して電圧信号入力端子２ａに接続し、複数の電圧
信号Ｓ１〜Ｓｎを連続してＡ／Ｄ変換するように構成し
てもよい。
【００５２】この場合、一定の駆動電圧ＶＤＤＬが印加
された符号化処理ブロック３は、電圧信号Ｖinの影響を
受けずに動作するため、信号選択回路９０が動作するこ
とにより電圧信号Ｖinが急激に変化したとしても、安定
したＡ／Ｄ変換結果を得ることができ、例えば、イメー
ジセンサの各画素からの出力信号をＡ／Ｄ変換する装置
として使用することができる。
された符号化処理ブロック３は、電圧信号Ｖinの影響を
受けずに動作するため、信号選択回路９０が動作するこ
とにより電圧信号Ｖinが急激に変化したとしても、安定
したＡ／Ｄ変換結果を得ることができ、例えば、イメー
ジセンサの各画素からの出力信号をＡ／Ｄ変換する装置
として使用することができる。
【００５３】ところで、本実施形態のＡ／Ｄ変換回路１
は、リングゲート遅延回路１０内の反転回路の反転動作
時間を用いて、電圧信号ＶinをデジタルデータＤＯ１に
変換するものであるため、上記のように高温使用の際に
も電圧信号ＶinをデジタルデータＤＯ１に変換すること
はできるものの、温度変化等によって反転回路の反転動
作時間が変化すると、デジタルデータＤＯ１も変化して
しまう。
は、リングゲート遅延回路１０内の反転回路の反転動作
時間を用いて、電圧信号ＶinをデジタルデータＤＯ１に
変換するものであるため、上記のように高温使用の際に
も電圧信号ＶinをデジタルデータＤＯ１に変換すること
はできるものの、温度変化等によって反転回路の反転動
作時間が変化すると、デジタルデータＤＯ１も変化して
しまう。
【００５４】このデジタルデータＤＯ１の変化を補正し
て、温度変化等に影響されることなく、常に安定したデ
ジタルデータが得られるようにしたＡ／Ｄ変換回路を、
第２実施形態として以下に説明する。 ［第２実施形態］図９は第２実施形態のＡ／Ｄ変換回路
の構成を表す概略構成図である。
て、温度変化等に影響されることなく、常に安定したデ
ジタルデータが得られるようにしたＡ／Ｄ変換回路を、
第２実施形態として以下に説明する。 ［第２実施形態］図９は第２実施形態のＡ／Ｄ変換回路
の構成を表す概略構成図である。
【００５５】図に示す如く、本実施形態のＡ／Ｄ変換回
路１ａは、上記実施形態のパルス位相差符号化回路２と
同様に構成されたパルス位相差符号化回路３２と、同じ
く上記実施形態の制御回路４と略同様に構成され、パル
ス信号ＰＡ，ＰＢを発生すると共に、パルス信号ＰＢ立
ち上げ後の任意のタイミングでレベルが反転する切換信
号ＳＥＬを発生する制御回路３４と、制御回路からの切
換信号ＳＥＬにより切り換えられて、パルス位相差符号
化回路３２の入力端子３２ａに、Ａ／Ｄ変換用の電圧信
号Ｖinと所定電圧の基準電圧信号ＶＲとの何れか一方を
入力する入力電圧切換手段としての電圧切換スイッチ３
６と、パルス位相差符号化回路３２から出力されるデジ
タルデータＤＯ１（ＤＶin又はＤＲ）を記憶する記憶手
段としての２個のレジスタ３８，４０と、制御回路から
の切換信号ＳＥＬにより切り換えられて、パルス位相差
符号化回路３２から出力される電圧信号Ｖinに対応した
デジタルデータＤＶinをレジスタ３８に、基準電圧信号
ＶＲに対応したデジタルデータＤＲをレジスタ４０に、
夫々入力するデータ切換スイッチ４２と、各レジスタ３
８，４０に記憶されたデジタルデータＤＶin，ＤＲを夫
々受け、電圧信号Ｖinに対応したデジタルデータＤＶin
を基準電圧信号ＶＲに対応したデジタルデータＶＲにて
除算することによりデジタルデータＤＶinを補正して、
その除算結果（ＤＶin／ＤＲ）をデジタルデータＤＯ２
として出力する除算器４４と、から構成されている。
路１ａは、上記実施形態のパルス位相差符号化回路２と
同様に構成されたパルス位相差符号化回路３２と、同じ
く上記実施形態の制御回路４と略同様に構成され、パル
ス信号ＰＡ，ＰＢを発生すると共に、パルス信号ＰＢ立
ち上げ後の任意のタイミングでレベルが反転する切換信
号ＳＥＬを発生する制御回路３４と、制御回路からの切
換信号ＳＥＬにより切り換えられて、パルス位相差符号
化回路３２の入力端子３２ａに、Ａ／Ｄ変換用の電圧信
号Ｖinと所定電圧の基準電圧信号ＶＲとの何れか一方を
入力する入力電圧切換手段としての電圧切換スイッチ３
６と、パルス位相差符号化回路３２から出力されるデジ
タルデータＤＯ１（ＤＶin又はＤＲ）を記憶する記憶手
段としての２個のレジスタ３８，４０と、制御回路から
の切換信号ＳＥＬにより切り換えられて、パルス位相差
符号化回路３２から出力される電圧信号Ｖinに対応した
デジタルデータＤＶinをレジスタ３８に、基準電圧信号
ＶＲに対応したデジタルデータＤＲをレジスタ４０に、
夫々入力するデータ切換スイッチ４２と、各レジスタ３
８，４０に記憶されたデジタルデータＤＶin，ＤＲを夫
々受け、電圧信号Ｖinに対応したデジタルデータＤＶin
を基準電圧信号ＶＲに対応したデジタルデータＶＲにて
除算することによりデジタルデータＤＶinを補正して、
その除算結果（ＤＶin／ＤＲ）をデジタルデータＤＯ２
として出力する除算器４４と、から構成されている。
【００５６】なお、パルス位相差符号化回路３２以外の
各部３４，３６，３８，４０，４２，４４は、一定電圧
にて駆動されている。但し、その電圧レベルは、符号化
処理ブロック３の駆動電圧ＶＤＤＬと同じであっても異
なっていてもよい。このように構成された本実施形態の
Ａ／Ｄ変換回路１ａにおいては、図１０に示す如く、切
換信号ＳＥＬにより切り換えられる電圧切換スイッチ３
６によって、パルス位相差符号化回路３２への入力信号
ＶＤ１が、Ａ／Ｄ変換用の電圧信号Ｖinと基準電圧信号
ＶＲとに交互に切り換えられ、パルス位相差符号化回路
３２からは、各電圧信号Ｖin，ＶＲに対応したデジタル
データＤＶin，ＤＲが交互に出力される。そしてパルス
位相差符号化回路３２から交互に出力されるデジタルデ
ータＤＶin，ＤＲの内、電圧信号Ｖinに対応したデジタ
ルデータＤＶinがレジスタ３８に、基準電圧信号ＶＲに
対応したデジタルデータＤＲがレジスタ４０に、夫々、
格納され、除算器４４から、これらデジタルデータＤＶ
inをデジタルデータＤＲで除算した結果（ＤＶin／Ｄ
Ｒ）が、電圧信号ＶinのＡ／Ｄ変換結果を表すデジタル
データとして出力される。
各部３４，３６，３８，４０，４２，４４は、一定電圧
にて駆動されている。但し、その電圧レベルは、符号化
処理ブロック３の駆動電圧ＶＤＤＬと同じであっても異
なっていてもよい。このように構成された本実施形態の
Ａ／Ｄ変換回路１ａにおいては、図１０に示す如く、切
換信号ＳＥＬにより切り換えられる電圧切換スイッチ３
６によって、パルス位相差符号化回路３２への入力信号
ＶＤ１が、Ａ／Ｄ変換用の電圧信号Ｖinと基準電圧信号
ＶＲとに交互に切り換えられ、パルス位相差符号化回路
３２からは、各電圧信号Ｖin，ＶＲに対応したデジタル
データＤＶin，ＤＲが交互に出力される。そしてパルス
位相差符号化回路３２から交互に出力されるデジタルデ
ータＤＶin，ＤＲの内、電圧信号Ｖinに対応したデジタ
ルデータＤＶinがレジスタ３８に、基準電圧信号ＶＲに
対応したデジタルデータＤＲがレジスタ４０に、夫々、
格納され、除算器４４から、これらデジタルデータＤＶ
inをデジタルデータＤＲで除算した結果（ＤＶin／Ｄ
Ｒ）が、電圧信号ＶinのＡ／Ｄ変換結果を表すデジタル
データとして出力される。
【００５７】このため、本実施形態のＡ／Ｄ変換回路１
ａによれば、第１実施形態のＡ／Ｄ変換回路１と同様の
効果が得られるだけでなく、温度変化によってリングゲ
ート遅延回路１０内の反転回路（即ち否定論理積回路Ｎ
ＡＮＤ及びインバータＩＮＶ）の反転動作時間が変化し
て、電圧信号Ｖinを表すデジタルデータＤＶinが変化し
たとしても、基準電圧信号ＶＲを表すデジタルデータＤ
Ｒも同様に変化して、除算器４４においてその変動分が
相殺されるため、除算器４４から出力されるデジタルデ
ータＤＯ２は、温度変化による反転回路の反転動作時間
の変化の影響を受けることはなく、常に電圧信号Ｖinに
対応したデジタルデータＤＯ２を得ることが可能とな
る。
ａによれば、第１実施形態のＡ／Ｄ変換回路１と同様の
効果が得られるだけでなく、温度変化によってリングゲ
ート遅延回路１０内の反転回路（即ち否定論理積回路Ｎ
ＡＮＤ及びインバータＩＮＶ）の反転動作時間が変化し
て、電圧信号Ｖinを表すデジタルデータＤＶinが変化し
たとしても、基準電圧信号ＶＲを表すデジタルデータＤ
Ｒも同様に変化して、除算器４４においてその変動分が
相殺されるため、除算器４４から出力されるデジタルデ
ータＤＯ２は、温度変化による反転回路の反転動作時間
の変化の影響を受けることはなく、常に電圧信号Ｖinに
対応したデジタルデータＤＯ２を得ることが可能とな
る。
【００５８】このように第２実施形態では、Ａ／Ｄ変換
用の電圧信号Ｖinと基準電圧信号ＶＲとのＡ／Ｄ変換結
果を表すデジタルデータＤＶin，ＤＲの比をとることに
より、デジタルデータＤＶinを補正する回路について説
明したが、次に本発明の第３実施形態として、ＰＬＬ
（Ｐhase Ｌocked Ｌoop ）を用いた自己補正タイプ
のＡ／Ｄ変換回路について説明する。 ［第３実施形態］本実施形態のＡ／Ｄ変換回路は、図１
１に示す如く、基準電圧信号として、Ａ／Ｄ変換対象と
なる電圧信号Ｖinの最小値（最小電圧信号）ＶＲ１と最
大値（最大電圧信号）ＶＲ２の２値を用い、最小電圧信
号ＶＲ１のＡ／Ｄ変換結果を表すデジタルデータＤＲ１
と、最大電圧信号ＶＲ２のＡ／Ｄ変換結果を表すデジタ
ルデータＤＲ２との差（ＤＲ２−ＤＲ１）が、温度等の
変化に対して、常に一定（例えば１１００−１０００＝
１００）になるように、パルス信号ＰＡの立上がりから
パルス信号ＰＢの立上がりまでの時間ＴｃをＰＬＬによ
り制御して、１ビット当りの電圧分解能を一定に保つこ
とで、電圧信号ＶinのＡ／Ｄ変換結果を表すデジタルデ
ータＤＶinを補正するものである。
用の電圧信号Ｖinと基準電圧信号ＶＲとのＡ／Ｄ変換結
果を表すデジタルデータＤＶin，ＤＲの比をとることに
より、デジタルデータＤＶinを補正する回路について説
明したが、次に本発明の第３実施形態として、ＰＬＬ
（Ｐhase Ｌocked Ｌoop ）を用いた自己補正タイプ
のＡ／Ｄ変換回路について説明する。 ［第３実施形態］本実施形態のＡ／Ｄ変換回路は、図１
１に示す如く、基準電圧信号として、Ａ／Ｄ変換対象と
なる電圧信号Ｖinの最小値（最小電圧信号）ＶＲ１と最
大値（最大電圧信号）ＶＲ２の２値を用い、最小電圧信
号ＶＲ１のＡ／Ｄ変換結果を表すデジタルデータＤＲ１
と、最大電圧信号ＶＲ２のＡ／Ｄ変換結果を表すデジタ
ルデータＤＲ２との差（ＤＲ２−ＤＲ１）が、温度等の
変化に対して、常に一定（例えば１１００−１０００＝
１００）になるように、パルス信号ＰＡの立上がりから
パルス信号ＰＢの立上がりまでの時間ＴｃをＰＬＬによ
り制御して、１ビット当りの電圧分解能を一定に保つこ
とで、電圧信号ＶinのＡ／Ｄ変換結果を表すデジタルデ
ータＤＶinを補正するものである。
【００５９】即ち、図１１において、ＶＲ１＝４．５
Ｖ，ＶＲ２＝５．５Ｖとすれば、１ビット当り（ＬＳ
Ｂ）の電圧値（電圧分解能）は、 ＬＳＢ＝（ＶＲ２−ＶＲ１）／（ＤＲ２−ＤＲ４） ＝１０００ｍＶ／１００＝１０ｍＶ となる。従って、
最小電圧信号ＶＲ１と電圧信号Ｖinとの差をＶＳとし、
最小電圧信号ＶＲ１から最大電圧信号ＶＲ２までの電圧
に対してデジタルデータＤＯ１が直線的に変化するとす
ると、電圧信号Ｖinと最小電圧信号ＶＲ１との差電圧
は、 ＶＳ＝ＬＳＢ・（ＤＶin−ＤＲ１） となり、電圧信号Ｖinは、 Ｖin＝ＶＲ１＋ＬＳＢ・（ＤＶin−ＤＲ１） により求めることができる。
Ｖ，ＶＲ２＝５．５Ｖとすれば、１ビット当り（ＬＳ
Ｂ）の電圧値（電圧分解能）は、 ＬＳＢ＝（ＶＲ２−ＶＲ１）／（ＤＲ２−ＤＲ４） ＝１０００ｍＶ／１００＝１０ｍＶ となる。従って、
最小電圧信号ＶＲ１と電圧信号Ｖinとの差をＶＳとし、
最小電圧信号ＶＲ１から最大電圧信号ＶＲ２までの電圧
に対してデジタルデータＤＯ１が直線的に変化するとす
ると、電圧信号Ｖinと最小電圧信号ＶＲ１との差電圧
は、 ＶＳ＝ＬＳＢ・（ＤＶin−ＤＲ１） となり、電圧信号Ｖinは、 Ｖin＝ＶＲ１＋ＬＳＢ・（ＤＶin−ＤＲ１） により求めることができる。
【００６０】図１２はこうした補正動作を実現するため
に構成された第３実施形態のＡ／Ｄ変換回路を表す概略
構成図であり、図１３はその動作を表すタイムチャート
である。図に示す如く、本実施形態のＡ／Ｄ変換回路１
ｂには、上記各実施形態と同様に構成されたパルス位相
差符号化回路５２と、制御回路５４とが備えられてい
る。
に構成された第３実施形態のＡ／Ｄ変換回路を表す概略
構成図であり、図１３はその動作を表すタイムチャート
である。図に示す如く、本実施形態のＡ／Ｄ変換回路１
ｂには、上記各実施形態と同様に構成されたパルス位相
差符号化回路５２と、制御回路５４とが備えられてい
る。
【００６１】制御回路５４は、発振周波数をデジタル制
御可能なデジタル制御発振回路５６と、デジタル制御発
振回路５６からの発振信号ＣＫをカウントするカウンタ
５８と、カウンタ５８のカウント値に基づきパルス信号
ＰＡ，ＰＢを発生すると共に、パルス信号ＰＢ立ち上げ
後の任意のタイミングで順次３段階に変化する切換信号
ＳＥＬ３を発生するタイミング設定手段としてのデコー
ダ６０とにより構成され、デジタル制御発振回路５６の
発振周波数を外部から制御することにより、パルス信号
ＰＡ，ＰＢの立上がり間隔Ｔｃを制御できるようにされ
ている。
御可能なデジタル制御発振回路５６と、デジタル制御発
振回路５６からの発振信号ＣＫをカウントするカウンタ
５８と、カウンタ５８のカウント値に基づきパルス信号
ＰＡ，ＰＢを発生すると共に、パルス信号ＰＢ立ち上げ
後の任意のタイミングで順次３段階に変化する切換信号
ＳＥＬ３を発生するタイミング設定手段としてのデコー
ダ６０とにより構成され、デジタル制御発振回路５６の
発振周波数を外部から制御することにより、パルス信号
ＰＡ，ＰＢの立上がり間隔Ｔｃを制御できるようにされ
ている。
【００６２】また本実施形態のＡ／Ｄ変換回路１ｂに
は、制御回路５４からの切換信号ＳＥＬ３により切り換
えられて、パルス位相差符号化回路５２の入力端子５２
ａに、Ａ／Ｄ変換用の電圧信号Ｖinと最小電圧信号ＶＲ
１と最大電圧信号ＶＲ２との何れか一つを入力する入力
電圧選択手段としての電圧切換スイッチ６２、パルス位
相差符号化回路３２から出力されるデジタルデータＤＯ
１の内、各電圧信号Ｖin，ＶＲ１，ＶＲ２に対応したデ
ジタルデータＤＶin，ＤＲ１，ＤＲ２を各々記憶する３
個のレジスタ６４，６６，６８、及び、制御回路５４か
らの切換信号ＳＥＬ３により切り換えられて、パルス位
相差符号化回路５２から出力されるデジタルデータＤＯ
１を上記各レジスタ６４，６６，６８に順次入力するデ
ータ切換スイッチ７０、が備えられている。
は、制御回路５４からの切換信号ＳＥＬ３により切り換
えられて、パルス位相差符号化回路５２の入力端子５２
ａに、Ａ／Ｄ変換用の電圧信号Ｖinと最小電圧信号ＶＲ
１と最大電圧信号ＶＲ２との何れか一つを入力する入力
電圧選択手段としての電圧切換スイッチ６２、パルス位
相差符号化回路３２から出力されるデジタルデータＤＯ
１の内、各電圧信号Ｖin，ＶＲ１，ＶＲ２に対応したデ
ジタルデータＤＶin，ＤＲ１，ＤＲ２を各々記憶する３
個のレジスタ６４，６６，６８、及び、制御回路５４か
らの切換信号ＳＥＬ３により切り換えられて、パルス位
相差符号化回路５２から出力されるデジタルデータＤＯ
１を上記各レジスタ６４，６６，６８に順次入力するデ
ータ切換スイッチ７０、が備えられている。
【００６３】そして、レジスタ６６，６８に格納された
最小電圧信号ＶＲ１と最大電圧信号ＶＲ２とに夫々対応
したデジタルデータＤＲ２とＤＲ１との差が常に一定値
ＤＢＳに保たれるように、パルス信号ＰＡとパルス信号
ＰＢとの立上がり間隔Ｔｃを制御するために、以下の処
理が行なわれる。
最小電圧信号ＶＲ１と最大電圧信号ＶＲ２とに夫々対応
したデジタルデータＤＲ２とＤＲ１との差が常に一定値
ＤＢＳに保たれるように、パルス信号ＰＡとパルス信号
ＰＢとの立上がり間隔Ｔｃを制御するために、以下の処
理が行なわれる。
【００６４】即ち、まず減算器７２により、レジスタ６
６，６８に記憶されたデジタルデータＤＲ１とＤＲ２の
差△ＤＲ１２（＝ＤＲ２−ＤＲ１）を求め、次に減算器
７４により、この差△ＤＲ１２と、パルス信号ＰＡとパ
ルス信号ＰＢとの立上がり間隔Ｔｃを決定する基準デー
タＤＢＳとの差ＤＣ１（＝ＤＢＳ−△Ｄ１２）を求め
る。そしてこの算出結果ＤＣ１を、デジタルループフィ
ルタ７６に入力して、デジタルループフィルタ７６か
ら、ＤＣ１から高周波のノイズを除去したデータＤＣ２
を出力させ、加算器７８により、このデータＤＣ２と、
デジタル制御発振回路５６の発振周波数を決定する制御
データＤＣ３とを加算し、その加算結果を制御データＤ
Ｃ３をストアするレジスタ８０に入力することにより、
制御データＤＣ３を補正する。
６，６８に記憶されたデジタルデータＤＲ１とＤＲ２の
差△ＤＲ１２（＝ＤＲ２−ＤＲ１）を求め、次に減算器
７４により、この差△ＤＲ１２と、パルス信号ＰＡとパ
ルス信号ＰＢとの立上がり間隔Ｔｃを決定する基準デー
タＤＢＳとの差ＤＣ１（＝ＤＢＳ−△Ｄ１２）を求め
る。そしてこの算出結果ＤＣ１を、デジタルループフィ
ルタ７６に入力して、デジタルループフィルタ７６か
ら、ＤＣ１から高周波のノイズを除去したデータＤＣ２
を出力させ、加算器７８により、このデータＤＣ２と、
デジタル制御発振回路５６の発振周波数を決定する制御
データＤＣ３とを加算し、その加算結果を制御データＤ
Ｃ３をストアするレジスタ８０に入力することにより、
制御データＤＣ３を補正する。
【００６５】この結果、△Ｄ１２と基準データＤＢＳと
の差ＤＣ１が正のときは、現在の制御データＤＣ３に正
のデータＤＣ２が加算されるため、デジタル制御発振回
路５６に入力される制御データＤＣ３が増加して、デジ
タル制御発振回路５６の発振周波数が上昇し、パルス信
号ＰＡとパルス信号ＰＢとの立上がり間隔Ｔｃが小さく
なる。逆に、△ＤＲ１２と基準データＤＢＳとの差ＤＣ
１が負のときは、現在の制御データＤＣ３に負のデータ
ＤＣ２が加算されるため、デジタル制御発振回路５６に
入力される制御データＤＣ３が減少して、デジタル制御
発振回路５６の発振周波数が減少し、パルス信号ＰＡと
パルス信号ＰＢとの立上がり間隔Ｔｃが大きくなる。
の差ＤＣ１が正のときは、現在の制御データＤＣ３に正
のデータＤＣ２が加算されるため、デジタル制御発振回
路５６に入力される制御データＤＣ３が増加して、デジ
タル制御発振回路５６の発振周波数が上昇し、パルス信
号ＰＡとパルス信号ＰＢとの立上がり間隔Ｔｃが小さく
なる。逆に、△ＤＲ１２と基準データＤＢＳとの差ＤＣ
１が負のときは、現在の制御データＤＣ３に負のデータ
ＤＣ２が加算されるため、デジタル制御発振回路５６に
入力される制御データＤＣ３が減少して、デジタル制御
発振回路５６の発振周波数が減少し、パルス信号ＰＡと
パルス信号ＰＢとの立上がり間隔Ｔｃが大きくなる。
【００６６】また次に本実施形態のＡ／Ｄ変換回路１ｂ
では、減算器８２により、レジスタ６４に記憶された電
圧信号Ｖinに対応したデジタルデータＤＶinと、レジス
タ６６に記憶された最小電圧信号ＶＲ１に対応したデジ
タルデータＤＲ１との差ＤＯ３（＝ＤＶin−ＤＲ１）が
算出され、更に補正用ＲＯＭ８４により、この算出結果
ＤＯ３が補正されて、デジタルデータＤＯ４が出力され
る。
では、減算器８２により、レジスタ６４に記憶された電
圧信号Ｖinに対応したデジタルデータＤＶinと、レジス
タ６６に記憶された最小電圧信号ＶＲ１に対応したデジ
タルデータＤＲ１との差ＤＯ３（＝ＤＶin−ＤＲ１）が
算出され、更に補正用ＲＯＭ８４により、この算出結果
ＤＯ３が補正されて、デジタルデータＤＯ４が出力され
る。
【００６７】即ち、減算器８２は、ＤＶinからＤＲ１を
減じることで、最小電圧信号ＶＲ１を基準として、電圧
信号Ｖinに対応したデジタルデータＤＯ３を求めるため
のものであるが、その算出結果ＤＯ３は、リングゲート
遅延回路内の反転回路の特性により、図１４に示す如く
電圧信号Ｖinの変化に対してリニアに変化しないため、
本実施形態では、この特性に対応した補正値を補正用Ｒ
ＯＭ８４内に格納しておき、この補正値によりデジタル
データＤＯ３を補正して、電圧信号Ｖinの変化に対して
リニアに変化するデジタルデータＤＯ４が得られるよう
にしている。
減じることで、最小電圧信号ＶＲ１を基準として、電圧
信号Ｖinに対応したデジタルデータＤＯ３を求めるため
のものであるが、その算出結果ＤＯ３は、リングゲート
遅延回路内の反転回路の特性により、図１４に示す如く
電圧信号Ｖinの変化に対してリニアに変化しないため、
本実施形態では、この特性に対応した補正値を補正用Ｒ
ＯＭ８４内に格納しておき、この補正値によりデジタル
データＤＯ３を補正して、電圧信号Ｖinの変化に対して
リニアに変化するデジタルデータＤＯ４が得られるよう
にしている。
【００６８】なおデジタルデータＤＯ３が電圧信号Ｖin
の変化に対してリニアに変化しないのは、リングゲート
遅延回路を構成している否定論理積回路ＮＡＮＤやイン
バータＩＮＶの遅延時間が、電源電圧の変化に対して１
対１に変化しないためである。
の変化に対してリニアに変化しないのは、リングゲート
遅延回路を構成している否定論理積回路ＮＡＮＤやイン
バータＩＮＶの遅延時間が、電源電圧の変化に対して１
対１に変化しないためである。
【００６９】また、第２実施形態と同様に、パルス位相
差符号化回路５２以外の各部は、一定電圧にて駆動され
ており、その電圧レベルは、符号化処理ブロック３の駆
動電圧ＶＤＤＬと同じであっても異なっていてもよい。
以上説明したように、本実施形態のＡ／Ｄ変換回路１ｂ
においては、減算器７２，７４、デジタルループフィル
タ７６、加算器７８、レジスタ８０、及びデジタル制御
発振回路５６により、デジタルＰＬＬを構成し、デジタ
ルデータＤＲ１，ＤＲ２の差△Ｄ１２が基準データＤＢ
Ｓ（一定値：１００）となるように、制御回路５４から
出力されるパルス信号ＰＡとパルス信号ＰＢとの立上が
り間隔Ｔｃを制御している。
差符号化回路５２以外の各部は、一定電圧にて駆動され
ており、その電圧レベルは、符号化処理ブロック３の駆
動電圧ＶＤＤＬと同じであっても異なっていてもよい。
以上説明したように、本実施形態のＡ／Ｄ変換回路１ｂ
においては、減算器７２，７４、デジタルループフィル
タ７６、加算器７８、レジスタ８０、及びデジタル制御
発振回路５６により、デジタルＰＬＬを構成し、デジタ
ルデータＤＲ１，ＤＲ２の差△Ｄ１２が基準データＤＢ
Ｓ（一定値：１００）となるように、制御回路５４から
出力されるパルス信号ＰＡとパルス信号ＰＢとの立上が
り間隔Ｔｃを制御している。
【００７０】このため温度変化等によりパルス位相差符
号化回路内の反転回路の反転動作時間が変化しても、常
に電圧信号Ｖinに対応したデジタルデータＤＯ３を得る
ことができる。また本実施形態では、デジタルデータＤ
Ｏ３を補正する補正用ＲＯＭ８４を備えているため、電
圧信号Ｖinの変化に対して１対１に変化するデジタルデ
ータＤＯ４を得ることができる。
号化回路内の反転回路の反転動作時間が変化しても、常
に電圧信号Ｖinに対応したデジタルデータＤＯ３を得る
ことができる。また本実施形態では、デジタルデータＤ
Ｏ３を補正する補正用ＲＯＭ８４を備えているため、電
圧信号Ｖinの変化に対して１対１に変化するデジタルデ
ータＤＯ４を得ることができる。
【００７１】なお本実施形態では、補正用ＲＯＭ８４
を、電圧信号Ｖinの変化に対して１対１に変化するデジ
タルデータＤＯ４を得るために使用したが、補正用ＲＯ
Ｍ８４に格納する補正値データを変更することにより、
例えばｓｉｎ曲線等、デジタルデータＤＯ４の特性を任
意に設定することができる。
を、電圧信号Ｖinの変化に対して１対１に変化するデジ
タルデータＤＯ４を得るために使用したが、補正用ＲＯ
Ｍ８４に格納する補正値データを変更することにより、
例えばｓｉｎ曲線等、デジタルデータＤＯ４の特性を任
意に設定することができる。
【００７２】また本実施形態では、制御回路５４内の発
振回路に、デジタル制御発振回路５６を使用しているた
め、発振回路の発振周波数を制御するための制御信号と
して、デジタルデータをそのまま使用することができ、
回路構成を簡素化できる。つまり、本実施形態のように
ＰＬＬを構成する場合、発振回路にアナログの周波数可
変発振回路（ＶＣＯ）を使用することもできる。しかし
この場合には、制御データＤＣ３をアナログ電圧に変換
するためのＤ／Ａ変換回路が必要となり、本実施形態の
ように、制御データＤＣ３をそのまま発振回路５６に入
力することができない。
振回路に、デジタル制御発振回路５６を使用しているた
め、発振回路の発振周波数を制御するための制御信号と
して、デジタルデータをそのまま使用することができ、
回路構成を簡素化できる。つまり、本実施形態のように
ＰＬＬを構成する場合、発振回路にアナログの周波数可
変発振回路（ＶＣＯ）を使用することもできる。しかし
この場合には、制御データＤＣ３をアナログ電圧に変換
するためのＤ／Ａ変換回路が必要となり、本実施形態の
ように、制御データＤＣ３をそのまま発振回路５６に入
力することができない。
【００７３】なお発振周波数をデジタル制御可能な発振
回路としては、従来より、水晶発振器等の固定発振器か
らの発振信号を分周・トリガリングする発振回路が知ら
れているが、こうした従来のデジタル制御発振回路で
は、クロック信号を分周することにより所望の発振信号
を得るため、発振周波数が１００ｋＨｚ以下の低周波数
であるため、本願出願人が特願平３−２５８０３９号に
より提案したデジタル制御発振回路を使用することが望
ましい。
回路としては、従来より、水晶発振器等の固定発振器か
らの発振信号を分周・トリガリングする発振回路が知ら
れているが、こうした従来のデジタル制御発振回路で
は、クロック信号を分周することにより所望の発振信号
を得るため、発振周波数が１００ｋＨｚ以下の低周波数
であるため、本願出願人が特願平３−２５８０３９号に
より提案したデジタル制御発振回路を使用することが望
ましい。
【００７４】つまり、上記提案のデジタル制御発振回路
は、本実施形態のリングゲート遅延回路と同様に多数の
反転回路をリング状に連結したリングオシレータを備
え、リングオシレータ内でのパルス信号の周回回数か
ら、発振信号ＣＫの出力周期を計測することにより、発
振周波数を制御するものであるため、発振信号ＣＫの出
力周期を反転回路の反転動作時間を１単位として制御す
ることができ、発振周波数を数十ＭＨｚまで任意の値に
制御できるため、上記実施形態のデジタル制御発振回路
５６に適用すれば、パルス信号ＰＡとパルス信号ＰＢと
の立上がりタイミングの制御精度を向上して、電圧信号
Ｖinをより正確にＡ／Ｄ変換することができるようにな
る。
は、本実施形態のリングゲート遅延回路と同様に多数の
反転回路をリング状に連結したリングオシレータを備
え、リングオシレータ内でのパルス信号の周回回数か
ら、発振信号ＣＫの出力周期を計測することにより、発
振周波数を制御するものであるため、発振信号ＣＫの出
力周期を反転回路の反転動作時間を１単位として制御す
ることができ、発振周波数を数十ＭＨｚまで任意の値に
制御できるため、上記実施形態のデジタル制御発振回路
５６に適用すれば、パルス信号ＰＡとパルス信号ＰＢと
の立上がりタイミングの制御精度を向上して、電圧信号
Ｖinをより正確にＡ／Ｄ変換することができるようにな
る。
【００７５】なお、本実施形態において、レジスタ６６
が第１の記憶手段、レジスタ６８が第２の記憶手段、減
算器７２，７４、デジタルループフィルタ７６、加算器
７８、レジスタ８０が発振周波数制御手段、減算器８２
が偏差算出手段に相当する。 ［第４実施形態］次に第４実施形態のＡ／Ｄ変換回路に
ついて説明する。
が第１の記憶手段、レジスタ６８が第２の記憶手段、減
算器７２，７４、デジタルループフィルタ７６、加算器
７８、レジスタ８０が発振周波数制御手段、減算器８２
が偏差算出手段に相当する。 ［第４実施形態］次に第４実施形態のＡ／Ｄ変換回路に
ついて説明する。
【００７６】上記各実施形態では、電圧信号ＶinをＡ／
Ｄ変換しているが、本実施形態のＡ／Ｄ変換回路は、開
始パルスＰＡが入力されてから停止パルスＰＢが入力さ
れるまでの時間間隔をＡ／Ｄ変換するものである。図１
５に示す如く、本実施形態のＡ／Ｄ変換回路１ｃは、第
１実施形態のＡ／Ｄ変換回路１において、制御回路４の
代わりに開始パルスＰＡ及び停止パルスＰＢをそれぞれ
入力するための入力端子２ｃ，２ｄが設けられ、更に、
電圧信号Ｖinを入力するための電圧信号入力端子２ａの
代わりに、リングゲート遅延回路１０の電源ライン１０
ａに供給する電圧レベルを所定の範囲内で調整可能な電
圧印加手段としての分解能調整回路９４が接続されてい
る。なお、分解能調整回路９４が調整可能な電圧レベル
の範囲は、第１実施形態における電圧信号Ｖinのダイナ
ミックレンジと同じである。
Ｄ変換しているが、本実施形態のＡ／Ｄ変換回路は、開
始パルスＰＡが入力されてから停止パルスＰＢが入力さ
れるまでの時間間隔をＡ／Ｄ変換するものである。図１
５に示す如く、本実施形態のＡ／Ｄ変換回路１ｃは、第
１実施形態のＡ／Ｄ変換回路１において、制御回路４の
代わりに開始パルスＰＡ及び停止パルスＰＢをそれぞれ
入力するための入力端子２ｃ，２ｄが設けられ、更に、
電圧信号Ｖinを入力するための電圧信号入力端子２ａの
代わりに、リングゲート遅延回路１０の電源ライン１０
ａに供給する電圧レベルを所定の範囲内で調整可能な電
圧印加手段としての分解能調整回路９４が接続されてい
る。なお、分解能調整回路９４が調整可能な電圧レベル
の範囲は、第１実施形態における電圧信号Ｖinのダイナ
ミックレンジと同じである。
【００７７】このように構成された本実施形態のＡ／Ｄ
変換回路１ｃでは、開始パルスＰＡが入力されてから停
止パルスＰＢが入力されるまでの時間間隔に応じたＡ／
Ｄ変換結果がデジタルデータＤＯ１としてデータ出力ラ
イン２０から出力される。そして、分解能調整回路９４
の設定電圧を変化させると、リングゲート遅延回路１０
でのパルス信号の周回時間が変化し、ひいてはＡ／Ｄ変
換の分解能が変化する。
変換回路１ｃでは、開始パルスＰＡが入力されてから停
止パルスＰＢが入力されるまでの時間間隔に応じたＡ／
Ｄ変換結果がデジタルデータＤＯ１としてデータ出力ラ
イン２０から出力される。そして、分解能調整回路９４
の設定電圧を変化させると、リングゲート遅延回路１０
でのパルス信号の周回時間が変化し、ひいてはＡ／Ｄ変
換の分解能が変化する。
【００７８】そして、分解能調整回路９４とは異なる一
定電圧にて符号化処理ブロック３が駆動されていること
により、分解能調整回路９４の印加電圧に対して時間測
定の分解能が直線的に変化するため、この印加電圧を調
整することにより、時間測定の分解能を精度よく調整す
ることができる。
定電圧にて符号化処理ブロック３が駆動されていること
により、分解能調整回路９４の印加電圧に対して時間測
定の分解能が直線的に変化するため、この印加電圧を調
整することにより、時間測定の分解能を精度よく調整す
ることができる。
【図１】 リングゲート遅延回路を用いたＡ／Ｄ変換回
路の構成を表す概略構成図である。
路の構成を表す概略構成図である。
【図２】 制御回路４の構成を表すブロック図である。
【図３】 第１実施形態のＡ／Ｄ変換回路の動作を表す
タイムチャートである。
タイムチャートである。
【図４】 第１実施形態のＡ／Ｄ変換回路の構成及び電
源供給方法を表す説明図である。
源供給方法を表す説明図である。
【図５】 第１実施形態のＡ／Ｄ変換回路における電圧
信号とＡ／Ｄ変換結果との関係を表すグラフである。
信号とＡ／Ｄ変換結果との関係を表すグラフである。
【図６】 Ａ／Ｄ変換回路をセンサの信号検出回路とし
て用いた場合の電気回路図である。
て用いた場合の電気回路図である。
【図７】 Ａ／Ｄ変換回路をセンサの信号検出回路とし
て用いた場合の信号処理の一例を説明するタイムチャー
トである。
て用いた場合の信号処理の一例を説明するタイムチャー
トである。
【図８】 第１実施形態の変形例の構成、及び電源供給
方法を表す説明図である。
方法を表す説明図である。
【図９】 第２実施形態のＡ／Ｄ変換回路の構成を表す
概略構成図である。
概略構成図である。
【図１０】 第２実施形態のＡ／Ｄ変換回路の動作を表
すタイムチャートである。
すタイムチャートである。
【図１１】 第３実施形態のＡ／Ｄ変換回路の動作原理
を説明する説明図である。
を説明する説明図である。
【図１２】 第３実施形態のＡ／Ｄ変換回路の構成を表
す概略構成図である。
す概略構成図である。
【図１３】 第３実施形態のＡ／Ｄ変換回路の動作を表
すタイムチャートである。
すタイムチャートである。
【図１４】 第３実施形態のＡ／Ｄ変換回路における補
正用ＲＯＭの動作を説明する説明図である。
正用ＲＯＭの動作を説明する説明図である。
【図１５】 第４実施形態のＡ／Ｄ変換回路の構成、及
び電源供給方法を表す説明図である。
び電源供給方法を表す説明図である。
【図１６】 従来のＡ／Ｄ変換回路の構成、及び電源供
給方法を表す説明図である。
給方法を表す説明図である。
【図１７】 従来装置における電圧信号とＡ／Ｄ変換結
果との関係を表すグラフである。
果との関係を表すグラフである。
１，１ａ，１ｂ，１ｃ…Ａ／Ｄ変換回路 ２，３２，５２…パルス位相差符号化回路 ２ａ，２ｂ，２ｃ，２ｄ，３２ａ，５２ａ…入力端子 ３…符号化処理ブロック ４，３４，５４…制御回路 １０…リングゲート遅延回路 １０ａ…電源ライン １２，２４，５８…カウンタ １４…ラッチ回路
１６…パルスセレクタ １８…エンコーダ １９…信号処理回路 ２０…デ
ータ出力ライン ２２…発振器 ２６，６０…デコーダ ３６，６２
…電圧切換スイッチ ３８，４０，６４，６６，６８，８０…レジスタ ４２，７０…データ切換スイッチ ４４…除算器 ５６…デジタル制御発振回路 ７２，７４，８２…減
算器 ７６…デジタルループフィルタ ７８…加算器 ９
０…信号選択回路 ９２…バッファ回路 ９４…分解能調整回路
１６…パルスセレクタ １８…エンコーダ １９…信号処理回路 ２０…デ
ータ出力ライン ２２…発振器 ２６，６０…デコーダ ３６，６２
…電圧切換スイッチ ３８，４０，６４，６６，６８，８０…レジスタ ４２，７０…データ切換スイッチ ４４…除算器 ５６…デジタル制御発振回路 ７２，７４，８２…減
算器 ７６…デジタルループフィルタ ７８…加算器 ９
０…信号選択回路 ９２…バッファ回路 ９４…分解能調整回路
Claims (5)
- 【請求項１】 入力信号を反転して出力し且つ反転動作
時間が電源電圧により変化する反転回路が複数個リング
状に連結されると共に、該反転回路の一つが反転動作を
外部から制御可能な起動用反転回路として構成され、該
起動用反転回路の動作開始に伴いパルス信号を周回させ
るパルス周回回路と、 該パルス周回回路内の各反転回路の電源ラインに接続さ
れ、Ａ／Ｄ変換の対象となるアナログの電圧信号を各反
転回路の反転動作時間を変化させる目的で印加する電圧
信号入力端子と、 上記パルス周回回路内での上記パルス信号の周回回数を
カウントし、該カウント結果を二進数デジタルデータと
して出力するカウンタと、 上記各反転回路からの出力信号に基づき上記パルス周回
回路内での上記パルス信号の周回位置を検出し、該周回
位置に応じた二進数デジタルデータを発生する周回位置
検出手段と、 上記起動用反転回路を動作させて上記パルス周回回路の
周回動作を起動し、その後所定時間経過した時点で上記
周回位置検出手段を動作させる制御手段と、 上記周回位置検出手段からの二進数デジタルデータを下
位ビット，上記カウンタからの二進数デジタルデータを
上位ビットとする複数ビットのデジタルデータをＡ／Ｄ
変換結果として出力するデータ出力ラインと、 を備え、前記電圧信号を、二進数デジタルデータに変換
するＡ／Ｄ変換回路において、 前記パルス周回回路以外の各部を、一定電圧にて駆動す
ることを特徴とするＡ／Ｄ変換回路。 - 【請求項２】 請求項１に記載のＡ／Ｄ変換回路に、更
に、 上記電圧信号入力端子に、Ａ／Ｄ変換用の電圧信号と予
め設定された基準電圧信号とを切り換えて入力する入力
電圧切換手段と、 該入力電圧切換手段によって上記電圧信号入力端子に基
準電圧信号が入力されたときに上記データ出力ラインか
ら出力されるデジタルデータを記憶する記憶手段と、 上記入力電圧切り換え手段によって上記電圧信号入力端
子にＡ／Ｄ変換用の電圧信号が入力されたときに上記デ
ータ出力ラインから出力されるデジタルデータを、上記
記憶手段に記憶されたデジタルデータにて除算し、該除
算結果をＡ／Ｄ変換結果を表すデータとして出力する除
算回路と、 を設けたことを特徴とするＡ／Ｄ変換回路。 - 【請求項３】 請求項１記載のＡ／Ｄ変換回路におい
て、 制御回路を、発振周波数を制御可能な周波数可変発振回
路と、該周波数可変発振回路からの発振信号をカウント
し、該カウント結果に基づき、上記パルス周回回路の起
動タイミング、及び上記周回位置検出手段の動作タイミ
ングを決定するタイミング設定手段と、により構成し、
更に、 上記電圧信号入力端子に、Ａ／Ｄ変換用の電圧信号、Ａ
／Ｄ変換対象となる第１の基準電圧信号、及び第２の基
準電圧信号を、選択的に入力する入力電圧選択手段と、 該入力電圧選択手段によって上記電圧信号入力端子に第
１の基準電圧信号が入力されたときに上記データ出力ラ
インから出力されるデジタルデータを記憶する第１の記
憶手段と、 上記入力電圧選択手段によって上記電圧信号入力端子に
第２の基準電圧信号が入力されたときに上記データ出力
ラインから出力されるデジタルデータを記憶する第２の
記憶手段と、 上記第１の記憶手段及び第２の記憶手段に夫々記憶され
たデジタルデータの偏差を求め、該偏差が予め設定され
た所定値となるように上記周波数可変発振回路の発振周
波数を制御する発振周波数制御手段と、 上記入力電圧選択手段によって上記電圧信号入力端子に
Ａ／Ｄ変換用の電圧信号が入力されたときに上記データ
出力ラインから出力されるデジタルデータと上記第１の
記憶手段又は第２の記憶手段に記憶されたデジタルデー
タとの偏差を求め、該偏差をＡ／Ｄ変換結果を表すデー
タとして出力する偏差算出手段と、 を設けたことを特徴とするＡ／Ｄ変換回路。 - 【請求項４】 複数の電圧信号のいずれかを選択して前
記電圧信号入力端子に順次供給する信号選択手段を設け
たことを特徴とする請求項１ないし請求項３いずれか記
載のＡ／Ｄ変換回路。 - 【請求項５】 入力信号を反転して出力し且つ反転動作
時間が電源電圧により変化する反転回路が複数個リング
状に連結されると共に、該反転回路の一つが反転動作を
外部から制御可能な起動用反転回路として構成され、該
起動用反転回路の動作開始に伴いパルス信号を周回させ
るパルス周回回路と、 該パルス周回回路内の各反転回路の電源ラインへの印加
電圧を可変設定する電圧印加手段と、 上記パルス周回回路内での上記パルス信号の周回回数を
カウントし、該カウント結果を二進数デジタルデータと
して出力するカウンタと、 上記各反転回路からの出力信号に基づき上記パルス周回
回路内での上記パルス信号の周回位置を検出し、該周回
位置に応じた二進数デジタルデータを発生する周回位置
検出手段と、 上記起動用反転回路を動作させて上記パルス周回回路の
周回動作を起動する起動パルス、及び上記周回位置検出
手段を動作させる停止パルスを入力するための一対の入
力端子と、 上記周回位置検出手段からの二進数デジタルデータを下
位ビット，上記カウンタからの二進数デジタルデータを
上位ビットとする複数ビットのデジタルデータをＡ／Ｄ
変換結果として出力するデータ出力ラインと、 を備え、前記起動パルスから前記停止パルスまでのパル
ス間隔を、二進数のデジタルデータに変換するＡ／Ｄ変
換回路において、 前記パルス周回回路以外の各部を、前記電圧印加手段に
よる印加電圧とは異なる一定電圧にて駆動することを特
徴とするＡ／Ｄ変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000310652A JP2002118467A (ja) | 2000-10-11 | 2000-10-11 | Ａ／ｄ変換回路 |
| US09/971,688 US6466151B2 (en) | 2000-10-11 | 2001-10-09 | A/D converter |
| DE10149929.9A DE10149929B4 (de) | 2000-10-11 | 2001-10-10 | A/D-Wandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000310652A JP2002118467A (ja) | 2000-10-11 | 2000-10-11 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002118467A true JP2002118467A (ja) | 2002-04-19 |
Family
ID=18790574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000310652A Pending JP2002118467A (ja) | 2000-10-11 | 2000-10-11 | Ａ／ｄ変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6466151B2 (ja) |
| JP (1) | JP2002118467A (ja) |
| DE (1) | DE10149929B4 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940443B2 (en) | 2003-09-17 | 2005-09-06 | Denso Corporation | Analog to digital converter with a pulse delay circuit |
| JP2007104475A (ja) * | 2005-10-06 | 2007-04-19 | Denso Corp | Ａ／ｄ変換方法及び装置 |
| US7216554B2 (en) | 2003-12-25 | 2007-05-15 | Denso Corporation | Physical quantity sensor having enhanced temperature compensation capability |
| JP2007214644A (ja) * | 2006-02-07 | 2007-08-23 | Denso Corp | パルス位相差符号化回路 |
| JP2009239383A (ja) * | 2008-03-26 | 2009-10-15 | Olympus Corp | 固体撮像装置 |
| JP2011050112A (ja) * | 2010-12-06 | 2011-03-10 | Denso Corp | Ａ／ｄ変換方法及び装置 |
| JP2012124833A (ja) * | 2010-12-10 | 2012-06-28 | Denso Corp | Ａ／ｄ変換回路 |
| JP2015021782A (ja) * | 2013-07-17 | 2015-02-02 | 株式会社デンソー | 加振装置 |
| JP2018007099A (ja) * | 2016-07-05 | 2018-01-11 | 国立大学法人横浜国立大学 | リングディレイライン、及びａ／ｄ変換回路 |
| DE102004035503B4 (de) | 2003-07-22 | 2018-05-09 | Denso Corporation | Nichtlinearitätskorrekturverfahren und -vorrichtung für Ausgangsdaten einer A/D-Wandlung |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4396063B2 (ja) * | 2001-07-13 | 2010-01-13 | 株式会社デンソー | Ａ／ｄ変換方法及び装置 |
| DE10154249C1 (de) * | 2001-11-05 | 2003-05-22 | Austriamicrosystems Ag Schloss | Analog/Digital-Wandler |
| GB2397709B (en) * | 2003-01-27 | 2005-12-28 | Evangelos Arkas | Period-to-digital converter |
| JP4074823B2 (ja) * | 2003-03-05 | 2008-04-16 | 株式会社デンソー | Ａ／ｄ変換出力データの非直線性補正方法及び非直線性補正装置 |
| US7196651B2 (en) * | 2003-09-08 | 2007-03-27 | Michael Gude | Analog-to-digital converter (ADC) |
| US7203613B1 (en) * | 2004-04-23 | 2007-04-10 | Sun Microsystems, Inc. | IC analog debugging and calibration thereof |
| US7315270B2 (en) * | 2005-03-04 | 2008-01-01 | The Regents Of The University Of Colorado | Differential delay-line analog-to-digital converter |
| JP4650242B2 (ja) * | 2005-11-30 | 2011-03-16 | 株式会社デンソー | Ａ／ｄ変換回路 |
| JP4626581B2 (ja) * | 2006-05-15 | 2011-02-09 | 株式会社デンソー | 数値化装置 |
| JP4702179B2 (ja) * | 2006-05-22 | 2011-06-15 | 株式会社デンソー | Ａ／ｄ変換回路 |
| EP1995874B1 (en) * | 2007-05-17 | 2010-02-03 | Denso Corporation | A/D converter circuit and A/D conversion method |
| EP1995875B1 (en) * | 2007-05-17 | 2010-07-28 | Denso Corporation | A/D converter circuit and A/D conversion method |
| US7446693B1 (en) | 2007-05-18 | 2008-11-04 | M/A-Com, Inc. | Phase domain analog to digital converter |
| JP4921329B2 (ja) * | 2007-11-28 | 2012-04-25 | 株式会社デンソー | Ａ／ｄ変換回路 |
| JP5198156B2 (ja) * | 2008-06-09 | 2013-05-15 | オリンパス株式会社 | 撮像装置 |
| JP5086937B2 (ja) * | 2008-08-19 | 2012-11-28 | ルネサスエレクトロニクス株式会社 | パルス位相差検出回路及びこれを用いたａ／ｄ変換回路 |
| JP5313008B2 (ja) * | 2009-03-30 | 2013-10-09 | オリンパス株式会社 | 補正信号生成装置およびａ／ｄ変換装置 |
| JP5059968B2 (ja) * | 2009-04-09 | 2012-10-31 | オリンパス株式会社 | Ａ／ｄ変換装置 |
| JP2012100161A (ja) * | 2010-11-04 | 2012-05-24 | Olympus Corp | Ａ／ｄ変換装置 |
| US10123103B1 (en) | 2017-04-21 | 2018-11-06 | Infineon Technologies Austria Ag | Sigma delta modulator for sensors |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49102268A (ja) | 1973-02-01 | 1974-09-27 | ||
| JPH0669143B2 (ja) | 1985-01-16 | 1994-08-31 | 横河・ヒユーレツト・パツカード株式会社 | Ａ―ｄ変換器 |
| JPH04213213A (ja) * | 1990-12-10 | 1992-08-04 | Fujitsu Ltd | ディジタル集積回路装置 |
| US5465076A (en) | 1991-10-04 | 1995-11-07 | Nippondenso Co., Ltd. | Programmable delay line programmable delay circuit and digital controlled oscillator |
| JP3064644B2 (ja) | 1992-03-16 | 2000-07-12 | 株式会社デンソー | Ａ／ｄ変換回路 |
| JPH1144585A (ja) | 1997-05-28 | 1999-02-16 | Denso Corp | センサ装置 |
| US6229364B1 (en) * | 1999-03-23 | 2001-05-08 | Infineon Technologies North America Corp. | Frequency range trimming for a delay line |
-
2000
- 2000-10-11 JP JP2000310652A patent/JP2002118467A/ja active Pending
-
2001
- 2001-10-09 US US09/971,688 patent/US6466151B2/en not_active Expired - Lifetime
- 2001-10-10 DE DE10149929.9A patent/DE10149929B4/de not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004035503B4 (de) | 2003-07-22 | 2018-05-09 | Denso Corporation | Nichtlinearitätskorrekturverfahren und -vorrichtung für Ausgangsdaten einer A/D-Wandlung |
| US6940443B2 (en) | 2003-09-17 | 2005-09-06 | Denso Corporation | Analog to digital converter with a pulse delay circuit |
| US7216554B2 (en) | 2003-12-25 | 2007-05-15 | Denso Corporation | Physical quantity sensor having enhanced temperature compensation capability |
| JP2007104475A (ja) * | 2005-10-06 | 2007-04-19 | Denso Corp | Ａ／ｄ変換方法及び装置 |
| JP2007214644A (ja) * | 2006-02-07 | 2007-08-23 | Denso Corp | パルス位相差符号化回路 |
| JP4645467B2 (ja) * | 2006-02-07 | 2011-03-09 | 株式会社デンソー | パルス位相差符号化回路 |
| JP2009239383A (ja) * | 2008-03-26 | 2009-10-15 | Olympus Corp | 固体撮像装置 |
| JP2011050112A (ja) * | 2010-12-06 | 2011-03-10 | Denso Corp | Ａ／ｄ変換方法及び装置 |
| JP2012124833A (ja) * | 2010-12-10 | 2012-06-28 | Denso Corp | Ａ／ｄ変換回路 |
| JP2015021782A (ja) * | 2013-07-17 | 2015-02-02 | 株式会社デンソー | 加振装置 |
| JP2018007099A (ja) * | 2016-07-05 | 2018-01-11 | 国立大学法人横浜国立大学 | リングディレイライン、及びａ／ｄ変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10149929A1 (de) | 2002-05-08 |
| US6466151B2 (en) | 2002-10-15 |
| DE10149929B4 (de) | 2015-11-05 |
| US20020060638A1 (en) | 2002-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002118467A (ja) | Ａ／ｄ変換回路 | |
| JP3064644B2 (ja) | Ａ／ｄ変換回路 | |
| JP4560205B2 (ja) | Ａ／ｄ変換器及びそれを用いた固体撮像装置 | |
| US6850178B2 (en) | Analog-to-digital conversion method and device | |
| US20070296396A1 (en) | Phase Difference Measurement Circuit | |
| US7450049B2 (en) | Digitization apparatus | |
| JP2000341119A (ja) | クロック発振回路 | |
| US8063710B2 (en) | Self-calibrating oscillator | |
| KR20120094963A (ko) | 촬상 시스템 및 촬상장치 | |
| JP2004198393A (ja) | 周波数測定回路およびそれを用いた振動センサ式差圧・圧力伝送器 | |
| US6816104B1 (en) | Analog-to-digital converter utilizing a timer for increased resolution | |
| US6680615B2 (en) | Method and device for checking the charge state of a battery, in particular a rechargeable battery for a cellular mobile telephone | |
| JP2007312084A (ja) | Ａ／ｄ変換器のデータ補正回路 | |
| JP2017011358A (ja) | 時間デジタル変換器、アナログデジタル変換器およびイメージセンサ | |
| JP4140534B2 (ja) | Ａ／ｄ変換装置 | |
| JP3438342B2 (ja) | パルス位相差符号化回路 | |
| JP3049826B2 (ja) | 磁気変化検出装置 | |
| JP2009118362A (ja) | Ａ−ｄ変換装置 | |
| JP2009229165A (ja) | クーロンカウンタ、その内部電源制御方法 | |
| JP4415748B2 (ja) | サンプルホールド回路 | |
| JP2006135655A (ja) | 半導体集積回路 | |
| JP3572809B2 (ja) | Ａ／ｄ変換器 | |
| JP2000114970A (ja) | 比較回路およびアナログデジタル変換回路 | |
| JP3361435B2 (ja) | 時間計数回路及びｐｌｌ回路 | |
| JP3548696B2 (ja) | 位置検出装置 |