JP5198156B2 - 撮像装置 - Google Patents

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Description

本発明は、少なくとも画素とA/D変換回路とを混載した撮像装置に関する。
従来より、少なくとも光電変換素子を有した画素セルを2次元アレイ状に配列してなる受光素子アレイと、受光素子アレイからの受光信号をA/D変換する複数のA/D変換回路とを備え、単一のICチップとして構成される撮像素子、及びその制御方法が開示されている。そして、撮像素子における必要な2次元領域のみ信号をA/D変換させることや、A/D変換可能な電圧範囲を変化させることなくA/D変換の分解能を向上させることにより、ズームアップ機能などの高機能な処理を効率良く実行すると共に、撮像素子の小型化、高速化、高精度化を実現する技術が開示されている(例えば特許文献1参照)。
また、特許文献1に使用されているA/D変換回路としては、例えば非特許文献1に記載された構成が知られている。図10に示すように、非特許文献1に記載のA/D変換回路20は、パルス走行回路1と、エンコーダ&ラッチ2と、カウンタ3と、ラッチ4,5と、演算器6とを有して構成されている。以下、各構成の機能を説明する。
パルス走行回路1は、一方の入力端にパルス信号StartPを受けて動作する起動用反転回路としての1個の否定論理積(NAND)回路101と、反転回路としての複数のインバータ(INV)102とをリング状に連結して構成されている。エンコーダ&ラッチ2は、サンプリング信号CKsに同期してパルス走行回路1からの出力信号をエンコードして保持する。カウンタ3は、パルス走行回路1からの出力信号を計測(カウント)する。
ラッチ4は、サンプリング信号CKsに同期してカウンタ3からの出力信号を保持する。ラッチ5は、サンプリング信号CKsに同期して、エンコーダ&ラッチ2及びラッチ4からの出力信号を加算した信号を保持する。演算器6は、ラッチ5を用いて前信号と現信号との差分を演算し、外部の後段回路へ出力する。また、パルス走行回路1内の否定論理積回路101及びインバータ102に電源供給を行うための電源ライン7Aには、A/D変換すべきアナログ入力信号Vinが入力される入力端子8Aが接続されている。
次に、A/D変換回路20の動作を説明する。パルス走行回路1は、リング状に構成された1個の否定論理積回路101及び複数のインバータ102内にパルス信号StartPを周回させる。パルス信号StartPがパルス走行回路1内を周回する回数と、否定論理積回路101及びインバータ102内のパルス信号StartPの位置は、アナログ入力信号Vinの大きさ及びサンプリング信号CKsの周期に応じて変化する。例えば、図11(a)に示すように、アナログ入力信号Vinが大きくなると、否定論理積回路101及びインバータ102の伝播遅延時間が小さくなるため、パルス信号StartPがパルス走行回路1内を周回する回数が多くなる。
エンコーダ&ラッチ2は、否定論理積回路101及びインバータ102内のパルス信号StartPの位置を検出し、二進数のデジタルデータとして出力する。カウンタ3は、パルス信号StartPがパルス走行回路1内を周回した回数をカウントし、二進数のデジタルデータとして出力する。ラッチ4は、カウンタ3から出力されるデジタルデータをラッチする。ラッチ5は、ラッチ4からのデジタルデータを上位ビット、エンコーダ&ラッチ2からのデジタルデータを下位ビットとして加算したデジタルデータを保持する。演算器6は、ラッチ5にて保持した後のデジタルデータと、ラッチ5にて保持する前のデジタルデータとの差分を演算し、外部の後段回路に出力する。
そして、上述したA/D変換回路20は、図11(b)に示す通り、アナログ入力信号Vinに対応したデジタルデータDTを、サンプリング信号CKsの周期に応じて周期的に出力(DT1,DT2,DT3,・・・)する。
また、撮像素子においてより高精度な撮像信号を得るためには、画素セルのリセットレベルと、露光期間中に蓄積した信号に係る信号レベルとの差分演算を行う必要がある。このことについて以下に説明する。
図12は、1画素分の画素セルの構成図である。図12に示すように画素セルは、光電変換素子21と、メモリ素子22と、第1のトランジスタ23と、第2のトランジスタ24と、第3のトランジスタ25と、第4のトランジスタ26とを有して構成されている。以下、各構成の機能を説明する。
光電変換素子21は被写体像を信号電荷に変換する。メモリ素子22は、光電変換素子21に蓄積された信号電荷を保持し電圧に変換する。第1のトランジスタ23は、光電変換素子21に蓄積された信号電荷をメモリ素子22に転送する。第2のトランジスタ24は、メモリ素子22をリセットする。第3のトランジスタ25は、メモリ素子22に保持された信号を増幅して出力する。第4のトランジスタ26は、第3のトランジスタ25が増幅した信号を共通信号線27へ出力するか否かを制御することにより画素信号の選択を制御する。
なお、第3のトランジスタ25と、共通信号線27に設けられた図示しない負荷電流源とでソースフォロア回路が構成されている。また、第1のトランジスタ23は、図示しない制御回路からの信号(φTR)により制御され、第2のトランジスタ24は、当該制御回路からの信号(φRS)により制御され、第4のトランジスタ26は、当該制御回路からの信号(φSE)により制御されている。
次に、図13を参照し、画素セルの動作を説明する。図13に示すタイミングチャートでは、第3のトランジスタ25のゲートに接続されているメモリ素子22のレベルをFD、共通信号線27に出力される画素出力レベルをVsigで示している。
時刻t1で制御パルスφSEが「H」レベルとなり、第4のトランジスタ26がオンすると、第3のトランジスタ25の出力が共通信号線27に出力される。その後、時刻t2で制御パルスφRSが「H」レベルとなり、第2のトランジスタ24がオンすると、メモリ素子22及び第3のトランジスタ25のゲートが電源VDDによりリセットされる。その後、制御パルスφRSが「L」レベルとなり、第2のトランジスタ24がオフすると、メモリ素子22のレベルFDは図中Vr’で示すレベルとなり、画素出力レベルVsigはVrとなる。このVrが画素出力のリセットレベルである。
時刻t3で制御パルスφTRが「H」レベルとなり、第1のトランジスタ23がオンすると、光の強さに応じて光電変換素子21に蓄えられた信号電荷がメモリ素子22に転送され、メモリ素子22のレベルFD及び画素出力レベルVsigが変化する。その後、制御パルスφTRが「L」レベルとなり、第1のトランジスタ23がオフすると、メモリ素子22のレベルFDは図中Vs’で示すレベルとなり、画素出力レベルVsigはVsとなる。このVsが、光電変換素子21に蓄えられた信号電荷に係る画素出力の信号レベルである。その後、時刻t4で制御パルスφSEが「L」レベルとなると、当該画素の選択が終了し、共通信号線27への画素出力が遮断される。
ここで、リセットレベルVrは、第2のトランジスタ24のオン抵抗による熱雑音などでばらつきが生じる。また、リセットレベルVrは、第3のトランジスタ25の閾値ばらつきなどに起因する画素間のばらつきも発生するため、これら全てのばらつきがリセットレベルVrのノイズとなる。このため、リセットレベルVrを基準に変化する信号レベルVsにもノイズが生じてしまう。従って、ノイズを除去した高精度な撮像信号を検出するためには、リセットレベルVrと信号レベルVsの差分を検出しなければならない。
特開2006−287879号公報 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.38, NO.1, JANUARY2003 An ALL=Digital Analog-to-Digital Converter With 12-uV/LSB Using MoVing-Average Filtering
上記により、撮像装置に搭載されたA/D変換回路では、画素セルのリセット期間の出力信号(リセット信号)に係るカウント値と、露光期間の出力信号(映像信号)に係るカウント値との差分を演算し、当該画素における撮像信号(映像信号からリセット信号を減算した信号)として出力する必要がある。しかしながら、従来技術では、サンプリング信号により設定された任意の期間におけるアナログ入力電圧値Vinに応じてA/D変換を行うA/D変換回路に対して、精度良く撮像信号を検出する課題に対する考慮がなされていない。
本発明は、上述した課題に鑑みてなされたものであって、撮像信号を高精度に検出することができる撮像装置を提供することを目的とする。
本発明は、上記の課題を解決するためになされたもので、複数の画素が2次元に配列された画素部と、前記画素からの出力信号の大きさに応じた周波数を有するクロックをカウントし、デジタル化してカウント値を生成すると共に、前記画素のリセット期間の前記出力信号に係る第1のカウント値と、前記画素の露光期間の前記出力信号に係る第2のカウント値との差分を演算して当該画素の撮像信号として出力するA/D変換部と、前記第1のカウント値のカウント期間の長さと、前記第2のカウント値のカウント期間の長さとが同一となるように前記A/D変換部を制御する制御部と、前記第1のカウント値のカウント期間の長さと、前記第2のカウント値のカウント期間の長さとを監視する監視部と、を有し、前記制御部は、前記監視部による監視結果に基づき、出力されるべき前記撮像信号を補正するように前記A/D変換部を制御することを特徴とする撮像装置である。
また、本発明は、複数の画素が2次元に配列された画素部と、前記画素からの出力信号の大きさに応じた周波数を有するクロックをカウントし、デジタル化してカウント値を生成すると共に、前記画素のリセット期間の前記出力信号に係る第1のカウント値と、前記画素の露光期間の前記出力信号に係る第2のカウント値との差分を演算して当該画素の撮像信号として出力するA/D変換部と、前記第1のカウント値のカウント期間の長さと、前記第2のカウント値のカウント期間の長さとが同一となるように前記A/D変換部を制御する制御部と、前記第1のカウント値を判定する判定部と、を有し、前記制御部は、前記判定部による判定結果に基づき、前記第1のカウント値を所定の値に置き換えるように前記A/D変換部を制御することを特徴とする撮像装置である。
また、本発明は、複数の画素が2次元に配列された画素部と、前記画素からの出力信号の大きさに応じた周波数を有するクロックをカウントし、デジタル化してカウント値を生成すると共に、前記画素のリセット期間の前記出力信号に係る第1のカウント値と、前記画素の露光期間の前記出力信号に係る第2のカウント値との差分を演算して当該画素の撮像信号として出力するA/D変換部と、前記第1のカウント値のカウント期間の長さと、前記第2のカウント値のカウント期間の長さとが同一となるように前記A/D変換部を制御する制御部と、前記第1のカウント値を判定する判定部と、前記制御部は、前記判定部による判定結果に基づき、前記画素の撮像信号を所定の値に置き換えるように前記A/D変換部を制御することを特徴とする撮像装置である。
また、本発明の撮像装置において、前記制御部は、前記カウント期間以外においては、前記A/D変換部の動作を停止させることを特徴とする。
また、本発明の撮像装置において、前記制御部は、前記A/D変換部に対し、前記クロックに係るカウントの開始及び終了の各々におけるカウント値を保持するよう制御することを特徴とする。
また、本発明の撮像装置において、前記制御部は、前記A/D変換部に対し、前記クロックに係るカウントの開始時においてカウント値を初期化すると共に、前記クロックに係るカウントの終了時におけるカウント値を保持するよう制御することを特徴とする。
本発明によれば、第1のカウント値のカウント期間の長さと、第2のカウント値のカウント期間の長さとが同一となるように制御することによって、撮像信号を高精度に検出することができるという効果が得られる。
以下、図面を参照し、本発明の実施形態を説明する。
(第1の実施形態)
まず、本発明の第1の実施形態を説明する。図1は、本実施形態による撮像装置の構成を示している。図1に示すように、撮像装置100は、複数の画素10aが2次元に配列された画素部10と、A/D変換部11と、制御部12とを有して構成されている。以下、各構成の機能を説明する。
画素部10は、各画素10aにおいて被写体像を撮像信号に変換する。A/D変換部11は、画素10aからの出力信号の大きさに応じた周波数を有するクロックをカウントし、カウント値に基づく演算を行った後、画素10aの撮像信号として出力する。制御部12は、A/D変換部11のカウント期間を制御する信号(φCO)を含む各種信号をA/D変換部11に供給し、A/D変換部11を制御する。
A/D変換部11の構成及び動作は、特許文献1に記載されたA/D変換回路と基本的に同一であるが、ラッチ5についてのみ異なる。ラッチ5の詳細については後述する。また、画素10aの構成は、図12に示した構成と同一である。また、本実施形態では、画素列ごとにA/D変換部11と制御部12とが1組ずつ配置されているように記載されているが、全ての画素列に対してA/D変換部11と制御部12が1組だけ配置されていても良い。さらに、画素部10とA/D変換部11は共に撮像素子内に配置されていても良いし、画素部10が撮像素子内に配置され、A/D変換部11が撮像素子外部に配置されていても良い。
次に、以上のように構成された撮像装置の特徴となる動作例について、タイミングチャートを併用して説明する。
<第1の動作例>
まず、第1の動作例を説明する。図2は、本実施形態による撮像装置の第1の動作例を示している。
光電変換素子21による被写体像の撮像信号への変換が完了した後、時刻T0になると制御部12はパルス信号StartPを「H」レベルとし、A/D変換部11に供給すると共に、「H」レベルと「L」レベルとを交互に出力する任意の周波数のサンプリング信号CKsをA/D変換部11に供給する。時刻T1になると制御部12はφSE信号を「H」レベルとし、第4のトランジスタ26を「ON」することにより、任意の画素10aとA/D変換部11とを接続する。
時刻T2になると制御部12はφRS信号を「H」レベルとし、第2のトランジスタ24を「ON」することにより、任意の画素10aのリセット動作を開始する。時刻T3になると制御部12はφRS信号を「L」レベルとし、第2のトランジスタ24を「OFF」することにより、任意の画素10aのリセット動作を完了する。
時刻T4になると制御部12がφCO信号を「H」レベルとすることにより、A/D変換部11は画素10aからのリセット信号のカウントを開始すると共に、カウント開始時のカウント値(C1)をA/D変換部11内のラッチ5に保持する。時刻T5になると制御部12がφCO信号を「L」レベルとすることにより、A/D変換部11は制御部12が設定した期間(時刻T4〜T5;以下、第1の期間とする)に従い、画素10aからのリセット信号のカウントを停止すると共に、時刻T5におけるカウント停止時のカウント値(C2)をA/D変換部11内のラッチ5に保持する。
時刻T6になると制御部12はφTR信号を「H」レベルとし、第1のトランジスタ23を「ON」することにより、画素10a内の光電変換素子21に蓄積された信号のメモリ素子22への転送を開始する。時刻T7になると制御部12はφTR信号を「L」レベルとし、第1のトランジスタ23を「OFF」することにより、画素10a内の光電変換素子21に蓄積された信号のメモリ素子22への転送を停止する。
時刻T8になると制御部12がφCO信号を再び「H」レベルとすることにより、A/D変換部11は画素10aからの映像信号のカウントを再開すると共に、カウント開始時のカウント値(C3)をA/D変換部11内のラッチ5に保持する。時刻T9になると制御部12がφCO信号を再び「L」レベルとすることにより、A/D変換部11は制御部12が設定した期間(時刻T8〜T9;以下、第2の期間とする)に従い、画素10aからの映像信号のカウントを停止すると共に、時刻T9におけるカウント停止時のカウント値(C4)をA/D変換部11内のラッチ5に保持する。
時刻T10になると制御部12はφSE信号を「L」レベルとし、第4のトランジスタ26を「OFF」することにより、任意の画素10aとA/D変換部11との接続を解除する。
時刻T11になるとA/D変換部11は、時刻T9においてラッチ5に保持したカウント値(C4)から時刻T8においてラッチ5に保持したカウント値(C3)を減算し、第1のカウント値を得ると共に、時刻T5においてラッチ5に保持したカウント値(C2)から時刻T4においてラッチ5に保持したカウント値(C1)を減算し、第2のカウント値を得る。さらに、A/D変換部11は、第1のカウント値から第2のカウント値を減算すると共に、図示しない後段の信号処理回路への信号出力を開始する。時刻T12になるとA/D変換部11は、上記の減算を停止すると共に、図示しない後段の信号処理回路への信号出力を停止する。
ここで、上記の時刻T0とT1、T1とT2、T3とT4、T5とT6、T7とT8、T9とT10、T10とT11は別々のタイミングとなるように動作を説明したが、同時動作であっても良い。また、第1の期間(時刻T4〜T5)及び第2の期間(時刻T8〜T9)以外の期間はカウンタ3の動作を停止しても良い。さらに、図3に示すように、パルス信号StartPをφCO信号と同一期間のみ「H」レベルとすることにより、第1の期間及び第2の期間以外の期間はパルス走行回路1の動作を停止しても良い。
上述した通り、A/D変換部11は、任意の期間におけるアナログ入力電圧値Vinの大きさに応じた周波数を有するクロックをカウントするため、カウント期間が長くなるほどカウント値は多くなり、カウント期間が短くなるほどカウント値は少なくなる性質をもつ。このため、ラッチ5に保持したカウント値(C1〜C4)に基づいて生成される画素10aにおける撮像信号の分解能は第1の期間と第2の期間の長さに依存し、各期間の長さが異なっていると、カウント値の差分結果である撮像信号の分解能が第1の期間と第2の期間のうちの短い方に束縛され、信号精度が劣化してしまう。従って、本実施形態では、制御部12は第1の期間と第2の期間とを同一期間となるように設定する。
以上説明した通り、A/D変換部11に対する第1の期間及び第2の期間を等しく設定することにより、画素10aにおける撮像信号を高精度に検出することが可能となり、撮影時の画質を高めることができる。また、カウント期間以外におけるA/D変換部11のカウント動作を停止することが可能となるため、消費電力を削減することができる。さらに、第1の期間及び第2の期間以外におけるA/D変換部11の動作を停止することが可能となるため、消費電力をより削減することができる。
<第2の動作例>
次に、図2を参照して第2の動作例を説明する。上述した第1の動作例と第2の動作例との異なる点は、時刻T4、T5、T8、T9、T11、T12におけるA/D変換部11の動作である。従って、その他の動作については説明を省略する。
より具体的には、時刻T4になると制御部12はφCO信号を「H」レベルとする。これを受けてA/D変換部11は、カウント開始時のカウント値をリセットすることによりカウント値を初期値(カウント下限値、又は上限値)に設定し、画素10aからのリセット信号のカウントを開始する。時刻T5になると制御部12がφCO信号を「L」レベルとすることにより、A/D変換部11は制御部12が設定した期間(時刻T4〜T5;以下、第1の期間とする)に従い、画素10aからのリセット信号のカウントを停止すると共に、時刻T5におけるカウント停止時のカウント値(C1)をA/D変換部11内のラッチ5に保持する。
時刻T8になると制御部12はφCO信号を再び「H」レベルとする。これを受けてA/D変換部11は、カウント開始時のカウント値をリセットすることによりカウント値を初期値(カウント下限値、又は上限値)に設定し、画素10aからの映像信号のカウントを開始する。時刻T9になると制御部12がφCO信号を再び「L」レベルとすることにより、A/D変換部11は制御部12が設定した期間(時刻T8〜T9;以下、第2の期間とする)に従い、画素10aからの映像信号のカウントを停止すると共に、時刻T9におけるカウント停止時のカウント値(C2)をA/D変換部11内のラッチ5に保持する。
時刻T11になるとA/D変換部11は、時刻T9においてラッチ5に保持したカウント値(C2)から時刻T5においてラッチ5に保持したカウント値(C1)を減算する演算を開始すると共に、図示しない後段の信号処理回路への信号出力を開始する。時刻T12になるとA/D変換部11は、上記の減算を停止すると共に、図示しない後段の信号処理回路への信号出力を停止する。
第2の動作例においても、第1の動作例と同様に制御部12は第1の期間と第2の期間とが同一期間となるように設定する。これによって、画素10aにおける撮像信号を高精度に検出することが可能となり、撮影時の画質を高めることができる。また、A/D変換部11に対する時刻T4及びT8におけるカウント開始時のカウント値を初期値とすることにより、カウント開始時のカウント値を保持する必要がなくなり、A/D変換部11内のラッチ回路の数を削減することが可能となるため、回路規模を低減することができる。
(第2の実施形態)
次に、本発明の第2の実施形態を説明する。図4は、本実施形態による撮像装置の構成を示しており、図1中と共通する要素には共通の符号が付されている。この撮像装置が第1の実施形態の撮像装置と異なる点は、A/D変換部11のカウント期間の長さを監視する監視部13を撮像装置100に設けたことである。その他の構成については説明を省略する。
次に、以上のように構成された撮像装置の特徴となる動作例について、タイミングチャートを併用して説明する。図5は、本実施形態による撮像装置の動作を示している。
光電変換素子21による被写体像の撮像信号への変換が完了した後、時刻T0になると制御部12はパルス信号StartPを「H」レベルとし、A/D変換部11に供給すると共に、「H」レベルと「L」レベルとを交互に出力する任意の周波数のサンプリング信号CKsをA/D変換部11に供給する。時刻T1になると制御部12はφSE信号を「H」レベルとし、第4のトランジスタ26を「ON」することにより、任意の画素10aとA/D変換部11とを接続する。
時刻T2になると制御部12はφRS信号を「H」レベルとし、第2のトランジスタ24を「ON」することにより、任意の画素10aのリセット動作を開始する。時刻T3になると制御部12はφRS信号を「L」レベルとし、第2のトランジスタ24を「OFF」することにより、任意の画素10aのリセット動作を完了する。
時刻T4になると制御部12がφCO信号を「H」レベルとすることにより、A/D変換部11は画素10aからのリセット信号のカウントを開始すると共に、カウント開始時のカウント値(C1)をA/D変換部11内のラッチ5に保持する。同時に、監視部13は、A/D変換部11に供給されるφCO信号の「H」レベル期間の測定を開始する。
時刻T5になると制御部12がφCO信号を「L」レベルとすることにより、A/D変換部11は制御部12が設定した期間(時刻T4〜T5;以下、第1の期間とする)に従い、画素10aからのリセット信号のカウントを停止すると共に、時刻T5におけるカウント停止時のカウント値(C2)をA/D変換部11内のラッチ5に保持する。同時に、監視部13は、A/D変換部11に供給されるφCO信号の「H」レベル期間の測定を停止し、測定値(TR)をA/D変換部11内のラッチ5に保持する。
時刻T6になると制御部12はφTR信号を「H」レベルとし、第1のトランジスタ23を「ON」することにより、画素10a内の光電変換素子21に蓄積された信号のメモリ素子22への転送を開始する。時刻T7になると制御部12はφTR信号を「L」レベルとし、第1のトランジスタ23を「OFF」することにより、画素10a内の光電変換素子21に蓄積された信号のメモリ素子22への転送を停止する。
時刻T8になると制御部12がφCO信号を再び「H」レベルとすることにより、A/D変換部11は画素10aからの映像信号のカウントを再開すると共に、カウント開始時のカウント値(C3)をA/D変換部11内のラッチ5に保持する。同時に、監視部13は、A/D変換部11に供給されるφCO信号の「H」レベル期間の測定を開始する。
時刻T9になると制御部12がφCO信号を再び「L」レベルとすることにより、A/D変換部11は制御部12が設定した期間(時刻T8〜T9;以下、第2の期間とする)に従い、画素10aからの映像信号のカウントを停止すると共に、時刻T9におけるカウント停止時のカウント値(C4)をA/D変換部11内のラッチ5に保持する。同時に、監視部13は、A/D変換部11に供給されるφCO信号の「H」レベル期間の測定を停止し、測定値(TI)をA/D変換部11内のラッチ5に保持する。
時刻T10になると制御部12はφSE信号を「L」レベルとし、第4のトランジスタ26を「OFF」することにより、任意の画素10aとA/D変換部11との接続を解除する。
時刻T11になるとA/D変換部11は、時刻T9においてラッチ5に保持したカウント値(C4)から時刻T8においてラッチ5に保持したカウント値(C3)を減算し、第1のカウント値を得ると共に、時刻T5においてラッチ5に保持したカウント値(C2)から時刻T4においてラッチ5に保持したカウント値(C1)を減算し、第2のカウント値を得る。さらに、A/D変換部11は、制御部12による制御に従い、時刻T5におけるφCO信号の「H」レベル期間の測定値(TR)と時刻T9におけるφCO信号の「H」レベル期間の測定値(TI)との長さの比に基づいて、第1のカウント値及び第2のカウント値のうち、いずれか一方の補正を開始する。
より具体的には、A/D変換部11は以下の(1)式、(2)式のように補正する。
※TR>TI時に採用する補正式
HR=(C2−C1)×TI÷TR ・・・ (1)
※TI>TR時に採用する補正式
HI=(C4−C3)×TR÷TI ・・・ (2)
前述したように、撮像信号の分解能は第1の期間と第2の期間の長さに依存し、カウント期間が長くなるほど撮像信号の分解能が高くなる。このため、上記第1のカウント値及び第2のカウント値のうち、カウント期間が長い方のカウント値については、カウント期間が短い方のカウント値以上の精度が保証されていることになる。従って、本実施形態では、カウント期間が長い方のカウント値を上記のように補正する。なお、信号精度の劣化が許容できる範囲内では、上記とは逆に、カウント期間が短い方のカウント値を補正しても良い。
時刻T12になるとA/D変換部11は上記のカウント値の補正を停止する。時刻T13になるとA/D変換部11は、時刻T12において補正されたカウント値(HR又はHI)を用いて、画素10aにおける撮像信号の演算を開始すると共に、図示しない後段の信号処理回路への信号出力を開始する。この演算は、TRとTIの大小関係に基づいて以下の(3)式、(4)式のように行われる。
※TR>TI時に採用する減算式
DT=(C4−C3)−HR ・・・ (3)
※TI>TR時に採用する減算式
DT=HI−(C2−C1) ・・・ (4)
時刻T14になるとA/D変換部11は、上記の撮像信号の演算を停止すると共に、図示しない後段の信号処理回路への信号出力を停止する。
ここで、時刻T0とT1、T1とT2、T3とT4、T5とT6、T7とT8、T9とT10、T10とT11、T12とT13は別々のタイミングとなるように動作を説明したが、同時動作であっても良い。また、第1の期間(時刻T4〜T5)及び第2の期間(時刻T8〜T9)以外の期間はカウンタ3の動作を停止しても良い。さらに、図6に示すように、パルス信号StartPをφCO信号と同一期間のみ「H」レベルとすることにより、第1の期間及び第2の期間以外の期間はパルス走行回路1の動作を停止しても良い。
以上説明した通り、カウント値の補正により、A/D変換部11に対する第1の期間及び第2の期間を等しく設定することが可能となるため、画素10aにおける撮像信号を高精度に検出することが可能となり、撮影時の画質を高めることができる。また、カウント期間以外におけるA/D変換部11のカウント動作を停止することが可能となるため、消費電力を削減することができる。さらに、第1の期間及び第2の期間以外におけるA/D変換部11の動作を停止することが可能となるため、消費電力をより削減することができる。
(第3の実施形態)
次に、本発明の第3の実施形態を説明する。本実施形態は、画素セルに非常に強い光が入射した場合に発生する黒沈み現象を抑圧することが可能な撮像装置に関するものである。以下、黒沈み現象について説明する。
リセットレベルVrと信号レベルVsの差分を検出する場合、画素セルに非常に強い光が入射すると、黒沈み現象と称される問題が発生する。図14(a)は光量に対するリセットレベルVrと信号レベルVsを示し、図14(b)はその差分結果Vs−Vrを示している。入射光量がB点よりも高い場合にはVsが飽和してしまうため、Vs−Vrも一定値となる。さらに強い光が入射し、入射光量がC点よりも高い場合にはリセットレベルVrが変化してしまい、Vs−Vrが小さくなる。これが黒沈み現象である。
画素セルに非常に強い光が入射すると、光リークによる信号がリセットレベルに加算されるため、上記のようなリセットレベルVrの変化が生じる。さらに、光リークによりリセットレベルVrが飽和に達すると(D点)、差分結果Vs−Vrはゼロとなる。
図7は、本実施形態による撮像装置の構成を示しており、図1と共通する要素には共通の符号が付されている。この撮像装置が第1の実施形態の撮像装置と異なる点は、A/D変換部11内のラッチ5に保持されたリセット信号レベルのカウント値を判定する判定部14を撮像装置100に設けたことである。また、制御部12は、判定部14による判定の結果に基づいて、リセット信号レベルのカウント値が所定の判定閾値以上である場合はその値を保持し続け、判定閾値未満である場合はリセット信号レベルのカウント値を所定のカウント値に置き換えるようにA/D変換部11を制御する。その他の構成については説明を省略する。
以下、判定部14が用いる判定閾値とカウント値との関係について、図8の画素セルのタイミングチャートを用いて説明する。図8は、制御パルスφSE、φRS、φTRの変化を示すと共に、メモリ素子22のレベルの信号波形をFDで示し、共通信号線27に出力される画素出力の信号波形をVsigで示している。図中の波形800,810(実線)は、画素セルに黒沈み現象の発生しない光が入射した場合の信号波形である。また、図中の波形820,830(破線)は、黒沈み現象の発生するような強い光が画素セルに入射した場合の信号波形である。制御パルスφRSが「H」レベルから「L」レベルに遷移した直後から、前述した光リークにより、メモリ素子22のリセットレベル(FD)及び画素出力のリセットレベル(Vsig)が急激に低下している。
このように黒沈み現象の有無によりリセットレベルの状態が異なるため、このリセットレベルを判定することにより、黒沈み現象発生の有無を判定できる。図8中のCntrは、黒沈み現象が発生していない場合の画素出力のリセットレベルVrに相当するカウント値である。また、Cnt1は判定閾値である。画素出力のリセットレベルが判定閾値Cnt1以下の場合に、リセット信号レベルのカウント値をVrに相当するカウント値Cntrに置き換えることにより、信号レベルのカウント値と差分処理を行っても黒沈み現象は発生しなくなる。
次に、以上のように構成された撮像装置における特徴となる動作例について、図9のタイミングチャートを併用して説明する。図中の波形900,910(実線)は、黒沈み現象の発生しない光が入射している場合の信号波形を示し、波形920,930(破線)は、黒沈み現象が発生する光が入射している場合の信号波形を示している。
光電変換素子21による被写体像の撮像信号への変換が完了した後、時刻T0になると制御部12はパルス信号StartPを「H」レベルとし、A/D変換部11に供給すると共に、「H」レベルと「L」レベルとを交互に出力する任意の周波数のサンプリング信号CKsをA/D変換部11に供給する。時刻T1になると制御部12はφSE信号を「H」レベルとし、第4のトランジスタ26を「ON」することにより、任意の画素10aとA/D変換部11とを接続する。
時刻T2になると制御部12はφRS信号を「H」レベルとし、第2のトランジスタ24を「ON」することにより、任意の画素10aのリセット動作を開始する。時刻T3になると制御部12はφRS信号を「L」レベルとし、第2のトランジスタ24を「OFF」することにより、任意の画素10aのリセット動作を完了する。
時刻T4になると制御部12はφCO信号を「H」レベルとする。これを受けてA/D変換部11は、カウント開始時のカウント値をリセットすることによりカウント値を初期値(カウント下限値、又は上限値)に設定し、画素10aからのリセット信号のカウントを開始する。時刻T5になると制御部12がφCO信号を「L」レベルとすることにより、A/D変換部11は制御部12が設定した期間(時刻T4〜T5;以下、第1の期間とする)に従い、画素10aからのリセット信号のカウントを停止すると共に、時刻T5におけるカウント停止時のカウント値(C1)をA/D変換部11内のラッチ5に保持する。
この時、判定部14はラッチ5に保持されたカウント値を判定する。そして、制御部12は、判定結果に基づいて、カウント値が判定閾値Cnt1以上の場合にはその値を保持し続け、カウント値が判定閾値Cnt1未満の場合はその値をCntrに置き換えるようにA/D変換部11を制御する。
時刻T6になると制御部12はφTR信号を「H」レベルとし、第1のトランジスタ23を「ON」することにより、不図示の露光期間に光電変換素子21に蓄積された信号のメモリ素子22への転送を開始する。ここで、黒沈み現象が発生するような強い光が入射している場合には、リセットレベルがすでに飽和しているので信号レベルはほとんど変化しない。時刻T7になると制御部12はφTR信号を「L」レベルとし、第1のトランジスタ23を「OFF」することにより、光電変換素子21からメモリ素子22への信号転送を停止する。
時刻T8になると制御部12はφCO信号を再び「H」レベルとする。これを受けてA/D変換部11は、カウント開始時のカウント値をリセットすることによりカウント値を初期値(カウント下限値、又は上限値)に設定し、画素10aからの映像信号のカウントを開始する。時刻T9になると制御部12がφCO信号を再び「L」レベルとすることにより、A/D変換部11は制御部12が設定した期間(時刻T8〜T9;以下、第2の期間とする)に従い、画素10aからの映像信号のカウントを停止すると共に、時刻T9におけるカウント停止時のカウント値(C2)をA/D変換部11内のラッチ5に保持する。
時刻T10になると制御部12はφSE信号を「L」レベルとし、第4のトランジスタ26を「OFF」することにより、任意の画素10aとA/D変換部11との接続を解除する。
時刻T11になるとA/D変換部11は、時刻T9においてラッチ5に保持したカウント値(C2)から時刻T5においてラッチ5に保持したカウント値(C1)を減算する演算を開始すると共に、図示しない後段の信号処理回路への信号出力を開始する。時刻T12になるとA/D変換部11は、上記の減算を停止すると共に、図示しない後段の信号処理回路への信号出力を停止する。
以上説明した通り、A/D変換部11内のラッチ5に保持されたリセット信号レベルのカウント値を判定し、その値が所定の判定閾値以上である場合にはその値を保持し続け、判定閾値未満である場合にはその値を所定のカウント値に置き換えるように制御することにより、黒沈み現象の有無を判定できると共に、黒沈み現象の発生を抑圧することが可能となる。
なお、上記ではリセット信号レベルのカウント値(C1)を判定し、その判定結果に基づいてリセット信号レベルのカウント値(C1)を制御するような場合を説明したが、リセット信号レベルのカウント値(C1)を判定し、その判定結果に基づいて差分演算結果である撮像信号(C2−C1)を制御するようにしてもよい。この構成において、リセット信号レベルのカウント値が判定閾値未満となった場合に撮像信号を飽和レベルに置き換えるように制御すれば、黒沈み現象の発生を抑圧することが可能となる。この飽和レベルには、撮像信号として出力可能な最大値を用いても良いし、黒沈み現象が発生しているときの実際の飽和レベルを予め求めておき、その値を用いても良い。
また、黒沈み現象を抑圧することが可能な構成及び動作については、第1の実施形態における図1の構成と図3のタイミングチャートに適用した場合を基に説明したが、他の構成と動作タイミングに適用してももちろん構わない。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
本発明の第1の実施形態による撮像装置の構成を示すブロック図である。 本発明の第1の実施形態による撮像装置の動作を示すタイミングチャートである。 本発明の第1の実施形態による撮像装置の動作を示すタイミングチャートである。 本発明の第2の実施形態による撮像装置の構成を示すブロック図である。 本発明の第2の実施形態による撮像装置の動作を示すタイミングチャートである。 本発明の第2の実施形態による撮像装置の動作を示すタイミングチャートである。 本発明の第3の実施形態による撮像装置の構成を示すブロック図である。 本発明の第3の実施形態における判定閾値とカウント値との関係を説明するためのタイミングチャートである。 本発明の第3の実施形態による撮像装置の動作を示すタイミングチャートである。 A/D変換回路の構成を示すブロック図である。 A/D変換回路の動作を説明するための参考図である。 画素セルの構成を示す回路構成図である。 画素セルの動作を説明するためのタイミングチャートである。 黒沈み現象を説明するためのグラフである。
符号の説明
10・・・画素部、10a・・・画素、11・・・A/D変換部、12・・・制御部、13・・・監視部、14・・・判定部、100・・・撮像装置

Claims (6)

  1. 複数の画素が2次元に配列された画素部と、
    前記画素からの出力信号の大きさに応じた周波数を有するクロックをカウントし、デジタル化してカウント値を生成すると共に、前記画素のリセット期間の前記出力信号に係る第1のカウント値と、前記画素の露光期間の前記出力信号に係る第2のカウント値との差分を演算して当該画素の撮像信号として出力するA/D変換部と、
    前記第1のカウント値のカウント期間の長さと、前記第2のカウント値のカウント期間の長さとが同一となるように前記A/D変換部を制御する制御部と
    前記第1のカウント値のカウント期間の長さと、前記第2のカウント値のカウント期間の長さとを監視する監視部と、
    を有し、
    前記制御部は、前記監視部による監視結果に基づき、出力されるべき前記撮像信号を補正するように前記A/D変換部を制御する
    ことを特徴とする撮像装置。
  2. 複数の画素が2次元に配列された画素部と、
    前記画素からの出力信号の大きさに応じた周波数を有するクロックをカウントし、デジタル化してカウント値を生成すると共に、前記画素のリセット期間の前記出力信号に係る第1のカウント値と、前記画素の露光期間の前記出力信号に係る第2のカウント値との差分を演算して当該画素の撮像信号として出力するA/D変換部と、
    前記第1のカウント値のカウント期間の長さと、前記第2のカウント値のカウント期間の長さとが同一となるように前記A/D変換部を制御する制御部と
    前記第1のカウント値を判定する判定部と、
    を有し、
    前記制御部は、前記判定部による判定結果に基づき、前記第1のカウント値を所定の値に置き換えるように前記A/D変換部を制御する
    ことを特徴とする撮像装置。
  3. 複数の画素が2次元に配列された画素部と、
    前記画素からの出力信号の大きさに応じた周波数を有するクロックをカウントし、デジタル化してカウント値を生成すると共に、前記画素のリセット期間の前記出力信号に係る第1のカウント値と、前記画素の露光期間の前記出力信号に係る第2のカウント値との差分を演算して当該画素の撮像信号として出力するA/D変換部と、
    前記第1のカウント値のカウント期間の長さと、前記第2のカウント値のカウント期間の長さとが同一となるように前記A/D変換部を制御する制御部と
    前記第1のカウント値を判定する判定部と、
    前記制御部は、前記判定部による判定結果に基づき、前記画素の撮像信号を所定の値に置き換えるように前記A/D変換部を制御する
    ことを特徴とする撮像装置。
  4. 前記制御部は、前記カウント期間以外においては、前記A/D変換部の動作を停止させることを特徴とする請求項1〜請求項3のいずれかに記載の撮像装置。
  5. 前記制御部は、前記A/D変換部に対し、前記クロックに係るカウントの開始及び終了の各々におけるカウント値を保持するよう制御することを特徴とする請求項に記載の撮像装置。
  6. 前記制御部は、前記A/D変換部に対し、前記クロックに係るカウントの開始時においてカウント値を初期化すると共に、前記クロックに係るカウントの終了時におけるカウント値を保持するよう制御することを特徴とする請求項1〜請求項4のいずれかに記載の撮像装置。
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