JP2009130827A - 固体撮像装置 - Google Patents
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Abstract
【解決手段】画素部10は、N行×M列に配列された複数の画素11を備え、各列に対応するM本の列信号線L2に画素信号を出力する。ラッチ回路81は、ランプ信号の電圧レベルが画素信号の電圧レベルに到達するまでのカウンタ70によるカウント値を所定ビットのデジタルの画素信号としてラッチする。制御部300は、所定ビットの画素信号が入力され、ランプ信号線L1の配線長に起因する各コンパレータ50に入力されるランプ信号の遅延量の相違に基づく各列のA/D変換後の画素信号のばらつきを低減する補正処理を行う。
【選択図】図1
Description
米本和也著、"CCD/CMOSイメージセンサの基礎と応用"、CQ出版社、P.201〜203 SONY CX−PAL71号 http://www.sony.co.jp/Products/SC-HP/cx_pal/vol71/pdf/featuring71.pdf
以下、本発明の実施の形態1による固体撮像装置について説明する。図1は、本発明の実施の形態1による固体撮像装置のブロック図を示している。図1に示す固体撮像装置は、列並列A/D(アナログデジタル)変換方式のCMOSイメージセンサを備える固体撮像装置であり、画素部10、垂直走査回路20、ランプ信号生成回路30、GCA・CDS回路40、コンパレータ(CMP)50(比較部の一例)、エッジ検出回路(ED:Edge Detector:比較部の一例)60、カウンタ70(A/D変換部の一例)、ラッチ部80(A/D変換部の一例)、センスアンプ(SA:Sense Amp)90、水平走査回路100、タイミングジェネレータ(TG)110、及び制御部300(補正部の一例)を備える。なお、本実施の形態では、図1に示す制御部300以外の各回路が1チップ化されたCMOSイメージセンサを構成する。なお、CMOSイメージセンサを構成する各回路を1チップ化することなく、個別の回路で構成してもよい。
次に、本発明の実施の形態2による固体撮像装置について説明する。図6は、実施の形態2による固体撮像装置のブロック図を示している。本実施の形態による固体撮像装置は、エッジ検出回路60とラッチ部80との間に遅延部120(補正部の一例)を接続したことを特徴とする。なお、本実施の形態において、実施の形態1と同一のものは説明を省略し、相違点のみ説明する。
次に、本発明の実施の形態3による固体撮像装置について説明する。図8は、実施の形態3による固体撮像装置のブロック図を示している。本実施の形態による固体撮像装置は、図8に示すように、遅延部120(補正部の一例)をコンパレータ50及びエッジ検出回路60の間に接続したことを特徴とする。なお、本実施の形態において、実施の形態1、2と同一のものは説明を省略し、相違点のみ説明する。また、図9では、3列のものを示しているが、各列のランプ信号の遅延量は実施の形態2で説明したものと同一である。
11 画素
20 垂直走査回路
30 ランプ信号生成回路
40 GCA・CDS回路
50 コンパレータ
60 エッジ検出回路
70 カウンタ
80 ラッチ部
81 ラッチ回路
90 センスアンプ
100 水平走査回路
110 タイミングジェネレータ
120 遅延部
121 遅延回路
300 制御部
CL1〜CL4 カウント信号線
L1 ランプ信号線
L2 列信号線
L3 行信号線
Claims (9)
- 列並列A/D変換方式の固体撮像装置であって、
N(Nは1以上の整数)行×M(Mは2以上の整数)列に配列された複数の画素を備え、各列に対応するM本の列信号線に画素信号を出力する画素部と、
ランプ信号を生成してランプ信号線に出力するランプ信号生成部と、
前記列信号線を介して前記画素信号が入力されると共に、前記ランプ信号線を介して前記ランプ信号が入力され、前記ランプ信号の電圧レベルが前記画素信号の電圧レベルに達したときに検出信号を出力する各列に対応するM個の比較部と、
前記ランプ信号生成部が前記ランプ信号の出力を開始してから、各比較部により前記検出信号が出力されるまでの時間をカウントすることで、前記画素信号をアナログ−デジタル変換するA/D変換部と、
前記ランプ信号線の配線長に起因する各比較部に入力されるランプ信号の遅延量の相違に基づく各列のアナログ−デジタル変換後の画素信号のばらつきを低減する補正処理を行う補正部とを備えることを特徴とする固体撮像装置。 - 前記補正部は、前記ランプ信号の遅延量が最大又は最小の列を基準として、前記補正処理を行うことを特徴とする請求項1記載の固体撮像装置。
- 前記補正部は、各列のアナログ−デジタル変換後の画素信号に対して前記補正処理を行うことを特徴とする請求項1又は2記載の固体撮像装置。
- 前記補正部は、各列の画素信号をそれぞれ遅延させることで前記補正処理を行うことを特徴とする請求項1又は2記載の固体撮像装置。
- 前記補正部は、各列信号線において、各比較部の前段に接続された遅延部により構成されていることを特徴とする請求項4記載の固体撮像装置。
- 前記比較部は、前記ランプ信号及び前記画素信号を比較するコンパレータと、コンパレータからの信号のエッジを検出するエッジ検出回路とを含み、
前記補正部は、各列信号線において、前記コンパレータ及び前記エッジ検出回路の間に接続された遅延部により構成されていることを特徴とする請求項4記載の固体撮像装置。 - 前記遅延部は、遅延量に応じた個数の遅延回路により構成されていることを特徴とする請求項5又は6記載の固体撮像装置。
- 前記遅延回路は、Dフリップフロップにより構成されていることを特徴とする請求項7記載の固体撮像装置。
- 前記補正部は、ランプ信号の各列の遅延量を定期的に検出し、検出結果に基づいて、前記補正処理に用いる補正値を求めることを特徴とする請求項1〜8のいずれかに記載の固体撮像装置。
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