JP2014090325A - 固体撮像素子 - Google Patents

Abstract

【課題】簡易な構成で、縦線のノイズの発生を防止することができる固体撮像素子を提供する。
【解決手段】タイミング調整回路３は、ランプ波発生器４へ供給する第１クロックと、カウンタ５に供給する第２クロックとの位相差が、所定の範囲内にあり、かつ画像センサ１００内の行によって異なる値となるように、第１のクロックおよび第２のクロックを生成する。
【選択図】図１

Description

本発明は、固体撮像素子に関し、たとえばコラムＡＤＣ（Analog to Digital Converter）を有する固体撮像素子に関する。

カメラ装置等向けの固体撮像装置の画像センサには、ＣＭＯＳセンサを使用し、コストダウンのために単純な積分型ＡＤＣ回路を使用することが多い。また、カメラ装置等でも、簡単な動画撮影機能を持つことを市場から求められている。全体のコストを大きく上げることなく、動画撮影時にフレームレートをあげるため、ＡＤＣの出力ビット精度を、画質に大きな影響がない程度まで落とす必要がある。

ところが、ＣＭＯＳセンサでは、たとえば写真用の１２ビット出力では見えない縦線ノイズが、動画用の１０ビット出力において出現することがある。これは、画像センサの列線毎にＡＤＣを持つ、コラムＡＤＣ方式特有の量子化ノイズによるものであることが知られている。このような問題に対して、以下の特許文献では、次のような対策を講じている。

特許文献１では、画素信号Ｓｏに時間的には変動しないが２次元空間的にランダムなノイズを表わすノイズ信号Ｎ2dimを付加する。コラムＡＤＣ回路（２５）で、ノイズ信号Ｎ2dimが付加された画素信号のリセットレベルＳrst と信号レベルＳsig とを独立にデジタルデータに変換してから差分を取る。ノイズ信号Ｎ2dimを付加した状態で、両者を独立にデジタルデータに変換すると、そのノイズの効果は両者のＡＤ変換結果にも同様に表れ列相関性のあるノイズを持たなくなる。デジタル領域での差分処理に伴う量子化誤差が発生してしまうが、その量子化誤差は列相関性を持たないようにすることができ、付加しておいたノイズ信号N2dimも除去できる。
具体的なノイズ信号N2dimの発生方法としては、「リセット解除間隔ＴRelease を一般的に取られる間隔よりも狭くする」。つまり、単位画素（３）側の画素リセット部としてのリセットトランジスタ（３６）によるリセット動作時に生じるリセットノイズの一部が、電圧比較部（２５２）側の動作点リセット部（オフセット除去部）（３３０）によるオフセット除去動作で除去されないノイズとして単位画素に残留するようにする。

特許文献２では、ＡＤＣサンプリング時に、参照ＲＡＭＰ波を発生するＤＡＣのオフセットに、１行ごとに+/-0.5LSB以下のランダムなオフセットを加算することによって、縦筋ノイズを軽減する。オフセット加算は、アナログ回路による電流加算により行われる。

特開２００８−６０８７２号公報 特開２０１１−５００４６号公報

しかしながら、特許文献１の方式では、ノイズ信号N2dimとして、リセット解除間隔を必要な値より短くすることによって偶発的に各画素に残留する電荷（アナログ値）を使用している。そのため、ノイズ信号に必要な「時間的には変動しないが２次元空間的にランダムなノイズ」が各単位画素に残留するという根拠を示していない。その結果、画像センサの製造条件や前フレームの値によっては、縦線方向に特異な残留電荷が残る可能性があるという問題がある。また、残留電荷の発生が偶発的なため、信号の誤差を最小にするためにノイズ信号N2dimを１ＬＳＢ未満に収めるには、微妙なリセット解除信号幅の調整が必要になる。そのため、画像センサの量産特性とＡＤＣのゲインに応じてリセット解除間隔の調整をする機能が必要になり、回路規模が大きくなってしまう、もしくは設計を困難にするという問題がある。

特許文献２の方式では、オフセット電流を加算するためのアナログ電流源を追加する必要がある。アナログ電流源の設計およびレイアウトなどを人手で行う必要があり、比精度を取る必要があるため面積を必要とするという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。

本発明の一実施形態によれば、タイミング調整回路は、ランプ波発生器へ供給する第１クロックと、カウンタに供給する第２クロックとの位相差が、所定の範囲内にあり、かつ画像センサ内の行によって異なる値となるように、第１のクロックおよび第２のクロックを生成する。

本発明の一実施形態によれば、簡易な回路で、縦線ノイズが発生しないようにすることができる。

第１の実施形態の固体撮像素子の構成を表わす図である。 第２の実施形態の固体撮像素子の構成を表わす図である。 第２の実施形態の信号処理回路の構成を表わす図である。 ランプ波発生器の構成を表わす図である。 ランプ波信号Ｒｍｐの発生過程を説明するための図である。 第２の実施形態の信号遅延回路の構成を表わす図である。 （ａ）は、従来における、クロックＣＬＫ＿Ｒの位相とクロックＣＬＫ＿Ｃの位相が同一のときの動作を説明するための図である。（ｂ）は、クロックＣＬＫ＿ＲがクロックＣＬＫ＿Ｃよりも遅い場合の動作を説明するための図である。（ｃ）は、クロックＣＬＫ＿ＣがクロックＣＬＫ＿Ｒよりも遅い場合の動作を説明するための図である。 第３の実施形態の信号遅延回路の構成を表わす図である。 第４の実施形態の信号処理回路の構成を表わす図である。 第４の実施形態の信号遅延回路の構成を表わす図である。 第５の実施形態の信号処理回路の構成を表わす図である。 第４の実施形態の信号遅延回路の構成を表わす図である。

以下、本発明の実施形態について、図面を用いて説明する。
［第１の実施形態］
図１は、第１の実施形態の固体撮像素子の構成を表わす図である。

図１を参照して、固体撮像素子２は、画像センサ１００と、タイミング調整回路３と、ランプ波発生器４と、カウンタ５と、コラムＡＤＣ３１０＿０〜３１０＿Ｎとを備える。

画像センサ１００は、単位画素１０１のマトリクスで構成される。マトリクスを構成する複数の列を第０〜第Ｎ列とする。

第ｉ列（ｉ＝０〜Ｎ）に含まれる単位画素１０１は、入射光を光電変換して、アナログの画素信号ｓｉｇ＿ｉを出力する。

コラムＡＤＣ３１０＿ｉ（ｉ＝０〜Ｎ）は、積分型のＡＤ変換器であって、画像センサ１００の第ｉ列に対応して、比較器３１１＿ｉと、カウンタラッチ３１２＿ｉとを備える。

比較器３１１＿ｉは、画像センサ１００からのアナログの画素信号ｓｉｇ＿ｉと、ランプ波発生器４からのランプ波信号とを比較する。
カウンタラッチ３１２＿ｉは、比較器３１１＿ｉにおいて画素信号ｓｉｇ＿ｉがランプ波信号と一致したタイミングで、カウンタ５から出力されるカウント値をラッチして、画素信号ｓｉｇ＿ｉのデジタル値ＡＤ＿Ｏｉとして出力する。

ランプ波発生器４は、周期Ｔを有するクロックＣＬＫ＿Ｒに従って、ランプ波信号を生成して出力する。

カウンタ５は、クロックＣＬＫ＿Ｒの周期Ｔと同一または整数倍の周期を有し、かつ位相が相違するクロックＣＬＫ＿Ｃに従って、カウント値を更新する。

タイミング調整回路３は、クロックＣＬＫ＿ＲとクロックＣＬＫ＿Ｃとの位相差が、所定の範囲内にあり、かつ画像センサ１００内の行によって異なる値となるように、クロックＣＬＫ＿ＲおよびクロックＣＬＫ＿Ｃを生成する。

以上のように、本実施の形態によれば、簡易な回路で、縦線ノイズが発生しないようにすることができる。
［第２の実施形態］
図２は、第２の実施形態の固体撮像素子の構成を表わす図である。

図２を参照して、固体撮像素子１は、画像センサ１００と、制御回路２００と、信号処理回路３００とを備える。

制御回路２００は、基準クロックＣＬＫを受けて、画像センサ１００と信号処理回路３００にそれぞれ制御信号を出力する。

画像センサ１００は、単位画素１０１のマトリクスで構成される。単位画素１０１（ｊ，ｉ）は、共通の画素信号線１０３＿ｉに接続する列（コラム；Ｖ）と、それぞれ異なる画素信号線１０３＿ｉに接続する行（ライン；Ｈ）とを形成する。第ｉ列の単位画素１０１は、光を受けて光の強度に応じたアナログ信号を、制御回路２００からの制御信号に応じて、画素信号ｓｉｇ＿ｉとして画素信号線１０３＿ｉに出力する。

制御回路２００は、１つの行内の単位画素１０１＿ｉの出力を、同時に各画素信号線１０３＿ｉに出力するように制御する。画素信号線１０３＿ｉの出力ｓｉｇ＿ｉが信号処理回路３００に送られる。

信号処理回路３００は、基準クロックＣＬＫを受けて、入力したアナログの画素信号ｓｉｇをデジタル値に変換して、映像信号として出力する。

図３は、第２の実施形態の信号処理回路の構成を表わす図である。
図３を参照して、この信号処理回路３００は、タイミング調整回路３４０と、ランプ波発生器３２０と、カウンタ３３０と、コラムＡＤＣ３１０とを含む。

タイミング調整回路３４０は、外部から基準クロックＣＬＫと、基準クロックＣＬＫと同期したクロックＣＬＫ＿Ｈとを受けて、クロックＣＬＫ＿ＲとクロックＣＬＫ＿Ｃとを出力する。

タイミング調整回路３４０は、画像センサ１００の行ごとに、基準クロックＣＬＫをランダムにΔＴ１だけ遅延させたクロックＣＬＫ＿Ｃを生成し、基準クロックＣＬＫをランダムにΔＴ２だけ遅延させたクロックＣＬＫ＿Ｒを生成する。ΔＴ２とΔＴ１の差の最大値が（１−１／４）×Ｔである。

タイミング調整回路３４０は、遅延量設定レジスタ３４１と、疑似乱数発生器３４２と、信号遅延回路３５０とを含む。

遅延量設定レジスタ３４１は、変化させる遅延量の幅（最大遅延量）を設定するためのレジスタである。変化させる遅延量の幅を大きくするほど加えられるランダムノイズが大きくなる。遅延量設定レジスタ３４１は、最大遅延量と、疑似乱数発生器３４２の初期値を出力する。

疑似乱数発生器３４２は、遅延量設定レジスタ３４１に保持された最大遅延量と初期値とに基づいて、クロックＣＬＫ＿Ｈのタイミングで、０以上最大遅延量以下の乱数ＲＮＤを発生して、信号遅延回路３５０へ出力する。クロックＣＬＫ＿Ｈは、基準クロックＣＬＫに同期し、１ライン（Ｈ）の信号処理開始タイミングを示すクロックである。

信号遅延回路３５０は、基準クロックＣＬＫと、乱数ＲＮＤとを受けて、ランプ波発生器３２０にクロックＣＬＫ＿Ｒを、カウンタ３３０にクロックＣＬＫ＿Ｃを出力する。

ランプ波発生器３２０は、クロックＣＬＫ＿Ｒに従って、画像センサ１００からの画素信号と比較するためのアナログのランプ波信号Ｒｍｐを発生する。

カウンタ３３０は、クロックＣＬＫ＿Ｃに従って、カウント値Ｃｎｔを出力する。カウンタ３３０は、タイミング調整回路３４０からのクロックＣＬＫ＿Ｃと、制御回路２００からの制御信号の１つであるリセット信号ＲＳＴとを受けて、カウント値Ｃｎｔを出力する。カウンタ３３１は、ランプ波発生器３２０のカウンタ３２１と同様に、リセット信号ＲＳＴがハイレベルの間は、「０」をカウント値Ｃｎｔとして出力し、リセット信号ＲＳＴがロウレベルになってから、クロックＣＬＫ＿Ｃの立ち上がりエッジをカウントして、立ち上りエッジの回数をカウント値Ｃｎｔとして出力する。

コラムＡＤＣ３１０＿ｉ（ｉ＝０〜Ｎ）は、画像センサ１００の第ｉ列（ｉ＝０〜Ｎ）に対応して設けられ、比較器３１１＿ｉと、カウンタラッチ３１２＿ｉとを備える。

比較器３１１＿ｉは、画像センサ１００から列毎に出力されるアナログの画素信号ｓｉｇ＿ｉと、ランプ波発生器３２０からのランプ波信号Ｒｍｐを受け、この２つの電圧が一致したタイミングでカウンタラッチ制御信号Ｃｔｌ＿ｉをハイレベルに設定する。

カウンタラッチ３１２＿ｉは、カウンタ３３０からのカウント値Ｃｎｔを、カウンタラッチ制御信号Ｃｔｌ＿ｉがハイレベルになったタイミングでラッチする。このようにして、ＡＤＣ３１０＿ｉは、列毎のアナログの画素信号ｓｉｇ＿ｉをデジタル値ＡＤ＿Ｏｉに変換して出力し、映像信号を生成する。

コラムＡＤＣ３１０＿ｉは、１２ビットの精度を持ち、１ＬＳＢ未満の誤差を有するものとする。そして、本実施の形態では、このコラムＡＤＣ３１０＿ｉで１０ビットのデジタル値を出力させるものとする。したがって、本実施の形態では、コラムＡＤＣ３１０＿ｉは、（１／４）×ＬＳＢ未満の固有のノイズを有することとなる。この固有のノイズは、コラムＡＤＣ３１０＿ｉごとに固有のため、同一の列の画素のＡＤ変換において、同じだけノイズが重畳されることなり、得られたデジタル画像に縦線のノイズが現れることになる。本実施の形態では、固有のノイズに加えて、行ごとにランダムなノイズを加えることによって、同一の列の画素のＡＤ変換において、異なる量のノイズが重畳されるようにする。

以下では、コラムＡＤＣ３１０＿０〜３１０＿Ｎ、比較器３１１＿０〜３１１＿Ｎ、カウンタラッチ３１２＿０〜３１２＿Ｎ、画素信号ｓｉｇ＿０〜ｓｉｇ＿Ｎ、カウンタラッチ制御信号Ｃｔｌ＿０〜ＣｔｌＮ、デジタル値ＡＤ＿Ｏ０〜ＡＤ＿ＯＮを、それぞれコラムＡＤＣ３１０、比較器３１１、カウンタラッチ３１２、画素信号ｓｉｇ、カウンタラッチ制御信号Ｃｔｌ、デジタル値ＡＤ＿Ｏと称することもある。

（ランプ発生器）
図４は、ランプ波発生器の構成を表わす図である。

図４を参照して、このランプ波発生器３２０は、カウンタ３２１と、ＤＡＣ３２２と、ローパスフィルタ３２３とを含む。

カウンタ３２１は、タイミング調整回路３４０からのランプ波発生のためのクロックＣＬＫ＿Ｒと、制御回路２００からの制御信号の１つであるリセット信号ＲＳＴとを受けて、カウント値を出力する。

ＤＡＣ３２２は、カウンタ３２１からカウント値を受けてアナログ信号ＡＮＣに変換して出力する。

ローパスフィルタ３２３は、ＤＡＣ３２２の出力信号ＡＮＣの低周波数成分を選択して出力することによって、滑らかに変化するランプ波信号Ｒｍｐを出力する。ローパスフィルタ３２３は、直列抵抗Ｒと並列容量Ｃとの組み合わせで実現できる。この抵抗Ｒおよび容量Ｃは、素子として用意しても良いし、寄生素子を使用しても良い。

図５は、ランプ波信号Ｒｍｐの発生過程を説明するための図である。
カウンタ３２１は、リセット信号ＲＳＴがハイレベルの時には値「０」をカウント値として出力する。カウンタ３２１は、リセット信号ＲＳＴがロウベルに変化した時刻ｔ０からカウントを開始し、クロックＣＬＫ＿Ｒの立ち上がり（時刻ｔ１、・・・・）でカウントアップする。

ＤＡＣ３２２は、カウンタ３２１の出力値をアナログ電圧値に変換して信号ＡＮＣとして出力する。ＤＡＣ３２２は、クロックＣＬＫ＿Ｒの立ち上がりエッジが来るたびに値を１だけ増加する。

ローパスフィルタ３２０が出力するランプ波信号Ｒｍｐは、信号ＡＮＣを滑らかに変化させたものである。ローパスフィルタ３２３のパラメータと、クロックＣＬＫ＿Ｒの周期とを調整することによって、ランプ波信号Ｒｍｐを直線に近い波形にすることもできる。

なお、図４では、最初の数クロック分の波形を表しているが、ランプ波信号Ｒｍｐが画像センサ１００から出力される画素信号の最小値から最大値の範囲の全ての値を取るように上記の動作が繰り返される。
（信号遅延回路）
図６は、第２の実施形態の信号遅延回路の構成を表わす図である。

図６を参照して、信号遅延回路３５０は、多相クロック生成回路５３と、マルチプレクサ５１と、マルチプレクサ５２とを含む。

多相クロック生成回路５３は、単位遅延ゲートＤ１〜Ｄｎのカスケード接続で構成される。多相クロック生成回路５３は、クロックＣＬＫを受けて、単位遅延ゲートの遅延時間毎の位相差を有する複数の遅延クロック（ＣＬＫ１〜ＣＬＫｎ）を出力する。

ここで、最小遅延クロックＣＬＫ１を生成する遅延ゲートは、必ずしも遅延値を持つ必要はなく、通常のバッファゲートであっても構わないし、バッファゲートを介さずに直に入力信号ＣＬＫが最小遅延クロックＣＬＫ１として出力されるものでもよい。

マルチプレクサ５１は、多相クロック生成回路５３から複数の遅延クロック（ＣＬＫ１〜ＣＬＫｎ）を受けて、乱数ＲＮＤの値に応じて１つを選択し、ランプ波発生器３２０へクロックＣＬＫ＿Ｒとして出力する。クロックＣＬＫ＿Ｒは、基準クロックＣＬＫをランダムにΔＴ２だけ遅延させたクロックとなる。

マルチプレクサ５２は、多相クロック生成回路５３から複数の遅延クロック（ＣＬＫ１〜ＣＬＫｎ）を受けて、乱数ＲＮＤの値を反転した値に応じて１つを選択し、カウンタ３３０へＣＬＫ＿Ｃとして出力する。クロックＣＬＫ＿Ｃは、基準クロックＣＬＫをランダムにΔＴ１だけ遅延させたクロックとなる。

たとえば、最大遅延量が「７」の場合、乱数ＲＮＤは３ビットとなり、乱数ＲＮＤの値は０〜７となる。マルチプレクサ５１およびマルチプレクサ５２は、クロックＣＬＫ１〜ＣＬＫ８のうちのいずれかを選択して出力する。

最大遅延クロックＣＬＫ８と最小遅延クロックＣＬＫ１との時間差（つまり、ΔＴ１とΔＴ２の差の最大値）は、ランプ波発生器３２０の出力Ｒｍｐが、ＡＤＣ３１０の出力の（１−１／４）×ＬＳＢに相当する変化をする時間以内である。これは、ＡＤＣ３１０が有する固有の（１／４）×ＬＳＢ未満のノイズに加えられて、全体として１ＬＳＢ未満のノイズに抑えるためである。１ＬＳＢに相当する時間は、基準クロックＣＬＫの周期Ｔなので、最大遅延クロックＣＬＫ８と最小遅延クロックＣＬＫ１の位相差は、（１−１／４）×Ｔ以内である。

クロックＣＬＫｉ（ｉ＝１〜８）の基準クロックＣＬＫに対する遅延量をｉ×Δｄとしたときに、最大遅延量は８Δｄで、最小遅延量はΔｄとなる。

乱数ＲＮＤが「０００ｂ」の場合には、マルチプレクサ５１は、乱数ＲＮＤ「０００ｂ」に基づいて、クロックＣＬＫ１をクロックＣＬＫ＿Ｒとして選択し、マルチプレクサ５２は、乱数ＲＮＤの反転値「１１１ｂ」に基づいて、クロックＣＬＫ８をクロックＣＬＫ＿Ｃとして選択する。

この場合、ΔＴ１（クロックＣＬＫ＿Ｃの基準クロックＣＬＫに対する遅延量）は、８Δｄであり、ΔＴ２（クロックＣＬＫ＿Ｒの基準クロックＣＬＫに対する遅延量）は、Δｄである。（ΔＴ１＋ΔＴ２）／２は、最大遅延量Δ８ｄと最小遅延量Δｄの平均値（中央値）と等しくなる。

また、乱数ＲＮＤが「１０１ｂ」の場合には、マルチプレクサ５１は、乱数ＲＮＤ「１０１ｂ」に基づいて、クロックＣＬＫ６をクロックＣＬＫ＿Ｒとして選択し、マルチプレクサ５２は、乱数ＲＮＤの反転値「０１０ｂ」に基づいて、クロックＣＬＫ３をクロックＣＬＫ＿Ｃとして選択する。

この場合、ΔＴ１（クロックＣＬＫ＿Ｃの基準クロックＣＬＫに対する遅延量）は、３Δｄであり、ΔＴ２（クロックＣＬＫ＿Ｒの基準クロックＣＬＫに対する遅延量）は、６Δｄである。（ΔＴ１＋ΔＴ２）／２は、最大遅延量Δ８ｄと最小遅延量Δｄの平均値（中央値）と等しくなる。

以上のように、マルチプレクサ５１とマルチプレクサ５２で選択される２つのクロックの遅延量の平均値を最大遅延量と最小遅延量の平均値（一定値）に保つことができる。
（カウント動作）
図７（ａ）は、従来における、クロックＣＬＫ＿Ｒの位相とクロックＣＬＫ＿Ｃの位相が同一のときの動作を説明するための図である。

図７（ａ）において、ランプ波発生器３２０に入力されるクロックＣＬＫ＿Ｒ、カウンタ３３０に入力されるクロックＣＬＫ＿Ｃの位相が同一である。ランプ波信号Ｒｍｐは、ランプ波発生器３２０によって、クロックＣＬＫ＿Ｒに基づいて生成され、比較器３１１に入力される。画像センサ１００からの画素信号ｓｉｇは、比較器３１１に入力される。カウント値Ｃｎｔは、カウンタ３３０によって、クロックＣＬＫ＿Ｃに基づいてインクリメントされる。

時刻ｔ０において、クロックＣＬＫ_Ｒの立ち上りエッジで、ランプ波信号Ｒｍｐが立ち上る。時刻ｔ０において、クロックＣＬＫ＿Ｃの立ち上りエッジで、カウント値Ｃｎｔが「１」に更新される。カウント値Ｃｎｔは、クロックＣＬＫ＿Ｃの立ち上りエッジごとに、インクリメントされる。

ランプ波信号Ｒｍｐの電圧と画素信号ｓｉｇの電圧は、正確には時刻ｔａで一致するが、
比較器３１１が有する誤差特性のため、比較器３１１は、時刻ｔ１（＜ｔａ）において、ランプ波信号Ｒｍｐの電圧と画素信号ｓｉｇの電圧とが一致すると判定し、比較器３１１の出力信号Ｃｔｌが立ち上がる。カウンタラッチ３１２が、信号Ｃｔｌが立ち上ってときのカウント値Ｃｎｔ「１」をラッチする。その結果、コラムＡＤＣ３１０から出力されるデジタル値ＡＤ＿Ｏは、「１」となる。時刻ｔａと時刻ｔ１との差は、比較器３１１ごとに固定の値であり、（１／４）×Ｔ未満である。

図７（ｂ）は、クロックＣＬＫ＿ＲがクロックＣＬＫ＿Ｃよりも遅い場合の動作を説明するための図である。

図７（ｂ）において、タイミング調整回路３４０によって加えられたランダムなノイズによって、ランプ波発生器３２０に入力されるクロックＣＬＫ＿Ｒは、カウンタ３３０に入力されるクロックＣＬＫ＿Ｃよりも遅れている。クロックＣＬＫ＿ＣとクロックＣＬＫ＿Ｒの位相差をΔＴとする。ΔＴは、（３／４）×Ｔ以下である。

時刻ｔ０において、クロックＣＬＫ＿Ｃの立ち上りエッジで、カウント値Ｃｎｔが「１」に更新される。カウント値Ｃｎｔは、クロックＣＬＫ＿Ｃの立ち上りエッジごとに、インクリメントされる。時刻ｔ０′において、クロックＣＬＫ_Ｒの立ち上りエッジで、ランプ波信号Ｒｍｐが立ち上る。

ランプ波信号Ｒｍｐの電圧と画素信号ｓｉｇの電圧は、正確には時刻ｔｂで一致するが、
比較器３１１が有する誤差特性のため、比較器３１１が有する誤差特性のため、比較器３１１は、時刻ｔ２（＞ｔｂ）において、ランプ波信号Ｒｍｐの電圧と画素信号ｓｉｇの電圧とが一致すると判定し、比較器３１１の出力信号Ｃｔｌが立ち上がる。カウンタラッチ３１２が、信号Ｃｔｌが立ち上ってときのカウント値Ｃｎｔ「２」をラッチする。その結果、コラムＡＤＣ３１０から出力されるデジタル値ＡＤ＿Ｏは、「２」となる。時刻ｔｂと時刻ｔ２との差ΔＮは、比較器３１１ごとに固定の値であり、（１／４）×Ｔ未満である。また、時刻ｔｂと前述の時刻ｔａとの差は、ΔＴである。

したがって、この例では、従来のΔＮ（（１／４）×Ｔ未満）の固定的なノイズに加えて、ΔＴ（（３／４）×Ｔ以内）のランダムなノイズが加えられたことになる。全体として、１Ｔ未満のノイズが加えられたことになる。このランダムなノイズは行ごとに相違するので、比較器３１１ごとの固有の特性によって、縦線がでるのを防止することができる。

この例では、従来に比べて、ＡＤ変換結果が＋１の値（値２）になったが、画素信号電圧Ｓｉｇと乱数ＲＮＤの値によっては、加算結果が＋０の値（値１）になる場合もある。

図７（ｃ）は、クロックＣＬＫ＿ＣがクロックＣＬＫ＿Ｒよりも遅い場合の動作を説明するための図である。

図７（ｃ）において、タイミング調整回路３４０によって加えられたランダムなノイズによって、ランプ波発生器３２０に入力されるクロックＣＬＫ＿Ｃは、カウンタ３３０に入力されるクロックＣＬＫ＿Ｃよりも遅れている。クロックＣＬＫ＿ＣとクロックＣＬＫ＿Ｒの位相差をΔＴとする。ΔＴは、（３／４）×Ｔ以下である。

時刻ｔ０′において、クロックＣＬＫ_Ｒの立ち上りエッジで、ランプ波信号Ｒｍｐが立ち上る。時刻ｔ０において、クロックＣＬＫ＿Ｃの立ち上りエッジで、カウント値Ｃｎｔが「１」に更新される。カウント値Ｃｎｔは、クロックＣＬＫ＿Ｃの立ち上りエッジごとに、インクリメントされる。

ランプ波信号Ｒｍｐの電圧と画素信号ｓｉｇの電圧は、正確には時刻ｔｃで一致するが、
比較器３１１が有する誤差特性のため、比較器３１１は、時刻ｔ３（ｔｃ）において、ランプ波信号Ｒｍｐの電圧と画素信号ｓｉｇの電圧とが一致すると判定し、比較器３１１の出力信号Ｃｔｌが立ち上がる。カウンタラッチ３１２が、信号Ｃｔｌが立ち上ったときのカウント値Ｃｎｔ「１」をラッチする。その結果、コラムＡＤＣ３１０から出力されるデジタル値ＡＤ＿Ｏは、「１」となる。時刻ｔｃと時刻ｔ３との差ΔＮは、比較器３１１ごとに固定の値であり、（１／４）×Ｔ未満である。また、時刻ｔｃと前述の時刻ｔａとの差は、ΔＴである。

したがって、この例では、従来のΔＮ（（１／４）×Ｔ未満）の固定的なノイズに加えて、ΔＴ（（３／４）×Ｔ以内）のランダムなノイズが加えられたことになる。全体として、１／２×Ｔ未満のノイズが逆向きに加えられたことになる。このランダムなノイズは行ごとに相違するので、比較器３１１ごとの固有の特性によって、縦線のノイズが発生するのを防止することができる。

この例では、１ＬＳＢ未満のノイズを加算した結果、ノイズがない場合と比較してＡＤ変換結果が−０の値（値１）になったが、画素信号電圧ｓｉｇと乱数ＲＮＤの値によっては、減算結果が−１の値（値０）になる場合もある。

上記の実施形態では、クロックＣＬＫ＿Ｒと、クロックＣＬＫ＿Ｃとが同じ周期の場合を例として示したが、これに限定するものではない。たとえば、ＣＬＫ＿Ｃの周期が、ＣＬＫ＿Ｒの周期の整数倍の場合でも同様に効果がある。この場合は、ランプ波信号Ｒｍｐがより直線に近くなり、意図的に加えるランダムノイズの平均値が０に近くなるという利点がある。

以上のように、本実施の形態では、画像センサ１００の行の処理ごとに乱数ＲＮＤの値を変えることによって、行ごとに与えるランダムノイズの量を変えることにより、コラム方向にランダムなノイズを画素信号に加えることができる。乱数ＲＮＤを長い周期性のある疑似ランダム関数で発生することにより、長い時間で２次元的に見るとノイズの平均値は０になる。また、ノイズの量を決定する乱数ＲＮＤの発生をデジタル的に行うことによって、簡単な回路で上記処理が実現できる。

これにより、比較的小さいコストで確実にコラムＡＤＣ方式特有の量子化縦線ノイズを削減することができるようになる。つまり、動画撮影時のフレームレートを上げるためにＡＤＣの出力ビット精度を落とした場合に目立つ、コラム方向の縦筋を効果的に目立たなくすることができるようになる。

なお、本実施の形態では、クロックＣＬＫの周期が温度や電圧などによって変動する幅が狭いことを想定したため、多相クロック生成回路を固定の単位遅延ゲートで構成した。しかし、クロックＣＬＫの周期が温度や電圧などによって大きく変動する場合は、多相クロック生成回路をＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）で構成することとしてもよい。

なお、本実施の形態では、コラムＡＤＣから出力されるデジタル値の誤差の範囲が、デジタル値の（１／４）×ＬＳＢ未満とし、クロックＣＬＫ＿ＲとクロックＣＬＫ＿Ｃの位相差を（１−１／４）×Ｔ以内としたが、これに限定するものではない。コラムＡＤＣから出力されるデジタル値の誤差の範囲が、デジタル値の（１／ａ）×ＬＳＢ未満の場合に、クロックＣＬＫ＿ＲとクロックＣＬＫ＿Ｃの位相差を（１−１／ａ）×Ｔ以内とすればよい。

また、本発明の実施形態では、クロックＣＬＫ＿ＲとクロックＣＬＫ＿Ｒの位相差を行ごとにランダムに設定したが、これに限定するものではなく、行ごとに異なる値であれば、固定値であってもよい。
［第３の実施形態］
図８は、第３の実施形態の信号遅延回路の構成を表わす図である。

この信号遅延回路３５７は、多相クロック生成回路５３と、マルチプレクサ５８，５９と、セレクタ５６，５７とを含む。

マルチプレクサ５９は、データ入力端子に多相遅延クロック（ＣＬＫ１〜ＣＬＫｎ）を受け、制御端子に疑似乱数発生器３４２で生成した乱数ＲＮＤの第０ビット目〜第（ｍ−１）ビット目を受ける。ここで、乱数ＲＮＤの第ｉビット目をＲＮＤｉと表わす。ただし、ｉ＝０〜ｍである。ＲＮＤ０は、乱数ＲＮＤのＬＳＢ（Lease Significant Bit)であり、ＲＮＤｍは、乱数ＲＮＤのＭＳＢ（Most Significant Bit）である。

マルチプレクサ５９は、乱数ＲＮＤの第０ビット目〜第（ｍ−１）ビット目で構成される値がｉの時に、多相遅延クロック（ＣＬＫ１〜ＣＬＫｎ）からＣＬＫｉ＋１を選択して出力する。たとえば、マルチプレクサ５９は、乱数ＲＮＤの第０ビット目〜第（ｍ−１）ビット目が（００００・・・０ｂ）のときには、クロックＣＬＫ１を選択し、乱数ＲＮＤの第０ビット目〜第（ｍ−１）ビット目が（００００・・・１ｂ）のときには、クロックＣＬＫ２を選択する。

セレクタ５６は、データ入力端子にマルチプレクサ５６の出力と最小遅延クロックＣＬＫ１を受け、制御端子に乱数ＲＮＤの第ｍビットＲＮＤｍを受ける。

セレクタ５６は、ＲＮＤｍが「０」の時に最小遅延クロックＣＬＫ１を選択し、ＲＮＤｍが「１」の時にマルチプレクサ５６の出力を選択し、選択したクロックをクロックＣＬＫ＿Ｒとしてランプ波発生器３２０へ出力する。

マルチプレクサ５８は、データ入力端子に多相遅延クロック（ＣＬＫ１〜ＣＬＫｎ）を受け、制御端子に疑似乱数発生器３４２で生成した乱数ＲＮＤの第０ビット目〜第（ｍ−１）ビット目を受ける。

マルチプレクサ５８は、乱数ＲＮＤの第０ビット目〜第（ｍ−１）ビット目で構成される値がｉの時に、多相遅延クロック（ＣＬＫ１〜ＣＬＫｎ）からＣＬＫｉ＋１を選択して出力する。たとえば、マルチプレクサ５８は、乱数ＲＮＤの第０ビット目〜第（ｍ−１）ビット目が（００００・・・０ｂ）のときには、クロックＣＬＫ１を選択し、乱数ＲＮＤの第０ビット目〜第（ｍ−１）ビット目が（００００・・・１ｂ）のときには、クロックＣＬＫ２を選択する。

セレクタ５７は、データ入力端子にマルチプレクサ５６の出力と最小遅延クロックＣＬＫ１を受け、制御端子に乱数ＲＮＤの第ｍビットＲＮＤｍの反転値を受ける。

セレクタ５７は、ＲＮＤｍの反転値が「０」の時に最小遅延クロックＣＬＫ１を選択し、ＲＮＤｍの反転値が「１」の時にマルチプレクサ５８の出力を選択し、選択したクロックをクロックＣＬＫ＿Ｃとしてカウンタ３３０へ出力する。

以上のように、本実施の形態でも、第２の実施形態と同様に、縦線のノイズの発生を防止することができる。
［第４の実施形態］
図９は、第４の実施形態の信号処理回路の構成を表わす図である。

この信号処理回路３０１が、図３の信号処理回路３００と相違する点は、タイミング調整回路である。

タイミング調整回路３４８は、基準クロックＣＬＫをそのままクロックＣＬＫ＿Ｃとして生成する。タイミング調整回路３４８は、基準クロックＣＬＫをランダムにΔＴだけ遅延させたＣＬＫ＿Ｒを生成する。ΔＴの最大値は（１−１／４）×Ｔである。ここで、Ｔは、基準クロックＣＬＫの周期である。

信号処理回路３０１に含まれるタイミング調整回路３４８は、第２の実施形態と異なる信号遅延回路３５８を含む。

また、タイミング調整回路３４８は、クロックＣＬＫをクロックＣＬＫ＿Ｃとして、カウンタ３３０へ出力する。

図１０は、第４の実施形態の信号遅延回路の構成を表わす図である。
この信号遅延回路３５８は、多相クロック生成回路５３と、マルチプレクサ１５１とを含む。

多相クロック生成回路５３は、単位遅延ゲートＤ１〜Ｄｎのカスケード接続で構成される。多相クロック生成回路５３は、クロックＣＬＫを受けて、単位遅延ゲートの遅延時間毎の位相差を有する複数の遅延クロック（ＣＬＫ１〜ＣＬＫｎ）を出力する。

マルチプレクサ１５１は、多相クロック生成回路５３から複数の遅延クロック（ＣＬＫ１〜ＣＬＫｎ）を受けて、乱数ＲＮＤの値に応じて１つを選択し、ランプ波発生器のクロックＣＬＫ＿Ｒとして出力する。

たとえば、最大遅延量が「７」の場合、乱数ＲＮＤは３ビットとなり、乱数ＲＮＤの値は０〜７となる。マルチプレクサ１５１は、クロックＣＬＫ１〜ＣＬＫ８のうちのいずれかを選択して出力する。

最大遅延クロックＣＬＫ８と、クロックＣＬＫ（＝クロックＣＬＫ＿Ｃ）との時間差は、ランプ波発生器３２０の出力Ｒｍｐが、ＡＤＣ３１０の出力の（１−１／４）×ＬＳＢに相当する量だけ変化をする時間以内である。これは、ＡＤＣ３１０が有する固有の（１／４）×ＬＳＢ未満のノイズに加えられて、全体として１ＬＳＢ未満のノイズに抑えるためである。１ＬＳＢに相当する時間は、基準クロックＣＬＫの周期Ｔなので、最大遅延クロックＣＬＫ８とクロックＣＬＫ(クロックＣＬＫ＿Ｃ)の位相差は、（１−１／４）×Ｔ以内である。

以上のように、本実施の形態でも、第２の実施形態と同様に、縦線のノイズの発生を防止することができる。
［第５の実施形態］
図１１は、第５の実施形態の信号処理回路の構成を表わす図である。

この信号処理回路３０２が、図３の信号処理回路３００と相違する点は、タイミング調整回路である。

タイミング調整回路３４９は、基準クロックＣＬＫをそのままクロックＣＬＫ＿Ｒとして生成する。タイミング調整回路３４９は、基準クロックＣＬＫをランダムにΔＴだけ遅延させたＣＬＫ＿Ｃを生成する。ΔＴの最大値は（１−１／４）×Ｔである。ここで、Ｔは、基準クロックＣＬＫの周期である。

信号処理回路３０２に含まれるタイミング調整回路３４９は、第２の実施形態と異なる信号遅延回路３５９を含む。

また、タイミング調整回路３４０は、クロックＣＬＫをクロックＣＬＫ＿Ｒとして、ランプ波発生器３２０へ出力する。

図１２は、第４の実施形態の信号遅延回路の構成を表わす図である。
この信号遅延回路３５０は、多相クロック生成回路５３と、マルチプレクサ１５１とを含む。

多相クロック生成回路５３は、単位遅延ゲートＤ１〜Ｄｎのカスケード接続で構成される。多相クロック生成回路５３は、クロックＣＬＫを受けて、単位遅延ゲートの遅延時間毎の位相差を有する複数の遅延クロック（ＣＬＫ１〜ＣＬＫｎ）を出力する。

マルチプレクサ１５１は、多相クロック生成回路５３から複数の遅延クロック（ＣＬＫ１〜ＣＬＫｎ）を受けて、乱数ＲＮＤの値に応じて１つを選択し、ランプ波発生器のクロックＣＬＫ＿Ｃとして出力する。

たとえば、最大遅延量が「７」の場合、乱数ＲＮＤは３ビットとなり、乱数ＲＮＤの値は０〜７となる。マルチプレクサ１５１は、クロックＣＬＫ１〜ＣＬＫ８のうちのいずれかを選択して出力する。

最大遅延クロックＣＬＫ８と、クロックＣＬＫ（＝クロックＣＬＫ＿Ｒ）との時間差は、ランプ波発生器３２０の出力Ｒｍｐが、ＡＤＣ３１０の出力の（１−１／４）×ＬＳＢに相当する量だけ変化をする時間以内である。これは、ＡＤＣ３１０が有する固有の（１／４）×ＬＳＢ未満のノイズに加えられて、全体として１ＬＳＢ未満のノイズに抑えるためである。１ＬＳＢに相当する時間は、基準クロックＣＬＫの周期Ｔなので、最大遅延クロックＣＬＫ８とクロックＣＬＫ(クロックＣＬＫ＿Ｒ)の位相差は、（１−１／４）×Ｔ以内である。

以上のように、本実施の形態でも、第２の実施形態と同様に、縦線のノイズの発生を防止することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１，２ 固体撮像素子、３，３４０，３４８，３４９ タイミング調整回路、４，３２０ ランプ波発生器、５，３２１，３３０ カウンタ、５１，５２，５８，５９，１５１ マルチプレクサ、５３ 多相クロック生成回路、５６，５７ セレクタ、１００ 画像センサ、１０１ 単位画素、２００ 制御回路、３００，３０１，３０２ 信号処理回路、３１０＿０〜３１０＿Ｎ コラムＡＤＣ、３１１＿０〜３１１＿Ｎ 比較器、３１２＿０〜３１２＿Ｎ カウンタラッチ、３２２ ＤＡＣ、３２３ ローパスフィルタ、３４１ 遅延量設定レジスタ、３４２ 擬似ランダム信号発生器、３５０，３５８，３５９ 信号遅延回路、Ｄ１〜Ｄｎ 遅延素子。

Claims (7)

1. 入射光を光電変換して、アナログの画素信号を出力する複数の単位画素が行列状に配置された画像センサと、
   周期Ｔを有する第１クロックに従って、ランプ波信号を生成して出力するランプ波発生器と、
   前記第１クロックの周期と同一または整数倍の周期を有し、かつ位相が相違する第２クロックに従って、カウント値を更新するカウンタと、
   各々が、画像センサの対応の列からのアナログの画素信号と、前記ランプ波発生器からのランプ波信号とを比較する複数の比較器と、
   各々が、対応の比較器において前記画素信号が前記ランプ波信号と一致したタイミングで、前記カウンタから出力されるカウント値をラッチして、前記画素信号のデジタル値として出力する複数のカウンタラッチと、
   前記第１クロックと前記第２クロックとの位相差が、所定の範囲内にあり、かつ前記画像センサ内の行によって異なる値となるように、前記第１クロックおよび前記第２クロックを生成するタイミング調整回路とを備えた固体撮像素子。
2. 前記デジタル値の誤差の範囲が、前記デジタル値の１ＬＳＢ（Least Significant Bit）の１／ａの場合に、
   前記所定の範囲は、（１−１／ａ）×Ｔである、請求項１記載の固体撮像素子。
3. 前記タイミング調整回路は、前記画像センサの行ごとに、前記第１クロックと前記第２クロックの位相差が前記所定の範囲内のランダムな値となるように、前記第１クロックおよび前記第２クロックを生成する、請求項２記載の固体撮像素子。
4. 前記タイミング調整回路は、基準クロックをそのまま前記第１クロックとして生成し、前記基準クロックをランダムにΔＴだけ遅延させた前記第２クロックを生成し、ΔＴの最大値が（１−１／ａ）×Ｔである、請求項３記載の固体撮像素子。
5. 前記タイミング調整回路は、基準クロックをそのまま前記第２クロックとして生成し、前記基準クロックをランダムにΔＴだけ遅延させた前記第１クロックを生成し、ΔＴの最大値が（１−１／ａ）×Ｔである、請求項３記載の固体撮像素子。
6. 前記タイミング調整回路は、基準クロックをランダムにΔＴ１だけ遅延させた前記第１クロックを生成し、前記基準クロックをランダムにΔＴ２だけ遅延させた前記第２クロックを生成し、ΔＴ２とΔＴ１の差の最大値が（１−１／ａ）×Ｔである、請求項３記載の固体撮像素子。
7. ΔＴ１およびΔＴ２の最小値がＭＩＮで、最大値がＭＡＸの場合に、前記タイミング調整回路は、（ΔＴ１＋ΔＴ２）／２＝（ＭＡＸ＋ＭＩＸ）／２となるように前記第１クロックおよび前記第２クロックを生成する、請求項６記載の固体撮像素子。
   
   

Images