JP4386113B2 - 参照電圧回路および撮像回路 - Google Patents

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Description

本発明は、参照電圧回路および撮像回路に関し、特に、低消費電流で低ノイズの参照信号を生成することができるようにした参照電圧回路および撮像回路に関する。
従来、固体撮像素子であるCMOS（Complementary Metal Oxide Semiconductor）センサでは、CDS（Correlated Double. Sampling）回路を用いて画像信号の処理が行われる。
例えば、特許文献１または２には、画素内のフォトダイオードからの受光信号を、画素の列ごとに配置されたアナログCDS回路に通過させることにより、画像信号に含まれるノイズを除去し、その後、A/D（Analog/Digital）変換を行うCMOSセンサが開示されている。
しかしながら、このようにCDS回路を使用した場合には、画素の列ごとのCDS回路のばらつきにより、筋状の固定的なパターンのノイズが発生するという問題や、CDS処理後の信号値を保持するための容量素子が必要になるため、回路面積が増大するという問題、アナログ信号をシフトレジスタにより高速で水平走査させるために、スイッチングノイズなどの影響を受け易いという問題などがあった。
そこで、例えば、特許文献３では、並列列A/D変換方式（以下、適宜、カラムＡＤ方式と称する）により、これらの問題を解決することが提案されている。
カラムＡＤ方式では、画素の列ごとにA/D変換器が設置されており、選択列について各画素のアナログ信号が、各垂直信号線に一括して読み出されて、直接的にA/D変換が行われるため、上述したようなCDS回路を使用した場合に生じる問題が解決され、高精度のノイズ除去を実行することができる。
また、カラムＡＤ方式では、画像の水平方向一行ごとの並列処理であるため、水平方向の走査を高速な周波数で駆動する必要がなく、A/D変換は垂直方向の低速な周波数で駆動することができ、高周波帯域で発生するノイズ成分と、信号成分を容易に分離することができるという利点もある。
カラムＡＤ方式を採用したCMOSセンサにおいて、画素からA/D変換器に供給される画素信号には、所定の基準電位に応じたリセット成分と、画素の受光量に応じたデータ成分とが含まれる。また、A/D変換器には、画素信号をA/D変換する際に参照される信号であるランプ信号（ランプ電圧）が供給される。ランプ信号は、画素信号のリセット成分に応じた期間で、所定の初期電圧から一定の傾斜で電圧が降下し、画素信号のデータ成分に応じた期間で、所定の初期電圧から一定の傾斜で電圧が降下するような波形の信号である。
ここで、図１は、CMOSセンサのA/D変換器に供給されるランプ信号を生成する参照電圧回路を示すブロック図である。
図１において、参照電圧回路１１は、定電流源アレイ１２、定電流源選択部１３、抵抗１４、および出力端子１５から構成される。
定電流源アレイ１２は、ゲイン変更定電流源１６、オフセット変更定電流源１７、ｎ個のランプ波形生成定電流源１８1乃至１８nから構成される。
ゲイン変更定電流源１６と、オフセット変更定電流源１７およびランプ波形生成定電流源１８1乃至１８nとは、カレントミラー（CM）を構成している。オフセット変更定電流源１７の一端、およびランプ波形生成定電流源１８1乃至１８nの一端は、出力端子１５に接続されており、オフセット変更定電流源１７の他端は接地されており、ランプ波形生成定電流源１８1乃至１８nの他端は、定電流源選択部１３に接続されている。
また、出力端子１５は、抵抗１４を介して、基準電圧Ｖrefに接続されており、基準電圧Ｖrefから、定電流源アレイ１２から出力される電流の変化に応じた電圧のランプ信号が生成され、出力端子１５から出力される。
ゲイン変更定電流源１６には、CMOSセンサにより撮像される画像のゲインを変更するときに、図示しない制御回路から制御信号が供給され、ゲイン変更定電流源１６の電流値が、その制御信号に応じて変更されることで、ランプ信号の傾斜が変更される。
オフセット変更定電流源１７には、画素信号のリセット成分に応じた期間のランプ信号の初期電圧と、画素信号のデータ成分に応じた期間のランプ信号の初期電圧とをオフセットするときに、図示しない制御回路から制御信号が供給される。オフセット変更定電流源１７の電流値が、その制御信号に応じて変更され、ランプ信号の初期電圧がオフセットされる。
ランプ波形生成定電流源１８1乃至１８nは、定電流源選択部１３により選択され、ランプ信号の傾斜を生成するための電流を出力する。
定電流源選択部１３は、図示しない制御回路からのクロックに従って、ランプ波形生成定電流源１８1乃至１８nのうちの、電流を流すべき電流源を、順次選択する。
このように構成されている参照電圧回路１１では、抵抗１４に接続されている基準電圧Ｖrefを基準として、定電流源アレイ１２から出力される電流に応じて変化するランプ信号が生成される。
このように、基準電圧Ｖrefを基準としたランプ信号を生成する他、例えば、出力端子とGNDとに接続された抵抗に電流を流し込むことで、GNDを基準としたランプ信号を生成することもできる。
即ち、図２は、ランプ信号を生成する参照電圧回路の他の例を示すブロック図である。
図２において、参照電圧回路１１’は、定電流生成回路２０、３つのトランジスタ２１乃至２３、ゲイン変更回路２４、トランジスタ２５、ランプ生成回路２６、オフセット回路２７、および抵抗２８から構成されている。
定電流生成回路２０の一端は、接地されており、定電流生成回路２０の他端は、トランジスタ２１のドレインに接続されている。トランジスタ２１のソースは、電源電圧ＶＤＤに接続され、トランジスタ２１のゲートは、トランジスタ２２のゲートに接続されている。また、トランジスタ２１のゲートとトランジスタ２２のゲートとの接続点は、定電流生成回路２０とトランジスタ２１のドレインとの接続点に接続されている。
トランジスタ２２のソースは、電源電圧ＶＤＤに接続されており、トランジスタ２２のドレインは、トランジスタ２３のドレインに接続されている。
トランジスタ２３のゲートは、ゲイン変更回路２４に接続されており、トランジスタ２３のゲートとゲイン変更回路２４の接続点と、トランジスタ２２のドレインとトランジスタ２３のドレインの接続点とが接続されている。トランジスタ２３のソースは、接地されている。
ゲイン変更回路２４は、CMOSセンサで撮像される画像のゲインを変更するときに、ランプ信号の傾斜を変更させるための回路である。また、ゲイン変更回路２４とトランジスタ２３とは、カレントミラー回路を構成する。
トランジスタ２５のドレインは、ゲイン変更回路２４に接続されており、トランジスタ２５のソースは、電源電圧ＶＤＤに接続されており、トランジスタ２５のゲートは、ランプ生成回路２６に接続されている。また、トランジスタ２５のドレインとゲイン変更回路２４の接続点と、トランジスタ２５のゲートとランプ生成回路２６の接続点とが接続されている。
ランプ生成回路２６は、ランプ信号の傾斜を生成するための回路である。ランプ生成回路２６は、抵抗２８を介して接地されている。
オフセット回路２７は、画素信号のリセット成分に応じた期間のランプ信号の初期電圧と、画素信号のデータ成分に応じた期間のランプ信号の初期電圧とをオフセットするための回路である。オフセット回路２７は、ランプ生成回路２６と抵抗２８の接続点に接続されており、この接続点が、ランプ信号の出力端子（図示せず）に接続されている。
このように構成されている参照電圧回路１１’において、定電流生成回路２０、トランジスタ２１乃至２３、ゲイン変更回路２４、トランジスタ２５、ランプ生成回路２６、およびオフセット回路２７が、ランプ信号に与える電圧ノイズについて説明する。
定電流生成回路２０が、ランプ信号に与える電圧ノイズＶＮ０は、次の式（１）で表される。
ＶＮ０＝ｉｎ０×（ｇｍ２／ｇｍ１）×（ｇｍ４／ｇｍ３）×（ｇｍ６／ｇｍ５）×Ｒｏｕｔ
・・・（１）
ただし、式（１）において、ｉｎ０は、定電流生成回路２０の電流ノイズであり、ｇｍ１は、トランジスタ２１の電圧増幅率であり、ｇｍ２は、トランジスタ２２の電圧増幅率であり、ｇｍ３は、トランジスタ２３の電圧増幅率である。また、ｇｍ４は、ゲイン変更回路２４の電圧増幅率であり、ｇｍ５は、トランジスタ２５の電圧増幅率であり、ｇｍ６は、ランプ生成回路２６の電圧増幅率であり、ｇｍ７は、オフセット回路２７の電圧増幅率であり、Ｒｏｕｔは、抵抗２８の抵抗値である。
また、トランジスタ２１の電圧ノイズをｖｎ１とすると、トランジスタ２１が、ランプ信号に与える電圧ノイズＶＮ１は、次の式（２）で表される。
ＶＮ１＝ｖｎ１×ｇｍ２×（ｇｍ４／ｇｍ３）×（ｇｍ６/ｇｍ５）×Ｒｏｕｔ
・・・（２）
そして、トランジスタ２２がランプ信号に与える電圧ノイズをＶＮ２とし、トランジスタ２３がランプ信号に与える電圧ノイズをＶＮ３とし、ゲイン変更回路２４がランプ信号に与える電圧ノイズをＶＮ４とし、トランジスタ２５がランプ信号に与える電圧ノイズをＶＮ５とし、ランプ生成回路２６がランプ信号に与える電圧ノイズをＶＮ６とし、オフセット回路２７がランプ信号に与える電圧ノイズをＶＮ７とすると、ランプ信号に生じる合計ノイズＶＮは、次の式（３）で表される。
ＶＮ2＝ＶＮ０2＋ＶＮ１2＋ＶＮ２2＋ＶＮ３2＋ＶＮ４2＋ＶＮ５2＋ＶＮ６2＋ＶＮ７2
・・・（３）
式（３）に表されるように、参照電圧回路１１’では、電圧ノイズＶＮ０乃至ＶＮ７が、ランプ信号に生じる合計ノイズＶＮに重畳される。参照電圧回路１１’では、電圧ノイズのノイズ源が多いため、合計ノイズＶＮを低減させることが困難であった。また、式（１）乃至（３）より、ゲイン変更回路２４とトランジスタ２３とのカレントミラー回路での折り返し比（ミラー比）（例えば、ｇｍ４／ｇｍ３）が大きくなると、合計ノイズＶＮも大きくなる。
また、参照電圧回路１１’の消費電流は、初段から出力段までのカレントミラーに流れる電流の合計となる。即ち、参照電圧回路１１’の消費電流は、定電流生成回路２０に流れる電流Ｉ0、トランジスタ２３に流れる電流Ｉ1、ゲイン変更回路２４に流れる電流Ｉ2、抵抗２８に流れる電流Ｉ3を合計した電流となる。
このように、参照電圧回路１１’では、電流パスが多段であるため、消費電流を低減させることが困難であった。
特許第３７３４７１７号 特許第３７１０３６１号 特開２００５−３２８１３５号公報
上述したように、従来の参照電圧回路では、ランプ信号のノイズを低減させること、および、消費電流を低減させることが困難であった。
本発明は、このような状況に鑑みてなされたものであり、従来の参照電圧回路よりも、低消費電流で低ノイズのランプ信号を出力することができるようにするものである。
本発明の第１の側面の参照電圧回路は、画素信号をデジタル変換するときに参照される参照電圧を生成する参照電圧回路あって、所定の初期電圧から、一定の傾きで降下するランプ電圧を生成するランプ電圧生成手段と、前記ランプ電圧生成手段とカレントミラー回路を形成する第１のトランジスタと、所定の電源から前記第１のトランジスタを介して流れ込む電流の電流値を変更することにより、前記ランプ電圧生成手段により生成されるランプ電圧の傾きを変更するゲイン変更手段とを備え、前記ゲイン変更手段は、アンプと、第２および第３のトランジスタと、複数のゲイン変更用トランジスタと、複数のスイッチと、複数の抵抗とを有し、前記アンプは、プラス入力端子が所定の基準電圧レベルに接続され、マイナス接続端子が抵抗を介して接地レベルに接続され、出力端子が前記第２のトランジスタのゲートに接続されており、前記第２のトランジスタは、ゲートが前記アンプの出力端子に接続され、ドレインが前記第３のトランジスタを介して所定の電源電圧レベルに接続され、ソースが抵抗を介して接地レベルに接続されており、前記複数のゲイン変更用トランジスタは、それぞれのドレインが前記第１のトランジスタに接続され、それぞれのソースに接続された前記抵抗を介して接地レベルに接続され、それぞれのゲートに接続された前記スイッチを介して前記第２のトランジスタのゲートと前記アンプの出力端子との接続点および接地レベルのいずれか一方に接続される接続構成とされており、前記複数のゲイン変更用トランジスタのゲートと、前記接続点または接地レベルとのそれぞれの接続を、前記スイッチにより選択的に切り替えることで、前記第１のトランジスタを介して前記ゲイン変更手段に流れ込む電流を調整する。
本発明の第１の側面においては、ランプ電圧生成手段により、所定の初期電圧から、一定の傾きで降下するランプ電圧が生成され、第１のトランジスタとランプ電圧生成手段とにより、カレントミラー回路が形成される。また、ゲイン変更手段により、所定の電源から第１のトランジスタを介して流れ込む電流の電流値を変更することにより、ランプ電圧生成手段により生成されるランプ電圧の傾きが変更される。このとき、ゲイン変更手段は、アンプと、第２および第３のトランジスタと、複数のゲイン変更用トランジスタと、複数のスイッチと、複数の抵抗とを有し、アンプは、プラス入力端子が所定の基準電圧レベルに接続され、マイナス接続端子が抵抗を介して接地レベルに接続され、出力端子が第２のトランジスタのゲートに接続されており、第２のトランジスタは、ゲートがアンプの出力端子に接続され、ドレインが第３のトランジスタを介して所定の電源電圧レベルに接続され、ソースが抵抗を介して接地レベルに接続されており、複数のゲイン変更用トランジスタは、それぞれのドレインが第１のトランジスタに接続され、それぞれのソースに接続された抵抗を介して接地レベルに接続され、それぞれのゲートに接続されたスイッチを介して第２のトランジスタのゲートとアンプの出力端子との接続点および接地レベルのいずれか一方に接続される接続構成とされている。そして、複数のゲイン変更用トランジスタのゲートと、接続点または接地レベルとのそれぞれの接続が、スイッチにより選択的に切り替えられることで、第１のトランジスタを介してゲイン変更手段に流れ込む電流が調整される。
本発明の第２の側面の撮像回路は、画像を撮像する撮像回路であって、画素信号を出力する複数の画素が配置される画素アレイと、画素アレイの画素から出力される画素信号をデジタル変換するときに参照される参照電圧を生成する参照電圧回路とを備え、画素アレイと参照電圧回路とが、同一の半導体チップ上に構成され、参照電圧回路は、所定の初期電圧から、一定の傾きで降下するランプ電圧を生成するランプ電圧生成手段と、ランプ電圧生成手段とカレントミラー回路を形成する第１のトランジスタと、所定の電源から第１のトランジスタを介して流れ込む電流の電流値を変更することにより、ランプ電圧生成手段により生成されるランプ電圧の傾きを変更するゲイン変更手段とを有し、ゲイン変更手段は、アンプと、第２および第３のトランジスタと、複数のゲイン変更用トランジスタと、複数のスイッチと、複数の抵抗とを有し、アンプは、プラス入力端子が所定の基準電圧レベルに接続され、マイナス接続端子が抵抗を介して接地レベルに接続され、出力端子が第２のトランジスタのゲートに接続されており、第２のトランジスタは、ゲートがアンプの出力端子に接続され、ドレインが第３のトランジスタを介して所定の電源電圧レベルに接続され、ソースが抵抗を介して接地レベルに接続されており、複数のゲイン変更用トランジスタは、それぞれのドレインが第１のトランジスタに接続され、それぞれのソースに接続された抵抗を介して接地レベルに接続され、それぞれのゲートに接続されたスイッチを介して第２のトランジスタのゲートとアンプの出力端子との接続点および接地レベルのいずれか一方に接続される接続構成とされており、複数のゲイン変更用トランジスタのゲートと、接続点または接地レベルとのそれぞれの接続を、スイッチにより選択的に切り替えることで、第１のトランジスタを介してゲイン変更手段に流れ込む電流を調整する。
本発明の第２の側面においては、参照電圧回路により、画素信号を出力する複数の画素が配置される画素アレイの画素から出力される画素信号をデジタル変換するときに参照される参照電圧が生成される。また、画素アレイと参照電圧回路とが、同一の半導体チップ上に構成される。参照電圧回路のランプ電圧生成手段により、所定の初期電圧から、一定の傾きで降下するランプ電圧が生成され、第１のトランジスタとランプ電圧生成手段とにより、カレントミラー回路が形成される。また、ゲイン変更手段により、所定の電源から第１のトランジスタを介して流れ込む電流の電流値を変更することにより、ランプ電圧生成手段により生成されるランプ電圧の傾きが変更される。このとき、ゲイン変更手段は、アンプと、第２および第３のトランジスタと、複数のゲイン変更用トランジスタと、複数のスイッチと、複数の抵抗とを有し、アンプは、プラス入力端子が所定の基準電圧レベルに接続され、マイナス接続端子が抵抗を介して接地レベルに接続され、出力端子が第２のトランジスタのゲートに接続されており、第２のトランジスタは、ゲートがアンプの出力端子に接続され、ドレインが第３のトランジスタを介して所定の電源電圧レベルに接続され、ソースが抵抗を介して接地レベルに接続されており、複数のゲイン変更用トランジスタは、それぞれのドレインが第１のトランジスタに接続され、それぞれのソースに接続された抵抗を介して接地レベルに接続され、それぞれのゲートに接続されたスイッチを介して第２のトランジスタのゲートとアンプの出力端子との接続点および接地レベルのいずれか一方に接続される接続構成とされている。そして、複数のゲイン変更用トランジスタのゲートと、接続点または接地レベルとのそれぞれの接続が、スイッチにより選択的に切り替えられることで、第１のトランジスタを介してゲイン変更手段に流れ込む電流が調整される。
本発明の第１および第２の側面によれば、低消費電流で低ノイズの参照信号を生成することができる。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
図３は、本発明を適用したCMOSセンサの一実施の形態の構成例を示すブロック図である。
図３において、CMOSセンサ３１は、システム制御ユニット３２、垂直走査回路３３、ピクセルアレイ３４、参照電圧回路３５、カラムADC（Analog to Digital Converter）３６、および水平走査回路３７から構成される。
システム制御ユニット３２は、ロジック制御回路、PLL回路（CLK分周）、タイミング制御回路、および通信インタフェースなどを備えており、システム制御ユニット３２には、図示しない外部の回路からメインクロックが供給される。そして、システム制御ユニット３２は、CMOSセンサ３１を構成する各ブロックの制御や、外部の回路との通信を行う。
垂直走査回路３３は、垂直方向デコーダ３８および垂直方向駆動回路３９を備え、システム制御ユニット３２からの制御信号に従って、ピクセルアレイ３４の垂直方向に並ぶ画素を、順次、所定のタイミングで制御し、画素信号を出力させる。
垂直方向デコーダ３８は、例えば、ピクセルアレイ３４が有する画素から、所定の行の画素を間引いて、残りの行の画素から画素信号を出力させるときに、画素信号を出力させる行を選択する信号を生成し、垂直方向駆動回路３９に供給する。
垂直方向駆動回路３９は、ピクセルアレイ３４の画素の駆動させる制御信号、即ち、選択信号、リセット信号、およびトリガ信号を生成し、ピクセルアレイ３４に供給する。
ピクセルアレイ３４は、横×縦の個数がｍ×ｎ個である画素４１11乃至４１mn、ｎ本の行制御線４２1乃至４２n、およびｍ本の垂直信号線４３1乃至４３mから構成される。画素４１11乃至４１mnは、行制御線４２1乃至４２nを介して垂直走査回路３３に接続され、垂直信号線４３1乃至４３mを介してカラムADC３６に接続されている。
画素４１11乃至４１mnは、例えば、ベイヤ配列に従って、３色の光（R,G,B）を受光するように配置されており、垂直走査回路３３から行制御線４２1乃至４２nを介して供給される制御信号に従って、垂直信号線４３1乃至４３mに画素信号を出力する。
参照電圧回路３５には、システム制御ユニット３２から、ゲインやオフセットを制御する制御信号や、所定の周波数のクロック信号などが供給される。参照電圧回路３５は、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を生成し、カラムADC３６に供給する。
カラムADC３６は、電圧比較部４５、A/D変換部４６、および感度増幅部４７から構成される。
電圧比較部４５は、ｍ個の比較器４８1乃至４８mを有し、比較器４８1乃至４８mには、垂直信号線４３1乃至４３mを介して、画素４１11乃至４１mnから画素信号がそれぞれ供給されるとともに、参照電圧回路３５からランプ信号が供給される。
比較器４８1乃至４８mは垂直信号線４３1乃至４３mを介して供給される画素信号と、参照電圧回路３５からのランプ信号を比較し、その比較結果を表す比較結果信号を、A/D変換部４６に供給する。
即ち、比較器４８1は、垂直信号線４３1を介して、１列目の画素４１11乃至４１1nから順次供給される画素信号と、参照電圧回路３５から供給されるランプ信号とを比較し、その比較した結果得られる比較結果信号を、A/D変換部４６のA/D変換器４９1に供給する。比較器４８2は、比較器４８1と同様に、垂直信号線４３2を介して供給される画素信号とランプ信号とを比較した結果得られる比較結果信号を、A/D変換部４６のA/D変換器４９2に供給する。以下、同様に、比較器４８mは、垂直信号線４３mを介して供給される画素信号とランプ信号とを比較した結果得られる比較結果信号を、A/D変換部４６のA/D変換器４９mに供給する。
A/D変換部４６は、ｍ個のA/D変換器４９1乃至４９mを有しており、A/D変換器４９1乃至４９mには、比較結果信号が、電圧比較部４５の比較器４８1乃至４８mからそれぞれ供給される。
A/D変換器４９1乃至４９mは、ラッチ（Latch）と、１３個のTFF（Toggle Flip-Flop）とにより、それぞれ構成されており、１３ビットの画素データを出力する。
即ち、A/D変換器４９1乃至４９mには、比較器４８1乃至４８mから比較結果信号が供給されるとともに、システム制御ユニット３２から、所定の周波数のカウンタクロック信号と、所定の制御信号とが供給される。そして、A/D変換器４９1乃至４９mは、比較器４８1乃至４８mから供給される比較結果信号と、システム制御ユニット３２から供給される制御信号に応じて、システム制御ユニット３２から供給されるカウンタクロック信号をカウントすることで、ピクセルアレイ３４の画素４１11乃至４１mnが出力するアナログの画素信号をA/D変換し、その結果得られる画素データを出力する。
感度増幅部４７は、１３個の増幅部（amp）を有しており、A/D変換部４６から出力される画素データを増幅し、システム制御ユニット３２を介して、後段の画像処理回路などに出力する。
水平走査回路３７は、水平方向デコーダ５１および水平方向駆動回路５２を備え、システム制御ユニット３２からの制御信号に従って、カラムADC３６の水平方向に並ぶ複数のA/D変換器４９1乃至４９mを、順次、所定のタイミングで制御し、画素データを出力させる。水平方向デコーダ５１は、所定の列の画素を間引いて、残りの列の画素からの画素データを出力させるときに、画素データを出力させる列を選択する信号を生成し、水平方向駆動回路５２に供給する。水平方向駆動回路５２は、所定の列を駆動させる制御信号を生成する。
次に、図４を参照して、図３のCMOSセンサ３１の動作について説明する。
図４には、ピクセルアレイ３４の画素４１が出力する画素信号、参照電圧回路３５が出力するランプ信号、比較器４８が出力する比較結果信号、A/D変換器４９のカウントアップとカウントダウンを切り替える信号、システム制御ユニット３２が出力するカウンタクロック信号、A/D変換器４９が出力するカウンタ出力信号が、上から順に示されている。
ピクセルアレイ３４の画素４１は、図４の上から１番目に示されているように、垂直走査回路３３から供給される制御信号に応じて、リセット信号A/D変換期間の間、所定の基準電位に応じた画素信号（リセット成分）を出力し、データ信号A/D変換期間の間、図示しないフォトディテクタの受光量に対応する電荷に応じた画素信号（データ成分）を出力する。
参照電圧回路３５は、図４の上から２番目に示されているように、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を出力する。ランプ信号では、リセット信号A/D変換期間に対応する電圧が降下する期間よりも、データ信号A/D変換期間に対応する電圧が降下する期間が長くなっている。
比較器４８は、図４の上から３番目に示されているように、画素信号とランプ信号とを比較し、画素信号がランプ信号以上であるときには、Ｈレベルの比較結果信号を出力し、画素信号がランプ信号未満であるときには、Ｌレベルの比較結果信号を出力する。即ち、比較器４８は、ランプ信号の電圧が一定の傾きで降下する場合に、ランプ信号と画素信号とが一致したときに、ＨレベルからＬレベルに遷移する比較結果信号を出力する。
A/D変換器４９には、図４の上から４番目に示されているように、リセット信号A/D変換期間でランプ信号の電圧が一定の傾きで降下しているときにはＬレベルとなり、データ信号A/D変換期間でランプ信号の電圧が一定の傾きで降下しているときにはＨレベルとなる、カウントアップとカウントダウンを切り替える信号が、システム制御ユニット３２から供給される。
システム制御ユニット３２は、図４の上から５番目に示されているような所定の周波数のカウンタクロック信号、例えば、５００MHzの高速なカウンタクロック信号を、A/D変換器４９に供給する。
A/D変換器４９は、図４の上から６番目（一番下）に示されているように、カウンタクロック信号をカウントして、画素データを出力する。
即ち、A/D変換器４９は、カウントアップとカウントダウンを切り替える信号がＬレベルである場合、カウントダウンモードとなり、リセット信号A/D変換期間におけるランプ信号の電圧の降下が開始した時刻でダウンカウントを開始し、比較結果信号がＨレベルからＬレベルに遷移した時刻までカウントしたカウント値（リセット信号カウント）を保持する。その後、カウントアップとカウントダウンを切り替える信号が、ＬレベルからＨレベルに遷移し、A/D変換器４９は、カウントアップモードとなり、データ信号A/D変換期間におけるランプ信号の電圧の降下が開始した時刻でアップカウントを開始し、比較結果信号がＨレベルからＬレベルに遷移した時刻までカウントしたカウント値（データ信号カウント）と、リセット信号カウントとの差のカウント値を、画素データとして出力する。
このように、CMOSセンサ３１では、画素信号とランプ信号とを比較し、その比較結果に基づいて、画素信号がA/D変換されるが、CMOSセンサ３１で撮像される画像のゲインを変更するときには、ランプ信号の傾斜が変更され、例えば、ゲインアップ時には、ランプ信号の傾斜が低くなる。また、CMOSセンサ３１では、温度変化などによる暗電流に起因するノイズが、画素データに影響を与えることを回避するために、リセット信号A/D変換期間でのランプ信号の基準電位に対し、データ信号A/D変換期間でのランプ信号の基準電位にオフセットがかけられる。
図５を参照して、ゲインアップ時のランプ信号と、オフセット時のランプ信号とについて説明する。
通常時のランプ信号は、通常の明るさでCMOSセンサ３１により画像を撮像するときの波形を示しており、ゲインアップ時のランプ信号は、通常より暗い状態でCMOSセンサ３１により画像を撮像するときの波形を表している。即ち、通常より暗い状態では、画素４１に蓄積される電荷は少量になるが、ランプ信号の電圧が降下する傾きを小さくすることにより、比較器４８が出力する比較結果信号（図４）がＨレベルからＬレベルに遷移するまでの時間を長くすることができ、これにより、A/D変換器４９が出力する画素データが、ゲインアップされる。
オフセット時のランプ信号は、データ信号A/D変換期間の基準電圧（一定の傾斜で電圧が降下する前の電圧を基準電圧と称する）が、リセット信号A/D変換期間の基準電圧よりも、オフセットレベル分だけ低くなる。オフセットレベルは、温度変化などに応じて設定され、オフセットをかけることにより、温度変化などにより暗電流が増加しても、その増加が打ち消される。
なお、データ信号A/D変換期間の基準電圧を、リセット信号A/D変換期間の基準電圧よりも、オフセットレベル分だけ低くする他、リセット信号A/D変換期間の基準電圧を、リセット信号A/D変換期間の基準電圧よりも、オフセットレベル分だけ高くするようにしてオフセットをかけてもよい。
次に、図６は、参照電圧回路３５の構成例を示すブロック図である。
図６において、参照電圧回路３５は、ゲイン変更回路６０、トランジスタ６１、ランプ電圧生成回路６２、オフセット生成回路６３、および抵抗６４から構成される。
ゲイン変更回路６０は、トランジスタ６１のドレインに接続されており、トランジスタ６１のソースは、電源電圧ＶＤＤに接続されている。また、トランジスタ６１のゲートは、ランプ電圧生成回路６２に接続されており、ゲイン変更回路６０とトランジスタ６１のドレインとの接続点と、トランジスタ６１のゲートとランプ電圧生成回路６２との接続点が接続されている。
ランプ電圧生成回路６２は、抵抗６４を介して接地されており、ランプ電圧生成回路６２と抵抗６４との接続点には、オフセット生成回路６３が接続され、この接続点が、ランプ信号を出力する出力端子（図示せず）に接続されている。
ゲイン変更回路６０は、図５を参照して説明したように、ゲイン変更時に、ランプ信号の傾斜を変更させるための回路である。ランプ電圧生成回路６２は、ランプ信号の傾斜を生成するための回路である。オフセット生成回路６３は、図５を参照して説明したように、オフセット時に、ランプ信号の基準電位に対し、オフセットをかけるための回路である。
次に、図７は、ゲイン変更回路６０の構成例を示すブロック図である。
図７に示すように、ゲイン変更回路６０は、アンプ６５、トランジスタ６６、および可変抵抗６７から構成される。
アンプ６５の＋入力端子は、所定の基準電圧Ｖrefに接続されており、アンプ６５の出力端子は、トランジスタ６６のゲートに接続されている。トランジスタ６６のドレインは、トランジスタ６１のドレインに接続されており、トランジスタ６６のソースは、可変抵抗６７を介して接地されている。また、トランジスタ６６のソースと可変抵抗６７との接続点には、アンプ６５の−入力端子が接続されている。
ゲイン変更回路６０では、可変抵抗６７の抵抗値を変更することにより、可変抵抗６７を流れる電流Ｉ0の電流値、即ち、トランジスタ６１を介して電源電圧ＶＤＤからゲイン変更回路６０に流れ込む電流の電流値が変更され、これにより、ランプ信号の傾斜が変更される。
このように構成されている参照電圧回路３５では、図２を参照して説明した参照電圧回路１１’に比べて、電流パスが少なくなり、消費電流を低減することができる。また、参照電圧回路３５では、参照電圧回路１１’よりも、ランプ信号に生じるノイズを低減させることもできる。
ここで、参照電圧回路３５において、ランプ信号に生じる合計ノイズＶＮは、次の式（４）で表される。
ＶＮ2＝ＶＮ０2＋ＶＮ１2＋ＶＮ２2＋ＶＮ３2
・・・（４）
ただし、式（４）において、ＶＮ０は、ゲイン変更回路６０がランプ信号に与える電圧ノイズであり、ＶＮ１は、トランジスタ６１がランプ信号に与える電圧ノイズであり、ＶＮ２は、ランプ電圧生成回路６２がランプ信号に与える電圧ノイズであり、ＶＮ３は、オフセット生成回路６３がランプ信号に与える電圧ノイズである。
また、ゲイン変更回路６０の電流ノイズをｉｎ０とすると、ゲイン変更回路６０がランプ信号に与える電圧ノイズＶＮ０は、次の式（５）で表される。
ＶＮ０＝ｉｎ０×（ｇｍ２／ｇｍ１）×Ｒｏｕｔ
・・・（５）
ただし、式（５）において、ｇｍ１は、トランジスタ６１の電圧増幅率であり、ｇｍ２は、ランプ電圧生成回路６２の電圧増幅率であり、Ｒｏｕｔは、抵抗６４の抵抗値である。
また、トランジスタ６１の電圧ノイズをｖｎ１とすると、トランジスタ６１がランプ信号に与える電圧ノイズＶＮ１は、次の式（６）で表される。
ＶＮ１＝ｖｎ１×ｇｍ２×Ｒｏｕｔ
・・・（６）
ここで、ゲイン変更回路６０の電流ノイズｉｎ０は、アンプ６５によるノイズ、トランジスタ６６によるノイズ、可変抵抗６７によるノイズ、および基準電圧Ｖrefによるノイズが、重ね合わされたものとなるが、図２の参照電圧回路１１’との比較すると、ノイズの差は、可変抵抗６７による電流ノイズｉｎｒのみとなる。
そこで、例えば、ゲイン変更回路６０によるゲインが、１／Ｎ倍、即ち、電流値Ｉ0がＮ倍になったときに、ゲイン変更回路６０がランプ信号に与える電圧ノイズＶＮ０の変化について説明する。
可変抵抗６７による電流ノイズｉｎｒ2は、次の式（７）で表される。
ｉｎｒ2＝４ｋＴ／Ｒ
・・・（７）
ただし、式（７）において、ｋは、Ｂｏｌｔｚｍａｎ定数であり、Ｔは、温度であり、Ｒは、可変抵抗６７の抵抗値である。
ここで、電流値Ｉ0がＮ倍になったときの可変抵抗６７の抵抗値Ｒは、Ｖref／（Ｉ0×Ｎ）であるので、電流ノイズｉｎｒは、次の式（８）で表される。
ｉｎｒ＝√（４ｋＴ／（Ｖref／（Ｉ0×Ｎ））
・・・（７）
また、電流値Ｉ0がＮ倍になったときのトランジスタ６１の電圧増幅率ｇｍ１は、√（２β1Ｉ0×Ｎ）であり、電流値Ｉ0がＮ倍になったときのランプ電圧生成回路６２の電圧増幅率ｇｍ２は、√（２β2Ｉ0×Ｎ）である。従って、式（５）より、電流値Ｉ0がＮ倍になると、電圧ノイズＶＮ０は、√Ｎ倍になる。ここで、β1は、トランジスタ６１の電流増幅率であり、β2は、ランプ電圧生成回路６２の電流増幅率である。
これに対し、図２の参照電圧回路１１’では、定電流生成回路２０に流れる電流Ｉ0は、一定であるので、上述した式（１）より、ゲインを１／Ｎ倍にするには、ゲイン変更回路２４の電圧増幅率ｇｍ４をＮ倍にする必要がある。これにより、定電流生成回路２０がランプ信号に与える電圧ノイズＶＮ０は、Ｎ倍になる。
従って、ゲインが低くなる（Ｎ＞１である）場合、図６の参照電圧回路３５では、電圧ノイズＶＮ０は√Ｎ倍になり、図２の参照電圧回路１１’では、電圧ノイズＶＮ０は、Ｎ倍になるので、参照電圧回路３５は、図２の参照電圧回路１１’よりも、ノイズの増加分を抑制することができる。
また、ゲインが高くなる（Ｎ＜１である）場合、図２の参照電圧回路１１’では、定電流生成回路２０の電流ノイズｉｎ０、トランジスタ２１の電圧ノイズｖｎ１、トランジスタ２２がランプ信号に与える電圧ノイズＶＮ２、トランジスタ２３がランプ信号に与える電圧ノイズＶＮ３によるノイズをＮ倍にすることによるノイズの低減効果はあるものの、そもそもノイズ源が、図６の参照電圧回路３５よりも多いため、ノイズの低減効果は限定的なものである。これに対し、図６の参照電圧回路３５では、ノイズは、√Ｎ倍に減少する。
なお、ゲインを１／Ｎ倍にしたときの、トランジスタ６１がランプ信号に与える電圧ノイズＶＮ１の変化と、図２の参照電圧回路１１’のトランジスタ２５がランプ信号に与える電圧ノイズＶＮ５の変化とは、同様のものである。また、ゲインを１／Ｎ倍にしたときの、ランプ電圧生成回路６２がランプ信号に与える電圧ノイズＶＮ２の変化は、図２の参照電圧回路１１’のランプ生成回路２６がランプ信号に与える電圧ノイズＶＮ６と同様のものである。
従って、ゲインを１／Ｎ倍にしたときのノイズの変化は、電圧ノイズＶＮ０だけが変化するので、参照電圧回路３５の電圧ノイズＶＮ０が、参照電圧回路１１’の電圧ノイズＶＮ０よりも抑制されていることより、参照電圧回路３５は、参照電圧回路１１’よりもノイズを低減することができる。
以上のように、参照電圧回路３５では、消費電流を低減させることができるとともに、全体のノイズを低減させることができる。
参照電圧回路３５は、ゲイン変更回路６０において可変抵抗６７の抵抗値を変更することでゲインが変更され、図２の参照電圧回路１１’の回路構成よりも、より簡易な回路構成とすることができる。これにより、回路のレイアウト面積を削減することができる。
次に、図８は、参照電圧回路の他の構成例を示すブロック図である。
図８において、参照電圧回路３５Ａは、ゲイン変更回路６０Ａ、トランジスタ６１、ランプ電圧生成回路６２、オフセット生成回路６３、および抵抗６４から構成される。なお、図８では、図７の参照電圧回路３５と共通する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
即ち、図８の参照電圧回路３５Ａは、トランジスタ６１、ランプ電圧生成回路６２、オフセット生成回路６３、および抵抗６４を備える点で、図７の参照電圧回路３５と共通する。但し、参照電圧回路３５Ａは、ゲイン変更回路６０Ａを備える点、およびオフセット生成回路６３がゲイン変更回路６０Ａに接続される点で、参照電圧回路３５と異なっている。
ゲイン変更回路６０Ａは、アンプ７１、トランジスタ７２乃至７６、スイッチ７７乃至７９、抵抗８０乃至８３から構成されている。
アンプ７１の＋入力端子は、所定の基準電圧Ｖrefに接続されており、アンプ７１の出力端子は、トランジスタ７３のゲートに接続されている。トランジスタ７２のソースは、電源電圧ＶＤＤに接続されており、トランジスタ７２のドレインは、トランジスタ７３のドレインに接続されており、この接続点には、トランジスタ７２のゲートが接続されている。また、この接続点には、オフセット生成回路６３が接続されている。
トランジスタ７３のソースは、抵抗８０を介して接地されており、トランジスタ７３のソースと抵抗８０との接続点には、アンプ７１の−入力端子が接続されている。
また、トランジスタ７４乃至７６のドレインは、トランジスタ６１のドレインに接続されている。トランジスタ７４のゲートは、スイッチ７７の一端に接続されており、トランジスタ７５のゲートは、スイッチ７８の一端に接続されており、トランジスタ７６のゲートは、スイッチ７９の一端に接続されている。トランジスタ７４のソースは、抵抗８１を介して接地されており、トランジスタ７５のソースは、抵抗８２を介して接地されており、トランジスタ７６のソースは、抵抗８３を介して接地されている。
スイッチ７７は、トランジスタ７４のゲートを、アンプ７１の出力端子とトランジスタ７３のゲートとの接続点に接続し、または、接地させる。スイッチ７８は、トランジスタ７５のゲートを、アンプ７１の出力端子とトランジスタ７３のゲートとの接続点に接続し、または、接地させる。スイッチ７９は、トランジスタ７６のゲートを、アンプ７１の出力端子とトランジスタ７３のゲートとの接続点との接続し、または、接地させる。
また、ゲイン変更回路６０Ａでは、トランジスタ７４乃至７６のゲート幅、および抵抗８１乃至８３の抵抗値がバイナリコードとなるようにされている。即ち、トランジスタ７３のゲート幅Ｗに対して、トランジスタ７４のゲート幅は等倍とされ、トランジスタ７５のゲート幅は、１／２倍とされ、トランジスタ７６のゲート幅は、１／４倍とされている。また、抵抗８０の抵抗値Ｒに対して、抵抗８１の抵抗値が等倍とされ、抵抗８２の抵抗値が２倍とされ、抵抗８３の抵抗値が４倍とされている。
このように構成されている参照電圧回路３５Ａでは、オフセット生成回路６３が、トランジスタ７２のドレインに接続されており、この接続点からオフセット生成回路６３に電流が供給される。即ち、オフセット生成回路６３とゲイン変更回路６０Ａとで、電流源を共通化することができる。これにより、参照電圧回路３５Ａのレイアウトを、電流源が共通化されていない回路構成より、小さくすることができる。
また、参照電圧回路３５Ａでは、スイッチ７７乃至７９を切り替えることで、トランジスタ６１との接続点からゲイン変更回路６０Ａに流れ込む電流の電流値が変更され、これにより、ゲインが変更される。ここで、トランジスタ７４乃至７６のゲート幅、および抵抗７７乃至７６の抵抗値がバイナリコードとされているので、ゲインを変更するための回路構成を簡略化することができる。
なお、図８の参照電圧回路３５Ａは、３つのトランジスタ７４乃至７６と３つの抵抗８０乃至８３により電流値を変更するように構成されているが、３つ以上のトランジスタと抵抗を用いることで、電流値の分解能を向上させることができる。
次に、図９は、参照電圧回路のさらに他の構成例を示すブロック図である。
図９において、参照電圧回路３５Ｂは、ゲイン変更回路６０Ｂ、トランジスタ６１、ランプ電圧生成回路６２、オフセット生成回路６３、および抵抗６４から構成される。また、参照電圧回路３５Ｂは、アンプ６５、トランジスタ６６、抵抗６７’、および基準電圧変更部９０から構成される。なお、図９では、図７の参照電圧回路３５と共通する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
即ち、図９の参照電圧回路３５Ｂは、トランジスタ６１、ランプ電圧生成回路６２、オフセット生成回路６３、抵抗６４、アンプ６５、およびトランジスタ６６を備える点で、図７の参照電圧回路３５と共通する。但し、参照電圧回路３５Ｂは、図７の可変抵抗６７に替えて抵抗６７’が設けられ、ゲイン変更回路６０Ｂが基準電圧変更部９０を備える点で、参照電圧回路３５と異なっている。
基準電圧変更部９０は、抵抗９１乃至９５、スイッチ９６乃至９９、およびアンプ１００から構成されている。
抵抗９１乃至９５は、直列に接続されており、抵抗９１の一端が電源電圧ＶＤＤに接続され、抵抗９５の一端が接地されている。抵抗９１と９２との接続点には、スイッチ９６の一端が接続され、抵抗９２と９３との接続点には、スイッチ９７の一端が接続されている。また、抵抗９３と９４との接続点には、スイッチ９８の一端が接続され、抵抗９４と９５との接続点には、スイッチ９９の一端が接続されている。
スイッチ９６乃至９９の他端は、アンプ１００の＋入力端子に接続されている。アンプ１００の出力端子が、アンプ６５の＋入力端子に接続されており、その接続点に、アンプ１００の−入力端子が接続されている。
このように構成されている参照電圧回路３５Ｂでは、スイッチ９６乃至９９を切り替えることにより、アンプ１００に供給される電圧が変更され、アンプ１００が、その電圧に応じて、アンプ６５に入力される基準電圧Ｖrefを変更する。
このように、アンプ６５に入力される基準電圧Ｖrefが変更されることで、アンプ６５が出力する電圧が変更される。そして、その電圧に応じて抵抗６７’に流れる電流、即ち、トランジスタ６１からゲイン変更回路６０Ｂに流れ込む電流値が変更されることで、ゲインを変更することができる。なお、ゲイン変更回路６０Ｂに流れ込む電流値は、Ｖref／Ｒごとに変化する。また、このように、スイッチ９６乃至９９を切り替えて基準電圧Ｖrefを変更する構成とすることで、高い精度でゲインを変更することができる。
また、ゲイン変更回路６０Ｂでは、電圧を電流に変換するアンプ６５の帯域を狭くすることで、ノイズを減少することができる。
即ち、図１０は、ゲイン変更回路の他の構成例を示すブロック図である。
図１０において、ゲイン変更回路６０Ｂ’は、アンプ６５、トランジスタ６６、抵抗６７’、基準電圧変更部９０、およびキャパシタ１０１から構成される。なお、図１０では、図９のゲイン変更回路６０Ｂと共通する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
即ち、図１０のゲイン変更回路６０Ｂ’は、アンプ６５、トランジスタ６６、抵抗６７’、および基準電圧変更部９０を備える点で、図９のゲイン変更回路６０Ｂと共通する。但し、ゲイン変更回路６０Ｂ’は、キャパシタ１０１を備える点で、ゲイン変更回路６０Ｂと異なっている。
キャパシタ１０１は、所定の容量Ｃを持ち、その一端は、アンプ６５の出力端子とトランジスタ６６のゲートとの接続点に接続され、その他端は、接地されている。
このようなキャパシタ１０１を設けることにより、ノイズ帯域を狭くすることができ、アンプ６５および基準電圧変更部９０によるノイズを低減することができる。
図１１を参照して、ノイズ帯域について説明する。
図１１は、ノイズスペクトラムと帯域の関係を表している。
基準電圧変更部９０のノイズスペクトラムをＳｎ１とし、基準電圧変更部９０（のアンプ１００）の帯域をω１とし、アンプ６５のノイズスペクトラムをＳｎ２とし、アンプ６５の帯域をω２とする。ゲイン変更回路６０Ｂ’にキャパシタ１０１が設けられていないとしたとき（即ち、図９のゲイン変更回路６０Ｂ）のアンプ６５の帯域をω２０とする。
図１１の上側に示すように、ゲイン変更回路６０Ｂ’にキャパシタ１０１が設けられていることにより、高周波成分がカットされ、アンプ６５の帯域ω２０は、帯域ω２まで帯域を狭くすることができる。
また、アンプ６５から出力されるノイズスペクトラムＳｎ’は、基準電圧変更部９０のノイズスペクトラムＳｎ１と、アンプ６５のノイズスペクトラムＳｎ２とを掛け合わした値となる。従って、そして、アンプ６５の帯域ω２が、基準電圧変更部９０の帯域ω１以下となるように、キャパシタ１０１の容量Ｃを選択することで、アンプ６５から出力されるノイズスペクトラムＳｎ’は、図１１の下側に示すように、帯域を狭くすることができる。その結果、抵抗６７’を流れる電流の電流ノイズを小さくすることができる。
次に、図１２は、参照電圧回路のさらに他の構成例を示すブロック図である。
図１２に示すように、参照電圧回路３５Ｄは、ゲイン変更回路６０、トランジスタ６１、ランプ電圧生成回路６２、オフセット生成回路６３、および抵抗６４から構成される。
なお、参照電圧回路３５Ｄは、図６の参照電圧回路３５と同一のブロックから構成されているが、参照電圧回路３５は、接地レベルを基準電位として、ランプ信号を生成するのに対し、参照電圧回路３５Ｄは、電源電圧ＶＤＤを基準電位として、ランプ信号を生成する。
即ち、参照電圧回路３５Ｄは、ゲイン変更回路６０を介して、トランジスタ６１のドレインが電源電圧ＶＤＤに接続されており、トランジスタ６１のソースが接地されている。トランジスタ６１のゲートが、ランプ電圧生成回路６２に接続されており、トランジスタ６１のゲートとランプ電圧生成回路６２の接続点と、トランジスタ６１のドレインとゲイン変更回路６０の接続点とが接続されている。
ランプ電圧生成回路６２は、抵抗６４を介して電源電圧ＶＤＤに接続されており、ランプ電圧生成回路６２と抵抗６４との接続点には、オフセット生成回路６３が接続され、この接続点が、ランプ信号を出力する出力端子（図示せず）に接続されている。
このように構成されている参照電圧回路３５Ｄは、電源電圧ＶＤＤを基準電位として、ランプ信号を生成する。
即ち、シリコンウェハなどの半導体チップ上に構成されるときに、図６の参照電圧回路３５は、Ｐチャンネルでの折り返しで構成され、参照電圧回路３５Ｄは、Ｎチャンネルでの折り返しで構成される。
例えば、ランプ信号を生成する基準電位として、接地レベルと電源電圧ＶＤＤとのいずれを選択するかは、ランプ信号による比較の対象となる画素信号の基準電位に応じて決定することができる。即ち、画素信号の基準電位が接地レベルであれば、接地レベルを基準電位としてランプ信号を生成し、一方、画素信号の基準電位が電源電圧ＶＤＤであれば、電源電圧ＶＤＤを基準電位としてランプ信号を生成することができる。
このように、画素信号の基準電位と、ランプ信号の基準電位とを共通にすることにより、CMOSセンサ３１により撮像される画像に生じるノイズを低減させることができる。
例えば、画素信号の基準電位が接地レベルで、ランプ信号の基準電位が電源電圧ＶＤＤである場合には、電源電圧ＶＤＤにノイズが発生したとき、画素信号とランプ信号とを比較した結果にも、そのノイズが乗ってしまう。これに対し、画素信号の基準電位と、ランプ信号の基準電位とが、電源電圧ＶＤＤで共通である場合には、電源電圧ＶＤＤにノイズが発生しても、そのノイズは、画素信号とランプ信号との比較において、打ち消されるので、その比較結果は、ノイズの影響を受けることがない。従って、画像に生じるノイズを低減させることができる。
また、このように、参照電圧回路の構成を、Ｐチャンネルでの折り返しと、Ｎチャンネルでの折り返しとのいずれも選択することができるので、例えば、1/fノイズ（フリッカノイズ）が問題となるときには、ノイズの少ないＰチャンネルでの折り返しを選択することで、1/fノイズによる影響を低減させることができる。
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
ランプ信号を生成する参照電圧回路を示すブロック図である。 ランプ信号を生成する参照電圧回路の他の例を示すブロック図である。 本発明を適用したCMOSセンサの一実施の形態の構成例を示すブロック図である。 CMOSセンサ３１の動作について説明する図である。 ゲインアップ時のランプ信号と、オフセット時のランプ信号とを説明する図である。 参照電圧回路３５の構成例を示すブロック図である。 ゲイン変更回路６０の構成例を示すブロック図である。 参照電圧回路の他の構成例を示すブロック図である。 参照電圧回路のさらに他の構成例を示すブロック図である。 ゲイン変更回路の他の構成例を示すブロック図である。 ノイズ帯域について説明する図である。 参照電圧回路のさらに他の構成例を示すブロック図である。
符号の説明
３１ CMOSセンサ， ３２ システム制御ユニット， ３３ 垂直走査回路， ３４ ピクセルアレイ， ３５ 参照電圧回路， ３６ カラムADC， ３７ 水平走査回路， ３８ 垂直方向デコーダ， ３９ 垂直方向駆動回路， ４１11乃至４１mn 画素， ４２1乃至４２n 行制御線， ４３1乃至４３m 垂直信号線， ４５ 電圧比較部， ４６ A/D変換部， ４７ 感度増幅部， ４８ 比較器， ４９ A/D変換器， ５１ 水平方向デコーダ， ５２ 水平方向駆動回路， ６０ ゲイン変更回路， ６１ トランジスタ， ６２ ランプ電圧生成回路， ６３ オフセット生成回路， ６４ 抵抗， ６５ アンプ， ６６ トランジスタ， ６７ 可変抵抗

Claims (5)

  1. 画素信号をデジタル変換するときに参照される参照電圧を生成する参照電圧回路において、
    所定の初期電圧から、一定の傾きで降下するランプ電圧を生成するランプ電圧生成手段と、
    前記ランプ電圧生成手段とカレントミラー回路を形成する第１のトランジスタと、
    所定の電源から前記第１のトランジスタを介して流れ込む電流の電流値を変更することにより、前記ランプ電圧生成手段により生成されるランプ電圧の傾きを変更するゲイン変更手段と
    を備え、
    前記ゲイン変更手段は、
    アンプと、第２および第３のトランジスタと、複数のゲイン変更用トランジスタと、複数のスイッチと、複数の抵抗とを有し、
    前記アンプは、プラス入力端子が所定の基準電圧レベルに接続され、マイナス接続端子が抵抗を介して接地レベルに接続され、出力端子が前記第２のトランジスタのゲートに接続されており、
    前記第２のトランジスタは、ゲートが前記アンプの出力端子に接続され、ドレインが前記第３のトランジスタを介して所定の電源電圧レベルに接続され、ソースが抵抗を介して接地レベルに接続されており、
    前記複数のゲイン変更用トランジスタは、それぞれのドレインが前記第１のトランジスタに接続され、それぞれのソースに接続された前記抵抗を介して接地レベルに接続され、それぞれのゲートに接続された前記スイッチを介して前記第２のトランジスタのゲートと前記アンプの出力端子との接続点および接地レベルのいずれか一方に接続される
    接続構成とされており、
    前記複数のゲイン変更用トランジスタのゲートと、前記接続点または接地レベルとのそれぞれの接続を、前記スイッチにより選択的に切り替えることで、前記第１のトランジスタを介して前記ゲイン変更手段に流れ込む電流を調整する
    参照電圧回路。
  2. 前記ランプ電圧には、第１の初期電圧から、一定の傾きで電圧が降下する区間と、第２の初期電圧から、一定の傾きで電圧が降下する区間とがあり、
    前記第１の初期電圧に対して、前記第２の初期電圧をオフセットさせるオフセット生成手段を
    さらに備える請求項１に記載の参照電圧回路。
  3. 前記第３のトランジスタのソースが前記所定の電源電圧に接続されており、
    前記第３のトランジスタのドレインおよびゲートと、前記第２のトランジスタのドレインとが、前記オフセット生成手段に接続されている
    請求項２に記載の参照電圧回路。
  4. 前記ゲイン変更手段が、前記ランプ電圧の傾きを変更するための電流成分を生成するための電流源と、前記オフセット生成手段が、前記第１の初期電圧に対して前記第２の初期電圧をオフセットさせるための電流成分を生成するための電流源とが共通である
    請求項２に記載の参照電圧回路。
  5. 画像を撮像する撮像回路であって、
    画素信号を出力する複数の画素が配置される画素アレイと、
    前記画素アレイの画素から出力される画素信号をデジタル変換するときに参照される参照電圧を生成する参照電圧回路と
    を備え、
    前記画素アレイと前記参照電圧回路とが、同一の半導体チップ上に構成され、
    前記参照電圧回路は、
    所定の初期電圧から、一定の傾きで降下するランプ電圧を生成するランプ電圧生成手段と、
    前記ランプ電圧生成手段とカレントミラー回路を形成する第１のトランジスタと、
    所定の電源から前記第１のトランジスタを介して流れ込む電流の電流値を変更することにより、前記ランプ電圧生成手段により生成されるランプ電圧の傾きを変更するゲイン変更手段と
    を有し、
    前記ゲイン変更手段は、
    アンプと、第２および第３のトランジスタと、複数のゲイン変更用トランジスタと、複数のスイッチと、複数の抵抗とを有し、
    前記アンプは、プラス入力端子が所定の基準電圧レベルに接続され、マイナス接続端子が抵抗を介して接地レベルに接続され、出力端子が前記第２のトランジスタのゲートに接続されており、
    前記第２のトランジスタは、ゲートが前記アンプの出力端子に接続され、ドレインが前記第３のトランジスタを介して所定の電源電圧レベルに接続され、ソースが抵抗を介して接地レベルに接続されており、
    前記複数のゲイン変更用トランジスタは、それぞれのドレインが前記第１のトランジスタに接続され、それぞれのソースに接続された前記抵抗を介して接地レベルに接続され、それぞれのゲートに接続された前記スイッチを介して前記第２のトランジスタのゲートと前記アンプの出力端子との接続点および接地レベルのいずれか一方に接続される
    接続構成とされており、
    前記複数のゲイン変更用トランジスタのゲートと、前記接続点または接地レベルとのそれぞれの接続を、前記スイッチにより選択的に切り替えることで、前記第１のトランジスタを介して前記ゲイン変更手段に流れ込む電流を調整する
    撮像回路。
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