JP2003060507A - ランプ電圧発生回路及びそれを用いたアナログデジタル変換器 - Google Patents

Abstract

(57)【要約】 【課題】 ランプ電圧の電圧勾配が可変で、チップ面積
を小さくでき、ランプ電圧のチップ毎の電圧勾配誤差を
低減できるようなランプ電圧発生回路を提供すること。 【解決手段】 基準電圧Ｖ_REFを分圧する複数の分圧抵
抗Ｒ_n〜Ｒ_n+1と、この分圧抵抗Ｒ_n〜Ｒ_n+1の分圧Ｖ_kを
出力する入力電圧選択部２と、分圧Ｖ_kが入力されるス
イッチトキャパシタ型積分器ＳＣとを備え、このスイッ
チトキャパシタ型積分器ＳＣが、負入力端子ＩＮＭ（第
１の入力端子）、基準電圧Ｖ_REFに保持された正入力端
子ＩＮＰ（第２の入力端子）、及び出力端子ＯＵＴを有
する差動増幅器ＯＰと、該差動増幅器ＯＰの帰還容量Ｃ
ＦＥと、第１の充電期間に上記分圧Ｖ _kが充電され、第
２の充電期間に上記帰還容量ＣＦＥの負入力端子ＩＮＭ
側の端子電圧が充電される入力容量ＣＩＮとを有するラ
ンプ電圧発生回路１による。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ランプ電圧発生回
路、及びアナログデジタル変換器に関する。

【０００２】

【従来の技術】固体撮像素子からの読み出し信号はアナ
ログ値なので、それをデジタル値に変換するためのアナ
ログデジタル変換器が必要である。このアナログデジタ
ル変換器として従来用いられているものに、積分方式コ
ラム型アナログデジタル変換器がある。

【０００３】この積分方式アナログデジタル変換器にお
いては、読み出し信号と、ランプ電圧発生回路から出力
されたランプ電圧とを電圧比較回路に入力する。そし
て、ランプ電圧に同期してクロックパルスを計数するカ
ウンタを電圧比較回路の後段に設け、ランプ電圧が読み
出し電圧を超えた瞬間の計数値をラッチし、それをデジ
タル値として出力する。

【０００４】従来、上記ランプ電圧発生回路として用い
られているものに、容量素子と抵抗素子とで構成される
ＣＲ積分器がある。このＣＲ積分器では、その入力ノー
ドに所定電圧を印加することにより容量素子が充電さ
れ、この容量素子の端子電圧がランプ電圧として出力さ
れる。

【０００５】

【発明が解決しようとする課題】しかし、このＣＲ積分
器では、次のような不都合が生じる。まず第１に、ラン
プ電圧の電圧勾配が容量値と抵抗値とで定まってしまう
ので、その電圧勾配は固定されて自由には変えられな
い。上述のアナログデジタル変換器では、ランプ電圧と
カウンタとを同期させなければならない。しかし、上の
ようにランプ電圧の電圧勾配が固定されていると、背景
技術の要請等によりクロック周波数が変更され、該クロ
ックを計数するカウンタの計数速度が変更される場合、
ランプ電圧とカウンタとがもはや同期しなくなるので、
同期させるためにＣＲ積分器を再設計しなければならな
い。

【０００６】第２に、電圧勾配を小さくしようとする
と、容量素子を大きくしなければならないが、これでは
積分器の面積が増大してしまう。第３に、電圧勾配の精
度は、容量素子と抵抗素子等の素子精度によって著しく
影響を受け、実用上支障をきたすほどチップ毎に電圧勾
配がばらついてしまう。本発明は、係る従来例の問題点
に鑑みて創作されたものであり、ランプ電圧の電圧勾配
が可変で、チップ面積を小さくでき、ランプ電圧のチッ
プ毎の電圧勾配誤差を低減できるようなランプ電圧発生
回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記した課題は、第１の
発明である、スイッチトキャパシタ型積分器への入力電
圧値を変えることにより、電圧勾配を可変としたランプ
電圧を前記スイッチトキャパシタ型積分器から出力させ
るランプ電圧発生回路によって解決する。又は、第２の
発明である、スイッチトキャパシタ型積分器の帰還容量
値を変えることにより、電圧勾配を可変としたランプ電
圧を前記スイッチトキャパシタ型積分器から出力させる
ランプ電圧発生回路によって解決する。

【０００８】又は、第３の発明である、スイッチトキャ
パシタ型積分器への入力電圧値と、該スイッチトキャパ
シタ型積分器の帰還容量値とを変えることにより、電圧
勾配を可変としたランプ電圧を前記スイッチトキャパシ
タ型積分器から出力させるランプ電圧発生回路によって
解決する。又は、第４の発明である、基準電圧を分圧す
る直列に接続された複数の分圧抵抗素子と、前記分圧抵
抗素子の複数の接続点の中から一つを選択し、該選択さ
れた接続点の分圧を出力する入力電圧選択部と、前記分
圧が入力されるスイッチトキャパシタ型積分器とを備
え、前記スイッチトキャパシタ型積分器が、第１の入力
端子、前記基準電圧に保持された第２の入力端子、及び
出力端子を有する差動増幅器と、前記第１の入力端子と
前記出力端子との間に接続された帰還容量素子と、第１
の充電期間に前記分圧が充電され、第２の充電期間に前
記帰還容量素子の前記第１の入力端子側の端子電圧が充
電される入力容量素子とを有するランプ電圧発生回路に
よって解決する。

【０００９】又は、第５の発明である、前記第１の入力
端子と前記出力端子との間に各々接続されて、前記帰還
容量素子と相互に並列構成となる複数の容量素子と、前
記複数の容量素子の中から任意個を選択することにより
前記スイッチトキャパシタ型積分器の合成帰還容量値を
変える帰還容量選択部とを備えたことを特徴とする第４
の発明に記載のランプ電圧発生回路によって解決する。

【００１０】又は、第６の発明である、第１の入力端
子、基準電圧に保持された第２の入力端子、及び出力端
子を有する差動増幅器と、前記第１の入力端子と前記出
力端子との間に接続された帰還容量素子と、第１の充電
期間に入力電圧が充電され、第２の充電期間に前記帰還
容量素子の前記第１の入力端子側の端子電圧が充電され
る入力容量素子とを有するスイッチトキャパシタ型積分
器と、前記第１の入力端子と前記出力端子との間に各々
接続されて、前記帰還容量素子と相互に並列構成となる
複数の容量素子と、前記複数の容量素子の中から任意個
を選択することにより前記スイッチトキャパシタ型積分
器の合成帰還容量値を変える帰還容量選択部とを備えた
ランプ電圧発生回路によって解決する。

【００１１】又は、第７の発明である、前記差動増幅器
の出力端子にローパスフィルタを接続したことを特徴と
する第４の発明乃至第６の発明のいずれか一に記載のラ
ンプ電圧発生回路によって解決する。又は、第８の発明
である、信号電圧をデジタル値に変換するアナログデジ
タル変換器であって、第１の発明乃至第７の発明のいず
れか一に記載のランプ電圧発生回路と、前記ランプ電圧
発生回路から出力されるランプ電圧と前記信号電圧とを
比較する電圧比較回路と、内部クロックと、前記内部ク
ロックを計数するカウンタと、前記カウンタの計数値が
入力されると共に、該入力された計数値を前記電圧比較
回路の出力に基づきラッチし、該ラッチした計数値を前
記信号電圧のアナログデジタル変換値として出力するラ
ッチ回路とを備えたアナログデジタル変換器によって解
決する。

【００１２】又は、第９の発明である、前記ランプ電圧
発生回路内の前記スイッチトキャパシタ型積分器が前記
内部クロックに同期して動作することを特徴とする第８
の発明に記載のアナログデジタル変換器によって解決す
る。又は、第１０の発明である、前記ランプ電圧が最適
量子化条件を満足しているか否かを判定して、最適量子
化条件を満足していないと判定した場合に、前記ランプ
電圧の電圧勾配を変えて前記ランプ電圧が最適量子化条
件を満足するようにする調節手段を備えたことを特徴と
する第８の発明又は第９の発明に記載のアナログデジタ
ル変換器によって解決する。

【００１３】又は、第１１の発明である、前記調節手段
が、第１の発明乃至第７の発明のいずれか一に記載のラ
ンプ電圧発生回路と、前記信号電圧の最大電圧値のＡ倍
（０＜Ａ＜１）の電圧である比較電圧と、前記ランプ電
圧発生回路から出力される前記ランプ電圧とを比較する
電圧比較回路と、内部クロックと、前記内部クロックを
計数するカウンタと、前記カウンタの計数値が入力され
ると共に、該入力された計数値を前記電圧比較回路の出
力に基づきラッチし、該ラッチした計数値を前記比較電
圧のアナログデジタル変換値として出力するラッチ回路
と、前記比較電圧のアナログデジタル変換値が前記カウ
ンタの最大計数値のＡ倍に等しいか否かを判定し、等し
くない場合に、前記ランプ電圧発生回路の電圧勾配を変
えることにより、前記ランプ電圧が最適量子化条件を満
足するようにする制御部とを有することを特徴とする第
１０の発明に記載のアナログデジタル変換器によって解
決する。

【００１４】次に、本発明の作用について説明する。本
発明では、スイッチトキャパシタ型積分器を用いてラン
プ電圧発生回路を実現している。スイッチトキャパシタ
型積分器では、それへの入力電圧値と帰還容量値のいず
れか又は双方を変えることにより、出力電圧勾配が可変
になる。この出力電圧をランプ電圧として用いれば、電
圧勾配が可変のランプ電圧を提供することができる。こ
れを以下に説明する。

【００１５】図１に例示するように、本発明に係るラン
プ電圧発生回路１は、基準電圧Ｖ_{RE F}を分圧する直列に
接続された複数の分圧抵抗素子Ｒ１〜Ｒｎ＋１を備えて
いる。そして、入力電圧選択部２が、この分圧抵抗素子
同士の複数の接続点Ｐ₁〜Ｐ_nの中から一つＰ_kを選択
し、該選択された接続点Ｐ_kの分圧Ｖ_kをスイッチトキャ
パシタ型積分器ＳＣに出力する。各分圧抵抗素子Ｒ１〜
Ｒｎ＋１の抵抗値をＲ₁〜Ｒ_n+1とすれば、分圧Ｖ_kは、 Ｖ_k＝Ｖ_REF・（Ｒ₁＋Ｒ₂＋・・・＋Ｒ_k）／（Ｒ₁＋Ｒ₂＋・・・＋Ｒ_n+1） ・・・（ａ） となる。

【００１６】スイッチトキャパシタ型積分器ＳＣは、概
して、入力容量素子ＣＩＮ（容量値Ｃ_in）、帰還容量素
子ＣＦＥ（容量値Ｃ_fe）、及び差動増幅器ＯＰを有して
いる。このうち、差動増幅器ＯＰは、負入力端子ＩＮＭ
（第１の入力端子）と、基準電圧Ｖ_REFに保持された正
入力端子ＩＮＰ（第２の入力端子）と、出力端子ＯＵＴ
とを備えている。そして、この負入力端子ＩＮＭと出力
端子ＯＵＴとの間に、上記帰還容量素子ＣＦＥが接続さ
れている。

【００１７】係るランプ電圧発生回路１は、以下のよう
に動作する。まず、第１の充電期間（スイッチＳＷａが
オン状態で、スイッチＳＷｂがオフ状態の期間）におい
て、入力容量素子ＣＩＮに上記分圧Ｖ_kが充電される。
この第１の充電期間では、スイッチＳＷａがオン状態
で、スイッチＳＷｂがオフ状態なので、入力容量素子Ｃ
ＩＮに Ｑ_in＝Ｃ_inＶ_k ・・・（ｂ） なる電荷が充電されると共に、該入力容量素子ＣＩＮの
一端ａの電圧がＶ_kに保持されている。

【００１８】次いで、第２の充電期間（スイッチＳＷａ
がオフ状態で、スイッチＳＷｂがオン状態の期間）に移
り、入力容量素子ＣＩＮに、帰還容量素子ＣＦＥの一端
ｃ側（負入力端子ＩＮＭ側）の電圧が充電される。この
第２の充電期間では、スイッチＳＷａがオフ状態でスイ
ッチＳＷｂがオン状態なので、入力容量素子ＣＩＮの一
端ａの電圧は、帰還容量素子ＣＦＥの一端ｃの電圧に等
しくなる。ここで、差動増幅器ＯＰの負入力端子ＩＮＭ
と正入力端子ＩＮＰとがイマジナリーショートされるこ
とを考慮すると、帰還容量素子ＣＦＥの一端ｃの端子電
圧は、正入力端子ＩＮＰの電圧、即ち基準電圧Ｖ_REFに
等しくなる。従って、入力容量素子ＣＩＮの一端ａの電
圧も、この基準電圧Ｖ_REFに等しくなる。これにより、
第２の充電期間では、帰還容量素子ＣＦＥの一端ｃ側の
電圧、即ち基準電圧Ｖ_REFが入力容量素子ＣＩＮに充電
される。

【００１９】入力容量素子ＣＩＮの一端ａの端子電圧
は、第１の充電期間ではＶ_kであったが、第２の充電期
間では上のようにＶ_REFになる。従って、第２の充電期
間では、 ΔＱ_in＝（Ｖ_REF−Ｖ_k）・Ｃ_in ・・・（ｃ） なる正電荷が、（ｂ）式のＱ_inに加え更に入力容量素子
ＣＩＮの一端ａ側に新たに充電される。Ｖ_REF＞Ｖ_kなの
で、ΔＱ_inは正電荷の増分を表す。

【００２０】この新たな正電荷ΔＱ_inの起源は、帰還容
量素子ＣＦＥの一端ｃ側の極板なので、帰還容量素子Ｃ
ＦＥのｃ側の極板電荷はこの正電荷ΔＱ_inだけ減少す
る。これに伴い、帰還容量素子ＣＦＥのｄ側の電荷は、
この正電荷ΔＱ_inだけ増加する。帰還容量素子ＣＦＥの
ｃ側が常に一定電圧（＝基準電圧Ｖ_REF）であること
と、上述した電荷の増減とを考慮すると、帰還容量素子
ＣＦＥのｄ側の端子電圧Ｖ _OUTは、第１の充電期間から
第２の充電期間の間に ΔＶ_out＝ΔＱ_in／Ｃ_fe＝（Ｖ_REF−Ｖ_k）・Ｃ_in／Ｃ_fe ・・・（１ｄ） だけ上昇する。

【００２１】従って、上記第１の充電期間と第２の充電
期間とを繰り返すことにより、時間と共に電圧値が上昇
するランプ電圧が、差動増幅器ＯＰの出力端子ＯＵＴか
ら得られる。以下、このランプ電圧をＶ_RAMPと書く。こ
のランプ電圧Ｖ_RAMPの勾配は、（１ｄ）式のΔＶ_outの
大小を調節することにより可変となる。（１ｄ）式によ
れば、このようにΔＶ_outの大小を調節するには、分
圧Ｖ_kを変える方法と、帰還容量値Ｃ_feを変える方法
と、これら分圧Ｖ_k及び帰還容量値Ｃ_feの双方を変え
る方法とがある。

【００２２】ここで注目すべきは、ΔＶ_outを小にした
い場合、のように分圧Ｖ_kを大きくする方法と、の
ようにＣ_feを大きくする方法とがあるが、によれば、
のようにＣ_feを大きくする必要が無いので、に比べ
てチップ面積を小さくできるという点である。また、
のように帰還容量値Ｃ_feを変えるには、次のようにすれ
ばよい。すなわち、差動増幅器ＯＰの負入力端子ＩＮＭ
と出力端子ＯＵＴとの間に各々接続されて、帰還容量素
子ＣＦＥと相互に並列構成となる複数の容量素子Ｃ１〜
Ｃｎを設け、当該容量素子Ｃ１〜Ｃｎの中から任意個を
選択して、合成帰還容量値Ｃ_fe ^(all)を変えればよい。
ここで、合成帰還容量値Ｃ_fe ^(all)とは、容量素子Ｃ１
〜Ｃｎの中から選択された容量素子と、帰還容量素子Ｃ
ＦＥとの合成容量値のことである。

【００２３】例えば、容量素子Ｃ１〜Ｃｎの中からｐ個
の容量素子Ｃi1、Ｃi2、・・・Ｃipを選び、各々の容量
値をＣ_i1、Ｃ_i2、・・・Ｃ_ipとすれば、合成帰還容量値
Ｃ_fe ^(all)は、 Ｃ_fe ^(all)＝Ｃ_fe＋Ｃ_i1＋Ｃ_i2＋・・・＋Ｃ_ip ・・・（ｅ） となるので、（１ｄ）式のＣ_feをこのＣ_fe ^(all)で置き
換えれば、増分ΔＶ_outは、 ΔＶ_out＝（Ｖ_REF−Ｖ_k）・Ｃ_in／（Ｃ_fe＋Ｃ_i1＋Ｃ_i2＋・・・＋Ｃ_ip） ・・・（２ｄ） となる。このように、容量素子Ｃ１〜Ｃｎによっても、
ランプ電圧Ｖ_RAMPの電圧勾配を変えることができる。

【００２４】 ここで（２ｄ）式に（ａ）式を代入すると、 ΔＶ_out＝｛Ｃ_in／（Ｃ_fe＋Ｃ_i1＋Ｃ_i2＋・・・＋Ｃ_ip）｝× ｛１−（Ｒ₁＋Ｒ₂＋・・・＋Ｒ_k）／（Ｒ₁＋Ｒ₂＋・・・ ＋Ｒ_n+1）｝・Ｖ_REF ・・・（３ｄ） となる。

【００２５】（３ｄ）式では、Ｃ_in／（Ｃ_fe＋Ｃ_i1＋Ｃ
_i2＋・・・＋Ｃ_ip）や（Ｒ₁＋Ｒ₂＋・・・＋Ｒ_k）／
（Ｒ₁＋Ｒ₂＋・・・＋Ｒ_n+1）のように、容量値及び抵
抗値が比で表れているのに注意されたい。容量素子及び
抵抗素子を同一の半導体基板上に同一の製造プロセスで
作りこめば、各抵抗素子の抵抗値や各容量素子の容量値
の絶対値はその製造プロセスに依存して（例えば不純物
のドープ量のバラツキに依存して）変動するかもしれな
い。しかし、（３ｄ）式におけるような各抵抗素子同士
の抵抗比や各容量素子同士の容量比は、製造プロセスに
は殆ど依存しないので、ランプ電圧の電圧勾配のチップ
毎の誤差が大幅に改善される。

【００２６】また、本発明に係る他のランプ電圧発生回
路のように、上記差動増幅器ＯＰの出力端子ＯＵＴにロ
ーパスフィルタＬＰを接続すると、入力容量素子ＣＩＮ
や帰還容量素子ＣＦＥの充放電に起因して生じるノイズ
が除去されたランプ電圧が出力される。更に、本発明で
は、図３に例示するように、上記したランプ電圧発生回
路１を、信号電圧Ｖ_AINをアナログデジタル変換するア
ナログデジタル変換器に用いる。具体的には、上記ラン
プ電圧発生回路１と、それから出力されるランプ電圧Ｖ
_RAMPと上記信号電圧Ｖ_AINとを比較する電圧比較回路６
と、内部クロック８と、内部クロック８を計数するカウ
ンタ４と、上記電圧比較回路６の出力に基づいてカウン
タ４の計数値をラッチするラッチ回路５とを備えてい
る。この場合、ラッチされた計数値が、信号電圧Ｖ_AIN
のアナログデジタル変換値となる。

【００２７】上記したように、ランプ電圧発生回路１
は、チップ毎の電圧勾配誤差が低減されたランプ電圧を
出力できる。電圧勾配の精度が良いので、このアナログ
デジタル変換器では、信号電圧Ｖ_AINを精度良くアナロ
グデジタル変換できる。また、本発明に係る他のアナロ
グデジタル変換器では、上記ランプ電圧発生回路１内の
上記スイッチトキャパシタ型積分器ＳＣ（図１）が上記
内部クロック８（図３）に同期して動作する。ここで、
同期して動作するとは、上述の第１の充電期間と第２の
充電期間とが内部クロック８のクロックパルスに同期し
て行われることを言う。

【００２８】クロック１パルス当りのランプ電圧の増加
量はクロック周波数に依らず一定で（３ｄ）式で与えら
れ、また内部クロックとスイッチトキャパシタ型積分器
とが同期していることから、或るクロック周波数でラン
プ電圧が最適量子化条件を満足すれば、他の周波数でも
やはり最適量子化条件を満足する。これにより、クロッ
ク周波数が変更されても、ランプ電圧発生回路を再設計
する必要がなくなる。

【００２９】また、本発明に係る別のアナログデジタル
変換器では、ランプ電圧が最適量子化条件を満足してい
るか否かを判定して、ランプ電圧が最適量子化条件を満
足するように該ランプ電圧の電圧勾配を調節する調節手
段を備えている。これにより、量子化精度が最も良く、
またオーバーフローすること無しにアナログデジタル変
換することができる。

【００３０】この調節手段は、図７に例示するように、
ランプ電圧発生回路１と、電圧比較回路６ａと、内部ク
ロック８と、この内部クロック８を計数するカウンタ４
と、ラッチ回路５ａと、制御部１１とで構成される。こ
のうち、電圧比較回路６ａには、信号電圧Ｖ_AINの最大
電圧値Ｖ_AIN ^(MAX)のＡ倍（０＜Ａ＜１、図７の例ではＡ
＝２／３）の電圧である比較電圧Ａ・Ｖ_AIN ^{( MAX)}と、ラ
ンプ電圧発生回路１から出力されるランプ電圧Ｖ_RAMPと
が比較される。

【００３１】そして、ランプ電圧Ｖ_RAMPの電圧値が上昇
していき、Ｖ_RAMP＝Ａ・Ｖ_AIN ^(MAX)となる時点で電圧比
較回路６ａの出力が反転し、これに基づき該時点におけ
るカウンタ４の計数値がラッチ回路５ａにラッチされ
る。係る計数値は、比較電圧Ａ・Ｖ_AIN ^(MAX)のアナログ
デジタル変換値ＲＥＦＤＡＴＡに他ならない。制御部１
１は、このデジタル値ＲＥＦＤＡＴＡがカウンタ４の最
大計数値のＡ倍に等しいか否かを判定する。等しくない
ということは、ランプ電圧Ｖ_RAMPが最大量子化条件を満
足していないということである。従って、等しくない場
合、制御部１１は、ランプ電圧Ｖ_RAMPの電圧勾配を設定
するデータであるＧＡＩＮＤＡＴＡを変更して、最適量
子化条件が満足されるようにランプ電圧Ｖ_RAMPの電圧勾
配を変える。

【００３２】本願発明者は、上記比較電圧として信号電
圧Ｖ_AINの最大電圧値Ｖ_AIN ^(MAX)そのものを用いるので
はなく、そのＡ倍（０＜Ａ＜１）であるＡ・Ｖ_AIN ^(MAX)
を用いることにより、ラッチ回路５ａに入力されるカウ
ンタ４の計数値がオーバーフローするのが極力防がれる
のを見出した。

【００３３】

【発明の実施の形態】以下、本発明の好適な実施形態を
添付図面に基づいて詳細に説明する。 （ｉ）本実施形態に係るランプ電圧発生回路の回路構成
の説明 図１は、本実施形態に係るランプ電圧発生回路１の回路
図である。図１において、Ｒ１〜Ｒｎ＋１は、基準電圧
ノード（電圧値Ｖ_REF）と接地ノードとの間に直列接続
された、複数の分圧抵抗素子である。これらは、基準電
圧Ｖ_REFを分圧するように機能する。分圧抵抗素子Ｒ１
〜Ｒｎ＋１間の接続点Ｐ₁〜Ｐ_nは、スイッチＳＷ_R1〜Ｓ
Ｗ_Rnにより選択される。これらスイッチＳＷ_R1〜ＳＷ_Rn
は、入力電圧選択部２を構成し、選択された点Ｐ_kにお
ける分圧Ｖ_kを後段に出力する。なお、スイッチＳＷ_R1
〜ＳＷ_Rnは、選択信号Ｓ１〜Ｓｎにより、オン状態及び
オフ状態に制御される。そして、各スイッチＳＷ_R1〜Ｓ
Ｗ_Rnは、例えばトランジスタ等により構成される。

【００３４】入力電圧選択部２の後段には、バッファア
ンプＢＵＦが設けられている。このバッファアンプＢＵ
Ｆは、場合によっては省いてもよい。バッファアンプＢ
ＵＦの後段には、スイッチトキャパシタ型積分器ＳＣが
設けられている。当該スイッチトキャパシタ型積分器Ｓ
Ｃは、概して、入力容量素子ＣＩＮと、差動増幅器ＯＰ
と、帰還容量素子ＣＦＥとで構成される。差動増幅器Ｏ
Ｐは、負入力端子ＩＮＭ（第１の入力端子）と、正入力
端子ＩＮＰ（第２の入力端子）と、出力端子ＯＵＴとを
有しているが、これらの端子のうち正入力端子ＩＮＰ
は、基準電圧Ｖ_REFに保持されている。

【００３５】そして、上記帰還容量素子ＣＦＥが、負入
力端子ＩＮＭと出力端子ＯＵＴとの間に接続されてい
る。図中、ＳＷａは、入力された分圧Ｖ_kを入力容量素
子ＣＩＮに充電するスイッチである。一方、ＳＷｂは、
帰還容量素子ＣＦＥの一端ｃの電圧を入力容量素子ＣＩ
Ｎに充電するスイッチである。これらのスイッチはＳＷ
ａ、ＳＷｂは、相補的な信号φ、/φにより各々制御さ
れる。

【００３６】図示のように、差動増幅器ＯＰの負入力端
子ＩＮＭと出力端子ＯＵＴとの間には、帰還容量素子Ｃ
ＦＥと相互に並列構成となるように、複数の容量素子Ｃ
１〜Ｃｎが接続されている。各々の容量素子Ｃ１〜Ｃｎ
には、それを選択するためのスイッチＳＷ_C1〜ＳＷ _Cnが
接続され、これらのスイッチＳＷ_C1〜ＳＷ_Cnにより帰還
容量選択部３が構成される。帰還容量選択部３は、容量
素子Ｃ１〜Ｃｎの中から任意個の容量素子を選択するよ
うに機能する。

【００３７】なお、スイッチＳＷ_C1〜ＳＷ_Cnは、選択信
号Ｄ１〜Ｄｎにより、オン状態及びオフ状態に制御され
る。そして、各スイッチＳＷ_C1〜ＳＷ_Cnは、例えばトラ
ンジスタ等により構成される。また、ＳＷ_CLは、帰還容
量素子ＣＦＥや容量素子Ｃ１〜Ｃｎの電荷をクリアする
ための初期化用スイッチであり、制御信号ＣＬにより制
御される。このＳＷ_CLも、トランジスタ等により構成さ
れる。

【００３８】帰還容量素子ＣＦＥの出力電圧Ｖ_OUTに
は、各容量素子（入力容量素子ＣＩＮ、帰還容量素子Ｃ
ＦＥ、容量素子Ｃ１〜Ｃｎ）の充放電の際に生じるノイ
ズが含まれる。このノイズを取り除くため、差動増幅器
ＯＰの出力端子ＯＵＴにローパスフィルタＬＰが接続さ
れている。このローパスフィルタＬＰの出力がランプ電
圧Ｖ_RAMPとなる。

【００３９】但し、このノイズが問題にならない場合
は、ローパスフィルタＬＰを省いても良い。この場合
は、差動増幅器ＯＰの出力がランプ電圧Ｖ_RAMPとなる。
図中、ＤＥＣはｎビットのデコーダである。制御部（不
図示）は、ランプ電圧の電圧勾配を設定するｎビットの
ＧＡＩＮＤＡＴＡ（Ｇ１〜Ｇｎ）を出力するが、当該Ｇ
ＡＩＮＤＡＴＡ（Ｇ１〜Ｇｎ）は、デコーダＤＥＣによ
り、選択信号Ｓ１〜Ｓｎ、Ｄ１〜Ｄｎにデコードされ
る。

【００４０】（ii）本実施形態に係るランプ電圧発生回
路の動作の説明 次に、上記ランプ電圧発生回路１の動作について、図１
及び図２を参照して説明する。図２は、ランプ電圧発生
回路１のタイミングチャートである。まず最初に、図１
のスイッチＳＷ_C1〜ＳＷ_Cnが全てオフとなっている状態
で、初期化用スイッチＳＷ_CLをオン状態にする。このよ
うにすると、帰還容量素子ＣＦＥに充電されている電荷
量がゼロになり、当該帰還容量素子ＣＦＥの両端の電位
差がゼロになる。

【００４１】次いで、初期化用スイッチＳＷ_CLをオフ状
態にした後、ＧＡＩＮＤＡＴＡ（Ｇ１〜Ｇｎ）を適当に
与え、スイッチＳＷ_R1〜ＳＷ_Rnの中から一つを選択して
オン状態にする。選択されない残りのスイッチは（説明
を簡単にするためスイッチＳＷ_C1〜ＳＷ_Cnも）、全てオ
フ状態にしておく。今、スイッチＳＷ_R1〜ＳＷ_Rnの中か
らスイッチＳＷ_Rkが選択された場合を考える。そして、
分圧抵抗素子Ｒ１〜Ｒｎ＋１の各抵抗値をＲ₁〜Ｒ_n+1と
する。

【００４２】この場合、入力電圧選択部２からは、 Ｖ_k＝Ｖ_REF・（Ｒ₁＋Ｒ₂＋・・・＋Ｒ_k）／（Ｒ₁＋Ｒ₂＋・・・＋Ｒ_n+1） ・・・（１） なる分圧Ｖ_kが出力される。この後、次に説明する第１
の充電期間が始まる。 第１の充電期間 第１の充電期間では、スイッチＳＷａがオン状態であ
り、スイッチＳＷｂがオフ状態である。従って、入力容
量素子ＣＩＮ（容量値Ｃ_in）は、 Ｑ_in＝Ｃ_inＶ_k ・・・（２） なる電荷を保持すると共に、一端ａの電圧が分圧Ｖ_kに
保持されている。

【００４３】ここで、差動増幅器ＯＰの２つの入力端
子、即ち、正入力端子ＩＮＰと負入力端子ＩＮＭとはイ
マジナリーショートされることに注意されたい。正入力
端子ＩＮＰは基準電圧Ｖ_REFに保持されているから、負
入力端子ＩＮＭも基準電圧Ｖ_REFに等しくなる。そし
て、帰還容量素子ＣＦＥの両端子ｃ、ｄの電位差は、初
期化用スイッチＳＷ_CLで電荷をクリアしたのでゼロであ
るから、差動増幅器ＯＰの出力端子ＯＵＴも結局基準電
圧Ｖ_REFに等しくなっている。

【００４４】この第１の充電期間が終了すると、次の第
２の充電期間が開始する。 第２の充電期間 スイッチＳＷａがオフ状態であり、スイッチＳＷｂがオ
ン状態である。スイッチＳＷｂがオン状態なので、入力
容量素子ＣＩＮの一端ａと、差動増幅器ＯＰの負入力端
子ＩＮＭとが同電位になる。従って、帰還容量素子ＣＦ
Ｅの一端ｃも、入力容量素子ＣＩＮの一端ａと同電位に
なる。

【００４５】また、負入力端子ＩＮＭと正入力端子ＩＮ
Ｐとがイマジナリーショートされるので、入力容量素子
ＣＩＮの一端ａ、及び帰還容量素子ＣＦＥの一端ｃは、
正入力端子ＩＮＰの電圧、即ち基準電圧Ｖ_REFに等しく
なる。先の第１の充電期間において、入力容量素子ＣＩ
Ｎの一端ａの電圧は分圧Ｖ_k（（１）式参照）に保持さ
れていた。しかし、この分圧Ｖ_kは基準電圧Ｖ_REFよりも
小さいので、スイッチＳＷｂがオン状態になり入力容量
素子ＣＩＮの一端ａの電圧がＶ_REFになると、 ΔＱ_in＝（Ｖ_REF−Ｖ_k）・Ｃ_in ・・・（３） なる正電荷が、（２）式のＱ_inに加え入力容量素子ＣＩ
Ｎの一端ａ側に新たに充電される。この新たな正電荷Δ
Ｑ_inの起源は、帰還容量素子ＣＦＥの一端ｃ側の極板な
ので、帰還容量素子ＣＦＥのｃ側の極板電荷はこの正電
荷ΔＱ_inだけ減少する。

【００４６】これに伴い、帰還容量素子ＣＦＥの他端
側、すなわちｄ側の極板電荷は、この正電荷ΔＱ_inだけ
増加する。従って、帰還容量素子ＣＦＥ（容量値Ｃ_fe）
のｄ側の出力電圧Ｖ_OUTは、 Ｖ_OUT＝Ｖ_REF＋ΔＱ_in／Ｃ_fe ・・・（４） となる。

【００４７】（４）式の右辺第１項（Ｖ_REF）は、第２
の充電期間の開始前における端子ｄの電圧である。そし
て、その第２項（ΔＱ_in／Ｃ_fe）は、第２の充電期間に
おける端子ｄの電圧の増分である。上記第１の充電期間
及び第２の充電期間を１サイクル（第１の充電期間の始
まりから第２の充電期間の終わりまで）行う度に、帰還
容量素子ＣＦＥのｄ側の極板電荷はΔＱ_in（（３）式参
照）だけ増加する。従って、出力電圧Ｖ_OUTは、（４）
式の右辺第２項のΔＱ_in／Ｃ_feずつ上昇していく。この
ΔＱ_inに（３）式を代入すると、上記１サイクルにおけ
る出力電圧Ｖ_outの増分ΔＶ_outは、 ΔＶ_out＝ΔＱ_in／Ｃ_fe＝（Ｖ_REF−Ｖ_k）・Ｃ_in／Ｃ_fe ・・・（５ａ） となる。

【００４８】ローパスフィルタＬＰから出力されるラン
プ電圧Ｖ_RAMPも、（５ａ）式のΔＶ _outずつ上昇してい
く（図２参照）。このランプ電圧Ｖ_RAMPの勾配は、（５
ａ）式のΔＶ_outの大小を調節することにより可変とな
る。（５ａ）式によれば、このようにΔＶ_outの大小を
調節するには、分圧Ｖ_kを変える方法と、帰還容量
値Ｃ_feを変える方法と、これら分圧Ｖ_k及び帰還容量
値Ｃ_feの双方を変える方法とがある。

【００４９】ここで注目すべきは、ΔＶ_outを小にした
い場合、のように分圧Ｖ_kを大きくする方法と、の
ようにＣ_feを大きくする方法とがあるが、によれば、
のようにＣ_feを大きくする必要が無いので、に比べ
てチップ面積を小さくできるという点である。また、
のように帰還容量値Ｃ_feを変えるには、次のようにすれ
ばよい。すなわち、帰還容量選択部３のスイッチＳＷ_C1
〜ＳＷ_Cnのうち任意個をオン状態にし、容量素子Ｃ１〜
Ｃｎの中から任意個を選択して、合成帰還容量値Ｃ_fe
^(all)を変えればよい。合成帰還容量値Ｃ_fe ^(all)とは、
帰還容量素子ＣＦＥと、Ｃ１〜Ｃｎの中から選択された
容量素子との合成容量値のことである。

【００５０】今、スイッチＳＷ_C1〜ＳＷ_cnの中の任意の
ｐ個のスイッチＳＷ_Ci1、ＳＷ_Ci2、・・・ＳＷ_Cipをオ
ン状態にして、ｐ個の容量素子Ｃi1、Ｃi2、・・・Ｃip
を選択したとする。容量素子Ｃi1、Ｃi2、・・・Ｃipの
容量値を各々Ｃ_i1、Ｃ_i2、・・・Ｃ_ipとすれば、合成帰
還容量値Ｃ_fe ^(all)は、 Ｃ_fe ^(all)＝Ｃ_fe＋Ｃ_i1＋Ｃ_i2＋・・・＋Ｃ_ip ・・・（６） となるので、（５ａ）式のＣ_feを（６）式のＣ_fe ^(all)
で置き換えれば、増分ΔＶ_outは、 ΔＶ_out＝（Ｖ_REF−Ｖ_k）・Ｃ_in／（Ｃ_fe＋Ｃ_i1＋Ｃ_i2＋・・・＋Ｃ_ip） ・・・（５ｂ） となる。（５ｂ）式より分かるように、ΔＶ_outは、容
量素子Ｃ１〜Ｃｎによっても可変となる。

【００５１】ここで（５ｂ）式に（１）式を代入する
と、 ΔＶ_out＝｛Ｃ_in／（Ｃ_fe＋Ｃ_i1＋Ｃ_i2＋・・・＋Ｃ_ip）｝× ｛１−（Ｒ₁＋Ｒ₂＋・・・＋Ｒ_k）／（Ｒ₁＋Ｒ₂＋・・・ ＋Ｒ_n+1）｝・Ｖ_REF ・・・（５ｃ） となる。（５ｃ）式では、Ｃ_in／（Ｃ_fe＋Ｃ_i1＋Ｃ_i2＋
・・・＋Ｃ_ip）や（Ｒ ₁＋Ｒ₂＋・・・＋Ｒ_k）／（Ｒ₁＋
Ｒ₂＋・・・＋Ｒ_n+1）のように、容量値及び抵抗値が比
で表れているのに注意されたい。容量素子及び抵抗素子
を同一の半導体基板上に同一の製造プロセスで作りこめ
ば、各抵抗素子の抵抗値や各容量素子の容量値の絶対値
はその製造プロセスに依存して（例えば不純物のドープ
量のバラツキに依存して）変動するかもしれない。しか
し、（５ｃ）式におけるような各抵抗素子同士の抵抗比
や各容量素子同士の容量比は、製造プロセスには殆ど依
存しないので、ランプ電圧の電圧勾配のチップ毎の誤差
が大幅に改善される。

【００５２】（iii）本実施形態に係るアナログデジタ
ル変換器の説明 次に、上記ランプ電圧発生回路１を用いたアナログデジ
タル変換器について、図３を参照しながら説明する。図
３は、このアナログデジタル変換器の回路図である。図
３の例では、固体撮像素子の単位画素ＰＢから出力され
る信号電圧Ｖ_AINをアナログデジタル変換する場合を示
しているが、これは本発明が固体撮像素子のみに限定さ
れると言うのではない。

【００５３】図示の如く、アナログデジタル変換器９
は、電圧比較回路６と、内部クロック８と、内部クロッ
ク８を計数するカウンタ４と、電圧比較回路６の出力に
基づいてカウンタ４の計数値をラッチするラッチ回路５
とを備えている。（iv）本実施形態に係るアナログデジ
タル変換器の動作説明次に、このアナログデジタル変換
器９の動作について、図３及び図４を参照しながら説明
する。図４は、アナログデジタル変換器９のタイミング
チャートである。

【００５４】サンプル期間 サンプル期間では、スイッチＳＷｃ、ＳＷｅ、ＳＷｆが
オン状態であり、スイッチＳＷｄのみがオフ状態であ
る。なお、スイッチＳＷｃ、ＳＷｄは、それぞれ制御信
号Ｆ_AIN、Ｆ_RAMPにより、オン状態、オフ状態に制御さ
れる。そして、スイッチＳＷｅ、ＳＷｆは、共に制御信
号Ｆ_AZにより制御される。なお、各スイッチＳＷｃ、Ｓ
Ｗｄ、ＳＷｅ、及びＳＷｆは、例えばトランジスタ等に
より構成される。

【００５５】これにより、容量素子Ｃａには、差動増幅
器ＯＰ１の動作点電圧Ｖ_OP（これは、差動増幅器ＯＰ１
の自己バイアス点電圧に等しい）と参照電圧Ｖ₀との差
（Ｖ_{O P}−Ｖ₀）がサンプルされると共に、正入力端子Ｉ
ＮＰの電圧Ｖ_INPが動作点電圧Ｖ_OPに保持される。そし
て、容量素子Ｃｂには、動作点電圧Ｖ_OPと信号電圧Ｖ_AI
Nとの差（Ｖ_OP−Ｖ_AIN）がサンプルされると共に、負入
力端子ＩＮＭの電圧Ｖ_{IN M}が動作点電圧Ｖ_OPに保持され
る。

【００５６】然る後、スイッチＳＷｅ、ＳＷｆをオフ状
態にしてサンプル期間を終了する。その後、スイッチＳ
Ｗｃをオフ状態にし、次の比較期間に移る。 比較期間 比較期間では、スイッチＳＷｄのみがオン状態で、他の
スイッチＳＷｃ、ＳＷｅ、ＳＷｆは全てオフ状態であ
る。スイッチＳＷｄがオン状態になると同時に、ランプ
電圧Ｖ_RAMPがランプ電圧発生回路から出力される。

【００５７】更に、スイッチＳＷｄがオン状態になると
同時に、内部クロック８のクロックパルスＣＬＫをカウ
ンタ４が計数し始め、該計数値がラッチ回路５に出力さ
れ始める。図４では、カウンタ４が４ビットの場合の計
数値を示している。但し、これはカウンタ４のビット数
が４ビットに限られるというのではない。そして、図４
に示すように、このクロックパルスＣＬＫと、スイッチ
ＳＷａ、ＳＷｂ（図１参照）を制御する信号φ、/φと
は同期している。従って、上述した第１の充電期間と第
２の充電期間とが、このクロックパルスに同期して行わ
れることになる。

【００５８】比較期間では、スイッチＳＷｄがオン状態
なので、容量素子Ｃｂの一端にはランプ電圧Ｖ_RAMPが印
加される。従って、容量素子Ｃｂの他端側、すなわち負
入力端子ＩＮＭの電圧Ｖ_INMは、Ｖ_RAMP＋（Ｖ_OP−
Ｖ_AIN）となる（括弧の中は、サンプル期間で容量素子
Ｃｂに保持された電位差である）。一方、正入力端子Ｉ
ＮＰの電圧Ｖ_INPは、Ｖ_OPのままである。従って、差動
増幅器ＯＰ１では、Ｖ_RAMP＋（Ｖ_OP−Ｖ_AIN）とＶ_OPと
が比較され、これらが等しくなったとき（図４の時刻ｔ
₀）に、出力電圧Ｖ_OUTM、Ｖ_OUTPが反転する。等しくな
るとは、Ｖ_RAMP＋（Ｖ_OP−Ｖ_AIN）＝Ｖ_OPなることであ
るが、これはＶ_RAMP＝Ｖ_AINを意味するので、電圧比較
回路６では、Ｖ_AINとＶ_RAMPとが比較されている。

【００５９】出力電圧Ｖ_OUTM、Ｖ_OUTPが反転すると、ラ
ッチ機能を有する比較回路７（図３参照）は、信号ＣＯ
ＵＮＴ−ＬＡＴＣＨ−ＣＬＫをハイレベルにする。これ
を受けたラッチ回路５は、その時点で入力されている計
数値（図４では１１１０）をラッチする。この計数値が
信号電圧Ｖ_AINのアナログデジタル変換値で、アナログ
デジタル変換器９の後段に出力される。

【００６０】なお、ラッチ機能を有する比較回路７は、
後段のラッチ回路５が上記計数値をラッチするのに十分
な信号ＣＯＵＮＴ−ＬＡＴＣＨ−ＣＬＫを出力すべく設
けられたものである。従って、もし差動増幅器ＯＰ１の
出力（Ｖ_OUTM、Ｖ_OUTP）が、それだけで上記計数値をラ
ッチするのに十分であるなら、ラッチ機能を有する比較
回路７を省いても良い。

【００６１】ところで、アナログデジタル変換を所望に
行うには、ランプ電圧Ｖ_RAMPの電圧勾配を任意とするわ
けにはいかず、或る定まった電圧勾配にしなければなら
ない。これについて、図５を参照しながら説明する。図
５の横軸はカウンタ４の計数値を示し、縦軸はランプ電
圧Ｖ_RAMPの電圧値を示す。単位画素ＰＢ（図３参照）か
らは、光の強度によって種々の大きさの信号電圧Ｖ_AIN
が出力されるが、今その最大値をＶ_AIN ^(MAX)とする。す
なわち、Ｖ_AIN ^{(MAX )}とは、単位画素ＰＢのデバイス構造
上それ以上高い電圧が出力されない電圧のことである。

【００６２】アナログデジタル変換を所望に行うには、
図５のａのように、カウンタ４が最大計数値（ｎビット
なら２ⁿカウント）まで計数したときに、ランプ電圧Ｖ
_RAMPがＶ_AIN ^(MAX)になるようにする。このようにする
と、０〜Ｖ_AIN ^(MAX)内にある任意の信号電圧Ｖ_AINを、
所望の精度でアナログデジタル変換できる。もし、ｃの
ように電圧勾配がこれより小さいと、計数値が２ⁿのと
きのランプ電圧Ｖ_RAMP ⁽⁰⁾とＶ_AIN ^(MAX)との間（図のＡ
の区間）にある信号電圧Ｖ_AINについては、カウント値
が２ⁿを超えてオーバーフローしてしまうので、デジタ
ル変換できなくなる。

【００６３】一方、ｂのように電圧勾配が大き過ぎる
と、最大計数値２ⁿより小さい計数値２^m（ｍ＜ｎ）で、
ランプ電圧Ｖ_RAMPがＶ_AIN ^(MAX)に到達してしまう。これ
は電圧Ｖ_AIN ^(MAX)を２^m等分して量子化することに他な
らないが、係る量子化の精度は、電圧Ｖ_AIN ^(MAX)を２ⁿ
等分するａの場合よりも粗くなってしまう。このよう
に、ａの場合が量子化の精度が最も良く、かつオーバー
フローすること無しにアナログデジタル変換することが
できる。以下、ａのように、最大計数値のときに、ラン
プ電圧Ｖ_RAMPが入力電圧Ｖ_AINの最大電圧Ｖ_AIN ^(MAX)に
等しくなることを、「最適量子化条件」と称す。上記を
約言すれば、ランプ電圧Ｖ_RAMPは、最適量子化条件を満
たすように設定しなければならない。

【００６４】ここで、ランプ電圧発生回路１内のスイッ
チＳＷａ、ＳＷｂをクロックパルスＣＬＫと同期させた
ことにより、或る周波数のクロックパルスで最適量子化
条件が満たされれば、クロックパルスＣＬＫの周波数に
依らず最適量子化条件が常に満足されることに注意され
たい。すなわち、技術の進歩等によりクロックパルスＣ
ＬＫの周波数が速まっても、１サイクル当りのランプ電
圧の増分ΔＶ_out（（５ｃ）式参照）は周波数に依存せ
ず一定であるから、上記のようにカウンタ４が０から最
大計数値の２ⁿまでカウントする間、ランプ電圧Ｖ_RAMP
はやはり０からＶ_AIN ^(MAX)まで上昇するので、最適量子
化条件は満足される。

【００６５】この様子を図６に示す。図６の下側のタイ
ミングチャートは、上側のタイミングチャートよりもク
ロックパルスＣＬＫの周波数が速くなった場合を示して
いる。これに示すように、クロックパルスＣＬＫの周波
数が速くなっても、カウンタ４が２ⁿまで計数する間、
ランプ電圧Ｖ_RAMPは０からＶ_AIN ^(MAX)まで上昇する。こ
れにより、クロック周波数が変更されても、ランプ電圧
発生回路を再設計する必要がなくなる。 （ｖ）本実施形態に係るアナログデジタル変換器の適用
例の説明 次に、上記アナログデジタル変換器を固体撮像装置に適
用した場合について、図７を参照して説明する。図７
は、上記アナログデジタル変換器を固体撮像装置に適用
した場合のブロック図である。なお、図７においては、
図１及び図３で示したのと同様の構成要素には、それら
と同じ符号を付してあり、以下ではその説明を省略す
る。

【００６６】図７に示すように、この固体撮像装置２０
では、単位画素ＰＢが行方向及び列方向に複数配列され
る。単位画素ＰＢの構造としては、例えば閾値電圧変調
型のＭＯＳ型イメージセンサが好適である。係る閾値電
圧変調型のＭＯＳ型イメージセンサについては、本願出
願人が既に権利を取得した発明（特許登録番号２９３５
４９２号）が詳しい。

【００６７】図中、１０は、垂直走査信号（ＶＳＣＡ
Ｎ）の駆動走査回路（以下、ＶＳＣＡＮ駆動走査回路と
称す）を表す。このＶＳＣＡＮ駆動走査回路１０は、制
御部１１により所望に制御される。図示の如く、このＶ
ＳＣＡＮ駆動走査回路１０からは、垂直走査信号供給線
１４が行毎に一本ずつ出ているが、これは上記垂直走査
信号（ＶＳＣＡＮ）を単位画素ＰＢに行単位で供給する
ものである。

【００６８】また、１８はドレイン電圧（ＶＤＤ）の駆
動動作回路（以下、ＶＤＤ駆動走査回路と称す）を示
す。このＶＤＤ駆動走査回路１８からは、ドレイン電圧
（ＶＤＤ）供給線１９が行毎に一本ずつ出ているが、こ
れはドレイン電圧（ＶＤＤ）を単位画素ＰＢに行単位で
供給するものである。一方、各単位画素ＰＢからは、垂
直出力線１５が列毎に一本づつ出ており、その各々は、
可変利得アンプ１３に入力されている。単位画素ＰＢか
らは、リフレッシュレベルと信号出力レベルとの和信号
が出力されるが、可変利得アンプ１３は、これらの信号
の差を取り、信号出力レベルのみを出力するように機能
する。可変利得アンプ１３は、更に、出力を増幅する機
能をも有している。図中、ＧＡＩＮＳＥＬは、その利得
を制御するための信号で、制御部１１から出力される。
可変利得アンプ１３からの出力が、信号電圧Ｖ_AINであ
る。

【００６９】また、５はラッチ回路であり、６は図３で
説明した電圧比較回路である。このラッチ回路５と電圧
比較回路６、及びランプ電圧発生回路１とカウンタ４と
により、アナログデジタル変換器が構成される。係るア
ナログデジタル変換器の動作は、上述した通りである。
このアナログデジタル変換器により、信号電圧Ｖ
_AINが、列毎にアナログデジタル変換される。

【００７０】かくしてアナログデジタル変換された一行
分の信号は、出力線１７を介してシフトレジスタ１６に
入力される。シフトレジスタ１６は、信号ＤＯＵＴＳＴ
ＡＲＴが入力されることにより、一行分のデジタル信号
Ｄｏｕｔを外部に出力する。ところで、図７の右側に
は、単位画素ＰＢから信号が入力されない可変利得アン
プ１３ａ、電圧比較回路６ａ、及びラッチ回路５ａがあ
る。これらは、制御部１１、ランプ電圧発生回路１、及
びカウンタ４と共に、ランプ電圧Ｖ_RAMPが最適量子化条
件を満足しているか否かを判定して、ランプ電圧Ｖ_RAMP
が最適量子化条件を満足するように該ランプ電圧Ｖ_RAMP
の電圧勾配を調節する調節手段を構成する。これについ
て次に説明する。

【００７１】ランプ電圧発生回路１、電圧比較回路６
ａ、カウンタ４、及びラッチ回路５ａで一つのアナログ
デジタル変換器が構成される。このアナログデジタル変
換器では、（２／３）・Ｖ_AIN ^(MAX)（Ｖ_AIN ^(MAX)は信号
電圧Ｖ_AINの最大電圧値）なる比較電圧がアナログデジ
タル変換され、（２／３）・Ｖ_AIN ^(MAX)のデジタル値で
あるＲＥＦＤＡＴＡが出力線１７ａより出力される。な
お、比較電圧（２／３）・Ｖ_AIN ^(MAX)は、可変利得アン
プ１３ａに入力されているが、該可変利得アンプ１３ａ
の利得を予め１に設定しておくことにより、増幅されな
い比較電圧（２／３）・Ｖ_AIN ^(MAX)が電圧比較回路６ａ
に入力されるようにしておく。

【００７２】図８は、ラッチ回路５ａに入力されるカウ
ンタ４の計数値とランプ電圧Ｖ_RAMPとの関係を示すグラ
フである。同図では、カウンタ４がｎビット（従って、
その最大計数値が２ⁿ）であるとして説明している。も
し、ランプ電圧Ｖ_RAMPが最適量子化条件を満足するなら
（図８のａの場合）、ランプ電圧Ｖ_RAMPが上昇していき
その電圧値が（２／３）・Ｖ_AIN ^(MAX)となると、ラッチ
回路５ａがカウンタ４の計数値をラッチするが、係る計
数値は[（２／３）・２ⁿ]になる（[ａ]は、ａを超えな
い最大の整数）。この理由は、ランプ電圧Ｖ_RAMPが最大
量子化条件を満足するなら、仮にＶ_AIN ^(MAX)をアナログ
デジタル変換すれば、カウンタ４の最大計数値２ⁿのと
ころでランプ電圧Ｖ_RAMPがＶ_AIN ^(MAX)に等しくなるの
で、上のようにＶ_AIN ^(MAX)が２／３倍されて（２／３）
・Ｖ_AIN ^(MAX)となる場合は、（２／３）・Ｖ_AIN ^(MAX)＝
Ｖ_RAMPとなる場合の計数値も２／３倍されるからであ
る。

【００７３】従って、ランプ電圧Ｖ_RAMPが最大量子化条
件を満足するか否かを判定するには、（２／３）・Ｖ
_AIN ^(MAX)のアナログデジタル変換値であるＲＥＦＤＡＴ
Ａが、[（２／３）・２ⁿ]に等しいか異なるかを判定す
れば良い。制御部１１（図７参照）は、出力線１７ａよ
り出力されるＲＥＦＤＡＴＡが、上のように[（２／
３）・２ⁿ]に等しいか異なるかを判定する。もし等しく
ないなら、ランプ電圧発生回路１に出力するＧＡＩＮＤ
ＡＴＡを変更し、ＲＥＦＤＡＴＡが [（２／３）・２ⁿ]
に等しくなるようにする。これにより、ランプ電圧Ｖ
_RAMPが最適量子化条件を満たすように調節される。

【００７４】なお、（２／３）・Ｖ_AIN ^(MAX)における２
／３なる因子は、ラッチ回路５ａに入力されるカウンタ
４の計数値がオーバーフローするのを極力防ぐためのも
のである。すなわち、もし、（２／３）・Ｖ_AIN ^(MAX)に
代えてＶ_AIN ^(MAX)をそのままアナログデジタル変換する
と、最適量子化条件を満足する場合（図８のａの場合）
よりもＶ_RAMPの電圧勾配が僅かでも小さいと（図８のｂ
の場合）、Ｖ_RAMP＝Ｖ _AIN ^(MAX)となる時点での計数値が
カウンタ４の最大計数値２ⁿを超えて２^r（ｒ＞ｎ）とな
り、ラッチ回路５ａにラッチされる計数値がオーバーフ
ローしてしまうので、Ｖ_AIN ^(MAX)の正しいデジタル値が
得られなくなってしまう。

【００７５】これに対し、（２／３）・Ｖ_AIN ^(MAX)をデ
ジタル変換すると、Ｖ_RAMPの電圧勾配が小さくても（図
８のｂの場合）、Ｖ_RAMP＝（２／３）・Ｖ_AIN ^(MAX)とな
る時点での計数値（＝２^p）が２ⁿを超えないので、カウ
ンタ４がオーバーフローすることが無い。これができる
ためには、Ｖ_AIN ^(MAX)の因子は１よりも小さい数であれ
ば良く、２／３に限られない。すなわち、Ａ・Ｖ_AIN
^(MAX)（０＜Ａ＜１）なる比較電圧を用いても、上記と
同様の利点を得ることができる。

【００７６】

【発明の効果】以上説明したように、本発明では、スイ
ッチトキャパシタ型積分器を用いてランプ電圧発生回路
を構成している。係るランプ電圧発生回路によれば、ス
イッチトキャパシタ型積分器への入力電圧値と、該スイ
ッチトキャパシタ型積分器の帰還容量値のいずれか又は
双方を変えることにより、ランプ電圧の電圧勾配を可変
にすることができる。

【００７７】上のように入力電圧値を変えるには、例え
ば、基準電圧を分圧する直列に接続された複数の分圧抵
抗素子と、この分圧抵抗素子の複数の接続点の中から一
つを選択し、該選択された接続点の分圧を出力する入力
電圧選択部を上記スイッチトキャパシタ型積分器の前段
に設ければよい。この場合、選択された接続点における
分圧が上記入力電圧となる。

【００７８】また、スイッチトキャパシタ型積分器の帰
還容量値を変えるには、該スイッチトキャパシタ型積分
器が備える差動増幅器の第１の入力端子と出力端子との
間に、帰還容量素子と相互に並列構成となるように複数
の容量素子を接続し、該容量素子の中から任意個を選択
すればよい。上記のような回路構成にすると、ランプ電
圧の電圧勾配が可変にできるという利点の他に、該電圧
勾配のチップ毎の誤差を大幅に改善できるという利点が
得られる。

【００７９】また、このランプ電圧発生回路の後段にロ
ーパスフィルタを設けると、ランプ電圧発生回路内で生
じるノイズが除去されたランプ電圧を出力できる。一
方、本発明に係るアナログデジタル変換器によれば、上
記ランプ電圧発生回路と、信号電圧とランプ電圧発生回
路から出力されるランプ電圧とを比較する電圧比較回路
と、内部クロックと、この内部クロックを計数するカウ
ンタと、上記電圧比較回路の出力に基づき上記カウンタ
の計数値をラッチするラッチ回路とを備えている。そし
て、ラッチされた計数値が、上記信号電圧のアナログデ
ジタル変換値として出力される。

【００８０】このアナログデジタル変換器によれば、上
記した本発明に係るランプ電圧発生回路を備えており、
このランプ電圧発生回路からはチップ毎の電圧勾配誤差
が低減されたランプ電圧が出力されるので、信号電圧を
精度良くアナログデジタル変換できる。そして、本発明
に係る他のアナログデジタル変換器によれば、ランプ電
圧発生回路内のスイッチトキャパシタ型積分器が内部ク
ロックに同期して動作する。これにより、或るクロック
周波数でランプ電圧が最適量子化条件を満足すれば、他
の周波数でもやはり最適量子化条件を満足するので、ク
ロック周波数が変更されてもランプ電圧発生回路を再設
計する必要がなくなる。

【００８１】また、本発明に係る別のアナログデジタル
変換器では、上記アナログデジタル変換器において、ラ
ンプ電圧が最大量子化条件を満足しているか否かを判定
して、ランプ電圧が最適量子化条件を満足するように該
ランプ電圧の電圧勾配を調節する調節手段を備えてい
る。これにより、量子化精度が最も良く、またオーバー
フローすること無しにアナログデジタル変換することが
できる。

【００８２】この調節手段は、例えば、本発明に係るラ
ンプ電圧発生回路と、信号電圧の最大電圧値のＡ倍（０
＜Ａ＜１）の電圧である比較電圧とランプ電圧発生回路
から出力されるランプ電圧とを比較する電圧比較回路
と、内部クロックと、この内部クロックを計数するカウ
ンタと、上記電圧比較回路の出力に基づき上記カウンタ
の計数値をラッチし、該ラッチされた計数値を上記比較
電圧のアナログデジタル変換値として出力するラッチ回
路と、制御部とで構成される。

【００８３】このように信号電圧の最大電圧値ではな
く、そのＡ倍（０＜Ａ＜１）の比較電圧を用いることに
より、ラッチ回路に入力されるカウンタの計数値がオー
バーフローするのを極力防ぐことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るランプ電圧発生回路
の回路図である。

【図２】本発明の実施の形態に係るランプ電圧発生回路
のタイミングチャートである。

【図３】本発明の実施の形態に係るアナルグデジタル変
換器の回路図である。

【図４】本発明の実施の形態に係るアナルグデジタル変
換器のタイミングチャートである。

【図５】本発明の実施の形態に係るアナログデジタル変
換器において、ランプ電圧が最大量子化条件を満足しな
ければならないことを説明するための、カウンタの計数
値とランプ電圧との関係を示すグラフである。

【図６】本発明の実施の形態に係るアナログデジタル変
換器において、ランプ電圧発生回路内のスイッチトキャ
パシタ型積分器を内部クロックに同期して動作させるこ
とにより、クロック周波数に依らず常に最大量子化条件
が満足されることを説明するための図である。

【図７】本発明の実施の形態に係るアナログデジタル変
換器を固体撮像装置に適用した場合のブロック図であ
る。

【図８】本発明の実施の形態に係るアナログデジタル変
換器を固体撮像装置に適用した場合において、ラッチ回
路に入力されるカウンタの計数値とランプ電圧との関係
を示すグラフである。

【符号の説明】

１・・・ランプ電圧発生回路、 ２・・・入力電圧選択部、 ３・・・帰還容量選択部、 ４・・・カウンタ、 ５、５ａ・・・ラッチ回路、 ６、６ａ・・・電圧比較回路、 ７・・・ラッチ機能を有する比較回路、 ８・・・内部クロック、 ９・・・アナログデジタル変換器、 １０・・・ＶＳＣＡＮ駆動走査回路、 １１・・・制御部、 １２・・・電圧比較回路６の出力、 １２ａ・・・電圧比較回路６ａの出力、 １３、１３ａ・・・可変利得アンプ、 １４・・・垂直走査信号供給線、 １５・・・垂直出力線、 １６・・・シフトレジスタ、 １７、１７ａ・・・出力線、 １８・・・ＶＤＤ駆動走査回路、 １９・・・ドレイン電圧（ＶＤＤ）供給線、 ２０・・・固体撮像装置、 Ｒ１〜Ｒｎ＋１・・・分圧抵抗素子、 ＳＷ_R1〜ＳＷ_Rn、ＳＷ_C1〜ＳＷ_Cn、ＳＷ_CL、ＳＷａ、Ｓ
Ｗｂ、ＳＷｃ、ＳＷｄ、ＳＷｅ、ＳＷｆ・・・スイッ
チ、 ＣＩＮ・・・入力容量素子、 ＣＦＥ・・・帰還容量素子、 Ｃ１〜Ｃｎ、Ｃａ、Ｃｂ・・・容量素子、 ＢＵＦ・・・バッファアンプ、 ＳＣ・・・スイッチトキャパシタ型積分器、 ＯＰ、ＯＰ１・・・差動増幅器、 ＬＰ・・・ローパスフィルタ、 ＤＥＣ・・・デコーダ、 ＰＢ・・・単位画素。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 スイッチトキャパシタ型積分器への入力
   電圧値を変えることにより、電圧勾配を可変としたラン
   プ電圧を前記スイッチトキャパシタ型積分器から出力さ
   せるランプ電圧発生回路。
2. 【請求項２】 スイッチトキャパシタ型積分器の帰還容
   量値を変えることにより、電圧勾配を可変としたランプ
   電圧を前記スイッチトキャパシタ型積分器から出力させ
   るランプ電圧発生回路。
3. 【請求項３】 スイッチトキャパシタ型積分器への入力
   電圧値と、該スイッチトキャパシタ型積分器の帰還容量
   値とを変えることにより、電圧勾配を可変としたランプ
   電圧を前記スイッチトキャパシタ型積分器から出力させ
   るランプ電圧発生回路。
4. 【請求項４】 基準電圧を分圧する直列に接続された複
   数の分圧抵抗素子と、 前記分圧抵抗素子の複数の接続点の中から一つを選択
   し、該選択された接続点の分圧を出力する入力電圧選択
   部と、 前記分圧が入力されるスイッチトキャパシタ型積分器と
   を備え、 前記スイッチトキャパシタ型積分器が、 第１の入力端子、前記基準電圧に保持された第２の入力
   端子、及び出力端子を有する差動増幅器と、 前記第１の入力端子と前記出力端子との間に接続された
   帰還容量素子と、 第１の充電期間に前記分圧が充電され、第２の充電期間
   に前記帰還容量素子の前記第１の入力端子側の端子電圧
   が充電される入力容量素子とを有するランプ電圧発生回
   路。
5. 【請求項５】 前記第１の入力端子と前記出力端子との
   間に各々接続されて、前記帰還容量素子と相互に並列構
   成となる複数の容量素子と、 前記複数の容量素子の中から任意個を選択することによ
   り前記スイッチトキャパシタ型積分器の合成帰還容量値
   を変える帰還容量選択部とを備えたことを特徴とする請
   求項４に記載のランプ電圧発生回路。
6. 【請求項６】 第１の入力端子、基準電圧に保持された
   第２の入力端子、及び出力端子を有する差動増幅器と、
   前記第１の入力端子と前記出力端子との間に接続された
   帰還容量素子と、第１の充電期間に入力電圧が充電さ
   れ、第２の充電期間に前記帰還容量素子の前記第１の入
   力端子側の端子電圧が充電される入力容量素子とを有す
   るスイッチトキャパシタ型積分器と、 前記第１の入力端子と前記出力端子との間に各々接続さ
   れて、前記帰還容量素子と相互に並列構成となる複数の
   容量素子と、 前記複数の容量素子の中から任意個を選択することによ
   り前記スイッチトキャパシタ型積分器の合成帰還容量値
   を変える帰還容量選択部とを備えたランプ電圧発生回
   路。
7. 【請求項７】 前記差動増幅器の出力端子にローパスフ
   ィルタを接続したことを特徴とする請求項４乃至請求項
   ６のいずれか一項に記載のランプ電圧発生回路。
8. 【請求項８】 信号電圧をデジタル値に変換するアナロ
   グデジタル変換器であって、 請求項１乃至請求項７のいずれか一項に記載のランプ電
   圧発生回路と、 前記ランプ電圧発生回路から出力されるランプ電圧と前
   記信号電圧とを比較する電圧比較回路と、 内部クロックと、 前記内部クロックを計数するカウンタと、 前記カウンタの計数値が入力されると共に、該入力され
   た計数値を前記電圧比較回路の出力に基づきラッチし、
   該ラッチした計数値を前記信号電圧のアナログデジタル
   変換値として出力するラッチ回路とを備えたアナログデ
   ジタル変換器。
9. 【請求項９】 前記ランプ電圧発生回路内の前記スイッ
   チトキャパシタ型積分器が前記内部クロックに同期して
   動作することを特徴とする請求項８に記載のアナログデ
   ジタル変換器。
10. 【請求項１０】 前記ランプ電圧が最適量子化条件を満
    足しているか否かを判定して、最適量子化条件を満足し
    ていないと判定した場合に、前記ランプ電圧の電圧勾配
    を変えて前記ランプ電圧が最適量子化条件を満足するよ
    うにする調節手段を備えたことを特徴とする請求項８又
    は請求項９に記載のアナログデジタル変換器。
11. 【請求項１１】 前記調節手段が、 請求項１乃至請求項７のいずれか一項に記載のランプ電
    圧発生回路と、 前記信号電圧の最大電圧値のＡ倍（０＜Ａ＜１）の電圧
    である比較電圧と、前記ランプ電圧発生回路から出力さ
    れる前記ランプ電圧とを比較する電圧比較回路と、 内部クロックと、 前記内部クロックを計数するカウンタと、 前記カウンタの計数値が入力されると共に、該入力され
    た計数値を前記電圧比較回路の出力に基づきラッチし、
    該ラッチした計数値を前記比較電圧のアナログデジタル
    変換値として出力するラッチ回路と、 前記比較電圧のアナログデジタル変換値が前記カウンタ
    の最大計数値のＡ倍に等しいか否かを判定し、等しくな
    い場合に、前記ランプ電圧発生回路の電圧勾配を変える
    ことにより、前記ランプ電圧が最適量子化条件を満足す
    るようにする制御部とを有することを特徴とする請求項
    １０に記載のアナログデジタル変換器。