KR20190021664A - 고해상도 및 고속의 투-스텝 싱글-슬롭 비교 장치 및 그에 따른 씨모스 이미지 센서 - Google Patents

고해상도 및 고속의 투-스텝 싱글-슬롭 비교 장치 및 그에 따른 씨모스 이미지 센서 Download PDF

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Abstract

본 기술은 비교 장치 및 그에 따른 씨모스 이미지 센서에 관한 것으로, 멀티-샘플링 시에 "픽셀 신호와 코어스 스텝 전압의 차이 값"을 축적하여 아날로그-디지털 변환에 사용하기 위한 비교 장치 및 그에 따른 씨모스 이미지 센서를 제공한다. 이러한 비교 장치는, "픽셀 신호와 코어스 스텝 전압의 차이 값"을 축적하고, 상기 축적된 값과 코어스 램핑 전압과의 차이를 레지듀 전압으로 출력하기 위한 1단 비교 블럭; 및 상기 1단 비교 블럭으로부터의 레지듀 전압과 파인 램핑 전압을 비교하여 제 3 비교 신호를 출력하기 위한 2단 비교 블럭을 포함할 수 있다.

Description

고해상도 및 고속의 투-스텝 싱글-슬롭 비교 장치 및 그에 따른 씨모스 이미지 센서{TWO-STEP SINGLE-SLOPE COMPARATOR WITH HIGH-RESOLUTION AND HIGH-SPEED, AND CMOS IMAGE SENSOR THEREOF}
본 발명의 몇몇 실시예들은 씨모스 이미지 센서(CIS : CMOS(Complementary Metal Oxide Semiconductor) Image Sensor)에 관한 것으로, 더욱 상세하게는 적분기에 대용량의 커패시터가 필요하지 않으며, 동작 구조상 선형성 에러(Linearity Error)가 발생하는 것을 방지할 수 있고, 고속 동작으로 고해상도의 이미지를 획득할 수 있는 투-스텝 싱글-슬롭 비교 장치 및 그에 따른 씨모스 이미지 센서에 관한 것이다.
씨모스 이미지 센서(CIS)는 속도(Speed)와 파워(Power)가 트레이드-오프(Trade-off) 관계를 가진다. 따라서 현재 씨모스 이미지 센서(CIS)에서는 속도와 파워가 최적의 트레이드-오프 형태를 가지는 컬럼-패러럴(Column-parallel) 구조를 주로 사용하고 있으며, 이로 인하여 아날로그-디지털 변환 장치(ADC : Analog to Digital Converter, 즉, 리드아웃 회로)를 좁은 픽셀 폭에 집적해야 하는 어려움이 있으므로, 간단한 형태의 싱글-슬롭(Single-Slope) 아날로그-디지털 변환 장치(ADC)를 주로 사용하고 있다.
그런데, 최근에 다양한 어플리케이션의 증가와 고객들의 요구(Needs)로 인하여 고해상도와 고속 동작에 대한 필요성이 증대되고 있다.
하지만, 싱글-슬롭 아날로그-디지털 변환 장치(ADC)의 특성상 해상도 증가에 따른 동작 속도 제한으로 인하여 고속 동작을 구현하는데 있어 기술적으로 어려움이 있다.
따라서 싱글-슬롭 아날로그-디지털 변환 구조의 고속 동작을 위한 대안으로 투-스텝 싱글-슬롭 아날로그-디지털 변환 장치가 활발히 연구되고 있다. 이러한 투-스텝 싱글-슬롭 아날로그-디지털 변환 장치는 코어스 스텝(Coarse Step)으로 샘플 값의 최상위 비트(MSB) 값을 결정하고 파인 스텝(Fine Step)으로 샘플 값의 최하위 비트(LSB) 값을 결정하는 형태로 아날로그-디지털 변환을 수행하며, 그 원리상 싱글-슬롭 아날로그-디지털 변환 구조와 대비하여 상당히 동작 속도를 향상시킬 수 있다.
이처럼, 투-스텝 싱글-슬롭 아날로그-디지털 변환을 하기 위한 제 1 종래 기술이 "Alexey Yakovlev, 'DOUBLE-RAMP ADC FOR CMOS SENSORS', United States Patent No. US6,670,904 B1, Dec. 30, 2003" 및 "Seunghyun Lim, 'A High-Speed CMOS Image Sensor With Column-Parallel Two-Step Single-Slope ADCs', IEEE Trans. Electron Devices, vol. 56, no. 3, pp. 393-398, March. 2009" 등의 선행문헌에 나타나 있다.
이러한 제 1 종래 기술은 최상위 비트 변환(MSB Conversion)을 위한 코어스 램핑(Coarse Ramping) 전압을 커패시터(Capacitor)의 탑 플레이트(Top Plate)에 저장한 다음에, 최하위 비트 변환(LSB Conversion)을 위한 파인 램핑(Fine Ramping) 시 해당 커패시터의 바텀 플레이트(Bottom Plate)에 파인 램핑을 위한 입력단을 연결하면 커패시터의 탑 플레이트에 플로팅(Floating) 상태로 저장되어 있던 전압이 파인 램핑 전압(Fine Ramping Voltage)에 따라 변하는 원리를 이용한다.
즉, 제 1 종래 기술은 램프 신호 발생 장치로부터의 코어스 램핑 전압을 임의의 커패시터의 탑 플레이트에서 샘플링(Sampling)하고, 해당 커패시터의 바텀 플레이트로 파인 램핑 전압을 인가하여 줌으로써, 해당 커패시터의 탑 플레이트에서 코어스 램핑 전압과 파인 램핑 전압이 교류-커플링(AC-Coupling)되도록 한다.
하지만, 제 1 종래 기술은 바텀 플레이트로 파인 램핑 전압을 인가할 때 비교기의 입력 트랜지스터의 게이트와 소스 간의 기생 커패시터(Cgs)로 인하여 게인 에러(Gain Error)가 발생하고, 그에 따라 최상위 비트(MSB) 값과 최하위 비트(LSB) 값 간에 선형성 에러(Linearity Error)가 발생하게 된다.
또한, 투-스텝 싱글-슬롭 아날로그-디지털 변환을 하기 위한 제 2 종래 기술로는 4개의 입력 트랜지스터를 사용하는 4-입력 비교기(4-Input Comparator)를 이용하는 방법이 있다.
그러나 이러한 제 2 종래 기술은 각 입력 트랜지스터의 전달 컨덕턴스(gm)가 공통 전압 레벨(Common Voltage Level)에 따라 변경되기 때문에, 공통 전압 레벨의 변경 시마다 변경되는 전달 컨덕턴스(gm)로 인하여 선형성 에러가 발생하게 된다.
한편, 해상도를 증가시키기 위해서는 노이즈를 감소시켜야 한다. 따라서 종래에는 노이즈를 감소시키기 위하여 멀티-샘플링하는 기술을 사용하였다. 이러한 멀티-샘플링 기술은 커패시터에 일정량의 챠지가 축적(적분)되면 매번 리셋을 수행하여 카운팅하는 형태로 코드값을 저장하고, 마지막 챠지 값을 풀 변환(Full Conversion)하여 코드값을 획득한다. 그러나 이러한 멀티-샘플링 기술은 신호의 절대값을 복수회 샘플링하여 축적(적분)하기 위해 적분기에 대용량 커패시터가 필요한 단점이 있다.
본 발명의 실시예는 멀티-샘플링 시에 "픽셀 신호와 코어스 스텝 전압의 차이 값"을 축적(적분)하여 아날로그-디지털 변환에 사용하기 위한 비교 장치 및 그에 따른 씨모스 이미지 센서를 제공한다.
본 발명의 실시예에 따른 비교 장치는, "픽셀 신호와 코어스 스텝 전압의 차이 값"을 축적하고, 상기 축적된 값과 코어스 램핑 전압과의 차이를 레지듀 전압으로 출력하기 위한 1단 비교 블럭; 및 상기 1단 비교 블럭으로부터의 레지듀 전압과 파인 램핑 전압을 비교하여 제 3 비교 신호를 출력하기 위한 2단 비교 블럭을 포함할 수 있다.
본 발명의 실시예에 따른 씨모스 이미지 센서는, 입사광에 상응하는 픽셀 신호를 출력하기 위한 픽셀 어레이; 제어부의 제어에 따라 상기 픽셀 어레이 내의 픽셀을 로우 라인별로 선택하여 제어하기 위한 로우 디코더; 상기 제어부의 제어에 따라 코어스 및 파인 램핑 전압을 발생하기 위한 램프 신호 발생 장치; "상기 픽셀 어레이로부터의 각 픽셀 신호와 코어스 스텝 전압의 차이 값"을 각각 축적하고, 상기 축적된 값들과 상기 램프 신호 발생 장치로부터의 코어스 램핑 전압과의 차이를 각 레지듀 전압으로 출력하기 위한 1단 비교 블럭; 상기 1단 비교 블럭으로부터의 각 레지듀 전압과 상기 램프 신호 발생 장치로부터의 파인 램핑 전압을 비교하여 각각 제 3 비교 신호를 출력하기 위한 2단 비교 블럭; 상기 1단 및 2단 비교 블럭에서 출력된 각 비교 신호에 따라 상기 제어부로부터의 클럭을 카운팅하기 위한 카운팅부; 상기 제어부의 제어에 따라 상기 카운팅부로부터의 카운팅 정보를 각각 저장하기 위한 메모리부; 상기 로우 디코더와 상기 램프 신호 발생 장치와 상기 비교 블럭과 상기 카운팅부와 상기 메모리부와 컬럼 리드아웃 회로의 동작을 제어하기 위한 상기 제어부; 및 상기 메모리부의 데이터를 상기 제어부의 제어에 따라 출력하기 위한 상기 컬럼 리드아웃 회로를 포함할 수 있다.
본 발명의 실시예에 따르면, 멀티-샘플링 시에 "픽셀 신호와 코어스 스텝 전압의 차이 값"을 축적하여 아날로그-디지털 변환에 사용함으로써, 적분기에 대용량의 커패시터가 필요하지 않은 장점이 있다.
또한, 본 발명의 실시예에 따르면, 종래의 두 가지 투-스텝 싱글-슬롭 아날로그-디지털 변환 구조와 달리, 동작 구조상 선형성 에러(Linearity Error)가 발생하는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 고속 동작으로 고해상도의 이미지를 획득할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 대한 이해를 돕기 위한 씨모스 이미지 센서의 일 예시도,
도 2a는 본 발명의 실시예에 대한 이해를 돕기 위한 비교 장치의 일 예시도,
도 2b는 도 2a에 도시된 비교 장치의 1-로우 아날로그-디지털 변환 구간의 타이밍도,
도 2c는 도 2a에 도시된 비교 장치의 1-로우 아날로그-디지털 변환 구간의 디지털 이중 샘플링(DDS) 타이밍도,
도 3a는 본 발명의 실시예에 대한 이해를 돕기 위한 비교 장치의 다른 예시도,
도 3b는 도 3a에 도시된 비교 장치의 1-수평 주기(Horizontal Period)의 타이밍도,
도 4a는 본 발명의 실시예에 따른 비교 장치의 일 예시도,
도 4b는 도 4a에 도시된 비교 장치의 1-로우 아날로그-디지털 변환 구간의 디지털 이중 샘플링 타이밍도,
도 4c는 도 4a에 도시된 비교 장치의 크로싱 타이밍을 나타내는 도면,
도 5는 본 발명의 실시예에 따른 비교 장치의 다른 예시도,
도 6은 본 발명의 실시예에 따른 씨모스 이미지 센서의 구성도이다.
본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때 이는 "직접적으로 연결"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1은 본 발명의 실시예에 대한 이해를 돕기 위한 씨모스 이미지 센서(CIS)의 일 예시도로서, 일반적인 싱글-슬롭 아날로그-디지털 변환 장치(Single-Slope Analog to Digital Converter)를 이용하여 구현한 컬럼 패러럴(Column Parallel) 구조의 씨모스 이미지 센서를 나타내고 있다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 대한 이해를 돕기 위한 씨모스 이미지 센서는, 입사광에 상응하는 픽셀 신호를 출력하기 위한 픽셀 어레이(10)와, 제어부(80)의 제어에 따라 픽셀 어레이(10) 내의 픽셀을 로우 라인별로 각각 선택하여 그 동작을 제어하기 위한 로우 디코더(20)와, 제어부(80)의 제어에 따라 램프 신호(코어스 램핑 전압 및 파인 램핑 전압)를 발생하기 위한 램프 신호 발생 장치(30)와, 램프 신호 발생 장치(30)로부터 인가되는 램프 신호의 값과 픽셀 어레이(10)로부터 출력되는 각 픽셀 신호의 값을 제어부(80)의 제어에 따라 비교하기 위한 비교부(40)와, 비교부(40)로부터의 각 출력 신호에 따라 제어부(80)로부터의 클럭을 카운팅하기 위한 카운팅부(50)와, 제어부(80)의 제어에 따라 카운팅부(50)로부터의 카운팅 정보를 각각 저장하기 위한 메모리부(60)와, 로우 디코더(20)와 램프 신호 발생 장치(30)와 비교부(40)와 카운팅부(50)와 메모리부(60)와 컬럼 리드아웃 회로(70)의 동작을 제어하기 위한 제어부(80), 및 메모리부(60)의 데이터를 제어부(80)의 제어에 따라 순차적으로 픽셀 데이터(PXDATA)로 출력하기 위한 컬럼 리드아웃 회로(70)를 포함한다.
이때, 일반적으로 씨모스 이미지 센서에서는 픽셀 자체적으로 가지고 있는 오프셋(Offset) 값을 제거하기 위해 광신호가 입사되기 전과 후의 픽셀 신호(픽셀 출력 전압)를 비교하여 실제로 입사광에 의한 픽셀 신호만을 측정할 수 있도록 하며, 이러한 기법을 상호상관 이중 샘플링(CDS)이라고 한다. 이러한 상호상관 이중 샘플링 동작은 비교부(40)에서 수행된다.
여기서, 비교부(40)는 복수의 비교기를 포함하고, 카운팅부(50)는 복수의 카운터를 포함하며, 메모리부(60)는 복수의 메모리를 포함한다. 즉, 비교기와 카운터와 메모리가 각 컬럼별로 구비된다.
다음으로, 도 1을 참조하여 하나의 비교기와 카운터와 메모리의 동작을 예를 들어 살펴보면, 다음과 같다.
먼저, 첫 번째의 비교기(41)는 픽셀 어레이(10)의 제 1 컬럼으로부터 출력되는 픽셀 신호를 일측 단자로 입력받고, 램프 신호 발생 장치(30)로부터 인가되는 램프 신호를 타측 단자로 입력받아 제어부(80)로부터의 제어 신호에 따라 두 신호의 값을 비교하여 비교 신호를 출력한다.
여기서, 램프 신호(VRAMP)는 초기화 시작 이후에 시간이 경과함에 따라 일정한 크기로 전압 레벨이 감소 또는 증가하는 신호이기 때문에, 결국 각 비교기에 입력되는 두 신호의 값이 일치하는 시점이 생기게 된다. 이렇게 일치하는 시점을 지나게 되면서 각 비교기에서 출력되는 비교 신호의 값에 반전이 일어난다.
그에 따라, 첫 번째의 카운터(51)는 램프 신호가 하강하는 시점부터 비교기(41)로부터 출력되는 비교 신호가 반전되는 순간까지 제어부(80)로부터의 클럭을 카운팅하여 카운팅 정보를 출력한다. 여기서, 각각의 카운터는 제어부(80)로부터의 리셋 제어 신호에 따라 초기화된다.
그러면, 첫 번째의 메모리(61)는 제어부(80)로부터의 로드 제어 신호에 따라 카운터(51)로부터의 카운팅 정보를 저장하고 있다가 컬럼 리드아웃 회로(70)로 출력한다.
이때, 씨모스 이미지 센서에서는 리셋 신호(리셋 전압)에 대하여 카운팅을 수행한 후에 영상 신호(시그널 전압)에 대하여 카운팅을 수행한다.
도 2a는 본 발명의 실시예에 대한 이해를 돕기 위한 비교 장치의 일 예시도로서, 도 1에 도시된 비교기(41)로 이용될 수 있다. 그리고 도 2b는 도 2a에 도시된 비교 장치의 1-로우 아날로그-디지털 변환 구간의 타이밍도이고, 도 2c는 도 2a에 도시된 비교 장치의 1-로우 아날로그-디지털 변환 구간의 디지털 이중 샘플링(DDS) 타이밍도이다.
도 2a에 도시된 바와 같이, 본 발명의 실시예에 대한 이해를 돕기 위한 비교 장치는, 픽셀 신호를 샘플링하고, 샘플링된 픽셀 신호와 코어스 램핑 전압을 비교하여 제 1 비교 신호를 출력하고 코어스 스텝 전압(VMSB)을 샘플링하며, 샘플링된 코어스 스텝 전압을 파인 램핑 전압으로 변경시키면서 픽셀 신호와 비교하여 제 2 비교 신호를 출력하기 위한 1단 비교 블럭(210), 및 1단 비교 블럭(210)으로부터의 제 1 및 제 2 비교 신호를 증폭하여 카운터로 출력하기 위한 2단 비교 블럭(220)을 포함한다.
이때, 1단 비교 블럭(210)은 타측 단자가 1단 비교기의 부입력 노드에 연결되고 일측 단자로 입력되는 픽셀 신호를 샘플링하기 위한 커패시터 C11, 1단 비교기의 부입력 노드와 1단 비교기의 출력 노드 사이에 연결되어 피드백 루프를 형성하기 위한 스위치 SWR11, 타측 단자가 1단 비교기의 정입력 노드에 연결되고 일측 단자로 입력되는 코어스 램핑 전압을 온/오프하기 위한 스위치 SWMSB1, 일측 단자가 1단 비교기의 정입력 노드에 연결되고 코어스 스텝 전압(VMSB)을 샘플링하기 위한 커패시터 C12, 커패시터 C12의 타측 단자와 접지 단자(예를 들어, 최상위 비트 변환을 위한 접지 전압 VGND1 또는 최하위 비트 변환을 위한 접지 전압 VGND2를 가지는 단자) 사이에 연결되어 있는 스위치 SWS /H1, 타측 단자가 커패시터 C12의 타측 단자에 연결되고 일측 단자로 입력되는 파인 램핑 전압을 온/오프하기 위한 스위치 SWLSB1, 및 커패시터 C11에 샘플링된 픽셀 신호와 코어스 램핑 전압을 비교하여 제 1 비교 신호를 출력하고 커패시터 C12에 샘플링되어 파인 램핑 전압에 따라 변경되는 코어스 스텝 전압을 픽셀 신호와 비교하여 제 2 비교 신호를 출력하기 위한 1단 비교기를 포함한다.
그리고 2단 비교 블럭(220)은 1단 비교 블럭(210)과 2단 비교기의 부입력 노드 사이에 연결되어 직류 전달을 차단하기 위한 커패시터 C13, 2단 비교기의 부입력 노드와 2단 비교기의 출력 노드 사이에 연결되어 피드백 루프를 형성하기 위한 스위치 SWR12, 및 정입력 노드가 접지 단자(예를 들어, 회로 접지 전압 VGND1 또는 회로 접지 전압에서 오프셋 전압이 차감된 전압 VGND2를 가지는 단자)에 연결되고 1단 비교 블럭(210)으로부터의 제 1 및 제 2 비교 신호를 증폭하여 외부의 카운터로 출력하기 위한 2단 비교기를 포함한다.
여기서, 도 2a에 도시된 각 스위치는 제어부(도면에 도시되지 않음, 예를 들어 타이밍 제너레이터)로부터의 제어 신호에 따라 온/오프될 수 있다.
다음으로, 도 2b를 참조하여 상호상관 이중 샘플링(CDS)하는 경우의 동작을 살펴보면, 픽셀 신호(VPIXEL) 중 리셋 전압(VRST)이 인가되고, 스위치 SWR11, 스위치 SWR12, 스위치 SWMSB1 및 스위치 SWS /H1이 온(On)되면, 스위치 SWR11을 통해 1단 비교기에 피드백 루프(Feedback Loop)가 형성되고 스위치 SWR12를 통해 2단 비교기에도 피드백 루프가 형성되며, 그에 따라 커패시터 C11에 픽셀 신호 중 리셋 전압이 샘플링되고 커패시터 C13를 통해 1단 비교기의 출력 전압 VOUT1과 2단 비교기의 부입력 노드 전압 VIN13이 공통 전압(VCOM)을 잡게 된다.
이후, 스위치 SWR11 및 스위치 SWR12가 오프(Off)가 되고, 픽셀 신호(VPIXEL) 중 시그널 전압(VSIG)이 인가되면, 커패시터 C11을 통해 1단 비교기의 부입력 노드에 "시그널 전압-리셋 전압"이 걸려 픽셀 신호의 변경 값만이 샘플링되게 된다.
이때, 램프 신호(VRAMP) 중 코어스 램핑 전압이 1단 비교기의 정입력 노드에 인가되어 코어스 스텝으로 램핑되면, 1단 비교기가 부입력 노드 전압 VIN11과 정입력 노드 전압 VIN12를 비교하여 VIN11-VIN12<0에서 VIN11-VIN12>0으로 변경되는 순간에 비교 신호를 출력하여 최상위 비트 변환(MSB Conversion)이 이루어지도록 하고, 스위치 SWS/H1과 스위치 SWMSB1이 오프된다.
이때, 커패시터 C12에는 코어스 스텝 전압(VMSB)이 샘플링되게 된다.
상기와 같이 코어스 스텝으로 최상위 비트 변환이 완료된 후에, 스위치 SWLSB1가 온(On)되면, 램프 신호(VRAMP) 중 파인 램핑 전압이 커패시터 C12를 통해 1단 비교기의 정입력 노드에 인가되어 파인 스텝으로 램핑을 시작하여 코어스 스텝 전압을 변경시키면서 최하위 비트 변환(LSB Conversion)이 이루어지도록 한다.
이때, 정입력 노드 전압 VIN12는 최상위 비트 변환 동작 시 커패시터 C12에 샘플링되었던 전하들로 인해 "코어스 스텝 전압(VMSB)+파인 스텝 전압(VLSB)"의 값을 갖게 된다.
한편, 도 2c를 참조하여 디지털 이중 샘플링(DDS)하는 경우의 동작을 살펴보면, 픽셀 신호(VPIXEL) 중 리셋 전압(VRST)이 인가되고, 스위치 SWR11, 스위치 SWR12, 스위치 SWMSB1 및 스위치 SWS /H1이 온(On)되면, 스위치 SWR11을 통해 1단 비교기에 피드백 루프(Feedback Loop)가 형성되고 스위치 SWR12를 통해 2단 비교기에도 피드백 루프가 형성되며, 그에 따라 커패시터 C11에 픽셀 신호 중 리셋 전압이 샘플링되고 커패시터 C13를 통해 1단 비교기의 출력 전압 VOUT1과 2단 비교기의 부입력 노드 전압 VIN13이 공통 전압을 잡게 된다.
이후, 스위치 SWR11 및 스위치 SWR12가 오프(Off)가 되고, 램프 신호(VRAMP) 중 코어스 램핑 전압이 1단 비교기의 정입력 노드에 인가되어 코어스 스텝으로 램핑되면, 1단 비교기가 부입력 노드 전압 VIN11과 정입력 노드 전압 VIN12를 비교하여 VIN11-VIN12<0에서 VIN11-VIN12>0으로 변경되는 순간에 비교 신호를 출력하여 최상위 비트 변환(MSB Conversion)이 이루어져 코드값이 저장되도록 하고, 스위치 SWS /H1과 스위치 SWMSB1이 오프된다.
이때, 커패시터 C12에는 코어스 스텝 전압(VMSB)이 샘플링되게 된다.
상기와 같이 코어스 스텝으로 최상위 비트 변환이 완료된 후에, 스위치 SWLSB1가 온(On)되면, 램프 신호(VRAMP) 중 파인 램핑 전압이 커패시터 C12를 통해 1단 비교기의 정입력 노드에 인가되어 파인 스텝으로 램핑을 시작하여 최하위 비트 변환(LSB Conversion)이 이루어져 코드값이 저장되도록 한다.
이후, 픽셀 신호(VPIXEL) 중 시그널 전압(VSIG)이 인가되면, 상기와 같이 투-스텝 동작을 진행하여 코드값을 저장한 후에, 시그널 전압의 코드값에서 리셋 전압의 코드값을 차감하여 줌으로써 디지털 이중 샘플링(DDS)을 구현할 수 있다.
그런데, 도 2a에 도시된 비교 장치는 램프 신호(VRAMP) 중 파인 램핑 전압이 커패시터 C12를 통해 인가되는 과정에서 커패시터 C12와 1단 비교기의 입력 트랜지스터의 게이트와 소스 간의 기생 커패시터(Cgs)로 인하여 게인 에러가 발생하게 된다.
이로 인하여 "(코어스 스텝 전압+파인 스텝 전압)x게인 에러"의 전압 값이 정입력 노드에 인가되게 되어 비선형성이 증가하게 된다.
도 3a는 본 발명의 실시예에 대한 이해를 돕기 위한 비교 장치의 다른 예시도로서, 도 1에 도시된 비교기(41)로 이용될 수 있다. 그리고 도 3b는 도 3a에 도시된 비교 장치의 1-수평 주기(Horizontal Period)의 타이밍도이다.
도 3a에 도시된 바와 같이, 본 발명의 실시예에 대한 이해를 돕기 위한 비교 장치는, 신호 처리부(320)로부터의 샘플링 제어 신호에 따라 공통 모드 전압(VCM)을 샘플링하기 위한 공통 모드 전압 샘플링부(360), 신호 처리부(320)로부터의 샘플링 제어 신호에 따라 코어스 램핑 전압(VRAMP _C)을 샘플링하기 위한 코어스 램핑 전압 샘플링부(330), 입력 전압(Vp)과 코어스 램핑 전압 샘플링부(330)로부터의 코어스 램핑 전압(Vsp)의 차이를 증폭하여 코어스 변환 결과를 출력하고, 파인 램핑 전압(VRAMP_F)과 공통 모드 전압 샘플링부(360)로부터의 공통 모드 전압(VSN)의 차이를 증폭하여 파인 변환 결과를 출력하기 위한 전치 증폭기(310), 및 전치 증폭기(310)로부터의 코어스 변환 결과에 따라 샘플링 제어 신호(Sampling Control Signal)를 발생하고, 전치 증폭기(310)로부터의 코어스 변환 결과와 파인 변환 결과에 따른 비교 신호를 카운터(Counter) 또는 라인 메모리(Line Memory)로 출력하기 위한 신호 처리부(320)를 포함한다.
이때, 공통 모드 전압 샘플링부(360)는 신호 처리부(320)로부터의 샘플링 제어 신호에 따라 공통 모드 전압(VCM)을 차단하기 위한 스위치(361), 및 스위치(361)에서의 차단 시점의 공통 모드 전압을 저장하기 위한 커패시터(362)를 포함한다.
그리고 코어스 램핑 전압 샘플링부(330)는 신호 처리부(320)로부터의 샘플링 제어 신호에 따라 코어스 램핑 전압(VRAMP _C)을 차단하기 위한 스위치(331), 및 스위치(331)에서의 차단 시점의 코어스 램핑 전압을 저장하기 위한 커패시터(332)를 포함한다.
그리고 신호 처리부(320)는 전치 증폭기(310)로부터의 코어스 변환 결과와 파인 변환 결과를 증폭하기 위한 증폭기(321), 증폭기(321)로부터의 코어스 변환 결과에 따라 샘플링 제어 신호를 발생하기 위한 제어기(322), 및 제어기(322)로부터의 코어스 변환 결과와 증폭기(321)로부터의 파인 변환 결과를 선택 신호(SELF, 예를 들어 타이밍 발생기로부터 전달받음)에 따라 선택하여 비교 신호를 카운터 또는 라인 메모리로 출력하기 위한 선택기(323)를 포함한다. 여기서, 코어스 변환 결과는 제어기(322)에서 샘플링 클럭(CLKs)에 동기되어 선택기(323)로 전달된다. 그리고 증폭기(321)는 부가 구성요소로서, 이때에는 전치 증폭기(310)로부터의 코어스 변환 결과가 제어기(322)로 전달되고, 전치 증폭기(310)로부터의 파인 변환 결과가 선택기(323)로 전달된다.
여기서, 비교 장치는 제어 신호에 따라 전치 증폭기(310)를 리셋시키기 위한 스위치(340)를 더 포함할 수 있다. 즉, 스위치(340)는 입력 전압(Vp)이 입력되는 입력 단자로 피드백되는 전치 증폭기(310)의 출력 전압을 외부 제어부(도면에 도시되지 않음)로부터의 제어 신호(S)에 따라 온/오프시켜 전치 증폭기(310)를 리셋(오토 제로인)시키는 역할을 수행한다.
또한, 비교 장치는 아날로그-디지털 변환을 하고자 하는 입력 전압(VPIXEL)과 전치 증폭기(310)로부터 피드백되는 출력 전압을 디커플링하기 위한 커패시터(350)를 더 포함한다.
다음으로, 도 3b를 참조하여 도 3a에 도시된 비교 장치의 동작을 살펴보면 다음과 같다.
첫 번째 단계로 전치 증폭기(310)의 코어스 차동입력쌍에서 입력 전압(Vp)과 코어스 램핑 전압 샘플링부(330)로부터의 코어스 램핑 전압(Vsp)이 비교된다. 그리고 전치 증폭기(310)의 출력단(Voutp1), 즉 공통 액티브 로드의 출력 단자에는 입력 전압(Vp)과 코어스 램핑 전압 샘플링부(330)로부터의 코어스 램핑 전압(Vsp)의 차이가 증폭되어 출력되어 신호 처리부(320)로 전달된다.
이때의 출력 전압은 신호 처리부(320)를 통해 샘플링 제어 신호가 발생되도록 하여 코어스 램핑 전압(VRAMP _C)이 통과되던 스위치(331)를 오프시킴으로써 그 시점의 코어스 램핑 전압이 커패시터(332)에 저장된다. 또한, 이와 동시에 신호 처리부(320)는 컬럼에 있는 카운터 또는 카운팅 값(Counting Value)을 입력받는 라인 메모리로 비교 신호를 전달하여 코어스 디지털 코드(Coarse Digital Code)가 결정(Decision)되도록 한다.
두 번째 단계로 전치 증폭기(310)의 파인 차동입력쌍에서 파인 램핑 전압(VRAMP_F)과 공통 모드 전압 샘플링부(360)로부터의 공통 모드 전압(VSN)의 차이를 증폭하여 파인 변환 결과를 출력한다. 이때, 전치 증폭기(310)의 출력단(Voutp1), 즉 공통 액티브 로드의 출력 단자를 통해 출력 전압이 신호 처리부(320)로 전달된다. 그러면, 신호 처리부(320)는 컬럼에 있는 카운터 또는 카운팅 값(Counting Value)을 입력받는 라인 메모리로 비교 신호를 전달하여 파인 디지털 코드(Fine Digital Code)가 결정되도록 한다.
그런데, 도 3a에 도시된 비교 장치는 각 입력 트랜지스터의 전달 컨덕턴스(gm)가 공통 전압 레벨에 따라 변경되기 때문에, 공통 전압 레벨의 변경 시마다 변경되는 전달 컨덕턴스(gm)로 인하여 선형성 에러가 발생하게 된다.
따라서 본 발명의 실시예에서는 멀티-샘플링 시에 "픽셀 신호와 코어스 스텝 전압의 차이 값"을 축적하여 아날로그-디지털 변환에 사용함으로써, 적분기에 대용량의 커패시터가 필요하지 않으며, 동작 구조상 선형성 에러(Linearity Error)가 발생하는 것을 방지할 수 있고, 고속 동작으로 고해상도의 이미지를 획득할 수 있으며, 이를 도 4a 내지 도 6을 참조하여 상세히 설명하기로 한다.
도 4a는 본 발명의 실시예에 따른 비교 장치의 일 예시도이고, 도 4b는 도 4a에 도시된 비교 장치의 1-로우 아날로그-디지털 변환 구간의 디지털 이중 샘플링 타이밍도이며, 도 4c는 도 4a에 도시된 비교 장치의 크로싱 타이밍을 나타내는 도면이다.
도 4a에 도시된 바와 같이, 본 발명의 실시예에 따른 비교 장치는, "픽셀 신호와 코어스 스텝 전압의 차이 값"을 축적(적분)하고, 축적된 값과 코어스 램핑 전압과의 차이를 레지듀 전압으로 출력하기 위한 1단 비교 블럭(410), 및 1단 비교 블럭(410)으로부터의 레지듀 전압과 파인 램핑 전압을 비교하여 제 3 비교 신호를 출력하기 위한 2단 비교 블럭(420)을 포함한다.
여기서, 1단 비교 블럭(410)은 픽셀 신호를 샘플링하여 출력 노드로 전달하고, 샘플링된 픽셀 신호와 코어스 램핑 전압을 비교하여 제 1 비교 신호를 출력하고 코어스 스텝 전압(VMSB)을 샘플링하며, "픽셀 신호와 코어스 스텝 전압의 차이 값"을 복수회 축적하여 샘플링하고, 샘플링된 "픽셀 신호와 코어스 스텝 전압의 차이 값"의 축적 값과 코어스 램핑 전압을 비교하여 제 2 비교 신호를 출력하며, 샘플링된 "픽셀 신호와 코어스 스텝 전압의 차이 값"의 축적 값과 코어스 램핑 전압과의 차이를 레지듀 전압(VRES)으로 출력한다.
이때, 1단 비교 블럭(410)은 일측 단자로 입력되는 픽셀 신호를 온/오프하기 위한 스위치 SWS /H21, 타측 단자가 1단 비교기의 부입력 노드에 연결되고 스위치 SWS /H21를 통해 일측 단자로 입력되는 픽셀 신호를 샘플링하기 위한 커패시터 C21, 스위치 SWS /H21의 타측 단자와 제 1 접지 단자 사이에 연결된 스위치 SWS / H22b, 1단 비교기의 부입력 노드와 제 1 접지 단자 사이에 연결된 스위치 SWS /H22, 1단 비교기의 부입력 노드와 출력 노드 사이에 연결된 스위치 SWR21, 1단 비교기의 부입력 노드와 출력 노드 사이에 연결되어 "픽셀 신호와 코어스 스텝 전압의 차이 값"의 축적 값을 샘플링하기 위한 커패시터 C22, 타측 단자가 1단 비교기의 정입력 노드에 연결되고 일측 단자로 입력되는 코어스 램핑 전압을 온/오프하기 위한 스위치 SWMSB21, 일측 단자가 스위치 SWMSB21의 타측 단자(즉, 1단 비교기의 정입력 노드)에 연결되고 코어스 스텝 전압(VMSB)을 샘플링하기 위한 커패시터 C24, 커패시터 C24의 타측 단자와 제 2 접지 단자(예를 들어, 회로 공통 접지 단자) 사이에 연결되어 있는 스위치 SWMSB22, 및 커패시터 C21에 샘플링된 픽셀 신호와 스위치 SWMSB21를 통하여 인가되는 코어스 램핑 전압을 비교하여 제 1 비교 신호를 출력하고, 커패시터 C22에 샘플링된 "픽셀 신호와 코어스 스텝 전압의 차이 값"의 축적 값과 스위치 SWMSB21를 통하여 인가되는 코어스 램핑 전압을 비교하여 제 2 비교 신호를 출력하며, 커패시터 C22에 샘플링된 "픽셀 신호와 코어스 스텝 전압의 차이 값"의 축적 값과 코어스 램핑 전압과의 차이를 레지듀 전압(VRES)으로 출력하기 위한 1단 비교기를 포함한다.
그리고 2단 비교 블럭(420)은 1단 비교 블럭(410)으로부터의 레지듀 전압(VRES)을 2단 비교기의 부입력 노드로 전달하기 위한 커패시터 C23, 2단 비교기의 부입력 노드와 2단 비교기의 출력 노드 사이에 연결되어 피드백 루프를 형성하기 위한 스위치 SWR22, 2단 비교기의 정입력 노드와 제 3 접지 단자(예를 들어, 회로 접지 전압에서 오프셋 전압이 차감된 전압을 가지는 단자) 사이에 연결되어 있는 스위치 SWLSB2b, 타측 단자가 2단 비교기의 정입력 노드에 연결되고 일측 단자로 입력되는 파인 램핑 전압을 온/오프하기 위한 스위치 SWLSB2, 및 1단 비교 블럭(410)으로부터 커패시터 C23을 통해 전달된 레지듀 전압과 스위치 SWLSB2를 통해 인가되는 파인 램핑 전압을 비교하여 제 3 비교 신호를 출력하기 위한 2단 비교기를 포함한다.
여기서, 도 4a에 도시된 각 스위치는 제어부(도면에 도시되지 않음, 예를 들어 타이밍 제너레이터)로부터의 제어 신호나 비교기의 래칭에 따른 피드백 제어 신호에 따라 도 4b에 도시된 바와 같이 온/오프될 수 있다.
다음으로, 도 4b 및 도 4c를 참조하여 픽셀 신호(VPIXEL)가 리셋 전압(VRST)인 경우의 최상위 비트 변환(MSB Conversion) 동작을 살펴보면 다음과 같다. 먼저, 스위치 SWS / H22b, 스위치 SWR21, 스위치 SWR22, 스위치 SWMSB21, 스위치 SWMSB22, 및 스위치 SWLSB2b가 온(On)되면, 스위치 SWS / H22b를 통해 커패시터 C21가 제 1 접지 단자에 연결되고 스위치 SWR21을 통해 1단 비교기에 피드백 루프가 형성되며 스위치 SWR22를 통해 2단 비교기에 피드백 루프가 형성되고 스위치 SWMSB21을 통해 램프 신호(VRAMP) 중 코어스 램핑 전압이 인가되며 스위치 SWMSB22를 통해 커패시터 C24가 제 2 접지 단자(예를 들어, 회로 공통 접지 단자)에 연결되고 스위치 SWLSB2b를 통해 2단 비교기의 정입력 노드가 제 3 접지 단자(예를 들어, 회로 접지 전압에서 오프셋 전압이 차감된 전압을 가지는 단자)에 연결되며, 그에 따라 회로의 모든 노드들의 전압 값이 초기화된다.
이후, 스위치 SWS / H22b, 스위치 SWR21, 및 스위치 SWR22가 오프되고, 스위치 SWS/H21, 및 스위치 SWS /H22가 온되면, 픽셀 신호(VPIXEL) 중 리셋 전압(VRST)이 인가되어 커패시터 C21에 리셋 전압이 샘플링된다.
이후, 스위치 SWS /H21과 스위치 SWS /H22가 오프되고, 스위치 SWS / H22b가 온되면, 1단 비교기의 부입력 노드가 정입력 노드와 피드백 네트워크(Feedback Network)가 형성되어 가상 쇼트(Virtual Short)가 되며, 그에 따라 커패시터 C21에 샘플링되어 있던 리셋 전압(전하)이 커패시터 C22로 전달되어 커패시터 C22에 샘플링된다.
이로 인하여 1단 비교기의 출력 전압 VOUT1은 리셋 전압(VRST)이 된다.
이후, 램프 신호(VRAMP) 중 코어스 램핑 전압이 1단 비교기의 정입력 노드에 입력 전압 VIN22로 인가되어 코어스 스텝으로 램핑된다.
이때, 1단 비교기의 정입력 노드 전압 VIN22는 램프 신호(VRAMP)의 코어스 램핑 전압과 동일하고, 1단 비교기의 부입력 노드가 정입력 노드와 피드백 네트워크가 형성되어 가상 쇼트이므로 1단 비교기의 부입력 노드 전압 VIN21은 1단 비교기의 정입력 노드 전압 VIN22를 따라 변동된다.
이때, 변동되는 전압의 크기는 램프 신호(VRAMP)의 코어스 스텝 전압(VMSB)의 크기를 가지며, 1단 비교기의 출력 전압 VOUT1은 "리셋 전압-코어스 램핑 전압"이 된다.
따라서 1단 비교기가 부입력 노드 전압 VIN21과 정입력 노드 전압 VIN22를 비교하여 리셋 전압-코어스 램핑 전압>0에서 리셋 전압-코어스 램핑 전압<0으로 변경되는 순간(도 4c의 430 참조)에 제 1 비교 신호를 출력하여 2단 비교기의 출력 전압 VOUT2가 래칭되어, 그때까지 카운팅된 코드값이 최상위 비트 변환(MSB Conversion) 코드값으로 레지스터에 저장되도록 한다.
이때, 스위치 SWMSB22가 오프되고 순차적으로 스위치 SWMSB21이 오프되어, 커패시터 C24에 코어스 스텝 전압(VMSB)이 샘플링되게 된다.
다음으로, 픽셀 신호(VPIXEL)가 리셋 전압(VRST)인 경우의 최상위 비트 변환(MSB Conversion) 및 최하위 비트 변환(LSB Conversion) 동작을 살펴보면, 전술한 바와 같은 동작으로 인해 커패시터 C24에는 코어스 스텝 전압(VMSB)이 샘플링되어 있다.
이때, "스위치 SWS /H21과 스위치 SWS /H22는 오프, 스위치 SWS / H22b는 온"의 동작과 "스위치 SWS /H21과 스위치 SWS /H22는 온, 스위치 SWS / H22b는 오프"의 동작을 복수회 반복하면, 1단 비교기의 출력 노드에 "리셋 전압-코어스 스텝 전압(VMSB)" 값이 복수회 축적되며 그 축적된 값이 커패시터 C22에 샘플링된다.
그에 따라, 1단 비교기의 출력 노드에서는 "리셋 전압-코어스 스텝 전압"의 축적 값(즉, 최하위 비트 변환(LSB)을 위한 축적 값)이 출력된다.
이후, 스위치 SWS /H21과 스위치 SWS /H22가 오프되고, 스위치 SWS / H22b가 온되며, 스위치 SWMSB21이 온되어, 램프 신호(VRAMP) 중 코어스 램핑 전압이 1단 비교기의 정입력 노드에 입력 전압 VIN22로 인가되어 코어스 스텝으로 램핑된다.
이때, 1단 비교기의 정입력 노드 전압 VIN22는 램프 신호(VRAMP)의 코어스 램핑 전압과 동일하고, 1단 비교기의 부입력 노드가 정입력 노드와 피드백 네트워크가 형성되어 가상 쇼트이므로 1단 비교기의 부입력 노드 전압 VIN21은 1단 비교기의 정입력 노드 전압 VIN22를 따라 변동된다.
이때, 변동되는 전압의 크기는 램프 신호(VRAMP)의 코어스 스텝 전압(VMSB)의 크기를 가지며, 1단 비교기의 출력 전압 VOUT1은 "(리셋 전압-코어스 스텝 전압)의 축적 값-코어스 램핑 전압"이 된다.
따라서 1단 비교기가 부입력 노드 전압 VIN21과 정입력 노드 전압 VIN22를 비교하여 (리셋 전압-코어스 스텝 전압)의 축적 값-코어스 램핑 전압>0에서 (리셋 전압-코어스 스텝 전압)의 축적 값-코어스 램핑 전압<0으로 변경되는 순간(도 4c의 440 참조)에 제 2 비교 신호를 출력하여 2단 비교기의 출력 전압 VOUT2가 래칭되어, 그때까지 카운팅된 코드값이 최상위 비트 변환(MSB Conversion) 코드값으로 레지스터에 저장되도록 한다.
이때, 스위치 SWMSB22가 오프되고 순차적으로 스위치 SWMSB21이 오프되어, 커패시터 C24에 코어스 스텝 전압(VMSB)이 샘플링되게 된다.
그리고 1단 비교기의 출력 노드에서 출력된 "(리셋 전압-코어스 스텝 전압)의 축적 값-코어스 램핑 전압"이 커패시터 C23를 통해 레지듀 전압 VRES로 2단 비교기의 부입력 노드로 인가되고, 이때 스위치 SWLSB2b가 오프되어 2단 비교기의 정입력 노드에 제 3 접지 단자의 전압(예를 들어, 회로 접지 전압에서 오프셋 전압을 차감한 전압)이 걸린 상태에서, 스위치 SWLSB2가 온되면, 램프 신호(VRAMP) 중 파인 램핑 전압이 2단 비교기의 정입력 노드에 인가되어 파인 스텝으로 램핑을 시작하게 된다.
이때, 2단 비교기가 정입력 노드의 전압과 부입력 노드 전압 VIN23을 비교하여 "(리셋 전압-코어스 스텝 전압)의 축적 값-코어스 램핑 전압"-파인 램핑 전압>0에서 "(리셋 전압-코어스 스텝 전압)의 축적 값-코어스 램핑 전압"-파인 램핑 전압<0으로 변경되는 순간(도 4c의 450 참조)에 제 3 비교 신호를 출력하여 2단 비교기의 출력 전압 VOUT2가 래칭되어, 그때까지 카운팅된 코드값이 최하위 비트 변환(LSB Conversion) 코드값으로 레지스터에 저장되도록 한다.
여기서, 리셋 전압의 경우 시그널 전압의 풀 스윙 범위(Full Swing Range)와 비교하여 그 풀 스윙 범위(Full Swing Range)가 작으므로, 코어스 스텝의 갯수를 시그널 전압의 코어스 스텝의 갯수보다 작게 임의로 제한할 수 있으며, 이로 인해 본 발명의 속도와 파워를 최소화할 수 있다.
그리고 예를 들어, 오프셋 전압(Voffset)은 코어스 스텝 1개의 크기가 될 수 있으며, 또는 필요에 따라 그 이상의 크기가 될 수도 있다.
그리고 제 2 접지 단자의 회로 공통 전압(Vcircuit_CM)과 제 3 접지 단자의 회로 접지 전압(Vcircuit_GND)은 동일한 값일 수 있으며, 필요에 따라 다른 값이 될 수도 있다.
이후, 픽셀 신호(VPIXEL) 중 시그널 전압(VSIG)이 인가되면, 전술한 리셋 전압 변환 동작과 동일한 과정을 진행하여 각 래칭 시까지 카운팅된 코드값을 저장한 후에, 시그널 전압의 코드값에서 리셋 전압의 코드값을 차감하여 줌으로써 디지털 이중 샘플링(DDS)을 구현할 수 있다.
한편, 전술한 설명을 참조하여 도 4a에 도시된 비교 장치가 상호상관 이중 샘플링(CDS)으로 동작하는 경우도 유추할 수 있으므로, 여기서는 더 이상 설명하지 않기로 한다.
도 5는 본 발명의 실시예에 따른 비교 장치의 다른 예시도이다.
도 4a에 도시된 비교 장치에서는 2단 비교기의 정입력 노드에 걸리는 DC 바이어스의 절대 전압을 잡아주는 것이 어렵다.
따라서 2단 비교 블럭(420)은 2단 비교기의 정입력 노드와 2단 비교기의 타 출력 노드 사이에 연결되어 피드백 루프를 형성하기 위한 스위치 SWR31, 및 스위치 SWLSB2의 타측 단자와 2단 비교기의 정입력 노드 사이에 연결되어 파인 램핑 전압의 변경 값을 전달하기 위한 커패시터 C31을 더 포함한다.
이때, 2단 비교기의 정입력 노드의 DC 바이어스 절대 전압은 스위치 SWR31에 의해 2단 비교기의 입력/출력 공통 전압으로 잡히고, 커패시터 C31를 통해 파인 램핑 전압의 변경 값만이 2단 비교기의 정입력 노드로 인가된다.
도 6은 본 발명의 실시예에 따른 씨모스 이미지 센서의 구성도이다.
도 6에 도시된 바와 같이, 본 발명의 실시예에 따른 씨모스 이미지 센서는, 입사광에 상응하는 픽셀 신호를 출력하기 위한 픽셀 어레이(10)와, 제어부(80)의 제어에 따라 픽셀 어레이(10) 내의 픽셀을 로우 라인별로 각각 선택하여 그 동작을 제어하기 위한 로우 디코더(20)와, 제어부(80)의 제어에 따라 램프 신호(코어스 및 파인 램핑 전압)를 발생하기 위한 램프 신호 발생 장치(30)와, 램프 신호 발생 장치(30)로부터 인가되는 램프 신호(코어스 및 파인 램핑 전압)의 값과 픽셀 어레이(10)로부터 출력되는 각 픽셀 신호의 값을 제어부(80)의 제어에 따라 비교하기 위한 비교부(40)와, 비교부(40)로부터의 각 출력 신호에 따라 제어부(80)로부터의 클럭을 카운팅하기 위한 카운팅부(50)와, 제어부(80)의 제어에 따라 카운팅부(50)로부터의 카운팅 정보를 각각 저장하기 위한 메모리부(60)와, 로우 디코더(20)와 램프 신호 발생 장치(30)와 비교부(40)와 카운팅부(50)와 메모리부(60)와 컬럼 리드아웃 회로(70)의 동작을 제어하기 위한 제어부(80), 및 메모리부(60)의 데이터를 제어부(80)의 제어에 따라 순차적으로 픽셀 데이터(PXDATA)로 출력하기 위한 컬럼 리드아웃 회로(70)를 포함한다. 여기서, 비교부(40)는 각 컬럼별로 본 발명의 실시예에 따른 비교 장치(42)를 구비한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 치환, 변형 및 변경이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
410 : 1단 비교 블럭 420 : 2단 비교 블럭

Claims (12)

  1. "픽셀 신호와 코어스 스텝 전압의 차이 값"을 축적하고, 상기 축적된 값과 코어스 램핑 전압과의 차이를 레지듀 전압으로 출력하기 위한 1단 비교 블럭; 및
    상기 1단 비교 블럭으로부터의 레지듀 전압과 파인 램핑 전압을 비교하여 제 3 비교 신호를 출력하기 위한 2단 비교 블럭
    을 포함하는 비교 장치.
  2. 제 1항에 있어서,
    상기 1단 비교 블럭은,
    픽셀 신호를 샘플링하여 출력 노드로 전달하고, 상기 샘플링된 픽셀 신호와 코어스 램핑 전압을 비교하여 제 1 비교 신호를 출력하고 코어스 스텝 전압(VMSB)을 샘플링하며, "픽셀 신호와 코어스 스텝 전압의 차이 값"을 복수회 축적하여 샘플링하고, 상기 샘플링된 "픽셀 신호와 코어스 스텝 전압의 차이 값"의 축적 값과 코어스 램핑 전압을 비교하여 제 2 비교 신호를 출력하며, 상기 샘플링된 "픽셀 신호와 코어스 스텝 전압의 차이 값"의 축적 값과 코어스 램핑 전압과의 차이를 레지듀 전압으로 출력하는, 비교 장치.
  3. 제 1항에 있어서,
    상기 비교 장치는,
    픽셀 신호가 리셋 전압인 경우 코어스 스텝의 갯수를 시그널 전압의 코어스 스텝의 갯수 미만으로 제한하는, 비교 장치.
  4. 제 1항에 있어서,
    상기 1단 비교 블럭은,
    픽셀 신호를 온/오프하기 위한 제 1 스위치;
    상기 제 1 스위치를 통해 입력되는 픽셀 신호를 샘플링하기 위한 제 1 커패시터;
    상기 제 1 스위치와 제 1 접지 단자 사이에 연결된 제 2 스위치;
    1단 비교기의 부입력 노드와 상기 제 1 접지 단자 사이에 연결된 제 3 스위치;
    상기 1단 비교기의 부입력 노드와 출력 노드 사이에 연결된 제 4 스위치;
    상기 1단 비교기의 부입력 노드와 출력 노드 사이에 연결되어 "픽셀 신호와 코어스 스텝 전압의 차이 값"의 축적 값을 샘플링하기 위한 제 2 커패시터;
    코어스 램핑 전압을 온/오프하기 위한 제 5 스위치;
    상기 제 5 스위치에 연결되어 코어스 스텝 전압을 샘플링하기 위한 제 3 커패시터;
    상기 제 3 커패시터와 제 2 접지 단자 사이에 연결된 제 6 스위치; 및
    상기 제 1 커패시터에 샘플링된 픽셀 신호와 상기 제 5 스위치를 통하여 인가되는 코어스 램핑 전압을 비교하여 제 1 비교 신호를 출력하고, 상기 제 2 커패시터에 샘플링된 "픽셀 신호와 코어스 스텝 전압의 차이 값"의 축적 값과 상기 제 5 스위치를 통하여 인가되는 코어스 램핑 전압을 비교하여 제 2 비교 신호를 출력하며, 상기 제 2 커패시터에 샘플링된 "픽셀 신호와 코어스 스텝 전압의 차이 값"의 축적 값과 코어스 램핑 전압과의 차이를 레지듀 전압으로 출력하기 위한 상기 1단 비교기
    를 포함하는 비교 장치.
  5. 제 1항에 있어서,
    상기 2단 비교 블럭은,
    상기 1단 비교 블럭으로부터의 레지듀 전압을 전달하기 위한 제 1 커패시터;
    2단 비교기의 부입력 노드와 일측 출력 노드 사이에 연결되어 피드백 루프를 형성하기 위한 제 1 스위치;
    상기 2단 비교기의 정입력 노드와 접지 단자 사이에 연결된 제 2 스위치;
    파인 램핑 전압을 온/오프하기 위한 제 3 스위치; 및
    상기 제 1 커패시터를 통하여 인가되는 레지듀 전압과 상기 제 3 스위치를 통하여 인가되는 파인 램핑 전압을 비교하여 제 3 비교 신호를 출력하기 위한 상기 2단 비교기
    를 포함하는 비교 장치.
  6. 제 5항에 있어서,
    상기 2단 비교 블럭은,
    상기 2단 비교기의 정입력 노드와 타측 출력 노드 사이에 연결되어 피드백 루프를 형성하기 위한 제 4 스위치; 및
    상기 제 3 스위치와 상기 2단 비교기의 정입력 노드 사이에 연결되어 파인 램핑 전압의 변경 값을 전달하기 위한 제 2 커패시터
    를 더 포함하는 비교 장치.
  7. 입사광에 상응하는 픽셀 신호를 출력하기 위한 픽셀 어레이;
    제어부의 제어에 따라 상기 픽셀 어레이 내의 픽셀을 로우 라인별로 선택하여 제어하기 위한 로우 디코더;
    상기 제어부의 제어에 따라 코어스 및 파인 램핑 전압을 발생하기 위한 램프 신호 발생 장치;
    "상기 픽셀 어레이로부터의 각 픽셀 신호와 코어스 스텝 전압의 차이 값"을 각각 축적하고, 상기 축적된 값들과 상기 램프 신호 발생 장치로부터의 코어스 램핑 전압과의 차이를 각 레지듀 전압으로 출력하기 위한 1단 비교 블럭;
    상기 1단 비교 블럭으로부터의 각 레지듀 전압과 상기 램프 신호 발생 장치로부터의 파인 램핑 전압을 비교하여 각각 제 3 비교 신호를 출력하기 위한 2단 비교 블럭;
    상기 1단 및 2단 비교 블럭에서 출력된 각 비교 신호에 따라 상기 제어부로부터의 클럭을 카운팅하기 위한 카운팅부;
    상기 제어부의 제어에 따라 상기 카운팅부로부터의 카운팅 정보를 각각 저장하기 위한 메모리부;
    상기 로우 디코더와 상기 램프 신호 발생 장치와 상기 비교 블럭과 상기 카운팅부와 상기 메모리부와 컬럼 리드아웃 회로의 동작을 제어하기 위한 상기 제어부; 및
    상기 메모리부의 데이터를 상기 제어부의 제어에 따라 출력하기 위한 상기 컬럼 리드아웃 회로
    를 포함하는 씨모스 이미지 센서.
  8. 제 7항에 있어서,
    상기 1단 비교 블럭은,
    상기 픽셀 어레이로부터의 각 픽셀 신호를 샘플링하여 출력 노드로 전달하고, 상기 샘플링된 픽셀 신호와 상기 램프 신호 발생 장치로부터의 코어스 램핑 전압을 비교하여 각각 제 1 비교 신호를 출력하고 코어스 스텝 전압(VMSB)을 각각 샘플링하며, "픽셀 신호와 코어스 스텝 전압의 차이 값"을 복수회 축적하여 각각 샘플링하고, 상기 각각 샘플링된 "픽셀 신호와 코어스 스텝 전압의 차이 값"의 축적 값과 상기 램프 신호 발생 장치로부터의 코어스 램핑 전압을 비교하여 각각 제 2 비교 신호를 출력하며, 상기 각각 샘플링된 "픽셀 신호와 코어스 스텝 전압의 차이 값"의 축적 값과 코어스 램핑 전압과의 차이를 각 레지듀 전압으로 출력하는, 씨모스 이미지 센서.
  9. 제 7항에 있어서,
    상기 비교 장치는,
    픽셀 신호가 리셋 전압인 경우 코어스 스텝의 갯수를 시그널 전압의 코어스 스텝의 갯수 미만으로 제한하는, 씨모스 이미지 센서.
  10. 제 7항에 있어서,
    상기 1단 비교 블럭은,
    픽셀 신호를 온/오프하기 위한 제 1 스위치;
    상기 제 1 스위치를 통해 입력되는 픽셀 신호를 샘플링하기 위한 제 1 커패시터;
    상기 제 1 스위치와 제 1 접지 단자 사이에 연결된 제 2 스위치;
    1단 비교기의 부입력 노드와 상기 제 1 접지 단자 사이에 연결된 제 3 스위치;
    상기 1단 비교기의 부입력 노드와 출력 노드 사이에 연결된 제 4 스위치;
    상기 1단 비교기의 부입력 노드와 출력 노드 사이에 연결되어 "픽셀 신호와 코어스 스텝 전압의 차이 값"의 축적 값을 샘플링하기 위한 제 2 커패시터;
    코어스 램핑 전압을 온/오프하기 위한 제 5 스위치;
    상기 제 5 스위치에 연결되어 코어스 스텝 전압을 샘플링하기 위한 제 3 커패시터;
    상기 제 3 커패시터와 제 2 접지 단자 사이에 연결된 제 6 스위치; 및
    상기 제 1 커패시터에 샘플링된 픽셀 신호와 상기 제 5 스위치를 통하여 인가되는 코어스 램핑 전압을 비교하여 제 1 비교 신호를 출력하고, 상기 제 2 커패시터에 샘플링된 "픽셀 신호와 코어스 스텝 전압의 차이 값"의 축적 값과 상기 제 5 스위치를 통하여 인가되는 코어스 램핑 전압을 비교하여 제 2 비교 신호를 출력하며, 상기 제 2 커패시터에 샘플링된 "픽셀 신호와 코어스 스텝 전압의 차이 값"의 축적 값과 코어스 램핑 전압과의 차이를 레지듀 전압으로 출력하기 위한 상기 1단 비교기
    를 포함하는 씨모스 이미지 센서.
  11. 제 7항에 있어서,
    상기 2단 비교 블럭은,
    상기 1단 비교 블럭으로부터의 레지듀 전압을 전달하기 위한 제 1 커패시터;
    2단 비교기의 부입력 노드와 일측 출력 노드 사이에 연결되어 피드백 루프를 형성하기 위한 제 1 스위치;
    상기 2단 비교기의 정입력 노드와 접지 단자 사이에 연결된 제 2 스위치;
    파인 램핑 전압을 온/오프하기 위한 제 3 스위치; 및
    상기 제 1 커패시터를 통하여 인가되는 레지듀 전압과 상기 제 3 스위치를 통하여 인가되는 파인 램핑 전압을 비교하여 제 3 비교 신호를 출력하기 위한 상기 2단 비교기
    를 포함하는 씨모스 이미지 센서.
  12. 제 11항에 있어서,
    상기 2단 비교 블럭은,
    상기 2단 비교기의 정입력 노드와 타측 출력 노드 사이에 연결되어 피드백 루프를 형성하기 위한 제 4 스위치; 및
    상기 제 3 스위치와 상기 2단 비교기의 정입력 노드 사이에 연결되어 파인 램핑 전압의 변경 값을 전달하기 위한 제 2 커패시터
    를 더 포함하는 씨모스 이미지 센서.
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