KR101566003B1 - 아날로그-디지털 변환 방법, 아날로그-디지털 변환기, 및 이를 포함하는 이미지 센서 - Google Patents

아날로그-디지털 변환 방법, 아날로그-디지털 변환기, 및 이를 포함하는 이미지 센서 Download PDF

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Abstract

아날로그-디지털 변환 방법, 아날로그-디지털 변환기, 및 이를 포함하는 이미지 센서가 개시된다. 본 발명의 아날로그-디지털 변환기는 램프 신호에 기초한 비교 신호를 제1 입력 단자로 수신하고 입력 신호를 제2 입력 단자로 수신하여, 상기 비교 신호를 상기 입력 신호와 비교하여 그 비교 결과를 출력하는 비교기; 상기 비교기의 상기 제1 입력 단자에 연결되는 변환 커패시터; 및 상기 비교기 및 상기 변환 커패시터와 연결되며, 각각이 제1 내지 제3 스위칭 신호들 중에서 대응되는 스위칭 신호에 응답하여 스위칭됨으로써 아날로그-디지털 변환기의 동작 단계를 적어도 제1, 제2 및 제3 단계로 구분하는 복수의 스위치들을 포함하는 스위칭 회로를 포함하며, 상기 제2 단계에서 N 비트의 디지털 신호 중 상위 K(1이상의 정수) 비트에 상응하는 상기 램프 신호에 대한 상기 비교 신호의 비율과 상기 제3 단계에서 상기 N 비트의 디지털 신호 중 하위 (N-K) 비트에 상응하는 상기 램프 신호에 대한 상기 비교 신호의 비율 중 적어도 하나를 보정하여 양자의 차이를 줄임으로써 선형성이 유지되고 공정변동에 둔감하다.

Description

아날로그-디지털 변환 방법, 아날로그-디지털 변환기, 및 이를 포함하는 이미지 센서{Analog-digital converting method, Analog-digital converter and Image sensor having the same}
본 발명은 아날로그-디지털 변환기(Analog-to-Digital Converter)에 관한 것으로, 특히, 씨모스 이미지 센서(CMOS Image Sensor)의 아날로그 디지털 변환기에 관한 것이다.
아날로그-디지털 변환기란 아날로그 신호를 디지털 신호로 변환하는 장치 또는 회로로서, 씨모스 이미지 센서(CMOS Image Sensor)에 흔히 사용된다.
디지털 카메라에 많이 사용되는 씨모스 이미지 센서는 광학 신호를 전기적인 신호로 변환하는 역할을 한다. 이는 포토다이오드(Photo-Diode)와 독출(Read-Out) 회로로 구성된 CMOS 이미지 센서의 화소(Pixel)에서 일어난다. 다수의 화소들 각각은 포토 다이오드를 통하여 입사된 빛의 량에 상응하는 광 전하를 축적(integration)하고 축적된 광 전하에 따라 아날로그 전류 형태의 픽셀 신호를 출력한다. 픽셀 신호는 독출 회로로 전달되며, 독출 회로는 아날로그 형태의 신호를 디지털 신호로 변환하여 출력한다.
종래의 아날로그 디지털 변환과정은 제 1 아날로그 디지털 변환(Coarse Analog-Digital Conversion)과정과 제 2 아날로그 디지털 변환(Fine Analog-Digital Conversion)과정으로 나뉜다.
예를 들면, 아날로그 신호를 8비트의 디지털 데이터로 변환하는 듀얼 램핑 아날로그 디지털 변환기에 있어서, 8비트의 디지털 데이터를 상위 4비트와 하위 4비트로 나눈다.
제 1 아날로그 디지털 변환과정에서는 아날로그 신호를 상위 4비트에 해당하는 디지털 데이터로 변환하여 출력하고, 제 2 아날로그 디지털 변환과정에서는 아날로그 신호를 하위 4비트에 해당하는 디지털 데이터로 변환하여 출력한다.
이러한 아날로그 디지털 변환기의 일 예가 한국공개특허공보 10-2008-0046484에 개시되어 있다.
상기 종래의 아날로그 디지털 변환기는 싱글 슬롭(Single Slope) 아날로그 디지털 변환기에 비하여 아날로그 신호를 디지털 데이터로 변환하는 시간이 빠르다.
또한, 제 1 아날로그 디지털 변환과 제 2 아날로그 디지털 변환의 과정에서, 기생 캐패시터, 증폭기의 유한한 전압 이득, 온도에 의한 노이즈, 그리고 피드드루 등의 영향으로 인한 영향으로 발생하는 문제점인 데드 밴드(dead band)를 제거하기 위해 제 2 아날로그 디지털 변환의 입력 범위를 확장하는 기법이 사용된다.
하지만, 종래의 아날로그 디지털 변환기는 제 2 아날로그 디지털 변환 과정에서, 기생 캐패시터의 영향으로 두 가지 문제가 발생한다. 첫 번째로, 제 1 아날 로그 디지털 변환시의 램프 전압이 비교기의 입력 단자로 전달되는 비율과 제 2 아날로그 디지털 변환시의 램프 전압이 비교기의 입력 단자로 전달되는 비율이 달라지는 문제가 발생한다. 아날로그 디지털 변환기는 일반적으로 입력 전압과 램프 전압을 비교하는 비교기를 사용하는데, 기생 커패시터 등의 영향으로 램프 전압 발생기에서 발생된 램프 전압이 비교기의 입력 단자로 100%로 전달되지는 않는다. 즉, 램프 전압의 기울기와 실제 비교기로 입력되는 비교 전압의 기울기가 달라진다.
두 과정 사이의 전달율의 차이는 종래의 싱글 슬롭 아날로그 디지털 변화기의 장점인 선형성(linearity)을 해치는 결과로 작용한다. 두 번째로, 다수의 아날로그 신호를 다수의 아날로그 디지털 변환기를 통하여 디지털 신호로 병렬적으로 변환하는 경우, 공정의 불균일함(non-uniformity)으로 인하여 각각의 아날로그 디지털 변환기마다 기생 캐패시터의 크기가 다르다. 이로 인하여 제 2 아날로그 디지털 변환 시의 비교기로 입력되는 비교 전압의 기울기는 각기 다르게 나타난다. 특히, 이미지 센서에 적용하여 칼럼(column) 단위로 아날로그 디지털 변환을 수행하는 경우, 칼럼마다 다른 아날로그 디지털 변환기의 특성은 이미지에 나타나는 고정적 패턴 잡음(Fixed Pattern Noise)을 발생시키는 주요 원인이다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 기생 커패시터의 영향을 줄여 선형성을 유지하고 공정의 불균일함에 둔감한 아날로그 디지털 변환기 및 이를 포함하는 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 아날로그-디지털 변환기는 입력 신호를 N(2이상의 정수) 비트의 디지털 신호로 변환하기 위한 아날로그-디지털 변환기로서, 램프 신호에 기초한 비교 신호를 제1 입력 단자로 수신하고 입력 신호를 제2 입력 단자로 수신하여, 상기 비교 신호를 상기 입력 신호와 비교하여 그 비교 결과를 출력하는 비교기; 상기 비교기의 상기 제1 입력 단자에 연결되는 변환 커패시터; 및 상기 비교기 및 상기 변환 커패시터와 연결되며, 각각이 제1 내지 제3 스위칭 신호들 중에서 대응되는 스위칭 신호에 응답하여 스위칭됨으로써 아날로그-디지털 변환기의 동작 단계를 적어도 제1, 제2 및 제3 단계로 구분하는 복수의 스위치들을 포함하는 스위칭 회로를 구비한다.
상기 아날로그-디지털 변환기는 상기 제2 단계에서 상기 N 비트의 디지털 신호 중 상위 K(1이상의 정수) 비트에 상응하는 상기 램프 신호에 대한 상기 비교 신호의 비례 정도(proportional ratio)와 상기 제3 단계에서 상기 N 비트의 디지털 신호 중 하위 (N-K) 비트에 상응하는 상기 램프 신호에 대한 상기 비교 신호의 비례 정도 중 적어도 하나를 보정하여 양자의 차이를 줄인다.
상기 아날로그-디지털 변환기는 상기 제1 스위칭 신호를 활성화하여 아날로그 디지털 변환을 위한 준비 단계인 상기 제1 단계를 수행하고, 상기 제1 스위칭 신호의 비활성화 후 제2 스위칭 신호를 활성화하여 N(2이상의 정수) 비트의 디지털 신호 중 상위 K(1이상의 정수) 비트의 디지털 데이터를 결정하는 상기 제2 단계를 수행하며, 상기 제2 스위칭 신호의 비활성화 후 제3 스위칭 신호를 활성화하여 상기 N 비트의 디지털 신호 중 하위 (N-K) 비트의 디지털 데이터를 결정하는 상기 제3 단계를 수행할 수 있다.
상기 아날로그-디지털 변환기는 상기 램프 신호를 버퍼링하여 출력하는 버퍼와 상기 제1 단계에서 상기 버퍼의 옵셋 전압을 저장하기 위한 옵셋 커패시터를 더 구비할 수 있다.
상기 아날로그-디지털 변환기는 상기 제2 단계에서 상기 상위 K 비트에 상응하는 상기 램프 신호를 수신하여 상기 버퍼를 통하여 버퍼링하여 버퍼링된 신호를 상기 비교 신호로 제공하고, 상기 비교기의 출력 신호의 레벨이 전환될 때 상기 비교 신호를 상기 변환 커패시터에 저장하며, 상기 제3 단계에서 상기 옵셋 커패시터를 상기 버퍼의 피드백 커패시터로서 연결시키고 상기 변환 커패시터를 상기 버퍼의 출력과 상기 비교기의 제1 입력 단자 사이에 연결시킬 수 있다.
상기 아날로그-디지털 변환기는 상기 제1 단계에서 상기 변환 커패시터의 양 단자를 단락하고, 상기 제2 단계에서 상기 상위 K 비트에 상응하는 상기 램프 신호를 수신하여 상기 변환 커패시터를 통하여 상기 비교 신호로 제공하고, 상기 비교기의 출력 신호의 레벨이 전환될 때 상기 비교 신호를 상기 변환 커패시터에 저장 하며, 상기 제3 단계에서 상기 하위 (N-K) 비트에 상응하는 상기 램프 신호를 수신하여 상기 변환 커패시터를 통하여 상기 비교 신호로 제공할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 아날로그-디지털 변환 방법은 비교기, 상기 비교기의 일 입력 단자에 연결되는 변환 커패시터 및 다수의 스위치들을 포함하는 아날로그-디지털 변환기의 아날로그 디지털 변환 방법으로서, N(2이상의 정수) 비트의 디지털 신호 중 상위 K(1이상의 정수) 비트에 상응하는 램프 신호를 이용하여 아날로그 신호를 변환하는 제1 아날로그 디지털 변환 단계; 및 상기 제1 아날로그 디지털 변환 단계의 결과와 상기 N 비트의 디지털 신호 중 하위 (N-K) 비트에 상응하는 램프 신호를 이용하여 상기 아날로그 신호를 변환하는 제2 아날로그 디지털 변환 단계를 구비한다.
상기 아날로그-디지털 변환 방법은 상기 제1 아날로그 디지털 변환 단계에서 상기 상위 K(1이상의 정수) 비트에 상응하는 상기 램프 신호가 상기 비교기의 일 입력 단자로 전달되는 비율과 상기 제2 아날로그 디지털 변환 단계에서 상기 하위 (N-K) 비트에 상응하는 상기 램프 신호가 상기 비교기의 일 입력 단자로 전달되는 비율 중 적어도 하나를 보정하여 양자의 차이를 줄인다.
본 발명의 실시예에 따르면, 제 1 아날로그 디지털 변환 시의 램프 신호의 전달율(즉, 램프 신호가 실제 비교기의 입력 신호로 전달되는 비율)와 제 2 아날로그 디지털 변환 시의 램프 신호의 전달율 간의 차이를 줄이거나 동일하게 하여, 종래의 싱글 슬롭 아날로그 디지털 변환기의 변환 속도를 증가시키는 동시에 선형성 도 유지할 수 있다. 또한, 본 발명의 실시예에 의하면, 공정의 불균일함의 영향에 둔감하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성 요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상 의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 일 실시 예에 따른 이미지 센서의 기능 블록도이고 도 2는 도 1의 픽셀 어레이의 단위 픽셀의 회로도이다.
도 1 내지 도 2를 참조하면, 이미지 센서(10)는 픽셀 어레이(Active pixel array, 12), 제어부(control unit, 14), 로우 어드레스 디코더 및 드라이버(Row address decoder& Row driver, 16), 컬럼 어드레스 디코더 및 드라이버(Column address decoder& Column driver, 20), CDS블록(Correlated Double Sampling, 22), 아날로그-디지털 변환 블록(24, ADC, Analogue-to-Digital Converter) 및 ISP(26, Image Signal Processor)를 포함할 수 있다.
픽셀 어레이(12)는 각각이 다수의 로우(row) 라인들 중 해당 로우 라인 및 다수의 컬럼(column) 라인들(181-18m) 중 해당 칼럼 라인과 접속되는 2차원 메트릭스 형태의 다수의 단위 픽셀들(17)을 포함할 수 있다.
다수의 단위 픽셀(17)들 각각은 레드(red) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 레드 픽셀, 그린(green) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 그린 픽셀, 및 블루(blue) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 블루 픽셀을 포함할 수 있다.
또한, 픽셀 어레이(12)를 구성하는 다수의 단위 픽셀(17)들 각각의 상부에는 특정 스펙트럼 영역의 빛을 투과시키기 위한 각각의 컬러 필터(color filter, 미도시)가 배치된다. 각각의 컬러 필터는 레드 스펙트럼 영역의 빛을 필터링하기 위한 레드 컬러 필터, 그린 스펙트럼 영역의 빛을 필터링하기 위한 그린 컬러 필터, 및 블루 스펙트럼 영역의 빛을 필터링하기 위한 블루 컬러 필터를 포함할 수 있다.
픽셀 어레이(12)에 구현되는 다수의 단위 픽셀들(17) 각각은 도 2와 같이 포토 다이오드(PD), 전송 트랜지스터(TX), 플로팅 디퓨젼 노드(FD, floating diffusion node), 리셋 트랜지스터(RX), 드라이브 트랜지스터(또는, 소스 팔로우 트랜지스터, DX), 및 선택 트랜지스터(SX)를 포함할 수 있다.
포토 다이오드(PD)는 발광체에서 발생된 빛 에너지를 수신하여 광 전하를 생성하고 축적한다. 전송 트랜지스터(TX)는 게이트로 입력되는 전송 제어신호(TG)에 응답하여 포토 다이오드(PD)에 의해서 상기 축적된 전하(또는 광전류)를 플로팅 디퓨젼 노드(FD)로 전송한다.
플로팅 디퓨젼 노드(FD)는 플로팅 확산 영역(Floating diffusion region)으로 형성되며 전송 트랜지스터(TX)를 통하여 포토 다이오드(PD)로부터 생성된 광 전하를 수신하고 저장한다.
리셋 트랜지스터(RX)는 전원전압(VDD)과 플로팅 디퓨젼 노드(FD) 사이에 접속되고 리셋 신호(RST)에 응답하여 상기 플로팅 디퓨젼 노드(FD)를 전원전압(VDD)으로 리셋시킨다.
드라이브 트랜지스터(DX)는 전원전압(VDD)과 제1 노드(NA) 사이에 접속되며, 플로팅 디퓨젼 노드(FD)에 저장된 전하에 기초하여 제1 노드(NA)를 전원전압(VDD)으로 소스 팔로우한다.
선택 트랜지스터(SX)는 제1 노드(NA)와 출력 노드(ND1)에 접속되며 선택신 호(SEL)에 응답하여 제1 노드(NA)와 출력 노드(ND1)의 전기적 경로를 형성한다.
다수의 단위 픽셀들(17) 각각은 로우 어드레스 디코더 및 드라이버(16)에서 발생된 제어 신호에 응답하여 픽셀신호들(예컨대, 리셋 신호와 이미지 신호)을 컬럼(column) 라인 단위로 출력할 수 있다. 즉, 선택된 로우 라인에 해당하는 픽셀 신호들이 해당 칼럼 라인(181-18m)을 통하여 CDS 블록(22)으로 전달된다. 도 2에는 4개의 트랜지스터(TX, RX, DX, SX)를 포함하는 4-TR 단위 픽셀(17)이 예시적으로 도시되나, 단위 픽셀의 구성은 달라질 수 있다.
CDS 블록(22)은 픽셀 어레이(12)로부터 출력되는 리셋 신호와 이미지 신호에 대하여 상호연관 이중 샘플링(CDS: correlated double sampling)을 수행하여 ADC 블록(24)으로 출력한다. CDS블록(22)은 리셋 신호 및 이미지 신호를 샘플링하고, 샘플링된 리셋 신호와 이미지 신호 간 전압차를 출력할 수 있다. CDS 블록(22)은 각 픽셀 특유의 노이즈를 제거하기 위한 것으로, 실시예에 따라서는 구비되지 않을 수도 있다.
ADC 블록(24)은 CDS블록(22)으로부터 출력되는 상관 이중 샘플링된 신호를 디지털 신호로 변환하여 출력한다. 만약 CDS 블록(22)이 구비되지 않는다면, ADC 블록(24)은 픽셀 어레이(12)로부터 출력되는 픽셀신호들(예컨대, 리셋 신호와 이미지 신호)을 디지털 신호로 변환하여 출력할 수 있다.
ISP(26)는 ADC 블록(24)에서 출력되는 디지털 신호에 기초하여 디지털 영상처리를 수행하는 블록이다. ISP(26)에 의하여 디지털 영상 처리된 신호는 시리얼라이즈되어 출력될 수 있다.
도 3은 본 발명의 일 실시예에 따른 아날로그-디지털 변환기(300)의 회로도이다. 도 3에 도시된 아날로그 디지털 변환기(300)는 도 1의 칼럼 라인 각각에 대응하여 구비될 수 있다. 즉, 도 1의 ADC 블록(24)은 도 3에 도시된 아날로그-디지털 변환기(300)를 복수 개 구비할 수 있다.
도 3을 참조하면, 아날로그-디지털 변환기(300)는 보정부(320) 및 변환부(330)를 구비한다. 아날로그-디지털 변환기(300)는 램프 신호 발생기(310)를 더 구비할 수 있으나, 램프 신호 발생기(310)는 아날로그-디지털 변환기(300)의 외부에 구비되어 복수의 아날로그-디지털 변환기에 공통적으로 사용될 수 있다.
램프 신호 발생기(310)에서 발생되는 램프 신호(VRAMP)의 파형은 도 4 및 도 8에 도시된 바와 같이, Coarse ADC 단계에서는 상대적으로 가파른 기울기를 가지는 삼각파형일 수 있고, Fine ADC 단계에서는 상대적으로 완만한 기울기를 가지는 삼각파형일 수 있다.
보정부(320)는 램프 신호(VRAMP)를 수신하고 램프 신호(VRAMP)의 기울기를 보정하여 출력한다. 좀 더 상세하게는 보정부(320)는 비교기(331)의 일 단자로 입력되는 비교 신호(후술할 VY, VZ)의 기울기가 램프 신호(VRAMP)의 기울기에 가깝도록 보정한다. 이를 위하여 보정부(320)는 버퍼(321), 제1 및 제2 보정 스위치(322, 323), 및 옵셋 커패시터(Cos)를 포함한다.
램프 신호(VRAMP)는 버퍼(321)의 하나의 입력 단자로 입력된다. 버퍼(321)는 유닛 게인 버퍼로서, 차동 증폭기로 구현될 수 있다. 제1 보정 스위치(322)는 버 퍼(321)의 다른 입력 단자(N1)와 출력 단자(N2) 사이에 연결되어 해당 스위치 제어 신호(S0+ S1)에 응답하여 개폐된다. 여기서, '+'는 'OR'를 의미한다. 따라서, 제1 보정 스위치(322)는 S0 및 S1 신호 중 어느 하나가 활성화되면 온(close)된다. 버퍼(321)의 다른 입력 단자(N1)와 N3 노드 사이에는 제2 보정 스위치(323)와 옵셋 커패시터(Cos)가 직렬로 연결된다. 제2 보정 스위치(323)와 옵셋 커패시터(Cos)의 연결 순서는 바뀔 수 있다.
제2 보정 스위치(323)는 해당 스위치 제어 신호(S0+ S2)에 응답하여 개폐된다. 즉, 제2 보정 스위치(323)는 S0 및 S2 신호 중 어느 하나가 활성화되면 온(close)된다.
변환부(330)는 입력 신호(VIN)를 수신하여 이를 비교 신호와 비교하여 그 비교결과를 출력함으로써 입력 신호(VIN)가 디지털 신호(DOUT)로 변환되도록 한다. 변환부(330)는 아날로그 신호인 입력 신호(VIN)를 총 N(2 이상의 정수) 비트의 디지털 신호로 변환하되, 상위 K(1이상의 정수) 비트와 하위 (N-K) 비트로 나누어 변환하는 회로이다. 입력 신호(VIN)는 이미지 센서(10)의 픽셀 어레이(12)로부터 출력되는 픽셀 신호 또는 CDS 블록(220)의 출력 신호일 수 있다.
변환부(330)는 제 1 아날로그 디지털 변환(Coarse Analog-Digital Conversion) 시, 상위 K 비트에 대하여 먼저 아날로그 디지털 변환을 하고, 그 결과를 바탕으로 제 2 아날로그 디지털 변환(Fine Analog-Digital Conversion)을 수 행하여 나머지 (N-K) 비트를 변환한다.
이를 위하여 변환부(330)는 비교기(331), 피드백 컨트롤러(332), 다수의 스위치들(333, 334, 335), 및 변환 캐패시터(CH)를 포함한다. 비교기(331)는 차동 증폭기로 구현될 수 있으며, 입력신호(VIN)와 비교 신호(여기서는, N4 노드 신호)를 비교하여 그 비교결과를 출력한다. 비교 신호는 램프 신호 발생기(310)로부터 발생된 램프 신호(VRAMP)가 비교기(331)의 입력단자(여기서는, (-) 입력 단자)로 전달된 신호로서, 램프 신호와 동일한 것이 바람직하나, 기생 커패시터 등의 영향을 받기 때문에 완전히 동일할 수는 없다. 즉, 비교 신호는 램프 신호(VRAMP)와 파형은 동일하나 그 기울기가 다를 수 있다.
변환 캐패시터(CH)는 제 1 아날로그 디지털 변환의 결과를 아날로그 전압으로 저장하고 이를 바탕으로 제 2 아날로그 디지털 변환을 수행한다.
다수의 스위치들(333, 334, 335)은 각 단계에 따라 해당하는 스위치 제어 신호(SH+S0, SH, S2)에 응답하여 개폐된다. 스위칭 회로는 보정부(320)의 스위치들(322, 323) 및 변환부(330)의 스위치들(333, 334, 335)을 포함한다. 그러나, 본 발명의 다른 실시예에서는, 스위칭 회로를 구성하는 스위치의 수 및 연결 관계 등이 달라질 수 있다.
아날로그 신호(VIN)과 비교 신호는 비교기(331)의 입력단자로 각각 입력되고, 비교기(331)의 출력단자로는 비교 결과 신호(VOUT)가 출력된다. 비교기(331)의 출력 신호(VOUT)는 피드백 컨트롤러(332)로 입력된다. 피드백 컨트롤러(332)는 비교기(331)의 출력단과 피드백 스위치(334) 사이에 연결되며, 비교기(331)의 출력 신호(VOUT) 및 S1 신호에 따라 피드백 스위치(334)를 제어하기 위한 SH 신호를 출력한다. 피드백 스위치(334)는 SH 신호에 응답하여 개폐된다. 본 실시예에서는, 피드백 컨트롤러(332)는 비교기(331)의 출력 신호(VOUT) 및 S1 신호를 논리곱하는 AND 게이트로 구현될 수 있다. 변환 캐패시터(CH)는 N4 노드와 N3 노드 사이에 연결된다.
스위치(333)는 N3 노드와 기준전압(Vref) 사이에 연결되어 해당하는 스위치 제어 신호(SH + S0)에 응답하여 개폐되며, 스위치(335)는 N2 노드와 N3 노드 사이에 연결되어 해당하는 스위치 제어 신호(S2)에 응답하여 개폐된다.
도 3에 도시된 ADC(300)의 동작은 도 4 내지 도 5d를 참조하여 기술한다.
도 4는 도 3에 도시된 ADC(300)의 동작을 설명하기 위한 개략적인 타이밍도이다. 도 5a 내지 도 5d는 도 3에 도시된 ADC(300)의 각 단계별 구성도이다.
먼저, 도 5a는 S0 신호가 활성화되는 준비 단계의 ADC의 구성도이다.
준비 단계는 제 1 아날로그 디지털 변환을 하기에 앞서, 아날로그 디지털 변환의 준비를 하는 단계로서, 스위치 제어 신호들(S0, S1, S2, SH) 중에서 S0 신호만 활성화되고, 나머지(S1, S2, SH)는 비활성화된다. 따라서, S0 신호에 응답하는 스위치들(322, 323, 333)은 온(close)되고 나머지 스위치들(334, 335)은 오프(open)된 다. 이에 따라, 버퍼(321)의 (+)입력단자에는 기준 전압(Vref)이 인가되고 버퍼(321)의 (-) 입력 단자는 출력 단자(즉, N2 노드)와 접속되고, N2 노드와 N3 노드 사이에 오프셋 커패시터(Cos)가 접속된다. 여기서, 기준 전압(Vref)은 램프 전압(VRAMP)의 초기값(VRAMP.0)이다.
ADC(300)가 도 5a와 같이 구성됨에 따라, 오프셋 커패시터(Cos)에는 버퍼(321)의 오프셋 전압(Vos)이 저장된다. 이와 같이, 준비 단계에서는, S0 신호를 활성화하여 오프셋 커패시터(Cos)에 버퍼(321)의 오프셋 전압(Vos)을 저장한다.
도 5b 및 도 5c는 제1 아날로그 디지털 변환 단계의 ADC의 구성도이다.
제 1 아날로그 디지털 변환 단계에서는 상위 K 비트에 해당하는 램프 전압(VRAMP)을 비교기(331)에 인가하여 입력신호(VIN)와 비교하고, 비교기(331)의 출력 신호(VOUT)의 레벨이 전환되면 피드백 스위치(334)를 오프(off, open)하여, 그 때의 비교기(331)의 (-) 입력단자의 아날로그 전압을 변환 커패시터(CH)에 저장한다. 단, 이 때 변환 캐패시터(CH)에 저장되는 아날로그 전압에는 버퍼(321)의 옵셋 전압(Vos)이 함께 포함된다.
이 단계에서의 ADC의 구성 및 동작을 좀 더 구체적으로 설명하면 다음과 같다.
이 단계에서는, 스위치 제어 신호들(S0, S1, S2, SH) 중에서 S1 신호가 활성화된다. 또한 시간에 따라 증가하는 램프 신호(VRAMP)가 발생된다. 실질적으로 램프 신 호(VRAMP)는 도 12에 도시된 바와 같이 계단식으로 증가하는 신호일 수 있으나, 계단식의 램프 신호(VRAMP)의 레벨을 연결하면 도 4에 도시된 바와 같이 소정의 제1 기울기를 갖고 증가하는 신호로 표현될 수 있다. 본 실시예에서는 램프 신호(VRAMP)가 입력 신호(VIN)보다 낮은 경우 비교기(331)의 출력 신호(VOUT)는 하이레벨("1")이다. 따라서, 램프 신호(VRAMP)가 입력 신호(VIN)보다 낮은 동안 SH 신호가 활성화된다. 이에 따라 S0 신호와 SH 신호에 응답하는 스위치들(322, 333, 334)은 온(close)되어 도 5b에 도시된 바와 같이 구성된다.
도 5b에 도시된 바와 같이 구성됨에 따라, 버퍼(321)의 출력 신호(VOUT)는 램프 신호(VRAMP)에 옵셋 전압(Vos)이 더해진 신호가 되며, 이 신호는 비교기(331)의 (-) 단자로 입력되어 입력 신호(VIN)와 비교된다. 램프 신호(VRAMP)가 점점 증가되어, 비교기(331)의 (-) 단자로 입력되는 비교 신호(램프신호(VRAMP)와 옵셋 전압(Vos)을 더한 신호)가 입력 신호(VIN)보다 높아지는 순간 비교기(331)의 출력 신호(VOUT)는 로우 레벨("0")이 되고, 이에 따라 SH 신호도 비활성화되어 피드백 스위치(334)는 오프(off)된다. 피드백 스위치(334)는 오프(off)되면, ADC(300)는 도 5c에 도시된 바와 같이 구성된다. 피드백 스위치(334)가 오프(off)되면, 그 때의 비교기의 (-) 입력단자의 아날로그 전압이 변환 커패시터(CH)에 저장된다. 따라서, 변환 커패시 터(CH)에 저장되는 아날로그 전압은 피드백 스위치(334)가 오프(off)되는 시점의 램프 전압(VH)와 옵셋 전압(Vos)를 더한 값이다.
도시되지는 않았지만, 피드백 스위치(334)가 오프(open)되는 시점의 램프 전압(VH)에 해당하는 코드가 디지털 신호의 상위 K 비트로서 저장될 수 있다.
도 5d는 제2 아날로그 디지털 변환 단계의 ADC의 구성도이다.
제 2 아날로그 디지털 변환 단계에서는 하위 (N-K) 비트에 해당하는 램프 신호(VHRAMP)를 비교기(331)에 인가하여 입력신호(VIN)와 비교한다.
이 단계에서는, 스위치 제어 신호들(S0, S1, S2, SH) 중에서 S2 신호가 활성화된다. 따라서 S2 신호에 응답하는 스위치들(323, 335)은 온(close)되어 도 5d에 도시된 바와 같이 구성된다. 도 5d에 도시된 바와 같이 구성됨에 따라, 버퍼(321)의 (-) 입력 단자와 출력 단자 사이에 옵셋 커패시터(Cos)가 피드백 커패시터로서 연결되고, 버퍼의 출력 신호(Vx)는 변환 커패시터(CH)를 통해 비교기의 (-) 단자로 인가된다. 도 5d에서 Cos.p는 옵셋 커패시터의 기생 커패시턴스를 CH .p는 변환 커패시터(CH)의 기생 커패시턴스를 나타낸다.
보정부(320)는 버퍼(321)의 (-) 입력 단자(N1)에 존재하는 기생 캐패시턴스(Cos,p)를 이용하고 또한 옵셋 커패시터(COS)가 버퍼(321)의 입력 단자와 출력 단자 사이의 네거티브 피드백 경로를 구성하도록 함으로써 램프 신호(VRAMP)의 기울기 를 증가시킨다. 보정부(320)에 의하여 기울기가 증가된 램프 신호(VX)를 변환 커패시터(CH)를 통하여 비교기(331)에 인가하여 제 2 아날로그 디지털 변환을 수행한다.
제2 아날로그 디지털 변환 동안, 램프 신호(VRAMP), 보정부(320)의 출력 신호(VX), 및 비교기(331)의 (-)입력 단자로 입력되는 비교 신호 (VY)간의 관계를 수식으로 나타내면 아래의 수학식1과 같다. 본 실시예에서, 옵셋 커패시턴스(COS) 대비 기생 커패시턴스(Cos.p)의 비를 a1, 변환 커패시턴스(CH) 대비 기생 커패시턴스(CH.p)의 비를 a2라 가정한다.
Figure 112009023773016-pat00001
Figure 112009023773016-pat00002
옵셋 커패시턴스(Cos)와 변환 커패시턴스(CH)의 크기가 동일한 경우, 비교 신호 (VY)는 수학식 2와 같이 표현된다.
Figure 112009023773016-pat00003
Figure 112009023773016-pat00004
옵셋 커패시턴스(Cos)와 변환 커패시턴스(CH)의 크기가 동일한 경우, ε는
Figure 112009023773016-pat00005
이다. 따라서, 두 캐패시터 COS, CH의 기생 캐패시터의 크기의 비율이 같은 경우 (ε=0), 비교기(331)에 인가되는 비교 신호(VY)의 기울기는 제 2 아날로그 디지털 변환시 인가하는 램프 신호(VRAMP)의 기울기와 동일하다. 또한, 두 캐패시터 COS, CH의 기생 캐패시터(COS.p, CH.p)의 비율에 공정의 불균일함으로 인한 편차(ε)가 발생하더라도, 비교기(331)에 인가되는 비교 전압 (VY)의 기울기는 편차(ε)에 기생 캐패시터의 평균적인 비율(a)이 곱해진 형태(즉, aε)이므로 공정의 불균일함에 대한 영향이 둔감화 된다.
제 1 아날로그 디지털 변환 단계에서와 유사하게, 제 2 아날로그 디지털 변환 단계에서는 하위 (N-K) 비트에 대한 램프 신호(VRAMP)가 수신되고, 이에 따라, 비 교기(331)의 (-) 입력 단자로 입력되는 비교 신호(VY)가 입력 신호(VIN)보다 높아지는 순간 비교기(331)의 출력 신호(VOUT)의 레벨은 스위칭되고, 그 시점의 램프 신호(VRAMP)에 해당하는 코드가 디지털 신호의 하위 (N-K) 비트로서 저장될 수 있다.
도 11은 종래기술에 따른 아날로그-디지털 변환기의 램프 신호(VRAMP)의 전달율 변화 및 이로 인한 영향을 설명하기 위한 그래프이다. 도 12는 본 발명의 일 실시예에 따른 아날로그-디지털 변환기의 램프 신호의 전달율 변화 및 이로 인한 영향을 설명하기 위한 그래프이다.
먼저, 도 11을 참조하면, 제1 아날로그 디지털 변환시 입력 신호와의 비교를 위하여 비교기의 입력 단자로 입력되는 비교 신호(VY)의 기울기는 램프 신호(VRAMP)의 기울기와 동일하나, 제2 아날로그 디지털 변환시 비교기의 입력 단자로 입력되는 비교 신호(VY)의 기울기는 램프 신호(VRAMP)의 기울기 대비 (1+a) 배로 작아진다. 즉, 제1 아날로그 디지털 변환시에는 램프 신호(VRAMP)가 비교기의 입력 단자로 전달되는 비율은 "1"이나, 제2 아날로그 디지털 변환시에는 램프 신호(VRAMP)가 비교기의 입력 단자로 전달되는 비율은 "1/(1+a)"이다.
이와 같이 제1 및 제2 변환 과정 사이의 램프 신호의 전달율의 차이는 싱글 슬롭 아날로그 디지털 변화기의 장점인 선형성(linearity)을 해친다. 즉 도 11의 (b)에 도시된 바와 같이, 입력 신호(VIN)에 대하여 디지털 신호(DOUT)의 선형성이 유 지되지 않는다.
반면, 도 12를 참조하면, 본 발명의 일 실시예에 따른 ADC(300)의 제1 아날로그 디지털 변환(VIN)시 입력 신호와의 비교를 위하여 비교기(331)의 입력 단자로 입력되는 비교 신호(VY)의 기울기는 램프 신호(VRAMP)의 기울기와 동일하며, 제2 아날로그 디지털 변환시 비교기(331)의 입력 단자로 입력되는 비교 신호(VY)의 기울기는 램프 신호(VRAMP)의 기울기 대비 (1+a˙ε) 배이다. 즉, 제1 아날로그 디지털 변환시에는 램프 신호(VRAMP)가 비교기의 입력 단자로 전달되는 비율은 "1"이고, 제2 아날로그 디지털 변환시에는 램프 신호(VRAMP)가 비교기의 입력 단자로 전달되는 비율은 (1+a˙ε)이다.
상술한 바와 같이, 옵셋 캐패시터 및 변환 커패시터(COS, CH)의 기생 캐패시터의 크기의 비율이 같은 경우 (ε=0)에는 비교 신호(VY)의 기울기는 램프 신호(VRAMP)와 같다. 따라서, 제1 아날로그 디지털 변환시 램프 신호(VRAMP)의 전달율과 제2 아날로그 디지털 변환시의 램프 신호(VRAMP)의 전달 비율이 같아지며, 이에 따라, 도 12의 (b)에 도시된 바와 같이, 입력 신호(VIN)에 대하여 디지털 신호(DOUT)의 선형성이 유지될 수 있다.
도 11 및 12에서 VY .0P 및 VY . 0는 각각 제1 아날로그 디지털 변환시 램프 신 호(VRAMP)가 0일 때의 비교 신호로서, Vos일 수 있다.
도 6은 본 발명의 다른 일 실시예에 따른 아날로그-디지털 변환기(300')의 회로도이다. 도 6을 참조하면, 아날로그-디지털 변환기(300')는 보정부(320') 및 변환부(330')를 구비한다. 아날로그-디지털 변환기(300')는 램프 신호 발생기(310)를 더 구비할 수 있으나, 램프 신호 발생기(310)는 아날로그-디지털 변환기(300')의 외부에 구비되어 복수의 아날로그-디지털 변환기에 공통적으로 사용될 수 있다.
도 6에 도시된 아날로그-디지털 변환기(300')는 도 3에 도시된 아날로그-디지털 변환기(300)와 스위치들 중 일부의 연결관계 및 동작이 상이한 점을 제외하고는 그 구성 및 동작이 유사하다. 좀 더 구체적으로는, 도 6에 도시된 아날로그-디지털 변환기(300')은 도 3의 스위치(323) 대신에 /SH 신호(SH 신호의 반전 신호)에 응답하는 스위치(323')로 대체되고, N3 노드와 별도로 N5 노드가 구비되어 스위치(335)는 N2노드와 N5 노드 사이에 연결되고, 변환 커패시터(CH)는 N4 노드와 N5 노드 사이에 연결되며, N5 노드와 기준전압(Vref) 사이에는 /S2 신호(S2 신호의 반전 신호)에 응답하는 스위치(333')가 연결되는 구성을 가진다.
도 6에 도시된 아날로그-디지털 변환기(300')의 동작 방법 역시 S0 신호가 활성화되는 준비 단계, S1 신호가 활성화되는 제1 아날로그 디지털 변환 단계 및 S2 신호가 활성화되는 제2 아날로그 디지털 변환 단계를 포함한다.
각 단계의 동작은 아날로그-디지털 변환기(300)의 동작과 유사하므로 간략하 게 기술한다. 준비 단계에서는, 오프셋 커패시터(Cos)에 버퍼(321)의 오프셋 전압(Vos)을 저장한다.
제 1 아날로그 디지털 변환 단계에서는 상위 K 비트에 대한 램프 신호(VRAMP)를 비교기(331)에 인가하여 입력신호(VIN)와 비교하고, 비교기(331)의 출력 신호(VOUT)의 레벨이 전환되면 피드백 스위치(334)를 오프(오픈)하여, 그 때의 비교기의 (-) 입력단자의 아날로그 전압을 변환 커패시터(CH)에 저장한다. 단, 이 때 변환 캐패시터(CH)에 저장되는 아날로그 전압에는 버퍼(321)의 옵셋 전압(Vos)이 함께 포함된다.
제 2 아날로그 디지털 변환 단계에서는 하위 (N-K) 비트에 대한 램프 신호(VRAMP)가 수신되고, 이에 따라, 비교기(331)의 (-) 입력 단자로 입력되는 비교 신호(VY)가 입력 신호(VIN)보다 높아지는 순간 비교기(331)의 출력 신호(VOUT)의 레벨은 스위칭되고, 그 시점의 램프 전압(VRAMP)에 해당하는 코드가 디지털 신호(DOUT)의 하위비트로서 저장될 수 있다.
제 2 아날로그 디지털 변환 단계에서의 램프 신호(VRAMP), 보정부(320)의 출력 신호(VX), 및 비교기(331)로 입력되는 비교 신호 (VY)간의 관계는 수학식 1 및 2와 동일하다.
도 6의 예를 들어 상술한 바와 같이, 수학식 1 및 2와 동일하게 동작하는 본 발명의 다른 실시예들이 많이 있을 수 있다. 따라서, 본 발명은 도시된 실시예에 한정되지 않는다.
상술한 도 3 내지 도 6에 도시된 본 발명의 실시예들에서는 제2 아날로그 디지털 변환 시의 램프 신호(VRAMP)의 전달율이 제1 아날로그 디지털 변환 시의 램프 신호(VRAMP)의 전달율에 가깝게 보정함으로써, 제1 및 제2 변환 과정 사이의 전달율 차이가 감소되도록 한다. 여기서, 램프 신호(VRAMP)의 전달율은, 램프 신호(VRAMP) 대한 비교 신호(VY)의 비례 정도(proportional ratio)이다. 즉, 램프 신호(VRAMP)가 비교기(331)의 일 입력 단자로 전달되는 비율(ratio)을 의미한다.
상술한 바와 같이, 본 발명의 실시예는 제2 아날로그 디지털 변환 단계에서 램프 신호(VRAMP)가 비교기의 일 입력 단자로 전달되는 비율을 제1 아날로그 디지털 변환 단계에서 램프 신호(VRAMP)가 비교기의 일 입력 단자로 전달되는 비율에 가깝게 보정함으로써, 입력 신호(VIN)에 대하여 디지털 신호(DOUT)의 선형성이 깨지지 않고 유지될 수 있으며, 공정 변동에 둔감하게 된다.
도 7은 본 발명의 또 다른 일 실시예에 따른 아날로그-디지털 변환기(400)의 회로도이다. 도 7을 참조하면, 아날로그-디지털 변환기(400)는 비교기(331), 스위치 제어 신호 발생기(410), 변환 캐패시터(CH) 및 스위칭 회로를 포함한다.
스위칭 회로는 각각이 다수의 스위치 제어 신호들 중 대응하는 신호에 응답하여 개폐되는 복수의 스위치들(421~424)를 포함한다. 비교기(331)는 차동 증폭기 로 구현될 수 있으며, 입력신호(VIN)와 비교 신호(VY)를 비교하여 그 비교결과(VOUT)를 출력한다.
도 7에 도시된 ADC(400)의 동작은 도 8 내지 도 9d를 참조하여 기술한다.
도 8은 도 7에 도시된 ADC(400)의 동작을 설명하기 위한 개략적인 타이밍도이다. 도 9a 내지 도 9d는 각 단계별 ADC(400)의 구성도이다.
먼저, 도 9a는 S0 신호가 활성화되는 준비 단계의 ADC(400)의 구성도이다.
준비 단계는 제 1 아날로그 디지털 변환을 하기에 앞서, 아날로그 디지털 변환의 준비를 하는 단계로서, 스위치 제어 신호들(S0, S1, S1 .1, S1 .2, S2) 중에서 S0 신호만 활성화되고, 나머지는 비활성화된다. 따라서, S0 신호에 응답하는 스위치들(422, 423)은 온(close)되고 나머지 스위치들(421, 424)은 오프(open)된다. 따라서, 변환 커패시터(CH)의 양 노드(N1, N2)는 단락(short-circuit)된다. 이에 따라 변환 커패시터(CH)의 양 노드 간 전위차는 "0"으로 리셋되고, 램프 신호(VRAMP)는 변환 커패시터(CH)를 거치지 않고 직접적으로 비교기(331)의 (-) 입력 단자로 입력된다. 여기서, Cp는 기생 커패시턴스를 나타낸다.
도 9b 및 도 9c는 제1 아날로그 디지털 변환 단계의 ADC(400)의 구성도이다.
제 1 아날로그 디지털 변환 단계에서는 상위 K 비트에 대한 램프 신호(VRAMP)가 발생되어 변환 커패시터(CH)를 통해 비교기(331)의 (-) 입력 단자로 입력된다.
먼저, 도 9b를 참조하면, 이 단계에서는, 스위치 제어 신호들(S0, S1, S1 .1, S1 .2, S2) 중에서 S1 신호가 활성화된다. S1 신호의 활성화와 함께 S1 .1 신호가 활성화된다. 스위치 제어 신호 발생기(410)는 S1 신호 및 비교기 출력 신호(VOUT)에 따라 S1.1 신호 및 S1 .2 신호를 출력한다. 예컨대, 스위치 제어 신호 발생기(410)는 S1 신호가 활성화되면 S1 .1 신호를 활성화하고, 비교기 출력 신호(VOUT)가 하이레벨에서 로우레벨로 스위칭되면, S1 .1 신호를 비활성화하고 S1 .2 신호(이 신호를 래치 신호라 칭하기도 함)를 소정 시간(예컨대, 1 클럭 싸이클 동안) 활성화할 수 있다.
S1 .1 신호에 응답하는 스위치(422)만 온(close)됨에 따라 아날로그-디지털 변환기(400)는 도 9b에 도시된 바와 같이 구성된다. 도 9b에 도시된 바와 같이 구성됨에 따라, 램프 신호(VRAMP)는 변환 커패시터(CH)를 통해 비교기(331)의 (-) 단자로 입력되어 입력 신호(VIN)와 비교된다. 제1 아날로그 디지털 변환 단계에서 비교기의 (-) 입력 단자의 비교 신호 (VZ)는 수학식 3과 같다.
Figure 112009023773016-pat00006
램프 신호(VRAMP)가 점점 증가되어, 비교 신호(VZ)가 입력 신호(VIN)보다 높아 지는 순간 비교기(331)의 출력 신호(VOUT)는 로우 레벨("0")이 된다. 이에 따라 S1 .1 신호는 비활성화되고 S1 .2 신호는 소정 시간 활성화되어 S1 .2 신호에 응답하는 스위치(421, 424)만 온(close)됨에 따라, 도 9c에 도시된 바와 같이 구성된다.
따라서, S1 .2 신호가 활성화되는 시점(즉, 비교기 출력 신호(VOUT)의 레벨이 스위치칭되는 시점)의 비교기의 (-) 입력단자의 아날로그 전압(VH)이 변환 커패시터(CH)에 저장된다. 변환 커패시터(CH)에 저장되는 아날로그 전압(VH)은 제1 아날로그 디지털 변환의 결과로서, 이 전압(VH)에 해당하는 코드가 디지털 신호의 상위비트로서 저장될 수 있다.
도 9d는 제2 아날로그 디지털 변환 단계의 ADC(400)의 구성도이다.
제 2 아날로그 디지털 변환 단계에서는 하위 (N-K) 비트에 대한 램프 전압(VRAMP)을 변환 커패시터(CH)를 통해 비교기(331)에 인가하여 입력신호(VIN)와 비교한다. 이 때, 변환 커패시터(CH)에는 제1 아날로그 디지털 변환시의 아날로그 전압(VH)이 저장되어 있다.
도 9b 및 도 9d를 참조하면, 제1 아날로그 디지털 변환 시의 ACD 구성과 제2 아날로그 디지털 변환시의 ADC 구성이 동일하다. 제2 아날로그 디지털 변환 단계에서 비교기의 (-) 입력 단자의 비교 신호 (VZ)는 수학식 4와 같이 표현된다.
Figure 112009023773016-pat00007
따라서, 제 2 아날로그 디지털 변환시의 비교 신호(VZ)의 램프 신호(VRAMP)에 대한 비례 정도(1/(1+a)) 및 제 1 아날로그 디지털 변환 시의 비교 신호(VZ)의 램프 신호(VRAMP)에 대한 비례 정도(1/(1+a))는 동일하다.
상술한 도 7 내지 도 9d에 도시된 본 발명의 실시예들에서는 제2 아날로그 디지털 변환 시의 비교 신호 (VZ)의 램프 신호(VRAMP)에 대한 비례 정도가 제1 아날로그 디지털 변환 시의 비교 신호 (VZ)의 램프 신호(VRAMP)에 대한 비례 정도와 같도록 보정함으로써, 제1 및 제2 변환 과정 사이의 램프 신호(VRAMP)의 전달율 차이가 감소 혹은 제거되도록 한다. 이에 따라, 입력 신호(VIN)에 대하여 디지털 신호(DOUT)의 선형성이 깨지지 않고 유지될 수 있다.
도 10은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 장치(900)의 개략적인 블럭도이다. 도 10의 전자 장치(900)는 이동전화기(mobile phone), 디지털 카메라 등과 같은 휴대용 기기일 수 있다.
도 10을 참조하면, 전자 장치(900)는 이미지 센서(10), 프로세서(910), 메모 리(920), 디스플레이(930) 및 BUS(940)를 포함한다. 이미지 센서(10)는 프로세서(910)의 제어에 응답하여 외부의 영상 정보에 상응하는 빛 신호를 디지털 영상 신호로 변환하여 출력할 수 있다. 프로세서(910)는 이미지 센서(10)로부터 출력된 디지털 영상 신호를 버스(940)를 통하여 메모리(920)에 저장할 수 있다. 프로세서(910)는 메모리(920)에 저장된 영상정보를 디스플레이(930)로 출력할 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 온라인 광고 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인 (functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 이미지 센서의 기능 블록도이다.
도 2는 도 1의 픽셀 어레이의 단위 픽셀의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 아날로그-디지털 변환기의 회로도이다.
도 4는 도 3에 도시된 ADC의 동작을 설명하기 위한 개략적인 타이밍도이다.
도 5a 내지 도 5d는 도 3에 도시된 아날로그-디지털 변환기의 각 단계별 구성도이다.
도 6은 본 발명의 다른 일 실시예에 따른 아날로그-디지털 변환기의 회로도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 아날로그-디지털 변환기의 회로도이다.
도 8은 도 7에 도시된 ADC의 동작을 설명하기 위한 개략적인 타이밍도이다.
도 9a 내지 도 9d는 도 7에 도시된 아날로그-디지털 변환기의 각 단계별 구성도이다.
도 10은 본 발명의 일실시예에 따른 이미지 센서를 포함하는 전자 장치의 개략적인 블럭도이다.
도 11은 관련기술에 따른 아날로그-디지털 변환기의 램프 신호의 전달율 변화 및 이로 인한 영향을 설명하기 위한 그래프이다.
도 12는 본 발명의 일 실시예에 따른 아날로그-디지털 변환기의 램프 신호의 전달율 변화 및 이로 인한 영향을 설명하기 위한 그래프이다.

Claims (17)

  1. 입력 신호를 N(2이상의 정수) 비트의 디지털 신호로 변환하기 위한 아날로그-디지털 변환기에 있어서,
    램프 신호에 기초한 비교 신호를 제1 입력 단자로 수신하고 입력 신호를 제2 입력 단자로 수신하여, 상기 비교 신호를 상기 입력 신호와 비교하여 그 비교 결과를 출력하는 비교기;
    상기 비교기의 상기 제1 입력 단자에 연결되는 변환 커패시터; 및
    상기 비교기 및 상기 변환 커패시터와 연결되며, 각각이 제1 내지 제3 스위칭 신호들 중에서 대응되는 스위칭 신호에 응답하여 스위칭됨으로써 아날로그-디지털 변환기의 동작 단계를 적어도 제1, 제2 및 제3 단계로 구분하는 복수의 스위치들을 포함하는 스위칭 회로를 포함하며,
    상기 제2 단계에서 상기 N 비트의 디지털 신호 중 상위 K(1이상의 정수) 비트에 상응하는 상기 램프 신호에 대한 상기 비교 신호의 비율과 상기 제3 단계에서 상기 N 비트의 디지털 신호 중 하위 (N-K) 비트에 상응하는 상기 램프 신호에 대한 상기 비교 신호의 비율 중 적어도 하나를 보정하여 양자의 차이를 줄이고,
    상기 스위칭 회로는 상기 제1 스위칭 신호를 활성화하여 아날로그 디지털 변환을 위한 준비 단계인 상기 제1 단계를 수행하고,
    상기 제1 스위칭 신호의 비활성화 후 제2 스위칭 신호를 활성화하여 N(2이상의 정수) 비트의 디지털 신호 중 상위 K(1이상의 정수) 비트의 디지털 데이터를 결정하는 상기 제2 단계를 수행하며,
    상기 제2 스위칭 신호의 비활성화 후 제3 스위칭 신호를 활성화하여 상기 N 비트의 디지털 신호 중 하위 (N-K) 비트의 디지털 데이터를 결정하는 상기 제3 단계를 수행하는 아날로그-디지털 변환기.
  2. 삭제
  3. 제1 항에 있어서, 상기 아날로그-디지털 변환기는
    상기 램프 신호를 버퍼링하여 출력하는 버퍼를 더 구비하는 아날로그-디지털 변환기.
  4. 제3 항에 있어서, 상기 아날로그-디지털 변환기는
    상기 제1 단계에서 상기 버퍼의 옵셋 전압을 저장하기 위한 옵셋 커패시터를 더 구비하는 아날로그-디지털 변환기.
  5. 제4 항에 있어서, 상기 아날로그-디지털 변환기는
    상기 제2 단계에서 상기 상위 K 비트에 상응하는 상기 램프 신호를 수신하여 상기 버퍼를 통하여 버퍼링하여 버퍼링된 신호를 상기 비교 신호로 제공하고, 상기 비교기의 출력 신호의 레벨이 전환될 때 상기 비교 신호를 상기 변환 커패시터에 저장하며,
    상기 제3 단계에서 상기 옵셋 커패시터를 상기 버퍼의 피드백 커패시터로서 연결시키고 상기 변환 커패시터를 상기 버퍼의 출력과 상기 비교기의 제1 입력 단자 사이에 연결시키는 아날로그-디지털 변환기.
  6. 제5 항에 있어서,
    상기 제3 단계에서 상기 버퍼의 출력 신호의 기울기는 상기 제3 단계에서 발생되는 상기 램프 신호의 기울기 보다 크고, 상기 비교 신호의 기울기는 상기 버퍼의 출력 신호의 기울기보다 낮은 아날로그-디지털 변환기.
  7. 제5 항에 있어서,
    상기 변환 커패시터의 커패시턴스와 상기 옵셋 커패시터의 커패시턴스는 동일한 아날로그-디지털 변환기.
  8. 제1 항에 있어서, 상기 아날로그-디지털 변환기는
    상기 제1 단계에서 상기 변환 커패시터의 양 단자를 단락하는 아날로그-디지털 변환기.
  9. 제8 항에 있어서, 상기 아날로그-디지털 변환기는
    상기 제2 단계에서 상기 상위 K 비트에 상응하는 상기 램프 신호를 수신하여 상기 변환 커패시터를 통하여 상기 비교 신호로 제공하고, 상기 비교기의 출력 신호의 레벨이 전환될 때 상기 비교 신호를 상기 변환 커패시터에 저장하며,
    상기 제3 단계에서 상기 하위 (N-K) 비트에 상응하는 상기 램프 신호를 수신하여 상기 변환 커패시터를 통하여 상기 비교 신호로 제공하는 아날로그-디지털 변환기.
  10. 제9 항에 있어서, 상기 복수의 스위치들은
    상기 비교기의 제1 입력 단자와 상기 램프 신호의 수신 단자 사이에 연결되어 래치 신호에 응답하는 제1 래치 스위치; 및
    상기 비교기의 제1 입력 단자와 기준 전압원 사이에 상기 변환 커패시터와 직렬로 연결되어 상기 래치 신호에 응답하여 개폐되는 제2 래치 스위치를 포함하며,
    상기 래치 신호는
    상기 비교기의 출력 신호의 레벨이 전환될 때 미리 결정된 시간만큼 활성화되는 아날로그-디지털 변환기.
  11. 각각이 복수의 칼럼 라인들 중 해당 칼럼 라인과 복수의 로우 라인들 중 해당 로우 라인에 접속되며 광학 신호를 전기적인 픽셀 신호로 변환하는 복수개의 픽셀들을 포함하는 픽셀 어레이; 및
    제1 기울기를 갖는 제1 램프 신호에 기초하여 수행되는 제1 아날로그 디지털 변환 단계 및 제2 기울기를 갖는 제2 램프 신호에 기초하여 수행되는 제2 아날로그 디지털 변환 단계를 포함하는 변환을 수행하는 아날로그-디지털 변환기; 및
    상기 아날로그-디지털 변환기를 보정하여 상기 제1 기울기가 조절되는 제1 비율과 상기 제2 기울기가 조절되는 제2 비율 간의 차이를 줄이는 회로를 구비하며,
    상기 아날로그-디지털 변환기는 상기 제2 아날로그 디지털 변환 단계에서의 상기 램프 신호가 비교기의 일 입력 단자로 전달되는 비율을, 상기 제1 아날로그 디지털 변환 단계에서의 상기 램프 신호가 비교기의 일 입력 단자로 전달되는 비율에 가까워지도록 보정하고,
    상기 아날로그- 디지털 변환기의 입력 신호는 상기 픽셀 신호에 기초한 아날로그 신호인 이미지 센서.
  12. 비교기, 상기 비교기의 일 입력 단자에 연결되는 변환 커패시터 및 다수의 스위치들을 포함하는 아날로그-디지털 변환기의 아날로그 디지털 변환 방법에 있어서,
    N(2이상의 정수) 비트의 디지털 신호 중 상위 K(1이상의 정수) 비트에 상응하는 램프 신호를 이용하여 아날로그 신호를 변환하는 제1 아날로그 디지털 변환 단계; 및
    상기 제1 아날로그 디지털 변환 단계의 결과와 상기 N 비트의 디지털 신호 중 하위 (N-K) 비트에 상응하는 램프 신호를 이용하여 상기 아날로그 신호를 변환하는 제2 아날로그 디지털 변환 단계를 구비하며,
    상기 제1 아날로그 디지털 변환 단계에서 상기 상위 K(1이상의 정수) 비트에 상응하는 상기 램프 신호가 상기 비교기의 일 입력 단자로 전달되는 비율과 상기 제2 아날로그 디지털 변환 단계에서 상기 하위 (N-K) 비트에 상응하는 상기 램프 신호가 상기 비교기의 일 입력 단자로 전달되는 비율 중 적어도 하나를 보정하여 양자의 차이를 줄이고,
    상기 제2 아날로그 디지털 변환 단계에서의 상기 램프 신호가 상기 비교기의 일 입력 단자로 전달되는 비율을, 상기 제1 아날로그 디지털 변환 단계에서의 상기 램프 신호가 상기 비교기의 일 입력 단자로 전달되는 비율에 가까워지도록 보정하는 아날로그-디지털 변환 방법.
  13. 제12항에 있어서, 상기 아날로그-디지털 변환 방법은
    제1 스위치 제어 신호를 활성화하여 상기 다수의 스위치들 중 상기 제1 스위치 제어 신호에 응답하는 적어도 하나의 스위치를 온(ON)하는 준비 단계를 더 구비하며,
    상기 제1 아날로그 디지털 변환 단계는
    제2 스위치 제어 신호를 활성화하여 상기 다수의 스위치들 중 상기 제2 스위치 제어 신호에 응답하는 적어도 하나의 스위치를 온하는 단계; 및
    상기 상위 K 비트에 상응하는 램프 신호를 수신하여 입력 신호와 비교함으로써 상기 상위 K 비트의 디지털 데이터를 결정하고, 이 때의 램프 신호에 상응하는 아날로그 전압을 상기 변환 커패시터에 저장하는 단계를 구비하며,
    상기 제2 아날로그 디지털 변환 단계는
    제3 스위치 제어 신호를 활성화하여 상기 다수의 스위치들 중 상기 제3 스위치 제어 신호에 응답하는 적어도 하나의 스위치를 온하는 단계; 및
    상기 하위 (N-K) 비트에 상응하는 상기 램프 신호를 상기 변환 커패시터를 통하여 상기 비교기의 일 단자로 입력하여 상기 입력 신호와 비교함으로써 상기 하위 (N-K) 비트의 디지털 데이터를 결정하는 단계를 구비하며,
    상기 제2 스위치 제어 신호는 상기 제1 스위치 제어 신호의 비활성화 후 활성화되고, 상기 제3 스위치 제어 신호는 상기 제2 스위치 제어 신호의 비활성화 후 활성화되는 아날로그 디지털 변환 방법.
  14. 제13항에 있어서,
    상기 준비 단계에서는 상기 램프 신호를 버퍼링하여 출력하는 버퍼의 옵셋 전압을 옵셋 커패시터에 저장하고,
    상기 제1 아날로그 디지털 변환 단계에서는, 상기 상위 K 비트에 상응하는 상기 램프 신호를 상기 버퍼를 통하여 버퍼링하여 상기 버퍼링된 램프 신호와 상기 입력 신호를 비교하며,
    상기 제2 아날로그 디지털 변환 단계에서는, 상기 옵셋 커패시터가 상기 버퍼의 피드백 커패시터로서 연결되고, 상기 변환 커패시터가 상기 버퍼의 출력 단자와 상기 비교기의 일 단자 사이에 연결되는 아날로그-디지털 변환 방법.
  15. 제 13항에 있어서,
    상기 준비 단계에서는 상기 변환 커패시터의 양 단자간 전압을 리셋하고,
    상기 제1 아날로그 디지털 변환 단계에서는, 상위 K 비트에 상응하는 램프 신호를 상기 변환 커패시터를 통하여 상기 비교기의 일 단자에 입력하여 상기 입력 신호와 비교하며,
    상기 제2 아날로그 디지털 변환 단계에서는 상기 하위 (N-K) 비트에 상응하는 상기 램프 신호를 상기 변환 커패시터를 통하여 상기 비교기의 일 단자에 입력하여 상기 입력 신호와 비교하는 아날로그-디지털 변환 방법.
  16. 삭제
  17. 입력 신호를 비교 신호와 비교하는 비교기; 및
    제1 아날로그 디지털 변환 단계 동안 제1 기울기를 갖는 제1 램프 신호에 기초하여 상기 비교 신호를 제공하고, 제2 아날로그 디지털 변환 단계 동안 제2 기울기를 갖는 제2 램프 신호에 기초하여 상기 비교 신호를 제공하는 회로를 포함하며,
    상기 회로는 상기 제1 및 제2 비교 신호들을 제공하는 동안 상기 제1 및 제2 램프 신호들의 상기 제1 및 제2 기울기를 각각 조절하고,
    상기 제2 아날로그 디지털 변환 단계에서의 상기 램프 신호가 상기 비교기의 일 입력 단자로 전달되는 비율을, 상기 제1 아날로그 디지털 변환 단계에서의 상기 램프 신호가 상기 비교기의 일 입력 단자로 전달되는 비율에 가까워지도록 보정하는 아날로그-디지털 변환기.
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