KR20080046484A - 아날로그 디지털 변환방법 - Google Patents

아날로그 디지털 변환방법 Download PDF

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KR20080046484A
KR20080046484A KR1020060116006A KR20060116006A KR20080046484A KR 20080046484 A KR20080046484 A KR 20080046484A KR 1020060116006 A KR1020060116006 A KR 1020060116006A KR 20060116006 A KR20060116006 A KR 20060116006A KR 20080046484 A KR20080046484 A KR 20080046484A
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이동명
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임승현
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Abstract

여기에 개시된 아날로그 디지털 변환방법은 감지된 영상신호를 N비트의 디지털 데이터로 변환하는 아날로그 디지털 변환방법에 있어서: 상기 디지털 데이터의 상위 (N-K)비트를 변화시키면서 상기 디지털 데이터에 대응하는 램프 신호를 발생하는 제1 단계; 상기 램프 신호와 상기 감지된 영상 신호를 비교하는 제2 단계; 상기 램프 신호와 상기 감지된 영상 신호의 비교 결과에 따라서 상기 디지털 데이터의 상위 (N-K)비트 값을 결정하는 제3 단계; 상기 디지털 데이터의 하위 (K+1)비트를 변화시키면서 상기 디지털 데이터에 대응하는 램프 신호를 발생하는 제4 단계; 상기 램프 신호와 보상값의 합과 상기 감지된 영상 신호의 전압 레벨을 비교하는 제5 단계; 상기 램프 신호와 보상값의 합과 상기 감지된 영상 신호의 전압 레벨이 동일할 때 상기 디지털 데이터의 하위 K비트 값 결정하는 제6 단계; 그리고 상기 하위 (K+1)비트의 최상위 2비트의 값에 따라 상기 디지털 데이터의 상위 (N-K)비트의 값을 조정하는 제7 단계를 포함한다.

Description

아날로그 디지털 변환방법{ANALOG-DIGITAL CONVERSION METHOD}
도 1은 씨모스 이미지 센서를 포함하는 디지털 카메라의 시스템을 도시한 블럭도이다.
도 2는 본 발명에 따른 씨모스 이미지 센서를 도시한 블럭도이다.
도 3은 도 2에 도시된 비교기를 도시한 회로도이다.
도 4는 본 발명에 따른 씨모스 이미지 센서의 아날로그 디지털 변환동작을 도시한 타이밍도이다.
도 5는 도 2에 도시된 씨모스 이미지 센서의 아날로그 디지털 변환동작을 도시한 순서도이다.
도 6는 본 발명에 따른 씨모스 이미지 센서의 또 다른 실시예를 도시한 블럭도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 타이밍 컨트롤러 20 : 화소 어레이부
30 : CDS 블럭 40 : 비교기
50 : 램프 전압 발생기 60 : 카운터
70 : 컨트롤 회로 80 : 조정회로&버퍼
100 : 씨모스 이미지 센서 200 : 프로세서
300 : 메모리 400 : 디스플레이
본 발명은 ADC(Analog-to-Digital Converter)에 관한 것으로, 구체적으로는 씨모스 이미지 센서(CMOS Image Sensor)의 아날로그 디지털 변환기(Analog-to-Digital Converter)에 관한 것이다.
디지털 카메라에 많이 사용되는 씨모스 이미지 센서는 광학 신호를 전기적인 신호로 변환하는 역할을 한다. 이는 포토다이오드(Photo-Diode)와 독출(Read-Out) 회로로 구성된 CMOS 이미지 센서의 화소(Pixel)에서 일어난다. 포토다이오드는 흡수된 빛에 의해 전하가 생성되고 전하에 의하여 아날로그 전류의 형태로 변환하여 독출회로로 전달한다. 독출회로는 아날로그 형태의 신호를 디지털로 변환하여 출력한다.
종래의 아날로그 디지털 변환과정은 제 1 아날로그 디지털 변환(Coarse Analog-Digital Conversion)과정과 제 2 아날로그 디지털 변환(Fine Analog-Digital Conversion)과정으로 나뉜다.
예를 들면, 아날로그 신호를 8비트의 디지털 데이터로 변환하는 듀얼 램핑 아날로그 디지털 변환기에 있어서, 8비트의 디지털 데이터를 상위 4비트와 하위 4비트로 나눈다.
제 1 아날로그 디지털 변환과정에서는 아날로그 신호를 상위 4비트에 해당하 는 디지털 데이터를 출력하고, 제 2 아날로그 디지털 변환과정에서는 아날로그 신호를 하위 4비트에 해당하는 디지털 데이터를 출력한다.
종래의 아날로그 디지털 변환기는 싱글 슬롭(Single Slope) 아날로그 디지털 변환기에 비하여 아날로그 신호를 디지털 데이터로 변환하는 시간이 빠르다. 하지만, 제 1 아날로그 디지털 변환과정에서 상위비트의 디지털 데이터가 기생 캐패시터, 증폭기의 유한한 전압 이득, 온도에 의한 노이즈(Noise), 그리고 피드드루(Feed-through) 등의 영향으로 인하여 잘못된 상위 비트의 데이터를 출력할 수 있다. 따라서, 종래의 아날로그 디지털 변환기는 제 2 아날로그 디지털 변환과정에서 하위비트의 디지털 데이터를 출력할 수 없는 문제가 발생한다. 피드드루란 전송 신호의 데이터 변환순간에 나타나는 비이상적인 전압 상승 또는 하강을 의미한다.
따라서 본 발명의 목적은 기생 캐패시터, 증폭기의 유한한 전압 이득, 온도에 의한 노이즈, 그리고 피드드루 등의 영향으로 인한 문제를 보정할 수 있는 아날로그 디지털 변환기를 제공한다.
상기의 과제를 이루기 위하여 본 발명에 의한 아날로그 디지털 변환방법은 감지된 영상신호를 N비트의 디지털 데이터로 변환하는 아날로그 디지털 변환방법에 있어서: 상기 디지털 데이터의 상위 (N-K)비트를 변화시키면서 상기 디지털 데이터에 대응하는 램프 신호를 발생하는 제1 단계; 상기 램프 신호와 상기 감지된 영상 신호를 비교하는 제2 단계; 상기 램프 신호와 상기 감지된 영상 신호의 비교 결과 에 따라서 상기 디지털 데이터의 상위 (N-K)비트 값을 결정하는 제3 단계; 상기 디지털 데이터의 하위 (K+1)비트를 변화시키면서 상기 디지털 데이터에 대응하는 램프 신호를 발생하는 제4 단계; 상기 램프 신호와 보상값의 합과 상기 감지된 영상 신호의 전압 레벨을 비교하는 제5 단계; 상기 램프 신호와 보상값의 합과 상기 감지된 영상 신호의 전압 레벨이 동일할 때 상기 디지털 데이터의 하위 K비트 값 결정하는 제6 단계; 그리고 상기 하위 (K+1)비트의 최상위 2비트의 값에 따라 상기 디지털 데이터의 상위 (N-K)비트의 값을 조정하는 제7 단계를 포함한다.
이 실시예에 있어서, 상기 제1 단계는 상기 디지털 데이터의 하위 K비트를 초기값으로 설정하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 결정된 상위 (N-K)비트 값은 상기 램프 신호에서 상기 초기값을 뺀 결과의 상위 (N-K)비트인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제5 단계에서 상기 초기값은 상기 램프 신호가 상기 감지된 영상 신호를 비교하는 구간의 시작되는 전압레벨을 조정하기 위한 오프셋인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제5 단계에서 상기 보상값은 상기 램프 신호가 상기 감지된 영상 신호를 비교하는 구간을 조정하기 위한 오프셋인 것을 특징으로 한다.
이 실시예에 있어서, 상기 N비트의 디지털 데이터는 상기 결정된 상위 (N-K)비트와 상기 결정된 하위 K비트를 결합하여 구성된다.
이 실시예에 있어서, 상기 제4 단계에서 상기 상위 (N-K+1)비트 값을 "0"으 로 설정하는 단계를 포함한다.
이 실시예에 있어서, 상기 제7 단계는 상기 하위 (K+1)비트의 최상위 2비트들의 값이 동일할 때 상위 (N-K)비트의 값을 조정하는 단계를 포함한다.
이 실시예에 있어서, 상기 제7 단계는 상기 하위 (K+1)비트의 최상위 2비트들의 값이 모두 "0"일때 상위 (N-K)비트의 값에 "1"을 빼는 단계를 포함한다.
이 실시예에 있어서, 상기 제7 단계는 상기 하위 (K+1)비트의 최상위 2비트들의 값이 모두 "1"일때 상위 (N-K)비트의 값에 "1"을 더하는 단계를 포함한다.
(실시예)
이하 본 발명에 실시예에 따른 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 씨모스 이미지 센서(CMOS IMAGE SEKSOR)를 포함하는 디지털 카메라의 시스템을 도시한 블럭도이다. 도 1에 따르면, 디지털 카메라 시스템은 씨모스 이미지센서(100), 프로세서(200), 메모리(300), 디스플레이(400)와 BUS(500)를 포함한다. 씨모스 이미지 센서(100)는 프로세서(200)의 제어에 응답하여 외부의 영상 정보를 캡쳐(Capture)한다.
프로세서(200)는 캡쳐된 영상정보를 버스(500)를 통하여 메모리(300)에 저장한다. 프로세서(200)는 메모리(300)에 저장된 영상정보를 디스플레이(400)로 출력한다. 본 발명은 씨모스 이미지 센서(100)를 구성하는데 포함된다.
도 2는 본 발명에 따른 씨모스 이미지 센서를 도시한 블럭도이다. 도 2에 따르면, 외부의 영상정보를 디지털로 변화하여 저장하는 씨모스 이미지 센서(100)는 타이밍 컨트롤러(Timing Controller)(10), Row 디코더와 Row 드라이버를 포함하는 화소 어레이부(Pixel Array)(20), CDS(Correlated Double Sampling) 블럭(30), 비교기(40), 램프 전압 발생기(50), 카운터(60), 컨트롤 회로(70), 그리고 조정회로&버퍼(Buffer)(80)로 구성된다.
외부의 영상정보를 입력받는 화소 어레이부(20)는 타이밍 컨트롤러(10)의 제어신호(Row_Ad)에 응답하여 아날로그 신호를 CDS 블럭(30)에 전송한다. CDS 블럭(30)은 화소 어레이부(20)의 영상 입력 신호에 의한 전압(Vin)을 비교기(40)에 전달한다.
비교기(40)는 컨트롤 회로(70)의 제어신호들(SW1, SW2)에 응답하여 아날로그 신호(Vin)와 램프 전압발생기(50)로부터의 램프 신호(VR, VRp)를 입력받는다. 램프 신호(VR)란 시간에 비례하여 전압이 증가하거나 감소하는 특징을 가지는 신호를 의미한다. 이 실시 예에서는 시간의 흐름에 따라 전압이 감소하는 신호이다.
본 발명에 따른 실시예는 아날로그 신호(Vin)을 4비트의 디지털 신호로 변환하는 것을 가정한 것이다. 따라서, 4비트의 카운터(60)는 컨트롤 회로(70)의 제어신호들(INC, START/STOP, INIT[3:0])에 응답하여 카운트 신호(C[3:0])를 램프 전압 발생기(50)에 전송한다. 램프 전압 발생기(50)는 카운터(60)로부터 카운트 신호(C[3:0])를 입력받아 카운트 신호(C[3:0])에 대응하는 램프 신호들(VR, VRp)을 생성한다. 비교기(40)는 CDS 블럭(30)으로부터 아날로그 신호(Vin)와 램프 신호(VR)를 비교한다. 비교기(40)는 램프 신호(VR)와 아날로그 신호(Vin)을 비교하여 비교 신 호(Vcmp)를 컨트롤 회로(70)로 출력한다. 카운터(60)는 컨트롤 회로(70)의 제어신호들(INC, START/STOP, INIT[3:0])에 응답하여 디지털 데이터(D_C[1:0], D_F[2:0])를 조정회로&버퍼(80)로 전송한다. 조정회로&버퍼(80)는 카운터(60)로부터 전송된 디지털 데이터(D_C[1:0], D_F[2:0])를 디지털 데이터(D[3:0])으로 변환하여 저장하거나 출력한다.
도 3은 도 2에 도시된 비교기를 도시한 회로도이다.
도 2 와 도 3를 참조하면, 비교기(40)는 차동증폭기(41), FB 컨트롤러(42), 제 1 스위치(SW1), 제 2 스위치(SW2), FB 스위치(FB_SW), 그리고 캐패시터(CH)로 구성된다.
아날로그 신호(Vin)과 제 1 노드(Vc)는 차동증폭기(41)의 입력단에 연결되고, 비교 신호(Vcmp)는 차동증폭기(41)의 출력단에 연결된다. FB 컨트롤러(42)는 비교 신호(Vcmp)와 FB 스위치(FB_SW) 사이에 연결된다. 캐패시터(CH)는 제 1 노드(Vc)와 제 2 노드(43) 사이에 연결된다.
제 1 스위치(SW1)는 램프 신호(VRP)와 제 2 노드(43) 사이에 연결되고, 제 2 스위치(SW2)는 제 2 노드(43)와 제 3 노드(44) 사이에 연결되고, FB 스위치(FB_SW)는 제 1 노드(Vc)와 제 3 노드(44) 사이에 연결된다.
CDS 블럭(30)으로부터 전송된 아날로그 신호(Vin)는 제 1 아날로그 디지털 변환(Coarse Analog-Digital Conversion)과 제 2 아날로그 디지털 변환(Fine Analog-Digital Conversion)과정을 통하여 디지털 데이터(D[3:0])로 변환된다.
디지털 데이터(D[3:0])는 상위비트(D[3:2])와 하위비트(D[1:0])로 나누고, 제 1 아날로그 디지털 변환(Coarse Analog-Digital Conversion)동안 비교기(40)는 제 3 노드(44)를 통하여 상위비트(D[3:2])에 대응하는 제 1 램프 신호(VR)를 입력받고, 제 2 노드(43)를 통하여 제 2 램프 신호(VRp)를 입력받는다.
제 2 아날로그 디지털 변환(Fine Analog-Digital Conversion)과정동안 비교기(40)는 제 3 노드(44)를 통하여 하위비트(D[1:0])에 대응하는 제 1 램프 신호(VR)를 입력받고, 제 2 노드(43)를 통하여 제 2 램프 신호(VRp)를 입력받는다.
본 발명에 따른 씨모스 이미지 센서의 아날로그 디지털 변환 동작에 관해서는 도 4의 타이밍도와 도 5의 순서도를 참조하여 상세히 설명한다.
도 4는 본 발명에 따른 씨모스 이미지 센서의 아날로그 디지털 변환 동작을 도시한 타이밍도이다. 도 2 내지 도 4에 따르면, 화소 어레이부(20)는 타이밍 컨트롤러(10)의 제어신호에 응답하여 영상정보에 대응하는 아날로그 신호(Vin)를 CDS 블럭(30)을 거쳐 비교기(30)로 출력한다.
아날로그 신호(Vin)를 디지털 데이터(D[3:0])로 변환하는 과정은 디지털 데이터의 상위비트(D[3:2])를 변환하는 제 1 아날로그 디지털 변환과정과 디지털 데이터의 하위비트(D[1:0])를 변환하는 제 2 아날로그 디지털 변환과정으로 나뉜다.
제 1 아날로그 디지털 변환과정동안 비교기(40)의 제 1 스위치(SW1)와 FB 스위치(FB_SW)는 온(ON) 상태를 유지한다. 상위비트(D[3:2])에 대응하는 제 1 램프 신호(VR)는 제 3 노드(44)를 거쳐 차동증폭기(41)의 입력단(Vc)에 입력된다.
차동증폭기(41)는 아날로그 신호(Vin)와 제 1 램프 신호(VR)를 비교하여 비교 신호(Vcmp)를 출력한다.
제 1 아날로그 디지털 변환과정에서 비교 신호(Vcmp)는 온 상태를 유지하고, 아날로그 신호(Vin)가 제 1 램프 신호(VR)보다 커지게 되면 비교 신호(Vcmp)는 오프(OFF) 상태를 유지한다. FB 컨트롤러(42)는 비교신호(Vcmp)를 입력받아 FB 스위치(FB_SW)를 오프 상태로 유지한다.
이 순간에 캐패시터(CH)는 )와 제 1 노드(Vc)와 제 2 램프 신호(VRp) 사이의 전압차(VH)를 저장한다. 예를 들면, 제 2 램프 신호(VRp)에 해당하는 디지털 데이터는 "0110"이고, 제 1 노드(Vc)에 해당하는 디지털 데이터는 "1010"이다. 즉, 캐패시터(CH)에 저장된 전압차(VH)를 디지털 데이터(D[3:0])로 변환하면 "0100"이 된다.
조정회로&버퍼(80)는 카운터의 상태값(C[3:0])을 디지털 데이터(D[3:2])로 변환하여 저장한다. 예를 들면, 카운터의 상태값(C[3:0])이 "1010"라면 디지털 데이터(D[3:0])는 "1010"에서 초기값인 "0010"과 상위 비트 조정을 위한 값인 "0100"를 뺀 나머지인 "0100"이다. 즉, 제 1 아날로그 디지털 변환과정에서 아날로그 신호(Vin)에 대응하는 디지털 데이터의 상위비트(D[3:2])는 "01"이다.
제 2 아날로그 디지털 변환과정동안 비교기(40)의 제 2 스위치(SW2)는 온(ON) 상태를 유지한다. 하위비트(D[1:0])에 대응하는 제 1 램프 신호(VR)는 제 2 노드(43)을 거쳐 캐패시터(CH)에 연결된다. 제 1 램프 신호(VR)는 캐패시터(CH)에 의하여 캐패시터(CH)에 저장된 전압차(VH)만큼 전압 레벨이 떨어진다.
제 2 아날로그 디지털 변환과정에서 비교 신호(Vcmp)는 온 상태를 유지하고, 아날로그 신호(Vin)가 제 1 램프 신호(VR)와 캐패시터(CH)에 저장된 전압차(VH)의 합(VC)보다 커지게 되면 비교 신호(Vcmp)는 오프(OFF) 상태를 유지한다. 이 순간에 컨트롤 회로(70)는 비교 신호(Vcmp)에 응답하여 카운터(60)의 상태값(D_F[2:0])을 조정회로&버퍼(80)에 출력한다.
본 발명은 제 1 아날로그 디지털 변환과정에서 기생 캐패시터, 증폭기의 유한한 전압 이득, 온도에 의한 노이즈, 그리고 피드드루에 의하여 상위비트가 잘못 출력되는 경우가 발생한다.
이 경우 제 1 램프 신호(VR)와 캐패시터(CH)에 저장된 전압차(VH)의 합(VC)은 비교해야 할 아날로그 신호(Vin)와 다른 구간에서 비교하게 되어 하위비트가 출력되지 않는 문제가 발생한다. 따라서, 제 2 아날로그 디지털 변환과정에서 하위비트의 2배에 해당하는 구간 동안 아날로그 신호와 램프 신호를 비교하여 하위비트를 출력하고, 또한, 기생 캐패시터, 유한한 전압 이득, 온도에 의한 잡음, 그리고 피드드루에 의하여 잘못 출력된 상위비트를 수정한다.
또한, 본 발명은 필요한 경우 제 2 아날로그 디지털 변환과정에서 하위비트의 3배 또는 4배에 해당하는 구간을 더 비교할 수 있다. 중복되는 설명은 생략한 다.
제 2 아날로그 디지털 변환과정은 제 1 아날로그 디지털 변환과정에서 아날로그 신호와 램프 신호를 비교하여 계산된 상위비트(D[3:2])에 대하여 위로 -0.5LSB("-0010"), 아래로 1.5LSB("0110")에 해당하는 구간 동안 아날로그 신호(Vin)와 제 1 아날로그 디지털 변환과정에서의 램프 신호(VR)와 캐패시터(CH)에 저장된 전압차(VH)의 합(VC)을 비교한다.
조정회로&버퍼(80)는 카운터의 상태값(C[3:0])을 디지털 데이터(D[3:2])로 변환하여 저장한다. 예를 들면, 카운터의 상태값(C[3:0])이 "0011"라면 디지털 데이터(D[3:0])는 "0011"에서 초기값인 "0010"를 뺀 나머지인 "0001"이다. 즉, 제 2 아날로그 디지털 변환과정에서 아날로그 신호(Vin)에 대응하는 디지털 데이터의 하위비트(D[1:0])는 "01"이다.
만약, 디지털 데이터(D[3:0])에서 "0010"을 뺀 나머지가 "0000"보다 작다면 상위비트(D[3:2])에서 "01"을 빼고, 디지털 데이터(D[3:0])에서 "0010"을 뺀 나머지가 "0100"보다 크다면 상위비트(D[3:2])에서 "01"을 더해준다.
도 5는 도 2에 도시된 씨모스 이미지 센서의 아날로그 디지털 변환 동작을 도시한 순서도이다. 도 2 내지 도 5를 참조하면, S01 단계에서 카운터(60)는 컨트롤 회로(70)의 제어신호(INIT[3:0])에 응답하여 초기값을 설정한다. 즉, 컨트롤 회로(70)에 의하여 카운터(60)의 초기값에 따른 하위 K비트를 결정한다.
예를 들면, 아날로그 신호(Vin)에 대응하는 디지털 데이터를 4비트로 가정하 면, 제 1 아날로그 디지털 변환모드 동안 상위 2비트를 결정하고, 제 2 아날로그 디지털 변환모드 동안 하위 2비트를 결정한다. 본 발명의 실시예에서 카운터(60)의 초기값은 "0110"로 결정한다.
S02 단계에서 카운터(60)는 컨트롤 회로(70)의 제어신호들(INC, START/STOP)에 응답하여 상위 비트를 변화시키면서 램프 신호(VR)을 발생한다.
S03 단계에서 비교기(40)는 컨트롤 회로(70)의 제어신호들(SW1, SW2)에 응답하여 램프 신호(VR)과 아날로그 신호(Vin)을 비교하여 비교 신호(Vcmp)를 발생한다.
S04 단계에서 컨트롤 회로(70)는 비교 신호(Vcmp)를 입력받아 디지털 데이터의 상위 비트를 결정하도록 카운터(60)을 제어한다. 카운터(60)는 상위 비트(D_C[1:0])를 조정회로&버퍼(80)에 출력한다.
S05 단계에서 카운터(60)는 컨트롤 회로(70)의 제어신호들(INC, START/STOP)에 응답하여 하위 비트와 1비트를 더 변화시키면서 램프 신호(VR)을 발생한다. 즉, 제 2 아날로그 디지털 변환모드 동안 비교기(40)는 하위비트의 2배에 해당하는 범위를 아날로그 신호(Vin)과 램프 신호(VR)를 비교한다.
S06 단계에서 비교기(40)는 컨트롤 회로(70)의 제어신호들(SW1, SW2)에 응답하여 램프 신호(VR)에 보상값(VH)과 아날로그 신호(Vin)을 비교하여 비교 신호(Vcmp)를 발생한다.
S07 단계에서 컨트롤 회로(70)는 비교 신호(Vcmp)를 입력받아 디지털 데이터 의 하위 비트를 결정하도록 카운터(60)을 제어한다. 카운터(60)는 하위 비트(D_F[2:0])를 조정회로&버퍼(80)에 출력한다.
S08 단계에서 조정회로&버퍼(80)는 비교기(40)의 비교 신호(Vcmp)에 응답하여 디지털 데이터의 상위 비트의 LSB와 하위 비트의 MSB를 비교하여 최종적인 디지털 데이터를 저장하고, 출력한다.
예를 들면, 제 1 아날로그 디지털 변환모드 동안 카운터(60)의 상태값(C[3:0])이 "1010"이면 초기값("0010")과 상위 비트 조정을 위한 값("0100")을 뺀 나머지("0111")에서 상위 비트는 "01"이다. 제 2 아날로그 디지털 변환모드 동안 카운터(60)의 상태값(C[3:0])이 "0100"이면 초기값("0010")을 뺀 나머지("0010")에서 하위 비트는 "10"이다. 즉, 디지털 데이터는 "0110"가 된다.
만약, 제 2 아날로그 아날로그 디지털 변환모드 동안 카운터(60)의 상태값(C[3:0])이 "0000" 또는 "0001"이면 상위비트("10")에서 "01"을 빼고, 카운터(60)의 상태값(C[3:0])이 "0110" 또는 "0111"이면 상위비트("10")에서 "01"을 더한다. 즉, 하위 2비트의 MSB와 하위 3비트의 MSB를 비교하여 같으면 상위 2비트를 조정하고, 그렇지 않은 경우 상위 비트는 이전에 결정된 값을 유지한다.
도 6는 본 발명에 따른 씨모스 이미지 센서의 또 다른 실시예를 도시한 블럭도이다. 도 6는 도 2와 유사한 블럭도이므로, 중복되는 설명은 생략한다.
도 6를 참조하면, 제 2 카운터(65)는 컨트롤 회로(70)의 제어신호들(INC, D_START/STOP, D_INIT[4:0])과 비교기(40)의 비교신호(Vcmp)에 응답하여 카운터의 상태값(D_C[1:0], D_F[2:0])을 조정회로&버퍼(80)에 출력한다.
조정회로&버퍼(80)는 카운터의 상태값(D_C[1:0], D_F[2:0])을 아날로그 신호(Vin)에 대응하는 디지털 데이터(D[3:0])로 변환하여 저장한다. 즉, 본 발명은 아날로그 신호(Vin)에 대응하는 디지털 데이터를 변환하는 카운터를 더 구비한 실시예이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같이 이루어지는 본 발명은 제 2 아날로그 디지털 변환과정에서 하위비트의 2배에 해당하는 구간 동안 아날로그 신호와 램프 신호를 비교하여 기생 캐패시터, 유한한 전압이득, 온도에 의한 노이즈, 그리고 피드드루에 의하여 잘못 출력된 상위비트를 수정하여 올바른 아날로그 디지털 변환과정을 보장하는 효과가 있다.

Claims (10)

  1. 감지된 영상신호를 N비트의 디지털 데이터로 변환하는 아날로그 디지털 변환방법에 있어서:
    상기 디지털 데이터의 상위 (N-K)비트를 변화시키면서 상기 디지털 데이터에 대응하는 램프 신호를 발생하는 제1 단계;
    상기 램프 신호와 상기 감지된 영상 신호를 비교하는 제2 단계;
    상기 램프 신호와 상기 감지된 영상 신호의 비교 결과에 따라서 상기 디지털 데이터의 상위 (N-K)비트 값을 결정하는 제3 단계;
    상기 디지털 데이터의 하위 (K+1)비트를 변화시키면서 상기 디지털 데이터에 대응하는 램프 신호를 발생하는 제4 단계;
    상기 램프 신호와 보상값의 합과 상기 감지된 영상 신호의 전압 레벨을 비교하는 제5 단계;
    상기 램프 신호와 보상값의 합과 상기 감지된 영상 신호의 전압 레벨이 동일할 때 상기 디지털 데이터의 하위 K비트 값 결정하는 제6 단계; 그리고
    상기 하위 (K+1)비트의 최상위 2비트의 값에 따라 상기 디지털 데이터의 상위 (N-K)비트의 값을 조정하는 제7 단계를 포함하는 것을 특징으로 하는 아날로그 디지털 변환방법.
  2. 제 1 항에 있어서,
    상기 제1 단계는 상기 디지털 데이터의 하위 K비트를 초기값으로 설정하는 단계를 포함하는 것을 특징으로 하는 아날로그 디지털 변환방법.
  3. 제 2 항에 있어서,
    상기 결정된 상위 (N-K)비트 값은 상기 램프 신호에서 상기 초기값을 뺀 결과의 상위 (N-K)비트인 것을 특징으로 하는 아날로그 디지털 변환방법.
  4. 제 2 항에 있어서,
    상기 제5 단계에서 상기 초기값은 상기 램프 신호가 상기 감지된 영상 신호를 비교하는 구간의 시작되는 전압레벨을 조정하기 위한 오프셋인 것을 특징으로 하는 아날로그 디지털 변환방법.
  5. 제 1 항에 있어서,
    상기 제5 단계에서 상기 보상값은 상기 램프 신호가 상기 감지된 영상 신호를 비교하는 구간을 조정하기 위한 오프셋인 것을 특징으로 하는 아날로그 디지털 변환방법.
  6. 제 1 항에 있어서,
    상기 N비트의 디지털 데이터는 상기 결정된 상위 (N-K)비트와 상기 결정된 하위 K비트를 결합하여 구성되는 것을 특징으로 하는 아날로그 디지털 변환방법.
  7. 제 1 항에 있어서,
    상기 제4 단계에서 상기 상위 (N-K+1)비트 값을 "0"으로 설정하는 단계를 포함하는 것을 특징으로 하는 아날로그 디지털 변환방법.
  8. 제 1 항에 있어서,
    상기 제7 단계는 상기 하위 (K+1)비트의 최상위 2비트들의 값이 동일할 때 상위 (N-K)비트의 값을 조정하는 단계를 포함하는 것을 특징으로 하는 아날로그 디지털 변환방법.
  9. 제 8 항에 있어서,
    상기 제7 단계는 상기 하위 (K+1)비트의 최상위 2비트들의 값이 모두 "0"일때 상위 (N-K)비트의 값에 "1"을 빼는 단계를 포함하는 것을 특징으로 하는 아날로그 디지털 변환방법.
  10. 제 8 항에 있어서,
    상기 제7 단계는 상기 하위 (K+1)비트의 최상위 2비트들의 값이 모두 "1"일때 상위 (N-K)비트의 값에 "1"을 더하는 단계를 포함하는 것을 특징으로 하는 아날로그 디지털 변환방법.
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