KR20040069207A

KR20040069207A - 아날로그 디지탈 변환 장치

Info

Publication number: KR20040069207A
Application number: KR10-2004-7010193A
Authority: KR
Inventors: 고야나기유키오
Original assignee: 유겐가이샤 뉴로솔루션
Priority date: 2001-12-28
Filing date: 2002-12-25
Publication date: 2004-08-04
Also published as: TW200301995A; WO2003058821A1; EP1460763A1; EP1460763A4; JP3810318B2; JP2003198372A; CN1628419A; US20040217895A1

Abstract

4비트 단위의 변환 처리부(1_-1~ 1_-4)를 복수단 접속하고, 각 변환 처리부(1_-1~ 1_-4)에서 아날로그 입력 전압에 따른 클록수를 카운트하여 4비트의 디지탈 신호를 구하는 동시에, 전단의 변환 처리부에서 카운트되지 않은 비완전 클록의 길이에 비례하는 잉여 전압을 구하여 다음 단의 변환 처리부에 보내도록 하고, 각 변환 처리부(1_-1~ 1_-4)에서 구한 4비트의 디지탈 신호를 시프트 레지스터(3-1~ 3-4)를 통해 16비트의 디지탈 신호로서 출력하도록 함으로써, 개개의 변환 처리부(1_-1~ 1_-4)에서는 4비트의 분해능을 달성하면 좋고, 카운터(2_-1~ 2_-4)의 클럭 주파수를 높게 하지 않아도 되도록 하고, 고분해능을 달성하면서 A/D 변환 정밀도를 향상시킬 수 있도록 한다.

Description

아날로그 디지탈 변환 장치{ANALOG-DIGITAL CONVERSION APPARATUS}

근년, LSI 기술의 진보에 의해, 통신, 계측, 음성·화상 신호 처리, 의료, 지진학 등의 여러 가지 분야에 있어 아날로그 신호를 디지탈 적으로 처리하는 수법이 일반화되고 있다. 아날로그 신호를 디지털 처리하기 위해서는, 아날로그 양을 디지털 양으로 변환하는 A/D 변환 장치가 필수이다.

A/D 변환 장치의 종류는 다종 다양하고, 사용 목적에 따라 그 구성이나 원리가 다른 것이 사용된다. A/D 변환 장치는 적분 방식과 비교 방식으로 대별되며, 또한 적분 방식은 듀얼 슬로프형과 전하 병행형으로, 비교 방식은 귀환 비교형(순차 비교형)과 무귀환 비교형(병렬형 또는 플래시형)으로 분류된다. 시간 축으로 정밀도를 내는 적분 방식은 저속이지만, 고분해능에 적절하다. 한편, 소자에 의해 정밀도를 내는 비교 방식은 고속이지만, 저분해능(8 ~ 12비트)에 적절하다.

도 1에, 적분 방식에 의한 A/D 변환 장치의 구성 및 동작을 나타낸다. 도 1(a)에 도시하는 구성도에 있어서, 105는 적분기이며, 연산 증폭기(108), 콘덴서(109) 및 스위치(110)를 구비하고 있다. 연산 증폭기(108)의 비반전 입력 단자는 어스에 접속되며, 반전 입력 단자와 출력 단자와의 사이에 콘덴서(109)와 스위치(110)가 병렬로 접속되어 있다.

이 적분기(105)의 입력 단자(연산 증폭기(108)의 반전 입력단자)에는, 직렬 접속된 스위치(101)와 저항(103)을 통해 입력 아날로그 신호의 전압 Vin이 입력되는 동시에, 직렬 접속된 스위치(102)와 저항(104)을 통해 기준 전압 Vref가 입력된다. 또한, 이 적분기(105)의 출력 단자에는, 콤퍼레이터(106)의 반전 입력 단자가 접속되어 있다. 콤퍼레이터(106)의 비반전 입력 단자는 지구에 접속되고 출력 단자는 카운터(107)에 접속되어 있다.

리셋 기간은 적분기(105)의 스위치(110)가 온으로 되어, 콘덴서(109)의 전하를 방전해서 적분기(105)의 출력이 제로가 되도록 한다. 스위치(101, 102)는 초기 상태에서는 오프로 되어 있고, A/D 변환 동작이 시작되면 스위치(101)가 일정시간 t₁만큼 온이 된다. A/D 변환 동작을 하고 있는 동안, 스위치(110)는 오프이다. 이것에 의해, 입력 아날로그 전압 Vin이 적분기(105)에 의해 시간 t₁만큼 적분되고, 그 결과가 콘덴서(109)에 축적된다.

다음에, 스위치(101)가 오프, 스위치(l02)가 온으로 전환된다. 이 때 적분기(105)는 콘덴서(109)에 축적된 입력 아날로그 전압 Vin의 적분 결과와 역극성의 기준 전압 Vref를 연산 증폭기(1O8)에 입력하고, 적분기(105)의 출력이 제로가 되는 것을 콤퍼레이터(106)에서 검지할 때까지, 기준전압 Vref로 역적분한다. 이 기준 전압 Vref에서 역적분하는 시간 t₂를 카운터(1O)7로 측정함으로써, 아날로그 입력전압 Vin을 디지털 데이터로 변환할 수 있다.

도 2에, 비교 방식에 의한 A/D 변환 장치의 구성을 도시한다. 도 2에 있어서, 111은 입력 아날로그 신호의 전압 Vin을 유지하는 샘플홀드 회로, 112는 복수의 콤퍼레이터이다. 각 콤퍼레이터(112)의 한쪽의 입력 단에는 샘플홀드 회로(111)의 출력이 접속되고, 다른 한편의 입력 단에는 전압 VDD를 동등하게 분압하는 복수의 저항 R의 출력 탭이 각각 접속되어 있다.

각 콤퍼레이터(112)는, 샘플홀드 회로(111)로부터 출력되는 아날로그 입력 전압 Vin과, 복수의 저항 R에 의해 등분된 전압 VDD의 분압을 각각 비교하고, 그 비교 결과에 따라 0 또는 1의 값을 인코더(113)에 출력한다. 이 때 인코더(l13)에 입력되는 데이터는 아날로그 입력 전압 Vin의 크기에 따라, 어느 하나의 콤퍼레이터(112)를 경계로 해서 그 양측으로 0 및 1의 값이 연속하는 데이터로 되어 있다. 인코더(113)는 콤퍼레이터(112)의 출력 데이터를 인코드해서 소정 비트의 디지탈 데이터로 하여 레지스터(114)를 통해 출력한다.

그렇지만, 상기 종래 기술에서 나타내는 적분형 A/D 변환 장치에서는, 전술한 바와 같이 A/D 변환 속도가 늦다고 하는 문제가 있었다. 종래, 변환 속도를 올리기 위해서 종속 적분 방식의 A/D 변환 장치도 제안되어 있다. 이 종속 적분 방식의 기본적인 동작은 기준 전압 Vref에 의한 적분을 2 단계로 나누어 행한다. 즉, 변환 비트를 상위 비트와 하위 비트로 나누고, 전반은 시간을 단축하기 위해서 대충 급속히 상위 비트의 적분을 행하고, 후반은 정밀도를 내기 위해서 완만하게 하위 비트의 적분을 행함으로써, 정밀도를 유지하면서 전체 시간의 단축을 도모하고있다.

그러나, 종래의 종속 적분 방식으로는, 기준 전압 Vref를 2종류 준비할 필요가 있고, 그 때문에 회로 구성이 복잡하게 된다고 하는 문제가 있었다. 또한, 후반의 하위 비트에 대해서는 완만하게 적분을 실시할 필요가 있기 때문에, 변환 속도의 고속화를 충분히 도모할 수 없다고 하는 문제도 있었다.

또한, A/D 변환의 분해능을 향상시키기 위해서는, 카운터의 클록 주파수를 올릴 필요가 있지만, 클록 주파수를 무한히 높게 하는 것은 여러 가지 제약으로 불가능하고, 용이하게 분해능을 향상시킬 수 없다고 하는 문제도 있었다. 예를 들면, 오디오에서는 16비트의 분해능이 요구되지만, 샘플링 주파수가 44.1KHz의 오디오 신호를 A/D 변환하는 경우, 16비트의 정밀도를 내는데 필요한 클록 주파수는 약 3GHz로도 된다. 그러나, 이와 같이 매우 높은 클럭 주파수를 실현하는 것은 용이하지 않다. 또한, 클럭 펄스의 파형 그 자체가 유지되지 않게 되기 때문에, 변환 정밀도가 오르지 않는다고 하는 문제가 있었다.

한편, 비교형 A/D 변환 장치에서는, A/D 변환 속도는 빠르게 할 수 있지만, 입력 아날로그 전압과 기준 전압을 비교하는 콤퍼레이터나 분압 저항 등이 변환 분해능에 상당하는 수(예를 들면, 16 비트의 A/D 변환 장치에 있을 수 있는 65536 개)만큼 필요하다. 또한, 그 콤퍼레이터의 수에 비례해서 인코더의 회로 규모도 방대하게 되어, 칩 사이즈의 대형화나 코스트 상승의 큰 요인이 된다고 하는 문제가 있었다.

본 발명은 이러한 문제를 해결하기 위해서 이루어진 것이며, 회로 규모를 크게 하는 일없이, A/D 변환의 속도 향상 및 분해능 향상의 쌍방을 달성할 수 있도록 하는 것을 목적으로 한다.

본 발명은 아날로그 신호를 디지탈 신호로 변환하는 아날로그 디지털 변환 장치에 관한 것이다.

도 1은 종래의 적분형 A/D 변환 장치의 구성 및 동작을 도시한 도면이다.

도 2는 종래의 비교형 A/D 변환 장치의 구성을 도시한 도면이다.

도 3은 본 실시예에 의한 A/D 변환 장치의 개략 구성을 도시한 도면이다.

도 4는 각 변환 처리부가 구비하는 아날로그 처리부의 구성을 도시한 회로도이다.

도 5는 도 4에 도시한 아날로그 처리부의 동작을 설명하기 위한 파형도이다.

도 6은 각 변환 처리부가 구비하는 디지털 처리부의 구성을 1개로 정리해서 도시하는 이미지도이다.

도 7은 도 6에 도시한 디지털 처리부의 동작을 설명하기 위한 파형도이다.

도 8은 1단째의 변환 처리부의 내부 구성을 아날로그 처리부와 디지탈 처리부를 합하여 도시한 회로도이다.

도 9는 2단째의 변환 처리부의 내부 구성을 아날로그 처리부와 디지털 처리부를 합하여 도시한 회로도이다.

도 10은 3단째의 변환 처리부의 내부 구성을 아날로그 처리부와 디지털 처리부를 합하여 도시한 회로도이다.

도 11은 4단째의 변환 처리부의 내부 구성을 아날로그 처리부와 디지털 처리부를 합하여 도시한 회로도이다.

본 발명의 아날로그 디지탈 변환 장치는 아날로그 신호를 소정 비트 단위로 디지탈 신호로 변환하는 아날로그 디지털 변환 장치이며, 소정의 기준 전압으로부터 일정한 비율로 변화하는 램프 전압을 발생하는 램프 전압 발생 회로와, 상기 램프 전압과 아날로그 입력 전압이 일치할 때까지의 사이에 포함되는 완전 클록수를 카운트하고, 상기 아날로그 입력 전압에 비례하는 소정 비트수의 디지탈 신호를 출력하는 카운터 회로와, 상기 램프 전압과 상기 아날로그 입력 전압이 일치할 때까지의 사이에 포함되는 상기 완전 클록 이외의 비완전 클록을 검출하고, 상기 비완전 클록의 시간에 비례하는 전압을 잉여 전압으로서 출력하는 잉여 검출 회로를 구비하며, 최초에는 상기 램프 전압이 상기 아날로그 신호의 입력 전압에 일치할 때까지의 사이에 포함되는 완전 클록수를 카운트해서 상기 소정 비트수의 디지탈 신호를 출력하고, 이후는 상기 램프 전압이 상기 잉여 전압에 일치할 때까지 사이에 포함되는 완전 클록수를 카운트해서 상기 소정 비트수의 디지탈 신호를 출력하도록 한 것을 특징으로 한다.

본 발명의 다른 양태에서는, 상기 잉여 검출 회로는 분해능에 따라 수배가 된 값의 잉여 전압을 출력하는 것을 특징으로 한다.

예를 들면, 상기 잉여 검출 회로는 상기 램프 전압과 상기 아날로그 입력 전압이 일치하고 나서 다음의 클록이 시작될 때까지의 시간에 비례하는 전압을 상기분해능에 따라 수배가 된 전압값을, 상기 램프 전압의 최대치로부터 끌어내는 것에 의해, 상기 분해능에 따라 수배가 된 값의 잉여 전압을 구한다.

본 발명의 그 외의 양태에서는, 아날로그 신호를 소정 비트 단위로 디지탈 신호로 변환하는 변환 처리부를 복수단 접속하고, 각각의 변환 처리부가 상기 램프 전압 발생 회로, 상기 카운터 회로 및 상기 잉여 검출 회로를 구비하며, 전단의 변환 처리부로부터 출력된 상기 잉여 전압을 후단의 변환 처리부에 상기 아날로그 입력 전압으로서 입력하도록 하여, 상기 복수단의 변화 처리부를 병렬 동작시키도록 한 것을 특징으로 한다.

본 발명의 그 외의 양태에서는, 소정 비트 단위로 아날로그 신호를 디지탈 신호로 변환하는 변환 처리부를 복수단 접속하고, 각 변환 처리부에서 아날로그 입력 전압에 따른 클록수를 카운트해서 소정 비트의 디지탈 신호를 구하는 동시에, 상기 각 변환 처리부에서 카운트되지 않은 비완전 클록의 길이에 비례하는 잉여 전압을 구해 다음 단의 변환 처리부에 보내고, 상기 다음 단의 변환 처리부가 상기 잉여 전압을 상기 아날로그 입력 전압으로서 처리하도록 해서, 상기 각 변환 처리부에서 구한 소정 비트의 디지탈 신호를 전체적으로 소망 분해능의 디지탈 신호로서 출력하도록 한 것을 특징으로 한다.

이하 본 발명의 일실시예를 도면에 기초해서 설명한다.

도 3은 본 실시예에 의한 A/D 변환장치의 개략 구성을 나타낸 도면이다. 여기에서는, 16비트의 변환 분해능을 가지는 A/D 변환 장치를 예로 들어 설명한다. 도 3에 도시된 바와 같이, 본 실시예의 A/D 변환 장치는, 4비트 단위로 A/D 변환을행하는 복수의 변환 처리부(1_-1~ 1_-4)를 다단 접속해서 구성되어 있다.

각 변환 처리부(1_-1~ 1_-4)는 적분형 A/D 변환의 구성을 기본으로 하며, 변환 비트수를 작게 해서 후술하는 잉여 계산 기능을 고안함으로써 다단 구성을 가능하게 하여, 전체적으로 큰 분해능을 실현하고 있다. 초단의 변환 처리부(1_-1)는 A/D 변환의 대상이 되는 아날로그 신호의 입력 처리부, 2단째 이후의 변환 처리부(1_-2~ 1_-4)는 전단으로부터 보내져 오는 잉여 신호의 처리부로 되어 있다.

각 변환 처리부(1_-1~ 1_-4)는 아날로그 처리부와, 타임 쉐어링 동작하는 4층의 디지털 처리부로 구성된다. 아날로그 처리부는 소정의 기준 전압 Vref1로부터 전압 Vref2까지 일정한 비율로 상승하는 램프 전압과, 샘플홀드한 아날로그 입력 전압과의 일치점을 검출하는 회로를 포함하고 있다. 1단째부터 3단째의 변환 처리부(1_-1~ 1_-3)가 구비하는 아날로그 처리부는 상술의 잉여 신호를 검출해서 다음 단에 출력하는 회로를 포함하고 있다.

또한, 디지탈 처리부의 각층은 상기 램프 전압과 아날로그 입력 전압이 일치 할 때까지의 사이에 포함되는 클록수를 카운트하고, 아날로그 입력 전압에 비례하는 4비트의 디지탈 신호를 출력하는 카운터(2_-1~ 2_-4)와, 각 카운터(2_-1~ 2_-4)에서 출력되는 4비트의 디지탈 신호를 유지하는 동시에, 시프트 동작에 의해 이것들을 정리해서 16비트의 디지탈 신호로서 출력하는 시프트 레지스터(3_-1~ 3_-4)를 구비하고 있다. 이 디지털 처리부에 의한 병직렬 변환에 의해, 각 변환 처리부(1_-1~ 1_-4)의 출력 결과를 고속 데이터로서 출력한다.

도 4는 각 변환 처리부(1_-1~ 1_-4)가 구비하는 아날로그 처리부의 구성을 도시하는 회로도이다. 또한, 도 5는 상기 도 4에 도시된 아날로그 처리부의 동작을 설명하기 위한 파형도이다. 이하, 상기 도 4 및 도 5를 이용해서 설명한다.

도 4에 있어서, 아날로그 입력 전압 INPUT(초단의 변환 처리부(1_-1)의 경우는 A/D 변환의 대상이 되는 아날로그 신호의 전압, 2단째 이후의 변환 처리부(1_-2~ 1_-4)의 경우는 전단으로부터 보내져 오는 잉여 신호의 전압)는 샘플홀드 회로(11)에 의해 샘플홀드된 후, 콤퍼레이터(13)의 한편의 입력 단자에 입력된다(도 5의 (3), (6)). 콤퍼레이터(13)의 다른 한편의 입력 단자에는, 램프 제너레이터(12)에 의해 발생되는 램프 전압이 입력된다.

이 램프 제너레이터(12)는 일정의 전류값 Iref를 출력하는 정전류원 Iref와, 이 정전류원 Iref와 기준 전압 Vref1와의 사이에 직렬 접속된 2개의 MOS 스위치 Q1, Q2와, 램프 제너레이터(12)의 출력 단자와 기준 전압 Vref1과의 사이에 접속된 콘덴서 C1을 구비하여 구성되어 있다. 한편의 MOS 스위치 Q1의 게이트에는, 메인 클록 CK1(도 5의 (1))의 16 클록 기간(4비트분)에 상당하는 펄스 폭을 가지는 클록 CK16(도 5의 (4))가 입력된다. 또한, 다른 한편의 MOS 스위치 Q2의 게이트에는, 리셋 펄스 RST(도 5의 (2))가 입력된다.

램프 제너레이터(12)의 동작은 이하와 같다. 우선 리셋 펄스 RST의 인가에 의해 MOS 스위치 Q2가 온이 되고, 콘덴서 C1이 기준 전압 Vref1에 리셋 된다. 이 기준 전압 Vref1은 A/D 변환의 대상이 되는 아날로그 신호의 입력 전압의 최소치보다 소정의 마진분만큼 작은 값이다. 그 후, 클록 CK16의 인가에 의해 M0S 스위치 Q1이 온이 되고, 그 펄스 기간 중에 콘덴서 C1의 충전이 행해진다. 그 결과, 기준 전압 Vref1로부터 전압 Vref2까지 일정한 비율로 서서히 상승하는 램프 전압(도 5의 (5))이 얻어진다.

기준 전압 Vref1은 내부 생성되는 것인데 반해, 램프 전압의 최대치 Vref2는 기준 전압 Vref1과 정전류원 Iref와 콘덴서 C1의 용량에 의해 일의로 정해지는 것이다. 램프 전압의 최대치 Vref2는 샘플홀드 회로(14)에 제공되어, 그 내부의 MOS 스위치 Q3에 다음의 리셋 펄스 RST가 인가될 때까지 콘덴서 C2에 유지된다. 그래서, 이 전압 Vref2가 후술하는 잉여 계산시의 기준 전위로서 이용된다.

콤퍼레이터(13)는 샘플홀드 회로(11)로부터 입력되는 아날로그 입력 전압 S/Hout(도 5의 (6))와, 램프 제너레이터(12)로부터 입력되는 램프 전압(도 5의 (5))을 대소 비교하고, 그 비교 결과에 따른 펄스를 출력한다. 즉, 기준 전압 Vref1로부터 서서히 커지는 램프 전압이 아날로그 입력 전압 S/Hout에 일치할 때까지의 기간 중에 값이 1이 되며, 램프 전압이 아날로그 입력 전압 S/Hout를 초과한 후는 값이 0이 되는 펄스 COMPout(도 5의 (7))을 출력한다. 이것에 의해, 콤퍼레이터(13)의 출력 신호 COMPout는 아날로그 입력 전압 S/Hout의 크기에 비례한 펄스 폭을 가지게 된다.

콤퍼레이터(13)의 출력 신호 COMPout는 AND 게이트(15)의 한편의 입력 단자와 부출력 모노 멀티바이브레이터(16)에 입력된다. AND 게이트(15)의 다른 한편의 입력단자에는 메인 클록 CK1이 입력된다. 이에 의해, AND 게이트(15)의 출력 신호 DD1은 도 5의 (8)과 같이 된다. 이 신호 DD1은 콤퍼레이터(13)의 출력 신호 COMPout의 하이 기간 중(램프 전압이 아날로그 입력 전압 S/Hout에 일치할 때까지의 기간)에 포함되는 메인 클록 CK1의 수를 나타내고 있다. 따라서, 이 클록 CK1의 수를 세면, 아날로그 입력 전압 S/Hout를 4비트의 디지탈 신호로 변환하는 것이 가능하다.

다만, 도 5에 나타낸 바와 같이, 신호 COMPout의 하이 기간 중에는, 메인 클록 CK1의 1클록 폭에 못 미친 완전하지 않은 나머지 부분(이하, 비완전 클록이라 한다)이 포함되어 있다. 이 비완전 클록도 카운트 해 버리면, 디지탈 신호의 값은 1만큼 커져 버린다. 따라서, 이 AND 게이트(15)의 출력 신호 DD1을 그대로 카운터에 출력할 수 없다. 거기서, 부출력 모노 멀티바이브레이터(16)를 이용해서, 신호 COMPout의 하이 기간 중에 포함되는 메인 클록 CK1의 수를 1개 삭감한 신호 DD2(도 5의 (9))를 생성하고, 이것을 카운터에 출력하도록 하고 있다.

즉, 부출력 모노 멀티바이브레이터(16)는 신호 COMPout의 시작(이것은 메인 클록 CK1의 시작과 동기하고 있다)에 동기해서 출력이 로우가 되며, 그 로우 기간이 메인 클록 CK1의 1/2클록 기간보다 약간 길어지도록 설정한 부의 단일 펄스를 출력한다. 이 부출력 모노 멀티바이브레이터(16)의 출력 신호와, AND 게이트(15)의 출력 신호 DD1이 AND 게이트(17)에 입력된다. 이 AND 게이트(17)에 의해 2입력의AND를 취함으로써, 카운터로의 출력 신호 DD2(도 5의 (9))를 생성하고 있다.

한편, 비완전 클록에 관해서는, 해당 비완전 클록의 시간에 비례한 잉여 전압을 잉여 검출 회로(18)에 의해 생성하고, 이것을 다음 단의 변환 처리부에 출력한다. 다음 단의 변환 처리부에서는, 전단으로부터 보내져 온 잉여 전압을 아날로그 입력 전압 INPUT으로서 입력하고, 이상과 같은 변환 동작을 행함으로써, 해당 잉여 전압을 전단으로부터 봐서 하위에 해당되는 4비트의 디지탈 신호로 변환한다.

잉여 검출 회로(18)의 입력 단에는, 지연 회로로서의 인버터, OR 게이트, RS 플립플롭으로부터 이루어지는 논리 회로가 설치되어 있고, 콤퍼레이터(13)의 출력 신호 COMPout와 메인 클록 CK1에 기초해서, 도 5의 (11)과 같은 신호 DDout를 생성한다. 이 신호 DDout는 콤퍼레이터(13)의 출력 신호 COMPout의 하강(아날로그 입력 전압 S/Hout와 램프 전압이 일치한 시점)에서 1이 되고, 그 후의 메인 클록 CK1의 시작에서 0이 되는 펄스 신호이다. 이 펄스 신호 DDout는 MOS 스위치 Q4의 게이트에 입력된다.

MOS 스위치 Q4는 그 소스와 드레인이 콘덴서 C2 및 정전류원 Iref*16에 접속되어 있다. 정전류원 Iref*16은 램프 제너레이터(l2)가 구비하고 있는 정전류원 Iref의 16배의 전류를 출력하는 것이며, 그 일단은 접지되어 있다. 전술한 바와 같이, 콘덴서 C2에는, 램프 전압의 최대치 Vref2가 축적되어 있다. 이것에 의해, 펄스 신호 DDout의 펄스 기간 중에 MOS 스위치 Q4가 온이 되면, 램프 전압의 최대치 Vref2를 기점으로 해서 도 5의 (5)에 나타내는 램프 전압의 16배의 경사로 전압이 강하한다(도 5의(1O)).

비완전 클록은 메인 클록 CK1의 1클록 기간부터 도 5의 (11)에 나타내는 펄스 신호 DDout의 기간을 공제한 것이다. 따라서, 비완전 클록의 시간에 비례한 잉여 전압이란, 이 메인 클록 CK1의 1클록분과 펄스 신호 DDout와의 차분에 비례한 전압을 말한다. 따라서, 메인 클록 CK1의 16클록분에 상당하는 전압 Vref2로부터, 펄스 신호 DDout의 16배에 상당하는 전압을 공제하여 상술의 동작을 행함으로써, 본래의 잉여 전압을 16배 한 전압이 DC 나머지로서 얻어진다. 이 계산은 정전류원 Iref*16 및 콘덴서 C2의 정밀도 이외는 메인 클록 CK1이 기준이 되므로, 높은 정밀도 결과를 얻을 수 있다.

도 6은 각 변환 처리부(1_-1~ 1_-4)가 구비하는 디지털 처리부의 구성을 1개로 정리하여 도시한 이미지 도면이다. 또, 도 7은 도 6에 도시한 디지탈 처리부의 동작을 설명을 설명하기 위한 파형도이다. 도 6에 있어서, 4비트 카운터가 도면의 횡방향으로 4개 줄지어 있는 것은, 각각이 4개의 변환 처리부(1_-1~ 1_-4)의 내부에 구비하고 있는 것을 나타낸다. 또한, 4비트 카운터가 도면의 세로 방향에 4개 줄지어 있는 것은, 변환 처리부(1_-1~ 1_-4)의 각각이 타임 쉐어링 동작의 4층에 의해 구성되어 있는 것을 나타낸다. 예를 들면, 가장 좌측에 있는 세로 4개의 4비트 카운터는 초단의 변환 처리부(1_-1)가 구비하는 4층의 카운터이다.

또한, 20 비트 시프트 레지스터는 각 변환 처리부(1_-1~ 1_-4)의 디지털 처리부가 구비하는 시프트 레지스터를 모두 정리해서 나타낸 것이다(좌단의 4비트의 값은 0에 고정). 이 20비트 시프트 레지스터가 도면의 세로 방향에 4개 줄지어 있는 것은, 변환 처리부(1_-1~ 1_-4)의 각각이 타임 쉐어링 동작의 4층에 의해 구성되어 있는 것을 나타낸다.

도 7에 도시된 바와 같이, 4개의 변환 처리부(1_-1~ 1_-4)의 디지탈 처리부가 구비하는 4층의 4비트 카운터(합계 16개의 카운터) 및 4층의 20비트 시프트 레지스터는 제어 펄스 CP1 ~ CP4의 하이 기간 중에 동작한다. 이러한 제어 펄스 CP1 ~ CP4는 44.1KHz의 샘플 클록 CKs의 1클록 기간에 상당하는 펄스 폭을 가지고 있다. 도 6 및 도 7에서는, 각 카운터 및 각 시프트 레지스터의 동작 타이밍을 해칭의 종류로 구별해서 도시하였다.

예를 들면 제어 펄스 CP1의 하이 기간 중에는, 1단째의 변환 처리부(1_-1)의 제1층의 4비트 카운터, 2단째의 변환 처리부(1_-2)의 제4층의 4비트 카운터, 3단째의 변환 처리부(1_-3)의 제3층의 4비트 카운터, 4단째의 변환 처리부(1_-4)의 제2층의 4비트 카운터가 동작하고, 제1층의 20비트 시프트 레지스터로부터 4비트분의 0에 이어 16비트의 디지탈 신호가 출력된다. 이와 같이, 4개의 변환 처리부(1_-1~ 1_-4)가 구비하는 4층의 디지털 처리부가 병직렬 변환 동작을 함으로써, A/D 변환 속도의 향상을 도모하고 있다.

도 8 ~ 도 11은 각 변환 처리부(1_-1~ 1_-4)의 내부 구성을 아날로그 처리부와 디지털 처리부를 합하여 도시한 회로도이다. 이러한 도면에 있어서, 도 4에 도시한부호와 동일한 부호를 붙인 것은 서로 동일한 기능을 가지는 것이므로, 여기에서는 중복하는 설명을 생략한다. 또한, 도 8 ~ 도 11은 대략 같은 구성을 가지고 있으므로, 이것들 중 임의의 것을 대표로 해서 설명한다.

예를 들면 도 8에 대해 설명하면, 4개의 4비트 카운터(21_-1~ 21_-4)에 의해 도 3에 나타낸 카운터(2_-1)가 구성되고, 4개의 8비트 시프트 레지스터(MSB로부터 4비트는 0에 고정)(22_-1~ 22_-4)에 의해 도 3에 도시한 시프트 레지스터(3_-1)가 구성된다. CLR1 ~ CLR4는 4비트 카운터(21_-1~ 21_-4)를 클리어하기 위한 타이밍 클록, LD1 ~ LD4는 4비트 카운터(21_-1~ 21_-4)로부터 8비트 시프트 레지스터(22_-1~ 22_-4)로의 데이터 로드를 제어하기 위한 타이밍 클록, CK0는 8비트 시프트 레지스터(22_-1~ 22_-4)의 시프트 동작을 제어하기 위한 타이밍 클록이다.

1조의 AND 게이트(23_-1~ 23_-4)는 메인 클록 CK1과, AND 게이트(17)의 출력 신호 DD2와, 제어 펄스 CP1 ~ CP4와의 AND를 연산한다. 4비트 카운터(21_-1~ 21_-4)는 AND 게이트(23_-1~ 23_-4)에서 출력되는 클록수를 카운트한다. 이제 1조의 AND 게이트(24_-1~ 24_-4)는 시프트 클록 CK0와, AND 게이트(17)의 출력 신호 DD2와, 제어 펄스 CP1 ~ CP4와의 AND를 연산한다. 8비트 시프트 레지스터(22_-1~ 22_-4)는 이러한 AND 게이트(24_-1~ 24_-4)에서 출력되는 클록에 동기해서 시프트 동작을 실행한다.

즉, 로드 클록 LD1 ~ LD4에 의해 8비트 시프트 레지스터(22_-1~ 22_-4)에 유지된 카운트값(4비트의 디지탈 신호)은 시프트 클록 CK0의 인가에 따라, 2단째의 변환 처리부(1_-2)가 구비하는 4비트 시프트 레지스터(32_-1~ 32_-4)(도 9)에 보내진다. 이 때, 2단째의 4비트 시프트 레지스터(32_-1~ 32_-4)에 유지되어 있던 4비트의 디지탈 신호는 같은 시프트 클록 CK0의 인가 타이밍에서 3단째의 4비트 시프트 레지스터(42_-1~ 42_-4)(도 10)에 보내지고, 3단째의 4비트 시프트 레지스터(42_-1~ 42_-4)에 유지되어 있던 4비트의 디지탈 신호는 4단째의 4비트 시프트 레지스터(52_-1~ 52_-4)(도 11)에 보내진다.

최종단의 변환 처리부(1_-4)에서는, 도 11에 나타낸 바와 같이 4비트 시프트 레지스터(52_-1~ 52_-4)의 출력 측에 접속된 출력 버퍼 회로(55_-1~ 55_-4)를 통해 디지탈 신호가 출력된다. 즉, 각 변환 처리부(1_-1~ 1_-4)의 시프트 레지스터(22₁~ 22_-4)(32_-1~ 32_-4)(42_-1~ 42_-4)(52_-1~ 52_-4)(도 3의 시프트 레지스터(3_-1~ 3_-4)에 상당)에 의해 구성되는 20비트 시프트 레지스터에 유지되어 있는 16비트의 디지탈 신호가, 시프트 클록 CK0가 인가되어 있는 기간 중에 출력 버퍼 회로(55_-1~ 55_-4)를 통해 모두 출력된다. 또한, 최종단의 변환 처리부(1_-4)에는, 아날로그 처리부에서 잉여 전압을 검출하기 위한 회로는 불필요하며, 실제 그러한 회로는 구비하고 있지 않다.

이상 자세하게 설명한 바와 같이, 본 실시예에 의하면, 4비트 단위의 변환 처리부를 다단 접속하고, 각 변환 처리부에서 아날로그 입력 전압에 따른 클록수를 카운트해서 4비트의 디지탈 신호를 구하는 동시에, 전단의 변환 처리부에서 구한 잉여 전압을 다음 단의 변환 처리부에 보내 A/D변환을 행하도록 했으므로, 전체적으로 16비트의 고분해능을 실현할 수 있다. 또한, 개개의 변환 처리부에서는 4비트의 분해능을 달성하면 좋고, 카운터의 클럭 주파수를 높게 하지 않아도 된다. 이것에 의해, 클럭 펄스의 파형 일그러짐 등의 오차 원인이 되는 요소를 줄일 수 있어 고분해능을 달성하면서도 A/D 변환 정밀도를 향상시킬 수 있다.

또한, 본 실시예에 의하면, 어느 변환 처리부에서 구한 잉여 전압을 16배(변환 처리부의 분해능에 따른 배율로, 지금의 예의 경우는 2⁴배)하여 다음 단의 변환 처리부에 보내도록 했으므로, 작은 잉여 전압 그 자체를 이용해서 클록수를 카운트 가능으로 하기 위해 클록 주파수를 올릴 필요가 없고, 다음 단의 변환 처리부에서도 전단과 같은 클럭 주파수에 기초해서 동작하는 것이 가능해진다. 또한, DC로 16배가 되어 있으므로, S/N이 열화하지 않으면서, 높은 A/D 변환 정밀도를 유지할 수 있다.

또한, 본 실시예에 의하면, 램프 전압의 최대치 Vref2를 이용해서 잉여 전압의 검출방법을 고안함으로써, 어느 변환 처리부에서 구한 DC 나머지를 다음 단의 변환 처리부로 보낼 수 있다. 상위 비트의 변환 처리부에서 A/D 변환을 한 결과를 D/A 변환함으로써 아날로그 양으로 되돌리고, 이것과 입력 아날로그 신호와의 차분을 취해 그 차이 신호를 하위 비트의 변환 처리부로 보낸다고 하는 방식도 생각할 수 있지만, 이에 비해 처리를 큰 폭으로 간소화할 수 있다.

또한, 상술한 바와 같이 본 실시예에서는, 어느 변환 처리부에서 구한 잉여 전압을 16배 해서 다음 단의 변환 처리부로 보내도록 하고 있으므로, 2단째 이후의 변환 처리부에서도, 1단째와 완전히 같은 클럭 주파수의 타이밍으로 A/D 변환을 실시할 수 있어 정밀도를 내기 위해 완만하게 적분을 실시할 필요도 없다. 따라서, A/D 변환의 정밀도를 유지하면서 변환 속도의 고속화를 충분히 도모할 수 있다.

또한, 본 실시예에서는, 복수의 변환 처리부가 구비하는 디지털 처리부를 각각 4층의 구성으로 하고, 이것들에 의해 A/D 변환을 병직렬 동작시키도록 했으므로, A/D 변환의 속도를 더욱 고속화할 수 있고 또한, 적분(램프 전압의 생성)을 행하기 위해 필요한 기준 전압 Vref는 1종류로 좋기 때문에, 이를 위한 회로 구성이 복잡하게 되지 않는다. 또한, 상술한 차이 신호를 얻기 위해 D/A 변환 장치를 설치하거나 A/D 변환 속도를 빠르게 하기 위해서 콤퍼레이터를 많이 설치할 필요가 없으므로, 회로 규모의 대형화나 코스트 상승 등의 문제도 회피할 수 있다. 또한, 다단 접속되는 복수의 변환 처리부는 대략 공통의 구성이므로 반도체 칩의 집적화가 매우 용이하다.

또한, 상기 실시예에서는, 16비트 분해능의 A/D 변환 장치를 4비트 단위의 변환 처리부로 4분할해서 구성하는 예에 대해 설명했지만, 이 분해능 및 분할수는 단순한 예이며, 이것에 한정되는 것은 아니다.

또한, 상기 실시예에서는, 모든 변환 처리부가 아날로그 처리부와 디지털 처리부를 각각 구비하는 예에 대해 설명했지만, 회로 규모의 축소를 중시하는 경우 등에는, 예를 들면 아날로그 처리부에 대해서는 전체로 1개만 설치하고 이것을 각 변환 처리부가 공통으로 사용하도록 해도 좋다. 이 경우, 아날로그 처리부의 신호 입력 단에 스위치 회로를 설치하고, 그 스위치 회로에, A/D 변환의 대상이 되는 아날로그 신호와 아날로그 처리부로부터 출력되는 DC 나머지를 입력해서, 어느 쪽인지를 선택해서 처리하도록 하면 좋다(최초에는 아날로그 신호를 선택하고 그 이후는 DC 나머지를 선택한다).

또한, 상기 실시예에서는, 각 변환 처리부에서 4비트의 카운트값을 얻을 때, 메인 클록 CK1의 수를 1개 줄인 신호 DD2를 얻기 위해 부출력 모노 멀티바이브레이터(16)를 이용하는 예에 대해 설명했지만 이것으로 한정되는 것은 아니다. 예를 들면, 펄스 신호 CK16보다 메인 클록 CK1의 1클록분만큼 늦게 상승하는 펄스 CK16과 같은 타이밍에 하강하는 펄스 신호 CK15를 생성하고, 이것을 더욱 AND 게이트(15)의 입력에 부가하도록 해도 좋다. 이 경우, 부출력 모노 멀티바이브레이터(16)와 AND 게이트(17)는 불필요해져, AND 게이트(l5)의 출력 신호가 그대로 DD2가 된다.

또한, 상기 실시예에서는, 기준 전압 Vref1(A/D 변환 대상이 되는 아날로그 전압의 최소값보다 약간 작은 값)로부터 서서히 상승하는 램프 전압을 이용해서 클록수의 카운트가 행해지도록 했지만, 반대로, A/D 변환 대상이 되는 아날로그 전압의 최대값보다 약간 큰 기준 전압으로부터 서서히 하강하는 전압을 이용해서 클록수의 카운트가 행해지도록 해도 좋다.

그 외, 이상으로 설명한 실시예는, 본 발명을 실시함에 있어서의 구체적인일례를 도시한 것에 지나지 않으며, 이것에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안 된다. 즉, 본 발명은 그 정신 또는 그 주요한 특징으로부터 벗어남이 없이 여러 가지 형태로 실시할 수 있다.

이상 설명한 바와 같은 본 발명에 의하면, 회로 규모를 크게 하는 일없이, A/D 변환의 속도 향상 및 분해능 향상의 쌍방을 달성할 수 있다.

본 발명은 회로 규모를 크게 하는 일없이, A/D 변환의 속도 향상 및 분해능향상의 쌍방을 달성할 수 있도록 하는데 유용하다.

Claims

아날로그 신호를 소정 비트 단위로 디지탈 신호로 변환하는 아날로그 디지털 변환 장치에 있어서,

소정의 기준 전압으로부터 일정한 비율로 변화하는 램프 전압을 발생하는 램프 전압발생 회로와,

상기 램프 전압과 아날로그 입력 전압이 일치할 때까지의 사이에 포함되는 완전 클록수를 카운트하고, 상기 아날로그 입력 전압에 비례한 소정 비트수의 디지탈 신호를 출력하는 카운터 회로와,

상기 램프 전압과 상기 아날로그 입력 전압이 일치할 때까지의 사이에 포함되는 상기 완전 클록 이외의 비완전 클록을 검출하고, 상기 비완전 클록의 시간에 비례한 전압을 잉여 전압으로서 출력하는 잉여 검출 회로

를 구비하며,

최초에는 상기 램프 전압이 상기 아날로그 신호의 입력 전압에 일치할 때까지의 사이에 포함되는 완전 클록수를 카운트해서 상기 소정 비트수의 디지털 신호를 출력하고, 이후는 상기 램프 전압이 상기 잉여 전압에 일치할 때까지의 사이에 포함되는 완전 클록수를 카운트해서 상기 소정 비트수의 디지탈 신호를 출력하도록 한 것을 특징으로 하는 아날로그 디지털 변환 장치.
제1항에 있어서,

상기 잉여 검출 회로는 분해능에 따라 수배가 된 값의 잉여 전압을 출력하는 것을 특징으로 하는 아날로그 디지털 변환 장치.
제2항에 있어서,

상기 잉여 검출 회로는 상기 램프 전압과 상기 아날로그 입력 전압이 일치하고 나서 다음의 클록이 시작될 때까지의 시간에 비례한 전압을 상기 분해능에 따라 수배가 된 전압값을, 상기 램프 전압의 최대치로부터 끌어냄으로써, 상기 분해능에 따라 수배가 된 값의 잉여 전압을 구하는 것을 특징으로 하는 아날로그 디지털 변환 장치.
제1항에 있어서,

아날로그 신호를 소정 비트 단위로 디지탈 신호로 변환하는 변환 처리부를 복수단 접속하고, 각각의 변환 처리부가 상기 램프 전압 발생 회로, 상기 카운터 회로 및 상기 잉여 검출 회로를 구비하며, 전단의 변환 처리부로부터 출력된 상기 잉여 전압을 후단의 변환 처리부에 상기 아날로그 입력 전압으로서 입력하도록 하여, 상기 복수단의 변환 처리부를 병렬 동작시키도록 한 것을 특징으로 하는 아날로그 디지탈 변환 장치.
소정 비트 단위로 아날로그 신호를 디지탈 신호로 변환하는 변환 처리부를 복수단 접속하고, 각 변환 처리부에서 아날로그 입력 전압에 따른 클록수를 카운트해서 소정 비트의 디지탈 신호를 구하는 동시에, 상기 각 변환 처리부에서 카운트되지 않은 비완전 클록의 길이에 비례하는 잉여 전압을 구하여 다음 단의 변환 처리부에 보내며, 상기 다음 단의 변환 처리부가 상기 잉여 전압을 상기 아날로그 입력 전압으로서 처리하도록 하여, 상기 각 변환 처리부에서 구한 소정 비트의 디지탈 신호를 전체적으로 소망 분해능의 디지털 신호로서 출력하도록 한 것을 특징으로 하는 아날로그 디지털 변환 장치.