JP2012124774A - Ａｄ変換装置およびｄａ変換装置 - Google Patents

Abstract

【課題】デジタル処理の負担を少なくする。
【解決手段】出力データの上位側から１ビットずつ特定される対象ビット毎に、対象ビットの重みに応じたパルス幅またはパルス数のパターン信号を発生するパターン発生部と、パターン信号の発生毎に対象ビットの値を判定するための判定値に応じてパターン信号を積分し、パターン信号毎の積分値を累積した参照信号を出力する積分部と、各々のパターン信号の発生が終了する毎に、入力信号と参照信号とを比較する比較部と、各ビットの値を対応するパターン信号の発生が終了した後の比較結果に応じた値とした出力データを出力する出力部と、を備えるＡＤ変換装置を提供する。
【選択図】図１

Description

本発明は、ＡＤ変換装置およびＤＡ変換装置に関する。

特許文献１には、ＰＷＭ回路および平滑回路を用いた逐次比較型ＡＤ変換器が記載されている。特許文献２、３には、積分型ＡＤコンバータが記載されている。特許文献４には、ΣΔ型ＡＤ変換器が記載されている。

特許文献５には、１ビットのアップダウン信号に応じてキャパシタをチャージ／ディスチャージするＤＡ変換器が記載されている。特許文献６には、２^Ｎ倍ずつ周期が異なるＮ段のパルスを並列に発生して加算するＤＡ変換器が記載されている。

特許文献１ 特開平７−１３１３５３号公報
特許文献２ 特開２００３−３２１１４号公報
特許文献３ 特開２００３−１４３０１１号公報
特許文献４ 特開２０００−３５７９６８号公報
特許文献５ 特開２００２−１１１４９９号公報
特許文献６ 特開平６−１０４７６３号公報

ところで、逐次比較型のＡＤ変換器は、各ビットの値を決定するための閾値電圧を発生させることを目的として、比較結果をフィードバックしてデジタル的な演算処理を行わなければならない。また、積分型のＡＤ変換器は、クロック等をカウントするために、デジタル的な加算処理を行わなければならない。また、ΣΔ型ＡＤ変換器は、パルス変調信号を発生するために、比較結果に応じた加減算処理および変調処理を行わなければならない。このようにＡＤ変換器は、デジタル回路の構成が大きかった。

また、特許文献５に記載されたＤＡ変換器は、目的の電圧を発生するために、アップダウン信号のカウント等のデジタル処理を行わなければならない。また、特許文献６に記載されたＤＡ変換器は、Ｎ個のパルス発生器を備えなければならない。

上記課題を解決するために、本発明の第１の態様においては、アナログの入力信号をデジタルの出力データに変換するＡＤ変換装置であって、前記出力データの上位側から１ビットずつ特定される対象ビット毎に、前記対象ビットの重みに応じたパルス幅またはパルス数のパターン信号を発生するパターン発生部と、前記パターン信号の発生毎に前記対象ビットの値を判定するための判定値に応じて前記パターン信号を積分し、前記パターン信号毎の積分値を累積した参照信号を出力する積分部と、各々の前記パターン信号の発生が終了する毎に、前記入力信号と前記参照信号とを比較する比較部と、各ビットの値を対応するパターン信号の発生が終了した後の比較結果に応じた値とした前記出力データを出力する出力部と、を備え、前記積分部は、前記出力データの最上位から２ビット目以後において、直前のパターン信号の発生後の比較結果に基づく判定値に応じて前記パターン信号を積分するＡＤ変換装置を提供する。

本発明の第１の態様においては、デジタルの入力データをアナログの出力信号に変換するＤＡ変換装置であって、前記入力データの各ビットを１ビットずつ特定される対象ビット毎に、前記対象ビットの重みに応じたパルス幅またはパルス数のパターン信号を発生するパターン発生部と、前記対象ビットの値に応じた前記パターン信号を積分し、前記パターン信号毎の積分値を前記入力データの最上位ビットから最下位ビットまで累積した前記出力信号を出力する積分部と、を備えるＤＡ変換装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係るＡＤ変換装置１０の構成を示す。 本実施形態に係る積分部１６の構成の一例を示す。 本実施形態に係る積分部１６の他の構成を示す。 本実施形態に係る積分部１６の更に他の構成を示す。 比較部１８の構成の一例を示す。 本実施形態に係るＡＤ変換装置１０の各信号のタイミングチャートを示す。 本実施形態の第１変形例に係るＡＤ変換装置１０の構成を示す。 第１変形例に係るＡＤ変換装置１０の各信号のタイミングチャートを示す。 本実施形態の第２変形例に係るＡＤ変換装置１０の構成を示す。 第２変形例に係るＡＤ変換装置１０における、複数のパターン信号のそれぞれのタイミングチャートを示す。 本実施形態の第３変形例に係るＡＤ変換装置１０の構成を示す。 本実施形態の第４変形例に係るＡＤ変換装置１０の構成を示す。 本実施形態の第５変形例に係るＡＤ変換装置１０の構成を示す。 第５変形例に係るＡＤ変換装置１０の各信号のタイミングチャートを示す。 本実施形態の第６変形例に係るＡＤ変換装置１０の構成を示す。 第６変形例に係るＡＤ変換装置１０の各信号のタイミングチャートを示す。 本実施形態の第７変形例に係るＡＤ変換装置１０の構成を示す。 本実施形態の第８変形例に係るＡＤ変換装置１０の構成を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係るＡＤ変換装置１０の構成を示す。ＡＤ変換装置１０は、アナログの入力信号を予め定められたビット数のデジタルの出力データに変換する。

ＡＤ変換装置１０は、サンプルホールド部１２と、パターン発生部１４と、積分部１６と、比較部１８と、出力部２０とを備える。

サンプルホールド部１２は、サンプルホールド信号に同期して入力信号をサンプルして、サンプルした入力信号をホールドする。サンプルホールド部１２は、ホールドした入力信号を比較部１８の第１端子（例えばプラス入力端子）に供給する。ＡＤ変換装置１０は、入力信号の周波数が十分遅い場合には、サンプルホールド部１２を備えない構成であってもよい。

パターン発生部１４は、サンプル期間およびホールド期間を指定するサンプルホールド信号をサンプルホールド部１２に供給する。サンプルホールド部１２は、サンプルホールド信号により指定されたサンプル期間において、入力信号をサンプルする。そして、サンプルホールド部１２は、サンプルホールド信号により指定されたホールド期間において、直前のサンプル期間にサンプルした入力信号をホールドする。

また、パターン発生部１４は、ホールド期間において、出力データの上位側から１ビットずつ特定される対象ビット毎に、対象ビットの重みに応じたパルス幅またはパルス数のパターン信号を発生する。

例えば、まず、パターン発生部１４は、最上位ビットの重みに応じたパルス幅（またはパルス数）のパターン信号を出力する。続いて、一定間隔を空けて、パターン発生部１４は、最上位ビットから１ビット下位のビットの重みに応じたパルス幅（またはパルス数）のパターン信号を出力する。続いて、一定間隔を空けて、パターン発生部１４は、最上位ビットから２ビット下位のビットの重みに応じたパルス幅（またはパルス数）のパターン信号を出力する。

以後、パターン発生部１４は、１ビットずつ下位に対象ビットをずらしながら、出力データの各ビットの重みに応じたパルス幅（またはパルス数）のパターン信号を順番に出力する。そして、パターン発生部１４は、最下位ビットの重みに応じたパルス幅（またはパルス数）のパターン信号を出力した後に、パターン信号の出力を停止する。

また、パターン発生部１４は、出力データの最上位ビットに対応するパターン信号に先立って、参照信号を初期値にリセットするためのリセット信号を発生する。パターン発生部１４は、リセット信号を積分部１６に供給する。

また、パターン発生部１４は、それぞれのパターン信号の発生が終了した後であって、次のパターン信号の発生前に、比較タイミングを示すストローブ信号を発生する。パターン発生部１４は、ストローブ信号を比較部１８に供給する。

積分部１６は、それぞれのパターン信号の発生に先立って、対象ビットの値を判定するための判定値を受け取る。積分部１６は、対象ビットが出力データの最上位ビットである場合には、判定値として予め定められた値を受け取る。また、積分部１６は、対象ビットが最上位ビットから２ビット目以下である場合には、直前のパターン信号が発生された後に入力信号と参照信号とを比較した比較結果を判定値として受け取る。

そして、積分部１６は、パターン信号の発生毎に判定値に応じた極性の積分ゲインによりパターン信号を積分する。より詳しくは、積分部１６は、判定値が、入力信号が参照信号より大きいことを表す値（第１論理値）である場合には、参照信号を増加させる極性の積分ゲインによりパターン信号を積分する。また、積分部１６は、判定値が、入力信号が参照信号より大きくないことを表す値（第２論理値）である場合には、参照信号を増加させる極性の積分ゲインによりパターン信号を積分する。そして、積分部１６は、パターン信号毎の積分値を累積した値に応じた参照信号を出力する。

積分部１６は、一例として、セレクタ２２と、チャージポンプ回路２４とを有する。セレクタ２２は、判定値が第１論理値である場合には、パターン信号と同一のパルス幅またはパルス数のＵＰパルスを出力する。また、セレクタ２２は、判定値が第２論理値である場合には、パターン信号と同一のパルス幅またはパルス数のＤＯＷＮパルスを出力する。

チャージポンプ回路２４は、ＵＰパルスを受け取った場合には、ＵＰパルスを正の積分ゲインで積分して、参照信号の電圧に加算する。また、チャージポンプ回路２４は、ＤＯＷＮパルスを受け取った場合には、ＤＯＷＮパルスを負の積分ゲインで積分して、参照信号の電圧に加算する。このような構成の積分部１６は、パターン信号を判定値に応じた極性で積分した積分電圧を参照信号として出力することができる。

比較部１８は、各々のパターン信号の発生が終了する毎に、入力信号と参照信号とを比較する。本実施形態においては、比較部１８は、ストローブ信号のタイミング毎に、入力信号が参照信号より大きいか否かを判定する。そして、比較部１８は、比較結果に応じた判定値を積分部１６および出力部２０に供給する。

出力部２０は、それぞれのパターン信号の発生が終了する毎に出力された比較結果を比較部１８から受け取る。出力部２０は、受け取った比較結果に応じた値を、出力データの各ビットに対応付けられたレジスタ等に記憶する。そして、出力部２０は、出力データの最下位ビットのパターン信号の発生後の比較結果を受け取った後に、各ビットの値を、対応するパターン信号の発生が終了した後の比較結果に応じた値とした出力データを出力する。

図２は、本実施形態に係る積分部１６の構成の一例を示す。積分部１６は、図２に示されるような回路構成であってよい。

セレクタ２２は、ＵＰ側ＡＮＤゲート３２と、ＤＯＷＮ側ＡＮＤゲート３４とを含む。セレクタ２２は、パターン発生部１４からパターン信号を受け取る。また、セレクタ２２は、比較部１８から判定値を受け取る。

ＵＰ側ＡＮＤゲート３２は、パターン信号と判定値とをＡＮＤ演算した信号をＵＰパルスとして出力する。即ち、ＵＰ側ＡＮＤゲート３２は、第１論理値（入力信号が参照信号より大きいことを表す値）の判定値が与えられている場合、パターン信号を通過させてＵＰパルスとして出力する。そして、ＵＰ側ＡＮＤゲート３２は、第２論理値（入力信号が参照信号より大きくないことを表す値）の判定値が与えられている場合、ＵＰパルスを出力しない。

ＤＯＷＮ側ＡＮＤゲート３４は、パターン信号と判定値の反転値とをＡＮＤ演算した信号をＤＯＷＮパルスとして出力する。即ち、ＤＯＷＮ側ＡＮＤゲート３４は、第１論理値の判定値が与えられている場合、ＤＯＷＮパルスを出力しない。そして、ＤＯＷＮ側ＡＮＤゲート３４は、第２論理値の判定値が与えられている場合、パターン信号を通過させてＤＯＷＮパルスとして出力する。

チャージポンプ回路２４は、コンデンサ４２と、ソース側電流源４４と、シンク側電流源４６と、ソース側スイッチ４８と、シンク側スイッチ５０と、リセットスイッチ５２とを有する。コンデンサ４２は、出力端子４０とグランドとの間に設けられ、出力端子４０から出力する電圧を保持する。

ソース側電流源４４は、予め設定された電流を出力する。ソース側スイッチ４８は、ソース側電流源４４の電流をコンデンサ４２にチャージするか否かを切り替える。より詳しくは、ソース側スイッチ４８は、ＵＰパルスが与えられている期間において、ソース側電流源４４の電流をコンデンサ４２にチャージさせる。これにより、ソース側電流源４４およびソース側スイッチ４８は、ＵＰパルスのパルス幅またはパルス数に応じた電圧分、コンデンサ４２の電圧を増加させることができる。

シンク側電流源４６は、予め設定された電流を出力する。シンク側スイッチ５０は、シンク側電流源４６の電流をコンデンサ４２からディスチャージするか否かを切り替える。より詳しくは、シンク側スイッチ５０は、ＤＯＷＮパルスが与えられている期間において、シンク側電流源４６の電流をコンデンサ４２からディスチャージさせる。これにより、シンク側電流源４６およびシンク側スイッチ５０は、ＤＯＷＮパルスのパルス幅またはパルス数に応じた電圧分、コンデンサ４２の電圧を減少させることができる。

リセットスイッチ５２は、パターン発生部１４からリセット信号を受け取る。リセットスイッチ５２は、リセット信号を受け取っている期間において、出力端子４０と初期電圧Ｖ_ＲＳＴとの間を接続する。リセットスイッチ５２は、出力端子４０と初期電圧Ｖ_ＲＳＴとの間を接続することにより、コンデンサ４２を初期電圧Ｖ_ＲＳＴにリセットすることができる。

このような構成の積分部１６は、判定値に応じた極性の積分ゲイン（電流）によりコンデンサ４２をチャージまたはディスチャージすることにより、それぞれのパターン信号を積分した積分値に応じた積分電圧を発生させることができる。そして、積分部１６は、パターン信号毎の積分電圧をコンデンサ４２において累積することができる。これにより、積分部１６は、パターン信号の発生毎に判定値に応じた極性の積分ゲインによりパターン信号を積分し、パターン信号毎の積分値を累積した電圧を参照信号として出力することができる。

図３は、本実施形態に係る積分部１６の他の構成を示す。積分部１６は、チャージポンプ回路２４に代えて、積分回路２６を有する構成であってよい。

積分回路２６は、演算増幅器５４と、コンデンサ４２と、抵抗５６と、ソース側スイッチ４８と、シンク側スイッチ５０と、リセットスイッチ５２とを有する。

演算増幅器５４は、出力端が当該積分回路２６の出力端子４０に接続され、非反転入力端がコモン電圧Ｖ_ＣＭに接続される。コンデンサ４２は、演算増幅器５４の反転入力端と出力端との間に接続される。抵抗５６は、一方の端子が演算増幅器５４の反転入力端に接続される。また、抵抗５６は、他方の端子が、ソース側スイッチ４８またはシンク側スイッチ５０を介してソース側電圧Ｖ_１またはシンク側電圧Ｖ_２に接続される。このような接続がされた演算増幅器５４は、抵抗５６の他方の端子に印加された電圧を積分した電圧を出力することができる。

ソース側スイッチ４８は、ソース側電圧Ｖ_１を、抵抗５６における演算増幅器５４の反転入力端が接続されていない端子（他方の端子）に印加するか否かを切り替える。より詳しくは、ソース側スイッチ４８は、ＵＰパルスが与えられている期間において、ソース側電圧Ｖ_１を抵抗５６の他方の端子に印加する。

シンク側スイッチ５０は、シンク側電圧Ｖ_２を、抵抗５６における演算増幅器５４の反転入力端が接続されていない端子（他方の端子）に印加するか否かを切り替える。より詳しくは、シンク側スイッチ５０は、ＤＯＷＮパルスが与えられている期間において、シンク側電圧Ｖ_２を抵抗５６の他方の端子に印加する。

ここで、ソース側電圧Ｖ_１は、コモン電圧Ｖ_ＣＭよりも大きい（プラス側）の電圧である。また、シンク側電圧Ｖ_２は、コモン電圧Ｖ_ＣＭよりも小さい（マイナス側）の電圧である。また、一例として、ソース側電圧Ｖ_１とコモン電圧Ｖ_ＣＭとの差の絶対値と、シンク側電圧Ｖ_２とコモン電圧Ｖ_ＣＭとの差の絶対値とは等しい。

リセットスイッチ５２は、パターン発生部１４からリセット信号を受け取っている期間において、出力端子４０と初期電圧Ｖ_ＲＳＴとの間を接続する。これにより、リセットスイッチ５２は、演算増幅器５４の出力電圧を初期電圧Ｖ_ＲＳＴにリセットすることができる。

このような構成の積分部１６は、判定値に応じた極性の積分ゲイン（電圧）を積分することにより、それぞれのパターン信号を積分した積分値に応じた積分電圧を発生させることができる。そして、このような構成の積分部１６は、パターン信号毎の積分電圧を累積した電圧を発生させることができる。

図４は、本実施形態に係る積分部１６の更に他の構成を示す。なお、図４の積分部１６は、図３に示される積分部１６と略同一の構成を有するので、略同一の構成要素については同一の符号を付けて詳細な説明を省略する。

積分回路２６は、図３に示される構成に代えて、図４に示されるような構成であってもよい。即ち、積分回路２６は、演算増幅器５４と、コンデンサ４２と、ソース側電流源４４と、シンク側電流源４６と、ソース側スイッチ４８と、シンク側スイッチ５０と、リセットスイッチ５２とを有する構成であってよい。

ソース側電流源４４は、予め設定された電流を出力する。ソース側スイッチ４８は、ソース側電流源４４の電流を演算増幅器５４の反転入力端へと供給するか否かを切り替える。より詳しくは、ソース側スイッチ４８は、ＵＰパルスが与えられている期間において、ソース側電流源４４の電流を演算増幅器５４の反転入力端へと供給する。これにより、ソース側電流源４４およびソース側スイッチ４８は、ＵＰパルスのパルス幅またはパルス数に応じた電荷をコンデンサ４２に供給することができる。従って、演算増幅器５４は、ＵＰパルスのパルス幅またはパルス数に応じた電圧分、出力電圧を減少させることができる。

シンク側電流源４６は、予め設定された電流を出力する。シンク側電流源４６は、ソース側電流源４４とは逆方向の電流を出力する。シンク側スイッチ５０は、シンク側電流源４６の電流を演算増幅器５４の反転入力端から吸い出すか否かを切り替える。より詳しくは、シンク側スイッチ５０は、ＤＯＷＮパルスが与えられている期間において、シンク側電流源４６の電流を演算増幅器５４の反転入力端から吸い出す。これにより、シンク側電流源４６およびシンク側スイッチ５０は、ＤＯＷＮパルスのパルス幅またはパルス数に応じた電荷をコンデンサ４２から吸い出すことができる。従って、演算増幅器５４は、ＤＯＷＮパルスのパルス幅またはパルス数に応じた電圧分、出力電圧を増加させることができる。

このような構成の積分部１６は、判定値に応じた極性の積分ゲイン（電流）を積分することにより、それぞれのパターン信号を積分した積分値に応じた積分電圧を発生させることができる。そして、このような構成の積分部１６は、パターン信号毎の積分電圧を累積した電圧を発生させることができる。

図５は、比較部１８の構成の一例を示す。比較部１８は、一例として、減算部２８と、コンパレータ３０とを有する構成であってもよい。

減算部２８は、サンプルホールド部１２によりサンプルされた入力信号から、積分部１６から出力された参照信号を減算する。コンパレータ３０は、入力信号から参照信号を減算した信号と、０レベル（例えばグランド電位）とを比較する。

本実施形態においては、コンパレータ３０は、各々のパターン信号の発生が終了する毎に、入力信号から参照信号を減じた信号と、０レベルとを比較する。これにより、比較部１８は、入力信号が参照信号より大きいか否かを判定することができる。

図６は、入力信号を８ビットの出力データに変換する場合における、本実施形態に係るＡＤ変換装置１０の各信号のタイミングチャートを示す。

図６のＡに示されるように、パターン発生部１４は、サンプルホールド信号をサンプルホールド部１２に供給して、予め定められたタイミングにおいてサンプルホールド部１２に入力信号をサンプルさせる。パターン発生部１４は、一例として、一定期間毎、サンプルホールド部１２に入力信号をサンプルさせる。そして、パターン発生部１４は、入力信号をサンプルさせた後、次に入力信号をサンプルするまでの間、サンプルホールド部１２にサンプルした入力信号をホールドさせる。

また、図６のＢに示されるように、パターン発生部１４は、パターン信号の発生に先立ってリセット信号を発生する。積分部１６は、リセット信号を受けた場合、参照信号を当該ＡＤ変換装置１０に入力可能な入力信号の最小値または最大値にリセットする。

これに代えて、積分部１６は、当該ＡＤ変換装置１０に入力可能な入力信号の範囲の中間値（フルスケールの１／２の値）にリセットしてもよい。この場合、パターン発生部１４は、出力データの最上位ビットに対応して発生されるパターン信号に代えて、リセット信号を発生する。即ち、この場合、パターン発生部１４は、最上位ビットの重みに応じたパルス幅またはパルス数のパターン信号を発生しない。なお、図６には、最上位ビットに対応して発生されるパターン信号に代えて、リセット信号を発生した例を示している。

続いて、図６のＣに示されるように、パターン発生部１４は、ホールド期間において、出力データの最上位ビットから１ビットずつ順次に対象ビットを特定し、特定した対象ビットの重みに応じたパルス幅またはパルス数のパターン信号を順次に出力する。

例えば出力データがＮビットであるとする。この場合、パターン発生部１４は、まず、第Ｎビットを対象ビットとして特定して、第Ｎビットの重みに応じたパルス幅（ｘ時間）または第Ｎビットの重みに応じたパルス数（ｐ×（２^{（Ｎ−１）}）本）のパターン信号を発生する。なお、Ｎは２以上の整数を表す。また、ｘは、任意の正の実数を表す。ｐは、任意の正の整数を表す。

続いて、パターン発生部１４は、第（Ｎ−１）ビットを対象ビットとして特定して、第（Ｎ−１）ビットの重みに応じたパルス幅（ｘ／２時間）または第（Ｎ−１）ビットの重みに応じたパルス数（ｐ×（２^{（Ｎ−２）}）本）のパターン信号を発生する。続いて、パターン発生部１４は、第（Ｎ−２）ビットを対象ビットとして特定して、第（Ｎ−２）ビットの重みに応じたパルス幅（ｘ／４時間）または第（Ｎ−２）ビットの重みに応じたパルス数（ｐ×（２^{（Ｎ−３）}）本）のパターン信号を発生する。

そして、パターン発生部１４は、以後、下位側に１ビットずつずらしながら対象ビット（第ｎビット）を特定して、各対象ビット（第ｎビット）の重みに応じたパルス幅（ｘ／２^{（Ｎ−ｎ）}）またはパルス数（ｐ×（２^{（ｎ−１）}）本）のパターン信号を発生する。なお、ｎは、１以上Ｎ以下の整数を表す。そして、パターン発生部１４は、最後に、第１ビットの重みに応じたパルス幅（ｘ／２（^Ｎ−１）時間）またはパルス数（ｐ本）のパターン信号を発生する。

図６の例においては、パターン発生部１４は、出力データの各ビットの重みに対応したパルス幅のパターン信号を、上位側のビットから順次に出力する。また、この例においては、パターン発生部１４は、最上位ビットに対応するパターン信号の発生に代えてリセット信号により参照信号をフルスケールの１／２の値にリセットしている。従って、パターン発生部１４は、最上位ビットに対応する重みのパルス幅のパターン信号を出力していない。

そして、図６の例においては、パターン発生部１４は、出力データの最上位から１ビット分下位のビットから順次に、パルス幅ｔのパターン信号、パルス幅ｔ／２のパターン信号、パルス幅ｔ／４のパターン信号、パルス幅ｔ／８のパターン信号、パルス幅ｔ／１６のパターン信号、パルス幅ｔ／３２のパターン信号、および、パルス幅ｔ／６４のパターン信号を、出力する。

また、パターン発生部１４は、各パターン信号を発生する場合、パターン信号とパターン信号との間は、一定期間を空けている。これにより、パターン発生部１４は、比較部１８による比較処理および比較結果に基づく積分ゲインの切替を実行させることができる。

また、図６のＤに示されるように、パターン発生部１４は、対象ビットに対応する各パターン信号のそれぞれを出力した後であって、次のビットに対応するパターン信号を出力する前に、ストローブ信号を出力する。これにより、パターン発生部１４は、各々のパターン信号の発生が終了する毎に、サンプルホールド部１２によりホールドされた入力信号と、積分部１６から出力された参照信号とを比較部１８に比較させることができる。

なお、本例においては、パターン発生部１４は、最上位ビットに対応するパターン信号の発生に代えてリセット信号により参照信号をフルスケールの１／２の値にリセットしているので、リセット信号の出力の後であって２番目のビットに対応するパターン信号の出力前に、最初のストローブ信号を出力する。

そして、図６のＥに示されるように、比較部１８は、ストローブ信号が与えられる毎に、入力信号と参照信号との比較結果に基づく判定値を出力する。本例の場合、比較部１８は、入力信号が参照信号より大きければ第１論理値（Ｈ論理または１）、入力信号が参照信号より大きくない場合には第２論理値（Ｌ論理または０）となる判定値を出力する。そして、比較部１８は、比較結果に基づく判定値を積分部１６にフィードバックする。また、比較部１８は、比較結果を出力部２０に供給する。

また、図６のＦおよびＧに示されるように、積分部１６のセレクタ２２は、判定値が第１論理値（Ｈ論理または１）の場合、パターン信号を受け取ったことに応じて、パターン信号と同一のパルス幅またはパルス数のＵＰパルスを出力する。また、積分部１６のセレクタ２２は、判定値が第２論理値（Ｌ論理または０）の場合、パターン信号を受け取ったことに応じて、パターン信号と同一のパルス幅またはパルス数のＤＯＷＮパルスを出力する。

そして、図６のＨに示されるように、積分部１６は、ＵＰパルスを受け取っている期間において、ＵＰパルス（パターン信号）を正の極性の積分ゲインで積分して、参照信号のレベルに加算する。従って、積分部１６は、ＵＰパルスを受け取っている期間であってパターン信号が供給されている期間、参照信号を所定の増加率で増加させる。

また、積分部１６は、ＤＯＷＮパルスを受け取っている期間において、ＤＯＷＮパルス（パターン信号）を負の極性の積分ゲインで積分して、参照信号のレベルに加算する。従って、積分部１６は、ＵＰパルスを受け取っている期間であってパターン信号が供給されている期間、参照信号を所定の減少率で減少させる。

従って、積分部１６は、出力データの最上位ビットから順番に、出力データの各ビットの重みに対応したレベルにより、参照信号を変化させることができる。即ち、積分部１６は、入力信号の範囲の１／２、１／４、１／８、１／１６…といったレベルおよび順序で、参照信号を変化させることができる。

さらに、積分部１６は、入力信号と参照信号との比較結果に応じて、参照信号を変化させる極性（方向）を切り替えることができる。即ち、積分部１６は、入力信号が参照信号より大きい場合には、参照信号を増加させ、入力信号が参照信号より大きくない場合には、参照信号を減少させる。

以上の結果、積分部１６は、参照信号を入力信号に近づく方向に順次に変化させることができる。即ち、積分部１６は、参照信号に、逐次比較型のＡＤ変換装置に備えられるＤＡ変換器から出力される信号と同一の変化をさせることができる。即ち、積分部１６は、バイナリサーチに従ったレベルの変化をする参照信号を出力することができる。従って、ＡＤ変換装置１０は、各ビットに対応するパターン信号を積分した後の比較結果を、対応するビットの値とした出力データを出力することにより、入力信号のレベルを表すデータを出力することができる。

このような本実施形態に係るＡＤ変換装置１０は、パターン発生部１４から出力させるパターン信号を入力信号のレベル等に関わらず、固定した波形とすることができる。即ち、ＡＤ変換装置１０は、入力信号と参照信号との比較結果をパターン発生部１４にフィードバックせずに、ＡＤ変換処理を実行することができる。これにより、ＡＤ変換装置１０によれば、デジタル的な処理が非常に少なく、簡易な構成によりＡＤ変換を実行することができる。

図７は、本実施形態の第１変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１に示したＡＤ変換装置１０と略同一の構成および機能を有するので、同一の構成および機能を有する部材については同一符号付けて以下相違点を除き説明を省略する。

本実施形態に係るＡＤ変換装置１０は、ビットフィールド判定部６２と、ゲイン設定部６４と、オフセット設定部６６とを更に備える。ビットフィールド判定部６２は、積分部１６へと供給されるパターン信号が、出力データのいずれのビットフィールドに対応するパターン信号かを、当該パターン信号の供給に先立って判定する。ビットフィールド判定部６２は、判定結果をゲイン設定部６４およびオフセット設定部６６へ供給する。

ゲイン設定部６４は、積分部１６における積分ゲインを設定する。そして、ゲイン設定部６４は、それぞれのパターン信号の積分に先立って、積分部１６における積分ゲインを当該パターン信号に対応するビットのビットフィールドに応じて変更する。ゲイン設定部６４は、一例として、チャージポンプ回路２４内のソース側電流源４４およびシンク側電流源４６の電流量を、それぞれのパターン信号毎に変更する。

更に、ゲイン設定部６４は、それぞれのパターン信号の積分に先立って、積分部１６における積分ゲインを当該パターン信号に対応するビットの値を判定するための判定値に応じて変更してもよい。即ち、ゲイン設定部６４は、参照信号を増加させる、参照信号を減少させるかに応じて、積分ゲインを変更してもよい。この場合、ゲイン設定部６４は、一例として、チャージポンプ回路２４内のソース側電流源４４の電流量とシンク側電流源４６の電流量をそれぞれ別個に変更する。

オフセット設定部６６は、積分部１６におけるオフセットを設定する。そして、オフセット設定部６６は、それぞれのパターン信号の積分に先立って、積分部１６におけるオフセットを当該パターン信号に対応するビットのビットフィールドに応じて変更する。オフセット設定部６６は、一例として、チャージポンプ回路２４内のコンデンサ４２にチャージまたはディスチャージする電流のオフセットを、それぞれのパターン信号毎に変更する。

更に、オフセット設定部６６は、それぞれのパターン信号の積分に先立って、積分部１６におけるオフセットを当該パターン信号に対応する対象ビットの値を判定するための判定値に応じて変更してもよい。即ち、オフセット設定部６６は、参照信号を増加させるか、参照信号を減少させるかに応じて、積分部１６におけるオフセットを変更してもよい。オフセット設定部６６は、一例として、チャージポンプ回路２４内のコンデンサ４２にチャージする場合の電流のオフセットと、コンデンサ４２からディスチャージする場合の電流のオフセットとを別個に変更する。

また、ゲイン設定部６４およびオフセット設定部６６は、設定すべき積分ゲインおよびオフセットをビットフィールド毎に予め記憶しておく。ゲイン設定部６４およびオフセット設定部６６は、一例として、キャリブレーション等により予め測定された積分ゲインおよびオフセットを記憶する。

本変形例に係るＡＤ変換装置１０によれば、パターン信号毎および積分の極性毎に積分ゲインおよびオフセットを変更して、参照信号の増加量または減少量を調整することができる。これにより、ＡＤ変換装置１０によれば、リニアリティの良いＡＤ変換をすることができる。

図８は、第１変形例に係るＡＤ変換装置１０の各信号のタイミングチャートを示す。パターン発生部１４は、ビットの重みに対するパルス幅（またはパルス数）の比を、出力データのビットフィールド毎に変更してもよい。

図８に示す例において、パターン発生部１４は、出力データの下位側の３ビットに対応するパターン信号のそれぞれについて、ビットの重みに対するパルス幅の比を、出力データの上位側のビットに対応するパターン信号よりも大きくしている。具体的には、パターン発生部１４は、下位側の３ビットに対応するパターン信号のビットの重みに対応するパルス幅の比を、上位側のビットに対応するパターン信号のビットの重みに対するパルス幅の比と比較して、４倍大きくしている。

このような場合、ゲイン設定部６４は、パルス幅（またはパルス数）と積分ゲインとの乗算値がビットの重みに比例するように、積分部１６における積分ゲインを変更する。図８に示す例においては、ゲイン設定部６４は、出力データの下位側の３ビットに対応するパターン信号を積分するための積分ゲインを、出力データの上位側のビットに対応するパターン信号を積分するための積分ゲインの１／４としている。これにより、ゲイン設定部６４は、パターン信号を積分することによって、参照信号を各ビットに対応した重みに比例して増加または減少させることができる。

これにより、本変形例に係るＡＤ変換装置１０によれば、最上位ビットと最下位ビットとの間の重みの差が大きい場合であっても、極端に長いパルス幅（またはパルス数）のパターン信号を発生させなくてもよいので、変換時間を短くすることができる。また、ＡＤ変換装置１０によれば、極端に短いパルス幅（またはパルス数）のパターン信号を発生させなくてよいので、精度良くＡＤ変換することができる。

図９は、本実施形態の第２変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１に示したＡＤ変換装置１０と略同一の構成および機能を有するので、同一の構成および機能を有する部材については同一符号付けて以下相違点を除き説明を省略する。

本変形例において、パターン発生部１４は、複数のパターン発生器７０を有する。複数のパターン発生器７０のそれぞれは、出力データのそれぞれのビットフィールド毎に、互いに異なるパルス幅またはパルス数のパターン信号を発生する。

また、本実施形態に係るＡＤ変換装置１０は、ビットフィールド判定部６２と、選択部７２とを更に備える。ビットフィールド判定部６２は、積分部１６へと供給されるパターン信号が、出力データのいずれのビットフィールドに対応するパターン信号かを、当該パターン信号の供給に先立って判定する。ビットフィールド判定部６２は、判定結果を選択部７２へ供給する。

選択部７２は、それぞれのビットフィールドに対応したパターン信号の発生に先立って、複数のパターン発生器７０のうち何れか１つのパターン発生器７０により発生されたパターン信号を出力するかを選択する。そして、選択部７２は、選択したパターン信号を積分部１６へと供給する。

図１０は、第２変形例に係るＡＤ変換装置１０における、複数のパターン信号のそれぞれのタイミングチャートを示す。複数のパターン発生器７０のそれぞれは、同一の重みを表すパターン信号として、互いに異なるパルス幅またはパルス数のパターン信号を発生する。例えば、図１０に示されるように、複数のパターン発生器７０のそれぞれは、最上位ビットに対応する重みを表すパターン信号として、互いに微小時間ずつパルス幅が異なるパターン信号を出力する。

選択部７２は、ビットフィールド毎に、複数のパターン信号のうち選択すべきパターン信号を予め記憶しておく。選択部７２は、一例として、キャリブレーション等により選択すべきパターン信号をビットフィールド毎に決定しておく。そして、選択部７２は、それぞれのビットフィールドに対応したパターン信号の発生に先立って、複数のパターン信号のうちいずれか１つのパターン信号を選択する。

本変形例に係るＡＤ変換装置１０によれば、ビットフィールド毎にパターン信号のパルス幅またはパルス数を変更して、参照信号の増加量または減少量を調整することができる。これにより、ＡＤ変換装置１０によれば、リニアリティの良いＡＤ変換をすることができる。

図１１は、本実施形態の第３変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１に示したＡＤ変換装置１０と略同一の構成および機能を有するので、同一の構成および機能を有する部材については同一符号付けて以下相違点を除き説明を省略する。

本変形例に係る積分部１６は、スイッチ７４を更に有する。スイッチ７４は、判定値に応じてパターン信号を積分するか、外部から入力された入力データに応じてパターン信号を積分するかを、外部から与えられる選択信号に応じて切り換える。また、本変形例に係る積分部１６は、外部から入力された入力データを取り込む入力部７５を更に備える。

ここで、判定値に代えて外部から入力データを入力した場合、パターン発生部１４および積分部１６は、デジタルの入力データをアナログの出力信号に変換するＤＡ変換器として機能する。この場合、パターン発生部１４は、入力データの各ビットを１ビットずつ特定した対象ビット毎に、対象ビットの重みに応じたパルス幅またはパルス数のパターン信号を発生する。入力部７５は、入力データの各ビットの値を最上位ビットから１ビットずつ選択し、選択した値を対応するパターン信号の発生に先立って積分部１６に供給する。

積分部１６は、入力データにおける対象ビットの値に応じた極性の積分ゲインで、対応するパターン信号を積分する。そして、積分部１６は、パターン信号毎の積分値を入力データの最上位ビットから最下位ビットまで累積した信号を、出力信号として出力する。これにより、パターン発生部１４および積分部１６は、ＤＡ変換装置として機能する。

さらに、本変形例に係る積分部１６は、ＡＤ変換処理に先立ってキャリブレーションを実行してもよい。積分部１６は、キャリブレーションにおいて、パターン発生部１４および積分部１６をＤＡ変換装置として機能させて入力データに応じた出力信号を出力させる。

そして、積分部１６は、それぞれの入力データに応じた出力信号が目標のレベルとなるように、パターン信号のパルス幅またはパルス数、および、積分部１６の積分ゲインおよびオフセットを調整する。これにより、本変形例に係るＡＤ変換装置１０は、リニアリティの良いＡＤ変換をすることができる。

図１２は、本実施形態の第４変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１に示したＡＤ変換装置１０と略同一の構成および機能を有するので、同一の構成および機能を有する部材については同一符号付けて以下相違点を除き説明を省略する。

本変形例に係る１０は、平均部７６を更に備える。本変形例において、パターン発生部１４は、それぞれのパターン信号の発生が終了し、次のパターン信号の発生前に、ストローブ信号を複数回発生する。これにより、比較部１８は、それぞれのパターン信号の発生が終了する毎に、入力信号と参照信号とを複数回比較する。

平均部７６は、それぞれのパターン信号の発生が終了する毎に比較部１８から出力される複数の比較結果を平均化する。平均部７６は、一例として、複数の比較結果の多数決結果を、複数回の比較結果の平均として出力してもよい。

出力部２０は、複数回の比較結果の平均に基づき、次の対象ビットの値を判定するための判定値および対象ビットの値を決定する。このようなＡＤ変換装置１０によれば、精度の良いＡＤ変換をすることができる。

図１３は、本実施形態の第５変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１に示したＡＤ変換装置１０と略同一の構成および機能を有するので、同一の構成および機能を有する部材については同一符号付けて以下相違点を除き説明を省略する。

本変形例において、パターン発生部１４は、ゲーティング回路８０と、累加減算部８２とを更に備える。本変形例において、パターン発生部１４は、出力データの最上位ビットから予め定められたビットまでの上位側ビットフィールドにおける上位側から１ビットずつ特定される対象ビット毎に、対象ビットの重みに応じたパルス幅またはパルス数のパターン信号を発生する。即ち、パターン発生部１４は、上位側ビットフィールドについては、図１に示したパターン発生部１４と同様のパターン信号を発生する。

続いて、パターン発生部１４は、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号を繰り返して発生する。パターン発生部１４は、一例として、予め定められた数のパターン信号、例えば下位側ビットフィールドにより表されるデータの最大値分のパターン信号を繰り返して発生する。

例えば、パターン発生部１４は、下位側ビットフィールドが４ビット幅である場合、１６個のパターン信号を発生する。さらに、パターン発生部１４は、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号を繰り返して発生している期間において、イネーブル信号を発生する。

ゲーティング回路８０は、イネーブル信号が出力されている期間において（即ち、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号が繰り返して発生されている期間において）、ストローブ信号のタイミングにおいて参照信号を増加させるか減少させるか示す信号であるＵＰパルスおよびＤＯＷＮパルスを取得する。そして、ゲーティング回路８０は、取得したＵＰパルスおよびＤＯＷＮパルスを累加減算部８２へと転送する。

なお、パターン発生部１４が基準クロックのタイミングに同期してそれぞれのパターン信号を発生している場合がある。この場合、ゲーティング回路８０は、ストローブ信号のタイミングに代えて、基準クロックのタイミングにおいて、ＵＰパルスおよびＤＯＷＮパルスを取得してもよい。

累加減算部８２は、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号の発生が終了する毎に、入力信号と参照信号との比較結果に応じてカウンタ値を１ずつインクリメントまたはデクリメントする。累加減算部８２は、一例として、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号の発生を開始してから予め定められた数のパターン信号を発生するまでの間、カウンタ値をインクリメントまたはデクリメントする。

累加減算部８２は、一例として、入力信号が参照信号より大きいという判定結果が出力された場合には、カウンタ値を１インクリメントする。また、累加減算部８２は、一例として、入力信号が参照信号より大きくないという判定結果が出力された場合には、カウンタ値を１デクリメントする。本例においては、累加減算部８２は、ゲーティング回路８０を介してＵＰパルスが入力された場合には、カウンタ値を１インクリメントする。また、累加減算部８２は、ゲーティング回路８０を介してＤＯＷＮパルスが入力された場合には、カウンタ値を１デクリメントする。

出力部２０は、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号が、パターン発生部１４から予め定められた数分発生された後に、累加減算部８２からカウンタ値を取得する。そして、出力部２０は、上位側ビットフィールドの各ビットの値を、それぞれのビットの重みに応じたパルス幅またはパルス数のパターン信号の発生が終了した後に出力された比較結果に応じた値とし、下位側ビットフィールドの値をカウンタ値に応じた値とした出力データを出力する。

図１４は、入力信号を８ビットの出力データに変換する場合における、第５変形例に係るＡＤ変換装置１０の各信号のタイミングチャートを示す。

図１４のＣに示されるように、パターン発生部１４は、ホールド期間において、上位側ビットフィールドにおける上位側から１ビットずつ特定される対象ビット毎に、対象ビットの重みに応じたパルス幅またはパルス数のパターン信号を発生する。続いて、パターン発生部１４は、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号を予め定められた数分繰り返して発生する。

例えば、図１４の例において、パターン発生部１４は、最上位ビットから第５ビットまでの各ビットの重みに対応したパルス幅のパターン信号を、上位側のビットから順次に出力する。なお、図１４の例においては、最上位ビットに対応するパターン信号の発生に代えてリセット信号により参照信号をフルスケールの１／２の値にリセットしている。従って、パターン発生部１４は、最上位ビットに対応する重みのパルス幅のパターン信号を出力せずに、出力データの最上位から１ビット分下位のビットから順次に、パルス幅ｔのパターン信号、パルス幅ｔ／２のパターン信号、パルス幅ｔ／４のパターン信号を、出力する。

続いて、パターン発生部１４は、最上位ビットから第５ビットまでの各ビットの重みに対応したパルス幅のパターン信号を出力した後に、パルス幅ｔ／６４のパターン信号を１６個分出力する。

また、図１４のＤに示されるように、パターン発生部１４は、それぞれのパターン信号を出力した後であって、次のパターン信号を出力する前に、ストローブ信号を出力する。これにより、パターン発生部１４は、各々のパターン信号の発生が終了する毎に、入力信号と参照信号とを比較部１８に比較させることができる。

また、図１４のＨに示されるように、パターン発生部１４は、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号を繰り返して発生している期間において、イネーブル信号を発生する。これにより、図１４のＩに示されるように、累加減算部８２は、イネーブル信号が発生されている期間において、ＵＰパルスおよびＤＯＷＮパルスの発生に応じてカウンタ値を１インクリメントまたはデクリメントすることができる。

なお、累加減算部８２のカウンタ値は、例えば出力データの下位側ビットフィールドのビット幅と同一である。例えば、図１４の例においては、カウンタ値は、４ビットで表される。そして、累加減算部８２は、インクリメントまたはデクリメントの開始時において、カウンタ値を例えば０または最大値にセットする。

さらに、累加減算部８２は、このようなカウンタ値を巡回的に増減する。即ち、累加減算部８２は、カウンタ値を１インクリメントした結果、最大値を上回った場合にはカウンタ値を０に戻す。また、累加減算部８２は、カウンタ値を１デクリメントした結果、０を下回った場合には、カウンタ値を最大値に戻す。

そして、図１４のＪに示されるように、積分部１６は、パターン発生部１４が対象ビットの重みに応じたパルス幅またはパルス数のパターン信号を発生している期間において、出力データの最上位ビットから順番に、出力データの各ビットの重みに対応したレベルで参照信号を変化させる。即ち、積分部１６は、入力信号の範囲の１／２、１／４、１／８、１／１６といったレベルおよび順序で、参照信号を変化させる。

続いて、積分部１６は、参照信号を入力信号に近づく方向へランプ波状に増加または減少させる。この場合において、積分部１６は、最下位ビットの重みに応じたレベルずつ、参照信号を変化させる。そして、積分部１６は、参照信号と入力信号との差が最下位ビットの重みの範囲内に到達すると、以後、１ビット分の増加および減少を交互に繰り返すように参照信号を変化させる。

出力部２０は、参照信号と入力信号との差が最下位ビットの重みの範囲内に到達した場合におけるカウンタ値を累加減算部８２から取得する。そして、出力部２０は、上位側ビットフィールドの各ビットの値を対象ビットの重みに応じたパルス幅またはパルス数のパターン信号の発生が終了する毎の比較結果に応じた値とし、下位側ビットフィールドの値をカウンタ値に応じた値とした出力データを出力する。

以上のように、本変形例に係るＡＤ変換装置１０によれば、出力データの下位側ビットフィールドについては、参照信号をランプ状に変化させて決定するので、精度の良いＡＤ変換をすることができる。

図１５は、本実施形態の第６変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１３に示したＡＤ変換装置１０と略同一の構成および機能を有するので、同一の構成および機能を有する部材については同一符号付けて以下相違点を除き説明を省略する。

本変形例に係るＡＤ変換装置１０は、パターン判定部８４と、ゲイン設定部６４とを更に備える。パターン判定部８４は、積分部１６へと供給されるパターン信号が、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号であるか否かを判定する。パターン判定部８４は、判定結果をゲイン設定部６４へ供給する。ゲイン設定部６４は、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号であるか否かに応じて、積分部１６における積分ゲインを変更する。

図１６は、第６変形例に係るＡＤ変換装置１０の各信号のタイミングチャートを示す。

本変形例において、パターン発生部１４は、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号として、積分部１６により積分可能なパルス幅のパターン信号を発生する。例えば、図１６に示す例においては、最下位ビットに対応するパターン信号についての、ビットの重みに対するパルス幅の比を、他のビットに対応するパターン信号についてのビットの重みに対するパルス幅の比と比較して、４倍大きくしている。

そして、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号が発生された場合において、ゲイン設定部６４は、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号を積分する毎に最下位ビットの重み分だけ参照信号が増加または減少するように、積分部１６の積分ゲインを変更する。

ゲイン設定部６４は、パルス幅（またはパルス数）と積分ゲインとの乗算値がビットの重みに比例するように、積分部１６における積分ゲインを変更する。図１６に示す例においては、ゲイン設定部６４は、最下位ビットに対応するパターン信号を積分するための積分ゲインを、他のビットに対応するパターン信号を積分するための積分ゲインの１／４としている。

本変形例に係るＡＤ変換装置１０は、このように最下位ビットに対応するパターン信号のパルス幅を広くすることができる。これにより、ＡＤ変換装置１０は、パルス幅が狭いために積分部１６がパターン信号を積分できずに精度の悪い参照信号を出力することを回避できる。

図１７は、本実施形態の第７変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１３に示したＡＤ変換装置１０と略同一の構成および機能を有するので、同一の構成および機能を有する部材については同一符号付けて以下相違点を除き説明を省略する。

本変形例に係るＡＤ変換装置１０は、ゲーティング回路８０に代えて、反転検出部８６を備える。反転検出部８６は、比較部１８から出力された比較結果が反転したか否かを検出する。反転検出部８６は、一例として、イネーブル信号が出力されている期間において（即ち、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号が繰り返して発生されている期間において）、比較結果が反転したか否かを検出する。

累加減算部８２は、パターン発生部１４が、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号の発生を開始してから比較部１８の比較結果が反転するまでの間、カウンタ値をインクリメントまたはデクリメントする。

即ち、累加減算部８２は、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号の発生を開始してから、カウンタ値のインクリメントまたはデクリメントを開始して、比較部１８の比較結果が反転した時点でインクリメントまたはデクリメントを停止する。

これにより、累加減算部８２は、参照信号と入力信号との差が最下位ビットの重みの範囲内に到達した時点で、インクリメントまたはデクリメントを停止することができる。このような変形例に係るＡＤ変換装置１０によれば、累加減算部８２における冗長な動作を無くすことができる。

図１８は、本実施形態の第８変形例に係るＡＤ変換装置１０の構成を示す。本変形例に係るＡＤ変換装置１０は、図１から１４に示したＡＤ変換装置１０と略同一の構成および機能を有するので、同一の構成および機能を有する部材については同一符号付けて以下相違点を除き説明を省略する。

本変形例に係るＡＤ変換装置１０は、被測定回路２００から出力された信号に応じた出力データを出力する。本変形例に係るＡＤ変換装置１０は、パターン発生部１４と、フロントエンド部１００とを備える。パターン発生部１４は、図１から図１７において説明したパターン発生部１４と同一の構成および機能を有する。

フロントエンド部１００は、図１から図１７において説明したＡＤ変換装置１０に含まれる構成のうち、パターン発生部１４を除く構成を有する。即ち、フロントエンド部１００は、図１に示すＡＤ変換装置１０と略同一の構成である場合には、サンプルホールド部１２、積分部１６、比較部１８および出力部２０を有する。

このような変形例に係るＡＤ変換装置１０は、パターン発生部１４とフロントエンド部１００とが離れた位置に配置される。ＡＤ変換装置１０が半導体試験装置に備えられる場合であれば、パターン発生部１４は、一例として、半導体試験装置のテストヘッド内に配置され、フロントエンド部１００がパフォーマンスボードに配置される。

ＡＤ変換装置１０では、パターン発生部１４からフロントエンド部１００へとパターン信号が一方向に供給されるが、フロントエンド部１００からパターン発生部１４へは比較結果等がフィードバックされない。従って、本変形例に係るＡＤ変換装置１０は、パターン発生部１４とフロントエンド部１００とをそれぞれ別個の位置に配置しても、配線および伝送用の回路を少なくすることができる。

また、本変形例に係るＡＤ変換装置１０は、被測定回路２００を近傍に配置することができる。これにより、本変形例に係るＡＤ変換装置１０によれば、被測定回路２００の近傍において信号をサンプルして、精度良くＡＤ変換をすることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ ＡＤ変換装置、１２ サンプルホールド部、１４ パターン発生部、１６ 積分部、１８ 比較部、２０ 出力部、２２ セレクタ、２４ チャージポンプ回路、２６ 積分回路、２８ 減算部、３０ コンパレータ、３２ ＵＰ側ＡＮＤゲート、３４ ＤＯＷＮ側ＡＮＤゲート、４０ 出力端子、４２ コンデンサ、４４ ソース側電流源、４６ シンク側電流源、４８ ソース側スイッチ、５０ シンク側スイッチ、５２ リセットスイッチ、５４ 演算増幅器、５６ 抵抗、６２ ビットフィールド判定部、６４ ゲイン設定部、６６ オフセット設定部、７０ パターン発生器、７２ 選択部、７４ スイッチ、７５ 入力部、７６ 平均部、８０ ゲーティング回路、８２ 累加減算部、８４ パターン判定部、８６ 反転検出部、１００ フロントエンド部、２００ 被測定回路

Claims (19)

1. アナログの入力信号をデジタルの出力データに変換するＡＤ変換装置であって、
   前記出力データの上位側から１ビットずつ特定される対象ビット毎に、前記対象ビットの重みに応じたパルス幅またはパルス数のパターン信号を発生するパターン発生部と、
   前記パターン信号の発生毎に前記対象ビットの値を判定するための判定値に応じて前記パターン信号を積分し、前記パターン信号毎の積分値を累積した参照信号を出力する積分部と、
   各々の前記パターン信号の発生が終了する毎に、前記入力信号と前記参照信号とを比較する比較部と、
   各ビットの値を対応するパターン信号の発生が終了した後の比較結果に応じた値とした前記出力データを出力する出力部と、
   を備え、
   前記積分部は、前記出力データの最上位から２ビット目以後において、直前のパターン信号の発生後の比較結果に基づく判定値に応じて前記パターン信号を積分する
   ＡＤ変換装置。
2. 前記積分部は、前記パターン信号の発生毎に、前記判定値に応じた極性により前記パターン信号を積分する
   請求項１に記載のＡＤ変換装置。
3. 前記パターン発生部は、前記出力データの最上位ビットに対応する前記パターン信号に先立って、リセット信号を出力し、
   前記積分部は、前記リセット信号を受けた場合、前記参照信号を当該ＡＤ変換装置に入力可能な入力信号の最小値または最大値にリセットし、前記最上位ビットに対応して発生される前記パターン信号を予め定められた判定値に応じて積分する
   請求項１または２に記載のＡＤ変換装置。
4. 前記パターン発生部は、前記出力データの最上位ビットに対応して発生すべき前記パターン信号に代えてリセット信号を発生し、
   前記積分部は、前記リセット信号を受けた場合、前記参照信号を当該ＡＤ変換装置が入力可能な入力信号の範囲の中間値にリセットする
   請求項１または２に記載のＡＤ変換装置。
5. それぞれの前記パターン信号の積分に先立って、前記積分部における積分ゲインを当該パターン信号に対応するビットのビットフィールドに応じて変更するゲイン設定部を更に備える
   請求項１から４の何れか一項に記載のＡＤ変換装置。
6. 前記ゲイン設定部は、それぞれの前記パターン信号の積分に先立って、前記積分部における積分ゲインを当該パターン信号に対応するビットの値を判定するための判定値に応じて変更する
   請求項５に記載のＡＤ変換装置。
7. それぞれの前記パターン信号の積分に先立って、前記積分部におけるオフセットを当該パターン信号に対応するビットのビットフィールドに応じて変更するオフセット設定部を更に備える
   請求項１から６の何れか一項に記載のＡＤ変換装置。
8. 前記オフセット設定部は、それぞれの前記パターン信号の積分に先立って、前記積分部におけるオフセットを当該パターン信号に対応するビットの値を判定するための判定値に応じて変更する
   請求項７に記載のＡＤ変換装置。
9. 前記パターン発生部は、
   前記出力データのそれぞれのビットフィールド毎に、互いに異なるパルス幅またはパルス数のパターン信号を発生する複数のパターン発生器と、
   それぞれの前記ビットフィールドに対応した前記パターン信号の発生に先立って、前記複数のパターン発生器のうち何れか１つのパターン発生器により発生されたパターン信号を出力するかを選択する選択部と、
   を有する
   請求項１から８の何れか一項に記載のＡＤ変換装置。
10. 前記積分部は、前記判定値に応じて前記パターン信号を積分するか、外部から入力された入力データに応じて前記パターン信号を積分するかを切り換える
    請求項１から９の何れか一項に記載のＡＤ変換装置。
11. 前記比較部は、それぞれの前記パターン信号の発生が終了する毎に、前記入力信号と前記参照信号とを複数回比較し、
    前記出力部は、複数回の比較結果の平均に基づき、次の対象ビットの値を判定するための前記判定値および前記対象ビットの値を決定する
    請求項１から１０の何れか一項に記載のＡＤ変換装置。
12. 当該ＡＤ変換装置は、累加減算部を更に備え、
    前記パターン発生部は、前記出力データの最上位ビットから予め定められたビットまでの上位側ビットフィールドにおける上位側から１ビットずつ特定される対象ビット毎に、前記対象ビットの重みに応じたパルス幅またはパルス数のパターン信号を発生し、続いて、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号を繰り返して発生し、
    前記累加減算部は、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号の発生が終了する毎に、前記入力信号と前記参照信号との比較結果に応じてカウンタ値をインクリメントまたはデクリメントし、
    前記出力部は、前記上位側ビットフィールドの各ビットの値を、前記対象ビットの重みに応じたパルス幅またはパルス数のパターン信号の発生が終了する毎の比較結果に応じた値とし、前記上位側ビットフィールドを除く下位側ビットフィールドの値を前記カウンタ値に応じた値とした前記出力データを出力する
    請求項１から１１の何れか一項に記載のＡＤ変換装置。
13. 前記パターン発生部は、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号として、前記積分部により積分可能なパルス幅のパターン信号を発生し、
    当該ＡＤ変換装置は、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号を積分する毎に最下位ビットの重み分だけ前記参照信号が増加または減少するように、前記積分部の積分ゲインを変更するゲイン設定部を更に備える
    請求項１２に記載のＡＤ変換装置。
14. 前記累加減算部は、前記パターン発生部が、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号の発生を開始してから予め定められた数の前記パターン信号を発生するまでの間、前記カウンタ値をインクリメントまたはデクリメントする
    請求項１２または１３に記載のＡＤ変換装置。
15. 前記累加減算部は、前記パターン発生部が、最下位ビットの重みに応じたパルス幅またはパルス数のパターン信号の発生を開始してから前記比較部の比較結果が反転するまでの間、前記カウンタ値をインクリメントまたはデクリメントする
    請求項１２または１３に記載のＡＤ変換装置。
16. 前記パターン発生部は、各々の前記パターン信号の発生が終了する毎に、前記比較部の比較タイミングを示すストローブ信号を発生し、
    前記累加減算部は、前記ストローブ信号のタイミングにおいて、前記参照信号を増加させるか減少させるか示す信号を受け取る
    請求項１４または１５に記載のＡＤ変換装置。
17. 前記パターン発生部は、基準クロックに同期して各々のパターン信号を発生し、
    前記累加減算部は、前記基準クロックのタイミングにおいて、前記参照信号を増加させるか減少させるかを示す信号を受け取る
    請求項１４または１５に記載のＡＤ変換装置。
18. デジタルの入力データをアナログの出力信号に変換するＤＡ変換装置であって、
    前記入力データの各ビットを１ビットずつ特定される対象ビット毎に、前記対象ビットの重みに応じたパルス幅またはパルス数のパターン信号を発生するパターン発生部と、
    前記対象ビットの値に応じた前記パターン信号を積分し、前記パターン信号毎の積分値を前記入力データの最上位ビットから最下位ビットまで累積した前記出力信号を出力する積分部と、
    を備えるＤＡ変換装置。
19. 前記積分部は、前記パターン信号の発生毎に、前記対象ビットの値に応じた極性により前記パターン信号を積分する
    請求項１８に記載のＤＡ変換装置。

Images