JPS58161530A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JPS58161530A JPS58161530A JP4500182A JP4500182A JPS58161530A JP S58161530 A JPS58161530 A JP S58161530A JP 4500182 A JP4500182 A JP 4500182A JP 4500182 A JP4500182 A JP 4500182A JP S58161530 A JPS58161530 A JP S58161530A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- voltage
- input
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はム／Ｄ変換［０１路に関する。
電圧、電流などのアナログ量をデジタル量に変換するも
のをム／Ｄ変換回路と称し、各方式のものが種々の分野
で用いられている。ム／Ｄ変換回路は多様であり、用途
に応じて使い分けられている。大別して多数の比較器を
用いて基準電圧と入力電圧を比較し、デジタル化する並
列比較型ム／Ｄ変換回路と、より少い比較回路と内部の
Ａ／Ｄ変換回路とを組合わせて、入力電圧とＤ／Ａ変換
出力を逐次比較してデジタル化する琢次比較形ム／Ｄ変
換回路や追従比較形ム／Ｄ変換回路がある。
のをム／Ｄ変換回路と称し、各方式のものが種々の分野
で用いられている。ム／Ｄ変換回路は多様であり、用途
に応じて使い分けられている。大別して多数の比較器を
用いて基準電圧と入力電圧を比較し、デジタル化する並
列比較型ム／Ｄ変換回路と、より少い比較回路と内部の
Ａ／Ｄ変換回路とを組合わせて、入力電圧とＤ／Ａ変換
出力を逐次比較してデジタル化する琢次比較形ム／Ｄ変
換回路や追従比較形ム／Ｄ変換回路がある。
他にも多数の方式があるが、比較的高速用としては上記
の２種が用いられる。
の２種が用いられる。
並列比較方式は１回の比較でＡ／Ｄ変換が可能であるが
変換するデジタル値の出力ビットに応じて多数の比較器
を必要とする。一方、逐次比較方式は入力電圧に対応す
るデジタル出力値を得るまで何回かのくり返し比較が必
要であるため、変換速度が遅くなる。ほかに低速用とし
て積分形Ａ／Ｄ変換回路などがあり、また、デルタ変調
回路とカウンタの組合わせによるデジタル電圧肘用ム／
Ｄ変換回路も存在する。
変換するデジタル値の出力ビットに応じて多数の比較器
を必要とする。一方、逐次比較方式は入力電圧に対応す
るデジタル出力値を得るまで何回かのくり返し比較が必
要であるため、変換速度が遅くなる。ほかに低速用とし
て積分形Ａ／Ｄ変換回路などがあり、また、デルタ変調
回路とカウンタの組合わせによるデジタル電圧肘用ム／
Ｄ変換回路も存在する。
本発明は同期形デルタ変調回路を用いて比較的亮速のＡ
／Ｄ変換回路全提供するものである。
／Ｄ変換回路全提供するものである。
第１因に従来から知られている同期形デルタ変調回路の
一例を示す。第１図において１はアナログ電圧入力端子
、２はアナログ電圧比較器、３はＤフリップフロップ、
４はデジオル出力端子、５は積分回路で抵抗と静電容量
によって構成される。
一例を示す。第１図において１はアナログ電圧入力端子
、２はアナログ電圧比較器、３はＤフリップフロップ、
４はデジオル出力端子、５は積分回路で抵抗と静電容量
によって構成される。
６はクロックパルス入力端子である。
第２図に上記第１図示のデルタ変調回路の入出力波形を
概略的に示す。第２図の（ａ）は前記Ｄフリップフロッ
プ３に印加されるクロックパルス波形（すなわち、前記
クロックパルス入力端子６の入力’） 、 （ｂ）の実
線は前記アナログ電圧入力端子１への入力電圧波形、（
ｂ）の点線は前記積分回路５出力波形、（Ｃ）は前記Ｄ
フリップフロップ３のコ／プリメント出力端子ζに現わ
れる信号、すなわちζ出力を示す。
概略的に示す。第２図の（ａ）は前記Ｄフリップフロッ
プ３に印加されるクロックパルス波形（すなわち、前記
クロックパルス入力端子６の入力’） 、 （ｂ）の実
線は前記アナログ電圧入力端子１への入力電圧波形、（
ｂ）の点線は前記積分回路５出力波形、（Ｃ）は前記Ｄ
フリップフロップ３のコ／プリメント出力端子ζに現わ
れる信号、すなわちζ出力を示す。
第１図、第２図をもとにデルタ変調の動作を説明する。
アナログ入力端子１の入力電圧が積分回路６の出力より
は電圧が高いときに比較回路２の出力がＬｏｗレベル（
以下”Ｌ”）となる。クロックパルス入力端子６に所定
のクロックパルスが入力されると前記Ｄ−フリップフロ
ップのζ出力はＨｉｇｈ レベル（以下″Ｈ”）となる
。そのため前記積分回路５の出力が正方向に立上る。次
のクロックパルス入力時に、アナログ入力電圧に対して
積分回路５出力が高くなると、比較器２の出力が”Ｈ”
になり、フリップフロップ３のζ出力がＬ”になり、積
分回路出力が負の方向に向う。
は電圧が高いときに比較回路２の出力がＬｏｗレベル（
以下”Ｌ”）となる。クロックパルス入力端子６に所定
のクロックパルスが入力されると前記Ｄ−フリップフロ
ップのζ出力はＨｉｇｈ レベル（以下″Ｈ”）となる
。そのため前記積分回路５の出力が正方向に立上る。次
のクロックパルス入力時に、アナログ入力電圧に対して
積分回路５出力が高くなると、比較器２の出力が”Ｈ”
になり、フリップフロップ３のζ出力がＬ”になり、積
分回路出力が負の方向に向う。
さらに次のクロックで前記積分回路６の出力がアナログ
入力電圧より低ければ、比較器２の出力がＬ”になり、
フリップフリップ３の前記ζ出力は正方向に向う。次の
クロックの時に積分回路６の出力が前のサイクルと同様
に入力電圧より低ければフリップフロップ３のζ出力は
Ｈ”のままであり引続き正の方向に上昇する。このよう
にして積分回路５の出力Ｉ−ｉ第２図（ｂ）点線に示す
ように入力電圧波形に追従していく。
入力電圧より低ければ、比較器２の出力がＬ”になり、
フリップフリップ３の前記ζ出力は正方向に向う。次の
クロックの時に積分回路６の出力が前のサイクルと同様
に入力電圧より低ければフリップフロップ３のζ出力は
Ｈ”のままであり引続き正の方向に上昇する。このよう
にして積分回路５の出力Ｉ−ｉ第２図（ｂ）点線に示す
ように入力電圧波形に追従していく。
アナログ入力端子１への入力電圧が正方向に上昇してい
くとき、フリップフロップ３のζ出力にＩｄ前述のクロ
ックパルスの２サイクル以上連続してＨ”になるときが
みられ、また、同人力電圧が負方向に下降するときには
、逆に、２サイクル以上″Ｌ”になる状態がみられる。
くとき、フリップフロップ３のζ出力にＩｄ前述のクロ
ックパルスの２サイクル以上連続してＨ”になるときが
みられ、また、同人力電圧が負方向に下降するときには
、逆に、２サイクル以上″Ｌ”になる状態がみられる。
かくして前記フリップフロップ３の出力にはアナログ電
圧値がデジタルのパルス列に変櫓されて出力される。こ
の出力は第２図ケみると２サイクル以上連続した”Ｈ″
−ｉ′た′Ｌ”の出力があ几ば入力電圧の上昇または下
降を示している。一般にはそのままの形にデータ処理し
て復号器によって再びデジタルからアナログに変換され
る。
圧値がデジタルのパルス列に変櫓されて出力される。こ
の出力は第２図ケみると２サイクル以上連続した”Ｈ″
−ｉ′た′Ｌ”の出力があ几ば入力電圧の上昇または下
降を示している。一般にはそのままの形にデータ処理し
て復号器によって再びデジタルからアナログに変換され
る。
第２図の波形から、入力電圧に対して、積分回路の追従
が間に会わない場合は、次のサイデルも引続き同じ電圧
方向に追従するため、Ｄフリップフロップ３は同じ出力
を保つ。この動作は積分回路５の電圧が入力電圧を追い
越すまで続く。したがってＤフリップ２０ツブ３の出力
電圧が２サイクル以上、連続して同じ電圧レベルに保持
される場合には２サイクル目以降のステップは入力電圧
の上昇または下降に対応している。この２サイクル目以
降を計算することによって、計算回路に電圧情報が貯え
られることを意味する。
が間に会わない場合は、次のサイデルも引続き同じ電圧
方向に追従するため、Ｄフリップフロップ３は同じ出力
を保つ。この動作は積分回路５の電圧が入力電圧を追い
越すまで続く。したがってＤフリップ２０ツブ３の出力
電圧が２サイクル以上、連続して同じ電圧レベルに保持
される場合には２サイクル目以降のステップは入力電圧
の上昇または下降に対応している。この２サイクル目以
降を計算することによって、計算回路に電圧情報が貯え
られることを意味する。
第３図には第１図のデルタ変調回路と組合わせてム／Ｄ
変換器を構成する本発明の実施例に係る回路を示す。同
図において、第１図と同一番号は同一部分を示す。７は
Ｄフリップフロップ、８は正論理ＡＮＤゲート、９は負
論理ＮムＮＣゲート、１０はアップ／ダウンカウンタＣ
ある。Ｄフリップフロップ７の入力と出力が共に”Ｈ”
のとき、つまりＤフリップフロップ３のζ出力がクロッ
クパルスの２サイクル以上の期間連続してＨ”のときＡ
ＮＤゲート８の出力は６Ｈ”になり、アップ／ダウンカ
ウンタ１０の内容はアップする。捷たＤフリップフロッ
プ７の入力と出力が共にＬ”のとき、負論理ＮＡＮ Ｄ
ゲートの出力が”Ｈ”になり、アップ／ダウンカラ／り
の内容はダウンする。
変換器を構成する本発明の実施例に係る回路を示す。同
図において、第１図と同一番号は同一部分を示す。７は
Ｄフリップフロップ、８は正論理ＡＮＤゲート、９は負
論理ＮムＮＣゲート、１０はアップ／ダウンカウンタＣ
ある。Ｄフリップフロップ７の入力と出力が共に”Ｈ”
のとき、つまりＤフリップフロップ３のζ出力がクロッ
クパルスの２サイクル以上の期間連続してＨ”のときＡ
ＮＤゲート８の出力は６Ｈ”になり、アップ／ダウンカ
ウンタ１０の内容はアップする。捷たＤフリップフロッ
プ７の入力と出力が共にＬ”のとき、負論理ＮＡＮ Ｄ
ゲートの出力が”Ｈ”になり、アップ／ダウンカラ／り
の内容はダウンする。
このようにして各クロックサイクル毎にＨ”または”Ｌ
″が連続しておればカウンタの内容をアップまｆ？Ｊ６
．、ダウンすることによりアナログ電圧情報をデジタル
値としてアップ／ダウンカウンタに発生させることがで
きる。また、入力電圧の変化に対する応答は各サイクル
毎にアップ／ダウンが行なわｎるため、高速動作が可能
である。
″が連続しておればカウンタの内容をアップまｆ？Ｊ６
．、ダウンすることによりアナログ電圧情報をデジタル
値としてアップ／ダウンカウンタに発生させることがで
きる。また、入力電圧の変化に対する応答は各サイクル
毎にアップ／ダウンが行なわｎるため、高速動作が可能
である。
尚、デジタル電圧の１ステツプは積分回路の時定数によ
り決定される。時定数の決定はカウンタの段数とクロッ
クパルスの周波数を配慮して決める０ 上記のように本実施例に係るデルタ変調回路とアップ／
ダウンカウンタの組合わせによるＡ／Ｄ変換回路は、回
路が簡単でありかつ高速動、作が可能である。
り決定される。時定数の決定はカウンタの段数とクロッ
クパルスの周波数を配慮して決める０ 上記のように本実施例に係るデルタ変調回路とアップ／
ダウンカウンタの組合わせによるＡ／Ｄ変換回路は、回
路が簡単でありかつ高速動、作が可能である。
一方、本実施例に係るＡ／Ｄ変換回路は動作からみてカ
ウンタの内容が、累積値を貯えているため、回路的な不
感帯や温度変動などによる特性変動のため、アナログ入
力電圧とデジタル電圧との対応がくずれることが考えら
れ、累積形のため、ズレを補正する手段がない。
ウンタの内容が、累積値を貯えているため、回路的な不
感帯や温度変動などによる特性変動のため、アナログ入
力電圧とデジタル電圧との対応がくずれることが考えら
れ、累積形のため、ズレを補正する手段がない。
第４図は第３図に基準電圧とアナログ入力電圧ととの比
較を行ない、カウンタの内容を初期化するものである。
較を行ない、カウンタの内容を初期化するものである。
同図において、第３図と同一番号は同一部分を示し、１
１は電源端子、１２１１３は抵抗であり、電源端子１１
に印加される電圧を分割する。１４は比較器、１６はタ
イミング整形回路である。
１は電源端子、１２１１３は抵抗であり、電源端子１１
に印加される電圧を分割する。１４は比較器、１６はタ
イミング整形回路である。
電源電圧１１に印加された電圧は抵抗１２１１３によっ
て分割さ几、基準電圧として比較器１４の一方に印加さ
几る。基準電圧の設定はアナログ電圧入力端子１に印加
さｎる信号の静止時のレベル附近に同定しておく。比較
器１４のもう一方の入力は前記入力端子１に接続する。
て分割さ几、基準電圧として比較器１４の一方に印加さ
几る。基準電圧の設定はアナログ電圧入力端子１に印加
さｎる信号の静止時のレベル附近に同定しておく。比較
器１４のもう一方の入力は前記入力端子１に接続する。
比較器１４の出力は基準電圧に対して入力アナログ電圧
が一致点を通過した時点でＨ”からＬ″または“Ｌ”か
ら”Ｈ”に変化する。この変化時に前記タイミング整形
回路１６でアップ／ダウンカウンタ１０を一定値に設定
するように、同カウンタ１０にセット人力を加えるよう
にして初期化を行う。このようにして電源投入時や累積
誤差による、アナログ／ディジタル両値の不対応を補正
することができる。
が一致点を通過した時点でＨ”からＬ″または“Ｌ”か
ら”Ｈ”に変化する。この変化時に前記タイミング整形
回路１６でアップ／ダウンカウンタ１０を一定値に設定
するように、同カウンタ１０にセット人力を加えるよう
にして初期化を行う。このようにして電源投入時や累積
誤差による、アナログ／ディジタル両値の不対応を補正
することができる。
以上の如く、本発明は簡単な構成により高速のＡ／Ｄ変
換回路を提供することが出来るので工業的価値が高い。
換回路を提供することが出来るので工業的価値が高い。
第１図は従来例のデルタ変調回路図、第２図は同デルタ
変調回路の入出力信号波形図、第３図は本発明の一実施
例の入／１？変換回路図、第４図は本発明の他の実施例
に係るム／Ｄ変換回路図である。 １・・・・・・アナログ入力電圧端子、２・・・・・・
比較器、３・・・・・・Ｄフリップフロップ、４・・・
・・・Ｄフリップフロップ出力端子、６・・・・・・積
分回路、６・・・・・・クロック入力端子、７・・・・
・・Ｄフリップフロップ、８・・・・・・正論理ＡＮＤ
ゲート、９・・・・・・負論理ＮＡＮＤゲート、１ｏ・
・・・・・アップ／ダウンカウンタ、１１・・・・・・
電源電圧端子、１２．１３・・・・・・抵抗、１４・・
・・・・比較器、１５・・・・・・タイミング整形回路
。 第１図 、９ 第２図 （Ｃ）
変調回路の入出力信号波形図、第３図は本発明の一実施
例の入／１？変換回路図、第４図は本発明の他の実施例
に係るム／Ｄ変換回路図である。 １・・・・・・アナログ入力電圧端子、２・・・・・・
比較器、３・・・・・・Ｄフリップフロップ、４・・・
・・・Ｄフリップフロップ出力端子、６・・・・・・積
分回路、６・・・・・・クロック入力端子、７・・・・
・・Ｄフリップフロップ、８・・・・・・正論理ＡＮＤ
ゲート、９・・・・・・負論理ＮＡＮＤゲート、１ｏ・
・・・・・アップ／ダウンカウンタ、１１・・・・・・
電源電圧端子、１２．１３・・・・・・抵抗、１４・・
・・・・比較器、１５・・・・・・タイミング整形回路
。 第１図 、９ 第２図 （Ｃ）
Claims (2)
- （１）アナログ入力電圧比較回路と、積分回路と所定の
クロックパルスによって駆動される局部復号回路とによ
って構成される同期デルタ変調回路と、前記同期デルタ
変調回路の出力信号の時間幅を検出する検出回路と、前
記検出回路の出力を計数するアップ／ダウンカウンタト
に備Ｌ、入力アナログ電圧に対応するデジタルデータを
前記アップ／ダウンカウンタに発生させることを特徴と
するＡ／Ｄ変換回路。 - （２）アップ／ダウンカウンタば、所定基準電圧を発生
する基準電圧発生回路と、前記基準電圧と入力アナログ
電圧の一致を検出する比較回路を備え、前記比較回路の
出力によって前記アップ／ダウンカウンタのデータを一
定値に設定することを特徴とする特許請求の範囲第１項
に記載のＡ／Ｄ変換（ロ）路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4500182A JPS58161530A (ja) | 1982-03-19 | 1982-03-19 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4500182A JPS58161530A (ja) | 1982-03-19 | 1982-03-19 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58161530A true JPS58161530A (ja) | 1983-09-26 |
Family
ID=12707168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4500182A Pending JPS58161530A (ja) | 1982-03-19 | 1982-03-19 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58161530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012124774A (ja) * | 2010-12-09 | 2012-06-28 | Advantest Corp | Ａｄ変換装置およびｄａ変換装置 |
-
1982
- 1982-03-19 JP JP4500182A patent/JPS58161530A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012124774A (ja) * | 2010-12-09 | 2012-06-28 | Advantest Corp | Ａｄ変換装置およびｄａ変換装置 |
| US8941521B2 (en) | 2010-12-09 | 2015-01-27 | Advantest Corporation | Analog to digital converter and digital to analog converter |
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