JPH0376494B2 - - Google Patents
Info
- Publication number
- JPH0376494B2 JPH0376494B2 JP58127065A JP12706583A JPH0376494B2 JP H0376494 B2 JPH0376494 B2 JP H0376494B2 JP 58127065 A JP58127065 A JP 58127065A JP 12706583 A JP12706583 A JP 12706583A JP H0376494 B2 JPH0376494 B2 JP H0376494B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- bit
- digital
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000006870 function Effects 0.000 claims description 24
- 230000003247 decreasing effect Effects 0.000 claims description 3
- 230000009131 signaling function Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Automation & Control Theory (AREA)
- Evolutionary Computation (AREA)
- Fuzzy Systems (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Analogue/Digital Conversion (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は一般的には関数発生器に関し、詳しく
いうと、精度を向上させるためにデイジタル補間
技術を使用する平方根を求めるための関数発生シ
ステムに関する。
いうと、精度を向上させるためにデイジタル補間
技術を使用する平方根を求めるための関数発生シ
ステムに関する。
今日、関数を発生する方法は代表的にはアナロ
グ非直線増幅回路あるいはデイジタル計算ハード
ウエアを使用して近似アルゴリズムを実行してい
る。アナログで平方根を求めるためには、通常、
フイードバツク配置のある形式の乗算器回路が使
用される。このアナログ関数発生器の精度は、回
路誤差およびドリフトを補償するために精巧な手
段が使用されない限り、これら回路誤差およびド
リフトによつて制限を受ける。このような手段は
一般に実行するのに非常に高価となる。関数発生
器のデイジタル技術について言えば、その精度
は、一般に、処理されているワードサイズによつ
て決定され、従つて高い精度を得るには大きなワ
ードサイズが必要となり、このことは実行するの
に非常に高価な回路が必要であるということを意
味する。その上、センサおよび出力ドライバ回路
のインターフエースに追加の回路が必要となり、
システムの全体の寸法を増大させ、かつ精度を悪
くする要因となる。上記の観点から、小形、低電
力消費を要求される送信機に適用するには、上記
した従来技術は適当でないことが明らかである。
グ非直線増幅回路あるいはデイジタル計算ハード
ウエアを使用して近似アルゴリズムを実行してい
る。アナログで平方根を求めるためには、通常、
フイードバツク配置のある形式の乗算器回路が使
用される。このアナログ関数発生器の精度は、回
路誤差およびドリフトを補償するために精巧な手
段が使用されない限り、これら回路誤差およびド
リフトによつて制限を受ける。このような手段は
一般に実行するのに非常に高価となる。関数発生
器のデイジタル技術について言えば、その精度
は、一般に、処理されているワードサイズによつ
て決定され、従つて高い精度を得るには大きなワ
ードサイズが必要となり、このことは実行するの
に非常に高価な回路が必要であるということを意
味する。その上、センサおよび出力ドライバ回路
のインターフエースに追加の回路が必要となり、
システムの全体の寸法を増大させ、かつ精度を悪
くする要因となる。上記の観点から、小形、低電
力消費を要求される送信機に適用するには、上記
した従来技術は適当でないことが明らかである。
従来技術に関連する固有の問題のために、入力
信号の平方根を求めるための比較的簡単な構成
の、安価な、高精度の関数発生器を開発すること
が望まれている。
信号の平方根を求めるための比較的簡単な構成
の、安価な、高精度の関数発生器を開発すること
が望まれている。
本発明はパルス幅変調された入力信号の平方根
を求める高精度の関数発生器を提供し、上記従来
技術に関連した問題および他の問題を解決したも
のである。この関数発生器の主要素子は所望の関
数の逆数に対する複数の別々の値を含むROMの
表である。このROMのアドレスは入力信号の所
望の関数を表わし、ROMの出力は入力アドレス
の二乗である。ROMの出力はフリツプフロツプ
およびデジタルコンパレータによつて連続的にパ
ルス幅変調された信号に変換される。
を求める高精度の関数発生器を提供し、上記従来
技術に関連した問題および他の問題を解決したも
のである。この関数発生器の主要素子は所望の関
数の逆数に対する複数の別々の値を含むROMの
表である。このROMのアドレスは入力信号の所
望の関数を表わし、ROMの出力は入力アドレス
の二乗である。ROMの出力はフリツプフロツプ
およびデジタルコンパレータによつて連続的にパ
ルス幅変調された信号に変換される。
２つの８ビツトカウンタがパルス幅変調された
入力信号のデユーテイサイクルおよびフリツプフ
ロツプの出力信号のデユーテイサイクルに比例し
てクロツク同期される。かくして、これら８ビツ
トカウンタはこれらデユーテイサイクル間の比較
の実行（ランニング）平均を保持し、そして４ビ
ツトアツプ／ダウンカウンタにROMのアドレス
を設定させ、その結果ROMの出力は正確な入力
値より高いおよび低いROMの値間をある時間で
循環する。４ビツトアツプ／ダウンカウンタの出
力から取り出される回路の出力は平均値が入力信
号の平方根であるパルス幅変調された信号であ
る。
入力信号のデユーテイサイクルおよびフリツプフ
ロツプの出力信号のデユーテイサイクルに比例し
てクロツク同期される。かくして、これら８ビツ
トカウンタはこれらデユーテイサイクル間の比較
の実行（ランニング）平均を保持し、そして４ビ
ツトアツプ／ダウンカウンタにROMのアドレス
を設定させ、その結果ROMの出力は正確な入力
値より高いおよび低いROMの値間をある時間で
循環する。４ビツトアツプ／ダウンカウンタの出
力から取り出される回路の出力は平均値が入力信
号の平方根であるパルス幅変調された信号であ
る。
本質的に、本発明において使用される技術は入
力信号が所望の関数の記憶された正確な値から相
違する量に比例するようにこれら記憶された正確
な値を時分割するための、従つて関数の正確なデ
イジタル補間を達成するための、デイジタル技術
として記載することができる。
力信号が所望の関数の記憶された正確な値から相
違する量に比例するようにこれら記憶された正確
な値を時分割するための、従つて関数の正確なデ
イジタル補間を達成するための、デイジタル技術
として記載することができる。
以下、添付図面を参照して本発明の好ましい実
施例につき詳細に説明する。なお、添付図面は本
発明の好ましい実施例を例示するためのもので、
本発明をこれに限定することを意図するものでは
ない。
施例につき詳細に説明する。なお、添付図面は本
発明の好ましい実施例を例示するためのもので、
本発明をこれに限定することを意図するものでは
ない。
第１図は本発明によつて使用される回路１０の
回路構成図である。この回路１０はROMの表１
２，８ビツトラツチ１４，８ビツトコンパレータ
１６、クロツク発生器１８，８ビツトカウンタ２
０、フリツプフロツプ２２および２４，８ビツト
アツプカウンタ２６および２８，４ビツトアツ
プ／ダウンカウンタ３０，４ビツトラツチ３２、
および４ビツトコンパレータ３４より構成され
る。
回路構成図である。この回路１０はROMの表１
２，８ビツトラツチ１４，８ビツトコンパレータ
１６、クロツク発生器１８，８ビツトカウンタ２
０、フリツプフロツプ２２および２４，８ビツト
アツプカウンタ２６および２８，４ビツトアツ
プ／ダウンカウンタ３０，４ビツトラツチ３２、
および４ビツトコンパレータ３４より構成され
る。
ROMの表１２は所望の逆関数に対する複数の
別個の値を含んでいる。ROMアドレス（入力A0
ないしA3）は４ビツトアツプ／ダウンカウンタ
３０から受信した入力変数を表わし、出力O1な
いしO3から得られるROMの表１２の出力は入力
の逆関数である。詳しくいうと、平方根出力が所
望される場合には、ROMの表１２は８ビツト出
力ワードである４ビツト入力アドレスの正確な二
乗を発生する。
別個の値を含んでいる。ROMアドレス（入力A0
ないしA3）は４ビツトアツプ／ダウンカウンタ
３０から受信した入力変数を表わし、出力O1な
いしO3から得られるROMの表１２の出力は入力
の逆関数である。詳しくいうと、平方根出力が所
望される場合には、ROMの表１２は８ビツト出
力ワードである４ビツト入力アドレスの正確な二
乗を発生する。
ROMの表１２の出力、すなわち、その出力O1
ないしO3はそれぞれ８ビツトラツチ１４の入力
D1ないしD3に接続されている。この８ビツトラ
ツチ１４の出力Q1ないしQ3はそれぞれ８ビツト
コンパレータ１６の入力A1ないしA3に接続され
ている。８ビツトコンパレータ１６の他の一組の
入力、すなわち入力B1ないしB3は８ビツトカウ
ンタ２０の出力QAないしQHにそれぞれ接続され
ている。カウンタ２０の出力QBないしQHはNOR
ゲート３６の入力に直接接続され、一方カウンタ
２０の出力QAはインバータ３８を介してこのゲ
ート３６に接続されている。カウンタ２０の出力
QEないしQHはまた、４ビツトコンパレータ３４
の入力B1ないしB4にも接続されている。クロツ
ク発生器１８の出力は８ビツトカウンタ２０のク
ロツク入力（CL）に接続されている。
ないしO3はそれぞれ８ビツトラツチ１４の入力
D1ないしD3に接続されている。この８ビツトラ
ツチ１４の出力Q1ないしQ3はそれぞれ８ビツト
コンパレータ１６の入力A1ないしA3に接続され
ている。８ビツトコンパレータ１６の他の一組の
入力、すなわち入力B1ないしB3は８ビツトカウ
ンタ２０の出力QAないしQHにそれぞれ接続され
ている。カウンタ２０の出力QBないしQHはNOR
ゲート３６の入力に直接接続され、一方カウンタ
２０の出力QAはインバータ３８を介してこのゲ
ート３６に接続されている。カウンタ２０の出力
QEないしQHはまた、４ビツトコンパレータ３４
の入力B1ないしB4にも接続されている。クロツ
ク発生器１８の出力は８ビツトカウンタ２０のク
ロツク入力（CL）に接続されている。
NORゲート３６の出力はフリツプフロツプ２
２および２４のセツト入力ＳおよびＢに、ならび
に８ビツトラツチ１４および４ビツトラツチ３２
の使用可能（イネーブル）入力Ｇにそれぞれ同期
パルスを送給する。フリツプフロツプ２２のリセ
ツト入力Ｒは８ビツトコンパレータ１６のＡ＝Ｂ
出力端子に接続されている。フリツプフロツプ２
２のＱ出力はANDゲート３９の１つの入力にお
よびインバータ４０の入力にそれぞれ接続され、
インバータ４０の出力は他のANDゲート４２の
１つの入力に接続されている。パルス幅変調され
た入力信号はANDゲート４２の他方の入力に供
給され、このANDゲート４２の出力は８ビツト
アツプカウンタ２６の使用可能入力Ｇに接続され
ている。上記入力信号はインバータ４４の入力に
も供給される。このインバータ４４の出力は
ANDゲート３９の他方の入力に接続されている。
ANDゲート３９の出力は８ビツトアツプカウン
タ２８の使用可能入力Ｇに接続されている。これ
らカウンタ２６および２８の両方のクロツク入力
CLは８ビツトカウンタ２０のQA出力に接続され
ている。これらカウンタ２６および２８の出力、
すなわち出力QAないしQH、はANDゲート４６お
よび４８の入力にそれぞれ接続されている。
ANDゲート４６の出力は４ビツトアツプ／ダウ
ンカウンタ３０のアツプ入力CL−UPに接続され
ており、他方ANDゲートの出力はこのカウンタ
３０のダウン入力CL−DOWNに接続されてい
る。
２および２４のセツト入力ＳおよびＢに、ならび
に８ビツトラツチ１４および４ビツトラツチ３２
の使用可能（イネーブル）入力Ｇにそれぞれ同期
パルスを送給する。フリツプフロツプ２２のリセ
ツト入力Ｒは８ビツトコンパレータ１６のＡ＝Ｂ
出力端子に接続されている。フリツプフロツプ２
２のＱ出力はANDゲート３９の１つの入力にお
よびインバータ４０の入力にそれぞれ接続され、
インバータ４０の出力は他のANDゲート４２の
１つの入力に接続されている。パルス幅変調され
た入力信号はANDゲート４２の他方の入力に供
給され、このANDゲート４２の出力は８ビツト
アツプカウンタ２６の使用可能入力Ｇに接続され
ている。上記入力信号はインバータ４４の入力に
も供給される。このインバータ４４の出力は
ANDゲート３９の他方の入力に接続されている。
ANDゲート３９の出力は８ビツトアツプカウン
タ２８の使用可能入力Ｇに接続されている。これ
らカウンタ２６および２８の両方のクロツク入力
CLは８ビツトカウンタ２０のQA出力に接続され
ている。これらカウンタ２６および２８の出力、
すなわち出力QAないしQH、はANDゲート４６お
よび４８の入力にそれぞれ接続されている。
ANDゲート４６の出力は４ビツトアツプ／ダウ
ンカウンタ３０のアツプ入力CL−UPに接続され
ており、他方ANDゲートの出力はこのカウンタ
３０のダウン入力CL−DOWNに接続されてい
る。
４ビツトアツプ／ダウンカウンタ３０の出力、
すなわち、出力QAないしQDはROMアドレス入力
A0ないしA3に、および４ビツトラツチ３２の入
力D1ないしD4にそれぞれ接続されている。４ビ
ツトラツチ３２の出力Q1ないしQ4は４ビツトコ
ンパレータ３４の入力A1ないしA4にそれぞれ接
続されている。４ビツトコンパレータ３４のＡ＝
Ｂ出力端子はフリツプフロツプ２４のリセツト入
力Ａに接続されている。フリツプフロツプ２４の
Ｑ出力は回路１０の出力であり、パルス幅変調さ
れた出力信号がここに発生される。
すなわち、出力QAないしQDはROMアドレス入力
A0ないしA3に、および４ビツトラツチ３２の入
力D1ないしD4にそれぞれ接続されている。４ビ
ツトラツチ３２の出力Q1ないしQ4は４ビツトコ
ンパレータ３４の入力A1ないしA4にそれぞれ接
続されている。４ビツトコンパレータ３４のＡ＝
Ｂ出力端子はフリツプフロツプ２４のリセツト入
力Ａに接続されている。フリツプフロツプ２４の
Ｑ出力は回路１０の出力であり、パルス幅変調さ
れた出力信号がここに発生される。
サイクルの開始時に、ROMの表１２に対する
入力値が４ビツトアツプ／ダウンカウンタ３０の
出力によつて調整される。１サイクルはクロツク
発生器１８によつて制御される一連の繰返し動作
よりなり、クロツク発生器１８の周波数はその特
定の適用例に対して選択されている。クロツク発
生器１８によつて発生されるパルスは８ビツトカ
ウンタ２０によつてクロツク入力（CL）端子で
受信され、このカウンタ２０に２進態様で256ま
で連続的に、繰返し計数させる。各サイクルの開
始時に、デイジタルカウンタ２０のQA出力端子
にデイジタルの１が発生され、インバータ３８に
よつて反転されてNORゲート３６の入力の１つ
にデイジタルの０が与えられる。これによつてこ
のゲート３６はその出力にデイジタルの１を発生
する。このデイジタルパルスは各サイクルの開始
時に同期パルスとして使用され、フリツプフロツ
プ２２および２４をセツトし、かつ８ビツトラツ
チ１４および４ビツトラツチ３２を使用可能にす
る。８ビツトラツチ１４に対する使用可能パルス
はこのラツチにROMの表１２の出力を受け入れ
て保持させ、従つてROMの表１２の出力は８ビ
ツトカウンタ２０の出力QAないしQHと８ビツト
コンパレータ１６によつて連続的に比較される。
同様に、４ビツトラツチ３２に対する使用可能パ
ルスはこのラツチに４ビツトアツプ／ダウンカウ
ンタ３０の出力を受け入れて保持させ、従つてこ
のカウンタ３０の出力は４ビツトコンパレータ３
４によつて８ビツトカウンタ２０の出力QEない
しQHと連続的に比較される。
入力値が４ビツトアツプ／ダウンカウンタ３０の
出力によつて調整される。１サイクルはクロツク
発生器１８によつて制御される一連の繰返し動作
よりなり、クロツク発生器１８の周波数はその特
定の適用例に対して選択されている。クロツク発
生器１８によつて発生されるパルスは８ビツトカ
ウンタ２０によつてクロツク入力（CL）端子で
受信され、このカウンタ２０に２進態様で256ま
で連続的に、繰返し計数させる。各サイクルの開
始時に、デイジタルカウンタ２０のQA出力端子
にデイジタルの１が発生され、インバータ３８に
よつて反転されてNORゲート３６の入力の１つ
にデイジタルの０が与えられる。これによつてこ
のゲート３６はその出力にデイジタルの１を発生
する。このデイジタルパルスは各サイクルの開始
時に同期パルスとして使用され、フリツプフロツ
プ２２および２４をセツトし、かつ８ビツトラツ
チ１４および４ビツトラツチ３２を使用可能にす
る。８ビツトラツチ１４に対する使用可能パルス
はこのラツチにROMの表１２の出力を受け入れ
て保持させ、従つてROMの表１２の出力は８ビ
ツトカウンタ２０の出力QAないしQHと８ビツト
コンパレータ１６によつて連続的に比較される。
同様に、４ビツトラツチ３２に対する使用可能パ
ルスはこのラツチに４ビツトアツプ／ダウンカウ
ンタ３０の出力を受け入れて保持させ、従つてこ
のカウンタ３０の出力は４ビツトコンパレータ３
４によつて８ビツトカウンタ２０の出力QEない
しQHと連続的に比較される。
NORゲート３６からの同期パルスによつてフ
リツプフロツプ２４がセツトされると、このフリ
ツプフロツプ２４はそのＱ出力にデイジタルの１
を発生する。同様に、この同期パルスによつてフ
リツプフロツプ２２がセツトされると、このフリ
ツプフロツプ２２はその出力にデイジタルの１を
発生する。このデイジタルの１はANDゲート３
９の１つの入力におよびインバータ４０に供給さ
れ、インバータ４０はこれを反転してデイジタル
の０をANDゲート４２の１つの入力に供給する。
パルス幅変調された入力信号が低レベル、すなわ
ちデイジタルの０であると、インバータ４４はデ
イジタルの１をANDゲート３９に他方の入力に
供給し、このANDゲート３９はその出力に８ビ
ツトアツプカウンタ２８を使用可能にするデイジ
タルの１を発生する。ANDゲート４２の入力の
１つにデイジタルの０が供給される限り、このゲ
ートの出力はデイジタルの０であり、従つて８ビ
ツトアツプカウンタ２６は使用可能とならない。
リツプフロツプ２４がセツトされると、このフリ
ツプフロツプ２４はそのＱ出力にデイジタルの１
を発生する。同様に、この同期パルスによつてフ
リツプフロツプ２２がセツトされると、このフリ
ツプフロツプ２２はその出力にデイジタルの１を
発生する。このデイジタルの１はANDゲート３
９の１つの入力におよびインバータ４０に供給さ
れ、インバータ４０はこれを反転してデイジタル
の０をANDゲート４２の１つの入力に供給する。
パルス幅変調された入力信号が低レベル、すなわ
ちデイジタルの０であると、インバータ４４はデ
イジタルの１をANDゲート３９に他方の入力に
供給し、このANDゲート３９はその出力に８ビ
ツトアツプカウンタ２８を使用可能にするデイジ
タルの１を発生する。ANDゲート４２の入力の
１つにデイジタルの０が供給される限り、このゲ
ートの出力はデイジタルの０であり、従つて８ビ
ツトアツプカウンタ２６は使用可能とならない。
８ビツトアツプカウンタ２８がANDゲート３
９によつて使用可能にされると、このカウンタ２
８はデイジタルの１が８ビツトカウンタ２０によ
つてそのQA出力端子に発生されるときごとに、
１カウント増加計数する。８ビツトコンパレータ
１６のB1ないしB3入力に供給される８ビツトカ
ウンタ２０の出力が８ビツトコンパレータ１６に
よつて８ビツトラツチ１４の出力に等しいと決定
されると、コンパレータ１６によつてそのＡ＝Ｂ
端子にデイジタルの１が発生される。このデイジ
タルの１はフリツプフロツプ２２のリセツト入力
Ｒに供給され、このフリツプフロツプ２２をリセ
ツトしてそのＱ出力にデイジタルの０を発生させ
る。このデイジタルの０はANDゲート３９の入
力に供給され、ANDゲート３９はその出力にデ
イジタルの０を発生し、８ビツトアツプカウンタ
２８を使用禁止する。フリツプフロツプ２２のＱ
出力に発生されたデイジタルの０はインバータ４
０にも供給され、このインバータ４０はデイジタ
ルの１をANDゲート４２の一方の入力に供給す
る。パルス幅変調された入力信号が高レベル、す
なわちデイジタルの１であるときにはいつでも、
この信号はANDゲート４２の他方の入力に供給
されるからこのゲート４２にデイジタルの１をそ
の出力に発生させ、８ビツトアツプカウンタ２６
を使用可能にする。ANDゲート４２によつて使
用可能にされたときに、カウンタ２６は、デイジ
タルの１が８ビツトカウンタ２０によつてその
QA出力端子に発生されるときごとに、フリツプ
フロツプ２２の出力が次のサイクルの開始時に同
期パルスによつてセツトされるまで、１カウント
増加計数する。
９によつて使用可能にされると、このカウンタ２
８はデイジタルの１が８ビツトカウンタ２０によ
つてそのQA出力端子に発生されるときごとに、
１カウント増加計数する。８ビツトコンパレータ
１６のB1ないしB3入力に供給される８ビツトカ
ウンタ２０の出力が８ビツトコンパレータ１６に
よつて８ビツトラツチ１４の出力に等しいと決定
されると、コンパレータ１６によつてそのＡ＝Ｂ
端子にデイジタルの１が発生される。このデイジ
タルの１はフリツプフロツプ２２のリセツト入力
Ｒに供給され、このフリツプフロツプ２２をリセ
ツトしてそのＱ出力にデイジタルの０を発生させ
る。このデイジタルの０はANDゲート３９の入
力に供給され、ANDゲート３９はその出力にデ
イジタルの０を発生し、８ビツトアツプカウンタ
２８を使用禁止する。フリツプフロツプ２２のＱ
出力に発生されたデイジタルの０はインバータ４
０にも供給され、このインバータ４０はデイジタ
ルの１をANDゲート４２の一方の入力に供給す
る。パルス幅変調された入力信号が高レベル、す
なわちデイジタルの１であるときにはいつでも、
この信号はANDゲート４２の他方の入力に供給
されるからこのゲート４２にデイジタルの１をそ
の出力に発生させ、８ビツトアツプカウンタ２６
を使用可能にする。ANDゲート４２によつて使
用可能にされたときに、カウンタ２６は、デイジ
タルの１が８ビツトカウンタ２０によつてその
QA出力端子に発生されるときごとに、フリツプ
フロツプ２２の出力が次のサイクルの開始時に同
期パルスによつてセツトされるまで、１カウント
増加計数する。
８ビツトカウンタ２０の最上位から４つの出
力、すなわち、出力QEないしQH、が４ビツトコ
ンパレータ３４によつて４ビツトラツチ３２の出
力に等しいと決定されると、このコンパレータは
デイジタルの１をそのＡ＝Ｂ端子に発生し、この
デイジタルの１はフリツプフロツプ２４をリセツ
トし、デイジタルの０をフリツプフロツプ２２の
出力に発生させる。８ビツトカウンタ２０がその
256のカウントを完全に計数した後、上述の全シ
ーケンスが繰返される。このように、８ビツトア
ツプカウンタ２６および２８は各サイクル中、到
来するパルス幅変調された入力信号がフリツプフ
ロツプ２２のＱ出力の信号と比較される割合（ま
たは時間）について連続的に増加計数する。
力、すなわち、出力QEないしQH、が４ビツトコ
ンパレータ３４によつて４ビツトラツチ３２の出
力に等しいと決定されると、このコンパレータは
デイジタルの１をそのＡ＝Ｂ端子に発生し、この
デイジタルの１はフリツプフロツプ２４をリセツ
トし、デイジタルの０をフリツプフロツプ２２の
出力に発生させる。８ビツトカウンタ２０がその
256のカウントを完全に計数した後、上述の全シ
ーケンスが繰返される。このように、８ビツトア
ツプカウンタ２６および２８は各サイクル中、到
来するパルス幅変調された入力信号がフリツプフ
ロツプ２２のＱ出力の信号と比較される割合（ま
たは時間）について連続的に増加計数する。
８ビツトカウンタ２６のQAないしQH出力がす
べてデイジタルの１であると、ANDゲート４６
はその出力にデイジタルの１を発生し、４ビツト
アツプ／ダウンカウンタ３０の出力を２進の１デ
イジツトだけ増加させる。これによりROMの表
１２の入力が２進の１デイジツトだけ増加され、
また４ビツトラツチ３２のデイジタル値が２進の
１デイジツトだけ増加される。逆に、８ビツトカ
ウンタ２８のQAないしQH出力がすべてデイジタ
ルの１であると、ANDゲート４８はその出力に
デイジタルの１を発生し、これによつて４ビツト
アツプ／ダウンカウンタ３０の出力を２進の１デ
イジツトだけ減少させる。これはROMの表１２
の入力を２進の１デイジツトだけ減少させ、また
４ビツトラツチ３２のデイジタル値を２進の１デ
イジツトだけ減少させる。かくして、８ビツトア
ツプカウンタ２６および２８はデユーテイサイク
ル比較の実行平均を保持し、４ビツトアツプ／ダ
ウンカウンタ３０およびROMの表１２を正確な
入力値より高いおよび低いROMの値間で時間内
に循環させる。２つの最も接近した値のそれぞれ
において消費される時間は実行平均基準で入力信
号に整合させるのに必要な時間に比例する。
べてデイジタルの１であると、ANDゲート４６
はその出力にデイジタルの１を発生し、４ビツト
アツプ／ダウンカウンタ３０の出力を２進の１デ
イジツトだけ増加させる。これによりROMの表
１２の入力が２進の１デイジツトだけ増加され、
また４ビツトラツチ３２のデイジタル値が２進の
１デイジツトだけ増加される。逆に、８ビツトカ
ウンタ２８のQAないしQH出力がすべてデイジタ
ルの１であると、ANDゲート４８はその出力に
デイジタルの１を発生し、これによつて４ビツト
アツプ／ダウンカウンタ３０の出力を２進の１デ
イジツトだけ減少させる。これはROMの表１２
の入力を２進の１デイジツトだけ減少させ、また
４ビツトラツチ３２のデイジタル値を２進の１デ
イジツトだけ減少させる。かくして、８ビツトア
ツプカウンタ２６および２８はデユーテイサイク
ル比較の実行平均を保持し、４ビツトアツプ／ダ
ウンカウンタ３０およびROMの表１２を正確な
入力値より高いおよび低いROMの値間で時間内
に循環させる。２つの最も接近した値のそれぞれ
において消費される時間は実行平均基準で入力信
号に整合させるのに必要な時間に比例する。
フリツプフロツプ２２の平均出力がパルス幅変
調された入力信号に整合し、追跡する限り、
ROMアドレス（これは所望の関数によりROM
出力に関係している）の平均は入力の所望の関係
である。このROMアドレスはデユーテイサイク
ルコンパレータで使用するためにROM出力を変
換するのに類似の態様でパルス幅変調された出力
信号に変換される。このように、パルス幅変調さ
れた入力信号の所望の関数が少数の構成素子のみ
を使用してデイジタルに発生できる。
調された入力信号に整合し、追跡する限り、
ROMアドレス（これは所望の関数によりROM
出力に関係している）の平均は入力の所望の関係
である。このROMアドレスはデユーテイサイク
ルコンパレータで使用するためにROM出力を変
換するのに類似の態様でパルス幅変調された出力
信号に変換される。このように、パルス幅変調さ
れた入力信号の所望の関数が少数の構成素子のみ
を使用してデイジタルに発生できる。
理解を容易にするために、第２図を参照して本
発明の装置の動作を簡単に説明する。先ず、前提
として前の入力信号の値をn0とするとアツプダウ
ンカウンター３０はそれに対応した平方根の値√
n0を出力している。入力信号が新たなパルス幅変
調入力値ｎに変わると本発明に従つてアツプダウ
ンカウンター３０の値はロム表１２，８ビツトラ
ツチ１４，８ビツトコンパレータ１６、及び８ビ
ツトアツプカウンタ２８もしくは８ビツトダウン
カウンター２６のループ動作を通じて次第に修正
され新たな値√ｎに変わつて行く。この動作を以
下に説明する。例として、値ｎ＞n0が入力される
場合と、値ｎ＜n0が入力される場合の２通りを考
える。
発明の装置の動作を簡単に説明する。先ず、前提
として前の入力信号の値をn0とするとアツプダウ
ンカウンター３０はそれに対応した平方根の値√
n0を出力している。入力信号が新たなパルス幅変
調入力値ｎに変わると本発明に従つてアツプダウ
ンカウンター３０の値はロム表１２，８ビツトラ
ツチ１４，８ビツトコンパレータ１６、及び８ビ
ツトアツプカウンタ２８もしくは８ビツトダウン
カウンター２６のループ動作を通じて次第に修正
され新たな値√ｎに変わつて行く。この動作を以
下に説明する。例として、値ｎ＞n0が入力される
場合と、値ｎ＜n0が入力される場合の２通りを考
える。
新たな入力が入る直前には４ビツトアツプ−ダ
ウンカウンター３０は√n0を出力しており、４ビ
ツトラツチ３２を介して４ビツトコンパレータ３
４に送られ、８ビツトカウンタ２０のカウントと
一致したときに出力を生じてフリツプフロツプ２
４に送りこれをリセツトする。フリツプフロツプ
２４はカウンター２０の各サイクルの最初のカウ
ント１によりセツトされているから、リセツトに
よりカウンタ２０の各サイクル毎にパルス長さ√
n0のパルス列を出力している。
ウンカウンター３０は√n0を出力しており、４ビ
ツトラツチ３２を介して４ビツトコンパレータ３
４に送られ、８ビツトカウンタ２０のカウントと
一致したときに出力を生じてフリツプフロツプ２
４に送りこれをリセツトする。フリツプフロツプ
２４はカウンター２０の各サイクルの最初のカウ
ント１によりセツトされているから、リセツトに
よりカウンタ２０の各サイクル毎にパルス長さ√
n0のパルス列を出力している。
ｎ＞n0が入力される場合
この状態n0からｎに入力信号の値が変わつた場
合について述べる。クロツク発生器１８からのク
ロツクパルスは８ビツトカウンタ２０に供給され
るので、カウンター２０はQA，QB…に出力を生
じ、28＝256カウントを１サイクルとして動作を
繰り返す。サイクルの初めの出力がQAに生じる
と、インバータ３８によりNORゲート３６の入
力が全部０になるのでNORゲート３６に出力が
生じてフリツプフロツプ２２がセツトされる。こ
れによりANDゲート３９が可能にされ、ANDゲ
ート４２が禁止される。８ビツトカウンタ２０の
同じパルスはラツチ１４及び３２を可能にし、又
フリツプフロツプ２４をセツトする。又、８ビツ
トアツプカウンタ２６及び８ビツトダウンカウン
タ２８はカウンタ２０からの第１パルスでクリア
されカウント開始の準備状態にある。
合について述べる。クロツク発生器１８からのク
ロツクパルスは８ビツトカウンタ２０に供給され
るので、カウンター２０はQA，QB…に出力を生
じ、28＝256カウントを１サイクルとして動作を
繰り返す。サイクルの初めの出力がQAに生じる
と、インバータ３８によりNORゲート３６の入
力が全部０になるのでNORゲート３６に出力が
生じてフリツプフロツプ２２がセツトされる。こ
れによりANDゲート３９が可能にされ、ANDゲ
ート４２が禁止される。８ビツトカウンタ２０の
同じパルスはラツチ１４及び３２を可能にし、又
フリツプフロツプ２４をセツトする。又、８ビツ
トアツプカウンタ２６及び８ビツトダウンカウン
タ２８はカウンタ２０からの第１パルスでクリア
されカウント開始の準備状態にある。
一方アツプダウンカウンタ３０の値√n0はロム
の表１２で二乗されてn0となり、ラツチ１４によ
りラツチされ、８ビツトコンパレータ１６に与え
られている。従つて、８ビツトカウンタ２０がn0
に一致したとき、一致出力を出力してフリツプフ
ロツプ２２をリセツトする（第２図参照）。
の表１２で二乗されてn0となり、ラツチ１４によ
りラツチされ、８ビツトコンパレータ１６に与え
られている。従つて、８ビツトカウンタ２０がn0
に一致したとき、一致出力を出力してフリツプフ
ロツプ２２をリセツトする（第２図参照）。
ｎ＞n0の入力信号（繰り返しパルスの幅がｎに
比例）は反転してANDゲート３９に印加される
から、第２図のようにANDゲート３９には出力
は生じない。フリツプフロツプ２２が８ビツトカ
ウンタ２０のn0との一致出力でリセツトされる
と、ANDゲート３９は禁止されるからこのゲー
トの入力とは一致することがなく（第２図参照）、
８ビツトカウンタ２８への入力は生じない。一方
フリツプフロツプ２２のリセツトで可能になつた
ANDゲート４２には入力パルスが未だ加わつて
いるから出力を生じ、８ビツトアツプカウンタ２
６を作動させ、それにより４ビツトアツプダウン
カウンタ３０の値を増大させる。
比例）は反転してANDゲート３９に印加される
から、第２図のようにANDゲート３９には出力
は生じない。フリツプフロツプ２２が８ビツトカ
ウンタ２０のn0との一致出力でリセツトされる
と、ANDゲート３９は禁止されるからこのゲー
トの入力とは一致することがなく（第２図参照）、
８ビツトカウンタ２８への入力は生じない。一方
フリツプフロツプ２２のリセツトで可能になつた
ANDゲート４２には入力パルスが未だ加わつて
いるから出力を生じ、８ビツトアツプカウンタ２
６を作動させ、それにより４ビツトアツプダウン
カウンタ３０の値を増大させる。
以上の動作をカウンタ２０の各サイクルごとに
繰り返すと、４ビツトカウンタ３０の値は次第に
真の値√ｎの値に修正され、フリツプフロツプ２
４の出力は√ｎに近付いてくる。
繰り返すと、４ビツトカウンタ３０の値は次第に
真の値√ｎの値に修正され、フリツプフロツプ２
４の出力は√ｎに近付いてくる。
ｎ＜n0の場合
上の説明から明らかなように各部の波形は第２
図のようになる。すなわち、ANDゲート４２に
は出力が生じないから、アツプカウンタ２６には
入力の供給がない。一方、ANDゲート３９には
出力が生じるから、それによりダウンカウンタ２
８に入力が供給される。かくして、√n0は次第に
√ｎに向けて修正される。
図のようになる。すなわち、ANDゲート４２に
は出力が生じないから、アツプカウンタ２６には
入力の供給がない。一方、ANDゲート３９には
出力が生じるから、それによりダウンカウンタ２
８に入力が供給される。かくして、√n0は次第に
√ｎに向けて修正される。
この分野の技術者には上記実施例に関してある
変形および変更が容易に考えられる。そのような
変形、変更は簡明にし、理解しやすくするために
省略されているが、本発明の範囲内に入ることは
いうまでもない。
変形および変更が容易に考えられる。そのような
変形、変更は簡明にし、理解しやすくするために
省略されているが、本発明の範囲内に入ることは
いうまでもない。
第１図は本発明の一実施例を示す回路構成図で
ある。第２図は第１図の実施例の動作を説明する
ための各部の波形図である。 １０……回路、１２……ROMの表、１４……
８ビツトラツチ、１６……８ビツトコンパレー
タ、１８……クロツク発生器、２０……８ビツト
カウンタ、２２，２４……フリツプフロツプ、２
６，２８……８ビツトアツプカウンタ、３０……
４ビツトアツプ／ダウンカウンタ、３２……４ビ
ツトラツチ、３４……４ビツトコンパレータ、３
６……NORゲート、３６，４０，４４……イン
バータ、３９，４２，４６，４８……ANDゲー
ト。
ある。第２図は第１図の実施例の動作を説明する
ための各部の波形図である。 １０……回路、１２……ROMの表、１４……
８ビツトラツチ、１６……８ビツトコンパレー
タ、１８……クロツク発生器、２０……８ビツト
カウンタ、２２，２４……フリツプフロツプ、２
６，２８……８ビツトアツプカウンタ、３０……
４ビツトアツプ／ダウンカウンタ、３２……４ビ
ツトラツチ、３４……４ビツトコンパレータ、３
６……NORゲート、３６，４０，４４……イン
バータ、３９，４２，４６，４８……ANDゲー
ト。
Claims (1)
- 【特許請求の範囲】 １ 到来信号の所望の関数値をデジタル形式で記
憶するアツプダウンカウンタを含む記憶手段３０
と、 一連のデイジタルパルスを発生する第１のカウ
ンタ手段２０と、 該デイジタルパルスを前記記憶装置３０に記憶
された現在の関数値の逆関数値と比較し、前記第
１のカウンタ手段２０によつて発生される前記デ
イジタルパルスの合計と前記逆関数値が等しくな
つたときに出力信号を発生する第１の比較手段１
６と、 該第１の比較手段１６によつて発生される該出
力信号と前記到来信号とを比較し、前記到来信号
のデユーテイーサイクル及び前記第１の比較手段
によつて発生される前記出力信号のデユーテイー
サイクルの差に比例する出力信号を発生し、前記
差の大きさと符号とに応じて前記アツプダウンカ
ウンタをアツプカウント又はダウンカウントさせ
て記憶手段３０に含まれる関数値を前記到来信号
の所望の関数値に向けて修正させる第２の比較手
段２６及び２８と、 を具備したことを特徴とし、前記記憶装置３０の
内容を第１カウンタ手段２０の循環により次第に
修正して到来信号の関数を発生するようにした関
数発生器。 ２ 第２の比較手段が第２のカウンタ手段２６及
び第３のカウンタ手段２８を含み、該カウンタ手
段は前記到来信号のデユーテイーサイクル及び前
記第１の比較手段によつて発生される前記出力信
号のデユーテイーサイクルの差によつて選択的に
作動されて前記差比例する出力信号により循環さ
せ、第２のカウンタ手段の作動時にはその出力に
より記憶手段３０の内容を増加修正し、第３のカ
ウンタ手段の作動時にはその出力により記憶手段
３０の内容を減少修正するようにした、特許請求
の範囲第１項記載の関数発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/399,154 US4503549A (en) | 1982-07-16 | 1982-07-16 | Interpolating function generator for transmitter square root extraction |
| US399154 | 1982-07-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5927347A JPS5927347A (ja) | 1984-02-13 |
| JPH0376494B2 true JPH0376494B2 (ja) | 1991-12-05 |
Family
ID=23578377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127065A Granted JPS5927347A (ja) | 1982-07-16 | 1983-07-14 | 到来信号の所望の関数を発生する関数発生器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4503549A (ja) |
| EP (1) | EP0099738A3 (ja) |
| JP (1) | JPS5927347A (ja) |
| AU (1) | AU1624283A (ja) |
| CA (1) | CA1185702A (ja) |
| IN (1) | IN158819B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60145735A (ja) * | 1984-01-09 | 1985-08-01 | Nec Corp | バツテリ−セ−ビング方式 |
| DE3479166D1 (en) * | 1984-11-02 | 1989-08-31 | Itt Ind Gmbh Deutsche | Digital circuit for the calculation of the modulus of a digital complex entity |
| US4713832A (en) * | 1986-04-11 | 1987-12-15 | Ampex Corporation | Programmable divider up/down counter with anti-aliasing feature and asynchronous read/write |
| US4757467A (en) * | 1986-05-15 | 1988-07-12 | Rca Licensing Corporation | Apparatus for estimating the square root of digital samples |
| JP2682189B2 (ja) * | 1990-03-12 | 1997-11-26 | 日本電気株式会社 | 表示制御回路 |
| JP3003467B2 (ja) * | 1993-08-02 | 2000-01-31 | 松下電器産業株式会社 | 演算装置 |
| US6026423A (en) * | 1996-03-29 | 2000-02-15 | Siemens Energy & Automation, Inc. | Fractional precision integer square root processor and method for use with electronic circuit breaker systems |
| US6163791A (en) * | 1998-02-02 | 2000-12-19 | International Business Machines Corporation | High accuracy estimates of elementary functions |
| KR101162259B1 (ko) * | 2010-12-03 | 2012-07-04 | 에스케이하이닉스 주식회사 | 반도체 집적회로 및 그의 구동 방법 |
| BR112019001017A2 (pt) | 2016-07-19 | 2019-05-14 | Oiles Corporation | rolamento deslizante |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3435196A (en) * | 1964-12-31 | 1969-03-25 | Gen Electric | Pulse-width function generator |
| US3566095A (en) * | 1968-05-22 | 1971-02-23 | Sanders Associates Inc | Basic time interval integrator |
| US3621403A (en) * | 1969-03-28 | 1971-11-16 | Magnovox Co The | Digital frequency modulated sweep generator |
| FR2253923B1 (ja) * | 1973-12-07 | 1977-06-10 | Sopromi Soc Proc Modern Inject | |
| FR2390855A1 (fr) * | 1977-05-13 | 1978-12-08 | Automat Regul Appar Mesur Et | Generateur de tension electrique suivant une loi definie |
| DE2747406A1 (de) * | 1977-10-21 | 1979-04-26 | Siemens Ag | Elektronische maximummesseinrichtung |
| US4339657A (en) * | 1980-02-06 | 1982-07-13 | International Business Machines Corporation | Error logging for automatic apparatus |
| US4420814A (en) * | 1980-06-27 | 1983-12-13 | Nippon Air Brake Co., Ltd. | Wheel speed measuring circuit |
-
1982
- 1982-07-16 US US06/399,154 patent/US4503549A/en not_active Expired - Fee Related
-
1983
- 1983-06-24 AU AU16242/83A patent/AU1624283A/en not_active Abandoned
- 1983-07-13 IN IN861/CAL/83A patent/IN158819B/en unknown
- 1983-07-14 JP JP58127065A patent/JPS5927347A/ja active Granted
- 1983-07-15 CA CA000432549A patent/CA1185702A/en not_active Expired
- 1983-07-15 EP EP83304125A patent/EP0099738A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US4503549A (en) | 1985-03-05 |
| IN158819B (ja) | 1987-01-31 |
| CA1185702A (en) | 1985-04-16 |
| EP0099738A3 (en) | 1986-01-22 |
| EP0099738A2 (en) | 1984-02-01 |
| AU1624283A (en) | 1984-01-19 |
| JPS5927347A (ja) | 1984-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5177373A (en) | Pulse width modulation signal generating circuit providing N-bit resolution | |
| US4233591A (en) | Digital-to-analog converter of the pulse width modulation type | |
| US4623846A (en) | Constant duty cycle, frequency programmable clock generator | |
| JPS5931897B2 (ja) | 周波数合成装置 | |
| US4815018A (en) | Spurless fractional divider direct digital frequency synthesizer and method | |
| US5247469A (en) | Digital frequency synthesizer and method with vernier interpolation | |
| US4242639A (en) | Digital phase lock circuit | |
| JPH0376494B2 (ja) | ||
| US4166249A (en) | Digital frequency-lock circuit | |
| JPH066212A (ja) | 位相比較回路およびこれを用いた位相同期発振回路 | |
| US4685114A (en) | Waveform modulation system | |
| JPH0683067B2 (ja) | 分周装置 | |
| US4389637A (en) | Digital to analog converter | |
| US5459418A (en) | Frequency synthesizer | |
| JPS5853229A (ja) | 可変デユ−テイ比パルス波形発生回路 | |
| US4851844A (en) | D/A converter with switched capacitor control | |
| US4400692A (en) | Method for periodic digital to analog conversion | |
| US4454499A (en) | Digital Miller decoder | |
| JP3417517B2 (ja) | ダイレクト・デジタル・シンセサイザ | |
| JPS62276925A (ja) | デジタル計数回路 | |
| JPH057900B2 (ja) | ||
| US4470019A (en) | Rate multiplier square root extractor with increased accuracy for transmitter applications | |
| JPH0376311A (ja) | パルス幅変調回路 | |
| JP2536435Y2 (ja) | パリテイ計数回路 | |
| JPS609374B2 (ja) | 位相同期発振器 |