JPS609374B2 - 位相同期発振器 - Google Patents
位相同期発振器Info
- Publication number
- JPS609374B2 JPS609374B2 JP54101520A JP10152079A JPS609374B2 JP S609374 B2 JPS609374 B2 JP S609374B2 JP 54101520 A JP54101520 A JP 54101520A JP 10152079 A JP10152079 A JP 10152079A JP S609374 B2 JPS609374 B2 JP S609374B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital
- control signal
- bits
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
この発明は入力信号と電圧制御発振器の発振出力とをデ
ジタル位相比較しその出力を処理してデジタル制御信号
を作成し、そのデジタル制御信号をアナログ制御信号に
変換し、そのアナログ制御信号により上記発振器の発振
周波数を制御するようにした位相同期発振器に関する。
ジタル位相比較しその出力を処理してデジタル制御信号
を作成し、そのデジタル制御信号をアナログ制御信号に
変換し、そのアナログ制御信号により上記発振器の発振
周波数を制御するようにした位相同期発振器に関する。
従来この種の位相同期発振器は例えば牧野、安土“網同
期用ディジタル処理形ＰＬＬ”信学会通方研資ＣＳ−７
７−１８１に示されている。この従来の位相同期発振器
を第１図について簡単に述べる。入力端子１１よりの入
力信号Ｓ・と電圧制御発振器１２の出力信号Ｓｏの位相
差がデジタル位相比較器１３によりデジタル量に変換さ
れて制御部１４に送出される。制御部１４ではこのデジ
タル化位相差箪に対して平均化などの統計処理操作を行
ってデジタル制御信号が作られ、このデジタル制御信号
は高精度例えば１４〜１６ビットのＤＡ変換器１５でア
ナログ制御信号に変換される。そのアナログ制御信号に
より高安定な電圧制御発振器１２の発振周波数が制御さ
れてその発振周波数は入力信号Ｓ，の周波数に同期され
、その発振出力Ｓｏは出力端子１６へ送出される。この
ように入力信号Ｓ，と出力信号Ｓｏとの位相差蔓の変化
に対応してデジタル的に電圧制御発振器１２の出力周波
数を高精度で変化させることにより入力信号Ｓ，の位相
に出力信号Ｓｏを同期させることができる。
期用ディジタル処理形ＰＬＬ”信学会通方研資ＣＳ−７
７−１８１に示されている。この従来の位相同期発振器
を第１図について簡単に述べる。入力端子１１よりの入
力信号Ｓ・と電圧制御発振器１２の出力信号Ｓｏの位相
差がデジタル位相比較器１３によりデジタル量に変換さ
れて制御部１４に送出される。制御部１４ではこのデジ
タル化位相差箪に対して平均化などの統計処理操作を行
ってデジタル制御信号が作られ、このデジタル制御信号
は高精度例えば１４〜１６ビットのＤＡ変換器１５でア
ナログ制御信号に変換される。そのアナログ制御信号に
より高安定な電圧制御発振器１２の発振周波数が制御さ
れてその発振周波数は入力信号Ｓ，の周波数に同期され
、その発振出力Ｓｏは出力端子１６へ送出される。この
ように入力信号Ｓ，と出力信号Ｓｏとの位相差蔓の変化
に対応してデジタル的に電圧制御発振器１２の出力周波
数を高精度で変化させることにより入力信号Ｓ，の位相
に出力信号Ｓｏを同期させることができる。
その同期状態における周波数精度を高めるためにはＤＡ
変換器１５の高精度化を図ることが必要であり、そのた
め従来においては１４〜１６ビットとビット数が多いＤ
Ａ変換器を用いていた。このため極めて高価となる欠点
があつた。この発明の目的はビット数が少ない低精度の
ＤＡ変換器を用いて同期周波数精度を高くすることがで
き、従って安価に構成することができる位相同期発振器
を提供することにある。
変換器１５の高精度化を図ることが必要であり、そのた
め従来においては１４〜１６ビットとビット数が多いＤ
Ａ変換器を用いていた。このため極めて高価となる欠点
があつた。この発明の目的はビット数が少ない低精度の
ＤＡ変換器を用いて同期周波数精度を高くすることがで
き、従って安価に構成することができる位相同期発振器
を提供することにある。
この発明によれば制御部よりのデジタル制御信号は上位
ビットと下位ビットとに分割され、その下位ビットは桁
上げ信号発生回路に供給され、その下位ビットの数値と
対応した発生頻度で桁上げ信号が発生される。
ビットと下位ビットとに分割され、その下位ビットは桁
上げ信号発生回路に供給され、その下位ビットの数値と
対応した発生頻度で桁上げ信号が発生される。
この桁上げ信号は上誌上位ビットに対し桁上げ入力とし
て加算され、その加算された信号がＤＡ変換器へ供給さ
れてアナログ制御信号に変換される。このアナログ制御
信号のレベルは上記桁上げ信号が加算されている間は上
位ビット中の最下位ビット分レベルが上昇し、その平均
出力で発振周波数は安定する。上記アナログ制御信号の
レベルの桁上げ信号にもとずく上昇の頻度は下位ビット
の数値が大きい程大きくなり、それだけアナログ制御信
号の平均レベルが上昇する。第２図はこの発明による位
相同期発振器の一例を示し、第１図と対応する部分には
同一符号を付けてあるが、この発明では制御部１４から
のデジタル制御信号は上位のｎビットと下位ビットに分
割され、前者は加算器１７へ供給され、後者は桁上げ信
号発生回路１８へ供給され、その下位ビットの値に対応
した頻度で桁上げ信号が発生され、これが加算器１７へ
入力されその加算出力がＤＡ変換器１５へ供給される。
て加算され、その加算された信号がＤＡ変換器へ供給さ
れてアナログ制御信号に変換される。このアナログ制御
信号のレベルは上記桁上げ信号が加算されている間は上
位ビット中の最下位ビット分レベルが上昇し、その平均
出力で発振周波数は安定する。上記アナログ制御信号の
レベルの桁上げ信号にもとずく上昇の頻度は下位ビット
の数値が大きい程大きくなり、それだけアナログ制御信
号の平均レベルが上昇する。第２図はこの発明による位
相同期発振器の一例を示し、第１図と対応する部分には
同一符号を付けてあるが、この発明では制御部１４から
のデジタル制御信号は上位のｎビットと下位ビットに分
割され、前者は加算器１７へ供給され、後者は桁上げ信
号発生回路１８へ供給され、その下位ビットの値に対応
した頻度で桁上げ信号が発生され、これが加算器１７へ
入力されその加算出力がＤＡ変換器１５へ供給される。
第３図はこの発明の具体例を、また第４図は第３図の各
部の波形図を示す。
部の波形図を示す。
制御部１４からのデジタル制御信号中の下位ビット広〜
ｂ３はしジスタ２１に、上位ビットＬ〜０はしジスタ２
２にそれぞれ端子２３のサイクルクロツクＣ２ごとに保
持される。レジスタ２１の下位ビットはバィナリーレー
トマルチブラィャよりなる桁上げ信号発生回路１８に供
給される。即ち下位ビットｂｏ〜ｂ３はそれぞれゲート
へ〜Ａ５へ供給され、一方４段の２進カウンタ２４は端
子２５のサンプリングパルスＣ，を計数し、また端子２
３のサイクルパルスＣ２によりリセットされる。カウン
タ２４の初段出力はインバータ２６、ＡＮＤ回路２７，
２８，２９へ供給され、２段目の出力はＡＮＤ回路２７
に禁止信号として供給されると共にＡＮＤ回路２８，２
９に供給され、３段目の出力はＡＮＤ回路２８に禁止信
号として供給されると共にＡＮＤ回路２９へ供給され、
４段目の出力はＡＮＤ回路２９に禁止信号として供給さ
れる。ィンバータ２６、ＡＮＤ回路２７，２８，２９の
出力はそれぞれゲートん，Ａ２，Ａ，，へに供給される
。ゲートＡｏ〜んの出力は合成されて桁上げ信号として
加算器１７へ供給される心カウンタ２４は１６分周回路
を構成し、第４図Ａに示すサンプリングパルスＣ，を１
６個計数する周期と、第４図Ｂに示すサイクルパルスＣ
２の周期、即ち制御周期ｎ，とが同一に選定される。
ｂ３はしジスタ２１に、上位ビットＬ〜０はしジスタ２
２にそれぞれ端子２３のサイクルクロツクＣ２ごとに保
持される。レジスタ２１の下位ビットはバィナリーレー
トマルチブラィャよりなる桁上げ信号発生回路１８に供
給される。即ち下位ビットｂｏ〜ｂ３はそれぞれゲート
へ〜Ａ５へ供給され、一方４段の２進カウンタ２４は端
子２５のサンプリングパルスＣ，を計数し、また端子２
３のサイクルパルスＣ２によりリセットされる。カウン
タ２４の初段出力はインバータ２６、ＡＮＤ回路２７，
２８，２９へ供給され、２段目の出力はＡＮＤ回路２７
に禁止信号として供給されると共にＡＮＤ回路２８，２
９に供給され、３段目の出力はＡＮＤ回路２８に禁止信
号として供給されると共にＡＮＤ回路２９へ供給され、
４段目の出力はＡＮＤ回路２９に禁止信号として供給さ
れる。ィンバータ２６、ＡＮＤ回路２７，２８，２９の
出力はそれぞれゲートん，Ａ２，Ａ，，へに供給される
。ゲートＡｏ〜んの出力は合成されて桁上げ信号として
加算器１７へ供給される心カウンタ２４は１６分周回路
を構成し、第４図Ａに示すサンプリングパルスＣ，を１
６個計数する周期と、第４図Ｂに示すサイクルパルスＣ
２の周期、即ち制御周期ｎ，とが同一に選定される。
下位ビット広〜広がー雌隻数でゼロの場合は桁上げ信号
はゼロ回であり、１坊隼数で１の場合は制御周期Ｔ．中
に桁上げ信号は第４図０にｇｏとして示すように１／１
６Ｔ，時間だけ発生し上位ビットｂ４に１／１６Ｔ，時
間だけ桁上げ信号を与える。１Ｇ隻数で２の場合は第４
図Ｐにｇ，として示すように周期Ｔ，中に２回、つまり
合計して２′１６Ｔ，時間だけ発生し、以下同様にして
下位ビットＬ〜ｂ３の値に応じた時間だけ桁上げ信号の
発生頻度が変化される。デジタル制御信・号が例えばｂ
ｏ＝１、ｂ，＝１、ｂ２こ０「ｂ３＝１、ｂ４：０、ｂ
５＝１、ｂ６＝１、ｂ７＝０の場合、桁上げ信号発生回
路１８より第４図Ｓに示すように周期［，中に桁上げ信
号ｈが合計で１１回発生し、１１／１紅、．時間だけ上
位ビットｂ４に桁上げ信号を供給する旧桁上げ信号が発
生した加算器１７において上位ビットＱ〜０中の最下位
ビットｑに下位ビット広〜ｂ３の値によって決まる時間
だけ、“１”が加算三；れる。加算器１７の出力がサン
プルパルスＣ，でレジスタ３１にセットされ、そのレジ
スタ３１の内容はＤＡ変換器１５でアナログ信号に変換
される。この変換出力の平均値は第４図Ｙに示すように
桁上げ信号が加えられる時には上位ビットの最下位ビッ
トＡのレベルだけ変動し最下位ビット］Ｑで決まるレベ
ルの幅を１／１６の分解能を持たせて変換することがで
きる。従ってこの変換出力の平均電圧で発振器１２の発
振周波数が制御されることになる。このようにしてＤＡ
変換器１５としては少ないビット数の、つまり低精度の
ものを用い、しかも入力信号Ｓ，に対して出力信号Ｓｏ
を高精度で位相同期させることが可能である。
はゼロ回であり、１坊隼数で１の場合は制御周期Ｔ．中
に桁上げ信号は第４図０にｇｏとして示すように１／１
６Ｔ，時間だけ発生し上位ビットｂ４に１／１６Ｔ，時
間だけ桁上げ信号を与える。１Ｇ隻数で２の場合は第４
図Ｐにｇ，として示すように周期Ｔ，中に２回、つまり
合計して２′１６Ｔ，時間だけ発生し、以下同様にして
下位ビットＬ〜ｂ３の値に応じた時間だけ桁上げ信号の
発生頻度が変化される。デジタル制御信・号が例えばｂ
ｏ＝１、ｂ，＝１、ｂ２こ０「ｂ３＝１、ｂ４：０、ｂ
５＝１、ｂ６＝１、ｂ７＝０の場合、桁上げ信号発生回
路１８より第４図Ｓに示すように周期［，中に桁上げ信
号ｈが合計で１１回発生し、１１／１紅、．時間だけ上
位ビットｂ４に桁上げ信号を供給する旧桁上げ信号が発
生した加算器１７において上位ビットＱ〜０中の最下位
ビットｑに下位ビット広〜ｂ３の値によって決まる時間
だけ、“１”が加算三；れる。加算器１７の出力がサン
プルパルスＣ，でレジスタ３１にセットされ、そのレジ
スタ３１の内容はＤＡ変換器１５でアナログ信号に変換
される。この変換出力の平均値は第４図Ｙに示すように
桁上げ信号が加えられる時には上位ビットの最下位ビッ
トＡのレベルだけ変動し最下位ビット］Ｑで決まるレベ
ルの幅を１／１６の分解能を持たせて変換することがで
きる。従ってこの変換出力の平均電圧で発振器１２の発
振周波数が制御されることになる。このようにしてＤＡ
変換器１５としては少ないビット数の、つまり低精度の
ものを用い、しかも入力信号Ｓ，に対して出力信号Ｓｏ
を高精度で位相同期させることが可能である。
なお上述では入力信号Ｓビットの場合について説明した
が、これよりもビット数が多い場合でも同様に実現でき
る。
が、これよりもビット数が多い場合でも同様に実現でき
る。
また上位ビットと下位ビットとの分割も同数ビットずつ
にする場合に限られない。加算器１７に入力する桁上げ
信号の発生法としては上述のバィナリレートマルチブラ
イャによるものの他、モデュロ２Ｎアキュムレータ、パ
ルス幅変調の原理を用いるもの、ランダムパターンジェ
ネレータを用いるものなど種々のものを用いることもで
きる。さらにこの発明の構成は制御部１４及びレジスタ
２１，２２、位相比較器１３、加算器１７の一体化が可
能であり、制御回路規模の縮小化とＩＣ化が可能である
。以上この発明によれば説明したように低精度の安価な
ＤＡ変換器と電圧制御発振器を組合せて高精度デジタル
制御形位相同期発振器を構成できるので、引込時間を短
かく引込周波数範囲を広く、かつ自走時周波数安定度を
高くできる位相同期発振器を安価に構成できる利点があ
る。
にする場合に限られない。加算器１７に入力する桁上げ
信号の発生法としては上述のバィナリレートマルチブラ
イャによるものの他、モデュロ２Ｎアキュムレータ、パ
ルス幅変調の原理を用いるもの、ランダムパターンジェ
ネレータを用いるものなど種々のものを用いることもで
きる。さらにこの発明の構成は制御部１４及びレジスタ
２１，２２、位相比較器１３、加算器１７の一体化が可
能であり、制御回路規模の縮小化とＩＣ化が可能である
。以上この発明によれば説明したように低精度の安価な
ＤＡ変換器と電圧制御発振器を組合せて高精度デジタル
制御形位相同期発振器を構成できるので、引込時間を短
かく引込周波数範囲を広く、かつ自走時周波数安定度を
高くできる位相同期発振器を安価に構成できる利点があ
る。
第１図は従来の位相同期発振器を示すブロック図、第２
図はこの発明による位相同期発振器の一例を示すブロッ
ク図、第３図はこの発明による位相同期発振器の実施例
を示すブロック図、第４図はその動作の説明に供するた
めの波形図である。 １１：入力端子、１２：電圧制御発振器、１３：デジタ
ル位相比較器、１４：制御部、１５：ＤＡ変換器、１６
：出力端子、１７：加算器、１８：桁上げ信号発生回路
、２１，２２，３１：レジスタ、２４：力ウンタ。 オー図 氷２図 が３図 オム図
図はこの発明による位相同期発振器の一例を示すブロッ
ク図、第３図はこの発明による位相同期発振器の実施例
を示すブロック図、第４図はその動作の説明に供するた
めの波形図である。 １１：入力端子、１２：電圧制御発振器、１３：デジタ
ル位相比較器、１４：制御部、１５：ＤＡ変換器、１６
：出力端子、１７：加算器、１８：桁上げ信号発生回路
、２１，２２，３１：レジスタ、２４：力ウンタ。 オー図 氷２図 が３図 オム図
Claims (1)
- １ 入力信号と電圧制御発振器の発振信号とをデジタル
位相比較器でデジタル位相比較し、そのデジタル位相比
較出力を制御部において処理してデジタル制御信号を作
り、そのデジタル制御信号をＤＡ変換器によりアナログ
制御信号に変換し、そのアナログ制御信号により上記電
圧制御発振器の発振周波数を制御するようにされた位相
同期発振器において、上記デジタル制御信号は下位ビツ
トと上位ビツトに分割され、その下位ビツトは桁上げ信
号発生回路に供給され、その下位ビツトの値と対応した
頻度で桁上げ信号が発生され、その桁上げ信号は上記上
位ビツトに対し下位よりの桁上げとして加算回路におい
て加算され、その加算出力が上記ＤＡ変換器へ供給され
ることを特徴とする位相同期発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54101520A JPS609374B2 (ja) | 1979-08-08 | 1979-08-08 | 位相同期発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54101520A JPS609374B2 (ja) | 1979-08-08 | 1979-08-08 | 位相同期発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5624830A JPS5624830A (en) | 1981-03-10 |
| JPS609374B2 true JPS609374B2 (ja) | 1985-03-09 |
Family
ID=14302776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54101520A Expired JPS609374B2 (ja) | 1979-08-08 | 1979-08-08 | 位相同期発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609374B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61206371A (ja) * | 1985-03-06 | 1986-09-12 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | ライン同期回路とライン偏向回路を含む画像表示装置 |
| JPS6356865U (ja) * | 1986-09-30 | 1988-04-15 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6385076B2 (ja) * | 2014-03-04 | 2018-09-05 | ローム株式会社 | ボイスコイルモータの駆動回路およびそれを用いたレンズモジュールおよび電子機器、ボイスコイルモータの駆動方法 |
-
1979
- 1979-08-08 JP JP54101520A patent/JPS609374B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61206371A (ja) * | 1985-03-06 | 1986-09-12 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | ライン同期回路とライン偏向回路を含む画像表示装置 |
| JPS6356865U (ja) * | 1986-09-30 | 1988-04-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5624830A (en) | 1981-03-10 |
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