JPH0661851A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH0661851A JPH0661851A JP4208651A JP20865192A JPH0661851A JP H0661851 A JPH0661851 A JP H0661851A JP 4208651 A JP4208651 A JP 4208651A JP 20865192 A JP20865192 A JP 20865192A JP H0661851 A JPH0661851 A JP H0661851A
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- 238000005070 sampling Methods 0.000 claims description 6
- 238000009499 grossing Methods 0.000 claims description 2
- 238000013139 quantization Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
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- 238000003786 synthesis reaction Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
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- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
-
- H—ELECTRICITY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】構成回路をすべてディジタル回路として必要な
細かさのステップで位相雑音の小さな周波数信号を発生
できる周波数シンセサイザを実現する。 【構成】高安定な基準発振器１のタイミングで外部より
Ｑ（自然数）ビット２進数で与えられる数値Ｋを積分す
るＱビット２進積分回路７と、所望の周波数を発生する
電圧制御発振器（ＶＣＯ）５と、そのＶＣＯの出力を前
記基準発振器と同程度の周波数に分周したタイミングに
より所定の数値Ｌを積分するＰ（Ｐは自然数）ビット２
進積分回路１３と、Ｑビット及びＰビット２進積分回路
の上位Ｒビットを受けて差を算出するＲビット２進加算
器１０と、このＲビット２進加算器出力を連続量に変換
するＤ／Ａ変換器１１と、そのＤ／Ａ変換器出力を平滑
化するループフィルタとを有し、ループフィルタの出力
により前記ＶＣＯを位相制御する事により、前記外部よ
り与えられる数値Ｋで制御される周波数信号を発生す
る。
細かさのステップで位相雑音の小さな周波数信号を発生
できる周波数シンセサイザを実現する。 【構成】高安定な基準発振器１のタイミングで外部より
Ｑ（自然数）ビット２進数で与えられる数値Ｋを積分す
るＱビット２進積分回路７と、所望の周波数を発生する
電圧制御発振器（ＶＣＯ）５と、そのＶＣＯの出力を前
記基準発振器と同程度の周波数に分周したタイミングに
より所定の数値Ｌを積分するＰ（Ｐは自然数）ビット２
進積分回路１３と、Ｑビット及びＰビット２進積分回路
の上位Ｒビットを受けて差を算出するＲビット２進加算
器１０と、このＲビット２進加算器出力を連続量に変換
するＤ／Ａ変換器１１と、そのＤ／Ａ変換器出力を平滑
化するループフィルタとを有し、ループフィルタの出力
により前記ＶＣＯを位相制御する事により、前記外部よ
り与えられる数値Ｋで制御される周波数信号を発生す
る。
Description
【０００１】
【産業上の利用分野】本発明は周波数シンセサイザに関
する。
する。
【０００２】
【従来の技術】一般に指定周波数の信号を発生する周波
数シンセサイザは、通信，放送，計測その他産業の広い
分野に用いられる基本的技術である。
数シンセサイザは、通信，放送，計測その他産業の広い
分野に用いられる基本的技術である。
【０００３】従来の周波数シンセサイザは図５に示すよ
うに、１は基準発振器，２は分周器，３は位相比較器，
４はループフィルタ，５は電圧制御発振器（ＶＣＯ），
６は可変分周器である。今基準発振器１の周波数を
ＦR ，分周器２の分周比をｍ，ＶＣＯ５の出力周波数を
ｆv ，外部より指定される可変分周比の分周比をＮとす
ると、分周器２の出力周波数Δｆは（１）式で表され
る。
うに、１は基準発振器，２は分周器，３は位相比較器，
４はループフィルタ，５は電圧制御発振器（ＶＣＯ），
６は可変分周器である。今基準発振器１の周波数を
ＦR ，分周器２の分周比をｍ，ＶＣＯ５の出力周波数を
ｆv ，外部より指定される可変分周比の分周比をＮとす
ると、分周器２の出力周波数Δｆは（１）式で表され
る。
【０００４】 Δｆ＝ｆR ／ｍ …（１） 位相比較器３、ループフィルタ４、ＶＣＯ５、可変分周
器６より成るループは、位相同期ループ（ＰＬＬ）を構
成しており、同期状態においては、位相比較器３の両入
力の周波数は完全に等しくなり、（２）式の関係が成立
する。
器６より成るループは、位相同期ループ（ＰＬＬ）を構
成しており、同期状態においては、位相比較器３の両入
力の周波数は完全に等しくなり、（２）式の関係が成立
する。
【０００５】 ｆv ＝Ｎ・Δｆ …（２） Ｎは可変であるから、Δｆ単位の周波数で出力周波数ｆ
v の信号を発生できる。
v の信号を発生できる。
【０００６】
【発明が解決しようとする課題】この従来の周波数シン
セサイザは次の欠点がある。すなわち、可変分周器６は
入力周波数を１／Ｎにするという動作の他に信号処理に
よる遅延を生ずる。その遅延の大きさはほぼ１／Δｆの
程度である。即ち周波数ステップΔｆが小さい程ループ
内に大きな遅延を含む事になる。帰還路に遅延が含まれ
る制御ループが安定であるためには、ループの応答時間
はその遅延量より充分大きなものである事が必要であ
る。そうするとＰＬＬの位相追随性が低下して、ＶＣＯ
５に内在する位相雑音を基準発振器１に同期させる事に
より抑圧するという本来の動作が困難になり、ＶＣＯ５
の内部雑音がそのまま出力される。したがって、出力周
波数が上がる程ＶＣＯの内部雑音も増えるので上述の欠
点が助長される。
セサイザは次の欠点がある。すなわち、可変分周器６は
入力周波数を１／Ｎにするという動作の他に信号処理に
よる遅延を生ずる。その遅延の大きさはほぼ１／Δｆの
程度である。即ち周波数ステップΔｆが小さい程ループ
内に大きな遅延を含む事になる。帰還路に遅延が含まれ
る制御ループが安定であるためには、ループの応答時間
はその遅延量より充分大きなものである事が必要であ
る。そうするとＰＬＬの位相追随性が低下して、ＶＣＯ
５に内在する位相雑音を基準発振器１に同期させる事に
より抑圧するという本来の動作が困難になり、ＶＣＯ５
の内部雑音がそのまま出力される。したがって、出力周
波数が上がる程ＶＣＯの内部雑音も増えるので上述の欠
点が助長される。
【０００７】本発明の目的は小さな周波数単位でかつ位
相雑音の小さな周波数シンセサイザを提供することにあ
る。
相雑音の小さな周波数シンセサイザを提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明の周波数シンセサ
イザは高安定な基準発振器のタイミングで外部よりＱ
（自然数）ビット２進数で与えられる数値Ｋを積分する
Ｑビット２進積分回路と、所望の周波数を発生する電圧
制御発振器（ＶＣＯ）と、そのＶＣＯの出力を前記基準
発振器と同程度の周波数に分周する分周器と、この分周
器出力のタイミングにより所定の数値Ｌを積分するＰ
（Ｐは自然数）ビット２進積分回路と、前記Ｑビット及
びＰビット２進積分回路の上位Ｒビットを受けて差を算
出するＲビット２進加算器と、このＲビット２進加算器
出力を連続量に変換するＤ／Ａ変換器と、そのＤ／Ａ変
換器出力を平滑化するループフィルタとを有し、ループ
フィルタの出力により前記ＶＣＯを位相制御する事によ
り、前記外部より与えられる数値Ｋで制御される周波数
信号を発生する。
イザは高安定な基準発振器のタイミングで外部よりＱ
（自然数）ビット２進数で与えられる数値Ｋを積分する
Ｑビット２進積分回路と、所望の周波数を発生する電圧
制御発振器（ＶＣＯ）と、そのＶＣＯの出力を前記基準
発振器と同程度の周波数に分周する分周器と、この分周
器出力のタイミングにより所定の数値Ｌを積分するＰ
（Ｐは自然数）ビット２進積分回路と、前記Ｑビット及
びＰビット２進積分回路の上位Ｒビットを受けて差を算
出するＲビット２進加算器と、このＲビット２進加算器
出力を連続量に変換するＤ／Ａ変換器と、そのＤ／Ａ変
換器出力を平滑化するループフィルタとを有し、ループ
フィルタの出力により前記ＶＣＯを位相制御する事によ
り、前記外部より与えられる数値Ｋで制御される周波数
信号を発生する。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の原理構成図、図２は本実
施例の具体的な構成図、図３は本実施例の各部信号のタ
イミング説明図、図４はＱビット２進積分回路の説明図
である。図１において、８はＱビット２進加算器、９は
Ｑビットラッチ器、構成要素８，９を合わせてＱビット
２進積分回路７を構成し、その出力はＱビットラッチ器
９の上位Ｒビットを出力する。１２は固定比の分周器、
１４はＰビット２進加算器、１５はＰビットラッチ器、
構成要素１４，１５を合わせてＰビット２進積分回路１
３を構成し、Ｐビットラッチ器１５の出力の上位Ｒビッ
トを出力する。１０はＲビット２進加算器、１１はＤ／
Ａ変換器である。
る。図１は本発明の一実施例の原理構成図、図２は本実
施例の具体的な構成図、図３は本実施例の各部信号のタ
イミング説明図、図４はＱビット２進積分回路の説明図
である。図１において、８はＱビット２進加算器、９は
Ｑビットラッチ器、構成要素８，９を合わせてＱビット
２進積分回路７を構成し、その出力はＱビットラッチ器
９の上位Ｒビットを出力する。１２は固定比の分周器、
１４はＰビット２進加算器、１５はＰビットラッチ器、
構成要素１４，１５を合わせてＰビット２進積分回路１
３を構成し、Ｐビットラッチ器１５の出力の上位Ｒビッ
トを出力する。１０はＲビット２進加算器、１１はＤ／
Ａ変換器である。
【００１０】次に本実施例の動作を説明する。まず、Ｑ
ビット２進積分回路７の動作を図１と図４により説明す
る。今Ｑビット２進数で与えられる外部から入力する値
ＫがＫ＝１の場合には、基準クロック１の入力毎にＱビ
ットラッチ器９の出力は１づつ増加して行く。その値が
２Q −１に達すると、次には０になるので、結局周期２
Q の鋸歯状のくり返し動作を行う事になる。即ちそのく
り返し周波数はｆR ／２Q （Ｈｚ）となる。Ｋ＝Ｋの場
合には単に上の変化がＫ倍になるだけなので、Ｑビット
２進積分回路７の出力周波数ｆ7 は（３）式となる。
ビット２進積分回路７の動作を図１と図４により説明す
る。今Ｑビット２進数で与えられる外部から入力する値
ＫがＫ＝１の場合には、基準クロック１の入力毎にＱビ
ットラッチ器９の出力は１づつ増加して行く。その値が
２Q −１に達すると、次には０になるので、結局周期２
Q の鋸歯状のくり返し動作を行う事になる。即ちそのく
り返し周波数はｆR ／２Q （Ｈｚ）となる。Ｋ＝Ｋの場
合には単に上の変化がＫ倍になるだけなので、Ｑビット
２進積分回路７の出力周波数ｆ7 は（３）式となる。
【００１１】 Ｆ7 ＝Ｋ・ｆR ／２Q …（３） 同様にＰビット２進積分回路１３はＰビット２進数で与
えられる外部から入力する値Ｌにより、その出力周波数
ｆ13は（４）式となる。
えられる外部から入力する値Ｌにより、その出力周波数
ｆ13は（４）式となる。
【００１２】 ｆ13＝Ｌ・１／２P ・（ｆv ／Ｍ） …（４） ここでＭは分周器１２の分周比である。これらの積分回
路の出力は、Ｒビットの精度で表現された位相情報であ
り、Ｒビット２進加算器１０において両者の差を算出す
る事により位相差検出を行っている事になる。次のＤ／
Ａ変換器１１でアナログ値に変換されると後の動作は通
常の位相同期ループと同じであり、同期状態において
は、ｆ7 ＝ｆ13となり、（５）式から（６）式が導かれ
る。
路の出力は、Ｒビットの精度で表現された位相情報であ
り、Ｒビット２進加算器１０において両者の差を算出す
る事により位相差検出を行っている事になる。次のＤ／
Ａ変換器１１でアナログ値に変換されると後の動作は通
常の位相同期ループと同じであり、同期状態において
は、ｆ7 ＝ｆ13となり、（５）式から（６）式が導かれ
る。
【００１３】
【００１４】即ちＭ，Ｌ，Ｑ，Ｐを固定し、Ｋを可変と
すると
すると
【００１５】
【００１６】（７）式のステップの周波数合成が可能と
なる。その特徴はＱを大きくすれば容易にいくらでも細
かな周波数ステップを容易に実現できる。本実施例では
ＰＬＬのループ内の遅延は分周器１２において生じるの
みであり、基準発振器１の動作速度と同程度に設定すれ
ばよく、ループ内の遅延は小さい。従ってＰＬＬを充分
広帯域にする事ができ、ＶＣＯの内部雑音が出力される
のを抑圧する事ができる。又ディジタル化によって生じ
る量子化誤差は、Ｄ／Ａ変換器の入力ビット数Ｒを大き
くすれば抑圧する事ができる。
なる。その特徴はＱを大きくすれば容易にいくらでも細
かな周波数ステップを容易に実現できる。本実施例では
ＰＬＬのループ内の遅延は分周器１２において生じるの
みであり、基準発振器１の動作速度と同程度に設定すれ
ばよく、ループ内の遅延は小さい。従ってＰＬＬを充分
広帯域にする事ができ、ＶＣＯの内部雑音が出力される
のを抑圧する事ができる。又ディジタル化によって生じ
る量子化誤差は、Ｄ／Ａ変換器の入力ビット数Ｒを大き
くすれば抑圧する事ができる。
【００１７】次に図２は本発明の一具体例を示す。１
６，１７は単安定マルチバイブレータ、１８は２進ＯＲ
論理器、１９は標本化保持器である。本来Ｑビット２進
積分回路７とＰビット２進積分回路１３は異るタイミン
グで動作している。又加算器１０とＤ／Ａ変換器１１に
は入力変化が起きてから出力が安定するのに多少の時間
を要するので、その間の出力は不定雑音となる。この具
体例では、この不定雑音を除去する。すなわち、両者の
駆動タイミングから単安定マルチバイブレータ１６，１
７とＯＲ１８でそれらの不定時を指定して標本化保持器
１９を制御してＤ／Ａ変換器１１の出力が不定となる間
は、前の値を保持する様にしている。
６，１７は単安定マルチバイブレータ、１８は２進ＯＲ
論理器、１９は標本化保持器である。本来Ｑビット２進
積分回路７とＰビット２進積分回路１３は異るタイミン
グで動作している。又加算器１０とＤ／Ａ変換器１１に
は入力変化が起きてから出力が安定するのに多少の時間
を要するので、その間の出力は不定雑音となる。この具
体例では、この不定雑音を除去する。すなわち、両者の
駆動タイミングから単安定マルチバイブレータ１６，１
７とＯＲ１８でそれらの不定時を指定して標本化保持器
１９を制御してＤ／Ａ変換器１１の出力が不定となる間
は、前の値を保持する様にしている。
【００１８】図３のタイミング説明図により補足する
と、初期動作時等において、基準クロックと帰還分周ク
ロックに不定時のずれがある状態では、Ｄ／Ａ出力が斜
線部に示すような２つの不定出力が表れる。この不定出
力は単安定マルチバイブレータ１６と単安定マルチバイ
ブレータ１７により検出され、それぞれのパルスを出力
する。このパルスが入力されると標本化保持器１９は図
３の標本化保持出力に示すように、ホールドの期間前の
レベルを保持して不定出力を緩和する。
と、初期動作時等において、基準クロックと帰還分周ク
ロックに不定時のずれがある状態では、Ｄ／Ａ出力が斜
線部に示すような２つの不定出力が表れる。この不定出
力は単安定マルチバイブレータ１６と単安定マルチバイ
ブレータ１７により検出され、それぞれのパルスを出力
する。このパルスが入力されると標本化保持器１９は図
３の標本化保持出力に示すように、ホールドの期間前の
レベルを保持して不定出力を緩和する。
【００１９】
【発明の効果】以上説明したように本発明は、ディジタ
ル回路であるＱおよびＰビット２進積分回路と、Ｒビッ
ト２進加算器と、Ｄ／Ａ変換器とを備えることにより、
次の効果を実現できる。
ル回路であるＱおよびＰビット２進積分回路と、Ｒビッ
ト２進加算器と、Ｄ／Ａ変換器とを備えることにより、
次の効果を実現できる。
【００２０】（１）基準積分回路のＱを大きくする事に
より必要なだけ細かなステップの周波数合成が可能にな
る。
より必要なだけ細かなステップの周波数合成が可能にな
る。
【００２１】（２）ＰＬＬの帯域を広くする事によりＶ
ＣＯの内部雑音に起因する位相雑音を抑圧する事ができ
る。
ＣＯの内部雑音に起因する位相雑音を抑圧する事ができ
る。
【００２２】（３）ＰＬＬのディジタル処理回路の２進
ビット数Ｒを大きくする事により、量子化雑音を抑圧す
る事ができる。
ビット数Ｒを大きくする事により、量子化雑音を抑圧す
る事ができる。
【００２３】（４）従来のアナログ回路をすべてディジ
タル回路で構成されるので、動作が確実で、かつＬＳＩ
化により装置の小型化が可能となる。
タル回路で構成されるので、動作が確実で、かつＬＳＩ
化により装置の小型化が可能となる。
【図１】本発明の一実施例の原理構成図である。
【図２】本実施例の具体的実施例の構成図である。
【図３】具体的実施例の各部信号のタイミング説明図で
ある。
ある。
【図４】本実施例のＱビット２進積分回路の動作説明図
である。
である。
【図５】従来の周波数シンセサイザの構成図である。
１ 基準発振器 ２ 分周器 ３ 位相比較器 ４ ループフィルタ ５ ＶＣＯ ６ 可変分周器 ７ Ｑビット２進積分回路 ８ Ｑビット２進加算器 ９ Ｑ並列ラッチ器 １０ Ｒビット２進加算器 １１ Ｄ／Ａ変換器 １２ 分周器 １３ Ｐビット２進積分回路 １４ Ｐビット２進加算器 １５ Ｐビットラッチ器 １６，１７ 単安定マルチバイブレータ １８ ＯＲ論理器 １９ 標本化保持器
Claims (2)
- 【請求項１】 高安定な基準発振器のタイミングで外部
よりＱ（自然数）ビット２進数で与えられる数値Ｋを積
分するＱビット２進積分回路と、所望の周波数を発生す
る電圧制御発振器（ＶＣＯ）と、そのＶＣＯの出力を前
記基準発振器と同程度の周波数に分周する分周器と、こ
の分周器出力のタイミングにより所定の数値Ｌを積分す
るＰ（Ｐは自然数）ビット２進積分回路と、前記Ｑビッ
ト及びＰビット２進積分回路の上位Ｒビットを受けて差
を算出するＲビット２進加算器と、このＲビット２進加
算器出力を連続量に変換するＤ／Ａ変換器と、そのＤ／
Ａ変換器出力を平滑化するループフィルタとを有し、ル
ープフィルタの出力により前記ＶＣＯを位相制御する事
により、前記外部より与えられる数値Ｋで制御される周
波数信号を発生することを特徴とする周波数シンセサイ
ザ。 - 【請求項２】 前記基準発振器の出力に接続される第１
の単安定マルチバイブレータと、前記分周器の出力に接
続される第２の単安定マルチバイブレータと、前記第１
および第２のマルチバイブレータの出力の論理和をとる
ＯＲ回路と、前記Ｄ／Ａ変換器と前記ループフィルタと
の間に接続され前記ＯＲ回路により制御される標本化保
持器とを有することを特徴とする請求項１記載の周波数
シンセサイザ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208651A JP2825045B2 (ja) | 1992-08-05 | 1992-08-05 | 周波数シンセサイザ |
| US08/101,386 US5351014A (en) | 1992-08-05 | 1993-08-02 | Voltage control oscillator which suppresses phase noise caused by internal noise of the oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208651A JP2825045B2 (ja) | 1992-08-05 | 1992-08-05 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661851A true JPH0661851A (ja) | 1994-03-04 |
| JP2825045B2 JP2825045B2 (ja) | 1998-11-18 |
Family
ID=16559782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4208651A Expired - Fee Related JP2825045B2 (ja) | 1992-08-05 | 1992-08-05 | 周波数シンセサイザ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5351014A (ja) |
| JP (1) | JP2825045B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0758468A1 (en) * | 1994-05-03 | 1997-02-19 | Payne, Nicholas William Prideaux | Digital frequency synthesizer |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2303981A (en) * | 1995-07-29 | 1997-03-05 | Northern Telecom Ltd | Broadcast video desynchroniser |
| US5742208A (en) * | 1996-09-06 | 1998-04-21 | Tektronix, Inc. | Signal generator for generating a jitter/wander output |
| US6016080A (en) * | 1997-03-30 | 2000-01-18 | Zuta; Marc | Computer based fast phase difference measuring unit and PLL using same |
| DE19727810C1 (de) * | 1997-06-30 | 1999-02-18 | Siemens Ag | Hochfrequenz-Signalgenerator |
| WO1999013581A1 (de) * | 1997-09-10 | 1999-03-18 | Siemens Aktiengesellschaft | Schaltung zum erzeugen eines signals mit einstellbarer frequenz |
| US7035607B2 (en) | 1998-05-29 | 2006-04-25 | Silicon Laboratories Inc. | Systems and methods for providing an adjustable reference signal to RF circuitry |
| US6574288B1 (en) * | 1998-05-29 | 2003-06-03 | Silicon Laboratories Inc. | Method and apparatus for adjusting a digital control word to tune synthesized high-frequency signals for wireless communications |
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