JP2912680B2 - デジタル位相同期装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、デジタルフェイズロックドループを改良し
たデジタル位相同期装置に関し、特に位相同期ループを
介さず入力信号をシーケンシャルに処理してこの処理信
号を復調回路に与える新規なデジタル位相同期装置に関
する。

［従来の技術］ フェーズロックドループ（いわゆるPLL、以下PLLとい
う）装置をデジタル素子で構成したデジタルPLLは、ア
ナログPLLに比べて使用部品によるばらつきが少ない、
無調整で所望する特性が得られるなどの利点があり、近
時では多くの回路方式が提案されている。

第５図はオーディオテープレコーダにおける従来のデ
ジタルPLL装置のブロック図であり、第６図はその動作
を示すタイミングチャートである。第５図と第６図を参
照しつつ、従来の技術を説明する。

第５図において、デジタルPLL装置１のクロック信号
発振器２は、予め定められた一定周期で発振し、第６図
（１）に示されるクロック信号MCKを発生する。第６図
（２）に示される入力信号PBSGは、図示しない再生ヘッ
ドにより再生された信号であり、その周波数はクロック
信号MCKの1/N（Ｎは整数）にされている。

クロック信号発振器２で作成されたクロック信号MCK
は、分周器３で分周され、インバータ４で反転されて第
６図（３）に示されるPLLクロック信号PLLCKとして、第
１図のＤ形フリップフロップ回路（以下、Ｄ−FF回路と
いう）５のクロック入力端子ckに入力される。また第１
のＤ−FF回路５のデータ入力端子ｄには、入力信号PBSG
が入力される。これによって、第１のＤ−FF回路５は、
入力信号PBSGを、PLLクロック信号PLLCKの立上がりでラ
ッチし、第６図（４）に示されるラッチ出力Qaを３入力
ANDゲート６の入力端子の１つに入力する。他の２つの
入力端子には、前記入力信号PBSGとクロックパルスMCK
が個別に入力される。

３入力ANDゲート６は、たとえば第６図（２）の入力
信号PBSGがハイレベルの期間a1中で、かつ第６図（４）
のラッチ出力Qaがハイレベルの期間、q1中に含まれるク
ロック信号MCKを順次出力し、さらに次の入力信号PBSG
がハイレベルな期間a2中で、かつラッチ出力Qaがハイレ
ベルの期間、q3中に含まれるクロック信号MCKを順次カ
ウンタ７のクロック入力端子ckに出力する。したがっ
て、カウンタ７により上記３入力ANDゲート６から出力
されるクロックパルス数を計数することにより、入力信
号PBSGとPLLクロック信号PLLCKとの位相差を検出するこ
とができる。

第６図（５）は、位相差検出信号であるカウンタ７の
出力CNTOUTの波形を示し、波形中に示された数字は前記
計数値を表す。位相差検出信号CNTOUTに含まれるこれら
の計数データは、レジスタ８のデータ端子に与えられ
る。一方、レジスタ８のクロック端子ckには第６図
（６）で示されるリセット信号RSTが与えられる。

レジスタ８は、リセット信号RSTの立上り点r1で位相
差検出信号CNTOUTのデータ（たとえば「４」）をラッチ
し、次のリセット信号RSTの立上り点r2でラッチし、デ
ータをデコーダ11に出力する。このレジスタ８の出力波
形は、第６図（７）に示される。

ここで、リセット信号RSTは、前記第１のＤ−FF回路
５の出力Ｑと、この出力Ｑをさらに前記分周器３の出力
でラッチする第２のＤ−FF回路９の出力との論理積で得
られる。ANDゲート10から出力されるリセット信号RSTに
よりカウンタ７はリセットされ、次の入力信号PBSGの立
上がりで再び前記カウンタ７による計数動作が始められ
る。

デコーダ11は、前記位相差検出信号Ｄに対応した分周
比を得るための分周器３へのロード入力信号Ｇを作成す
るために設けられたもので、前記位相差検出信号Ｄはデ
コーダ11によってデコードされ、その出力は第６図
（８）に示されるタイミングのロード信号Ｅとしてデー
タ切替器12の一方の入力端子に与えられ、もう一方の入
力端子には予め定められた分周比である定数Ｎのデータ
信号Ｋが与えられる。定数Ｎはたとえば８である。

データ切替器12は、入力された前記ロード信号Ｅと定
数データ信号Ｋとを切替選択する。この切替選択は、後
述するフリップフロップ回路14から出力される制御信号
Ｈによって実行され、前記ロード信号Ｅまたは定数デー
タ信号Ｋのいずれかが、分周器３の分周比を表すロード
入力信号Ｇとして分周器３のロードデータ端子LDに与え
られる。一方、分周器３のロードクロック端子dckに
は、分周器３の出力が特定の値となったときに論理回路
13から出力されるロードクロック信号Ｆが与えられ、分
周器３はこれによって前記ロード入力信号Ｇをロード
し、その設定値に従い分周する。第６図（９）は、ロー
ドクロック信号Ｆのタイミングチャートであり、第６図
（10）にはロード入力信号Ｇの表す分周比が示されてい
る。

前記ロードクロック信号Ｆは、フリップフロップ回路
14のリセット端子Ｒにも与えられ、フリップフロップ回
路14の出力端子Ｑから出力される制御信号Ｈは、第６図
（11）で示されるようにリセット信号RSTの立上がりで
セットされ、ロードクロック信号Ｆの立下がりでリセッ
トされる波形となる。データ切替器12は、制御信号Ｈが
ハイレベルであるとき、第６図（８）のデコーダ11の出
力Ｅを分周比を表すロード信号Ｇとして分周器３に与
え、制御信号Ｈがローレベルであるとき、予め定められ
た定数Ｎ（ここではＮ＝８）を分周比を表すロード信号
Ｇとして分周器３に与える。

以上のように、従来の技術ではPLLクロック信号PLLCK
を作成する分周器３は、入力信号PBSGとPLLクロック信
号PLLCKとの位相が一致しているときにＮ分周し、不一
致のときはその位相差の大小に応じてＮ＋１分周、ある
いはＮ−１分周して両者の位相を一致させるように動作
する。

［発明が解決しようとする課題］ しかしながら、従来の技術によりデジタルPLL装置
は、一般にクロック発振器の出力を分周してループ出力
としているため、回路に使用した論理回路素子の最高動
作周波数の数十分の１以下の周波数の入力信号でしか動
作させることができなかった。また入力周波数が高くな
ると、相対的に分周比が小さくなり、量子化を粗くする
ことになり、ループ特性を悪化させる原因となってい
た。特に論理回路素子の最高動作周波数の数十分の１の
入力周波数に対するデジタルPLL装置では、量子化誤差
とともに論理回路素子の特性、特に遅延特性の影響が大
で、このため複雑な回路を構成することが困難であっ
た。

たとえば第５図に示された従来の技術では、論理回路
の処理速度が限界に近く、PLL装置としては構成が簡単
であるにもかかわらず、良好な特性が得られるけれど
も、入力信号PBSGが全体にシフトしたりすると、特性が
悪化するという問題がある。たとえば、デジタルテープ
レコーダのようにテープ速度がドリフトすると、入力信
号源であるテープの再生信号がドリフトし、PLLのロッ
ク外れが生じることがある。実際、第５図に示された回
路例では、ドリフトが２〜３％以上でロック外れの現象
が生じる。従来の技術によるPLL装置で、このようなロ
ック外れが生じる原因について詳細に説明する。第７図
は、従来の技術によるデジタルPLL装置のロック外れの
原因を説明するためのタイミングチャートである。この
図で示される各波形は、前記第６図（１）〜（11）の各
波形と個別的に対応している。フリップフロップ回路14
の出力である制御信号Ｈは、第７図（11）に示されると
おりであり、この制御信号Ｈがローレベルである期間で
は、常に定数Ｎがロード信号Ｄとして分周器３に与えら
れる。

ここで入力信号入力信号PBSGの周波数が第７図（２）
で示される立上がり時点a3から後において高くなると、
その立上がり時点a3とPLLクロック信号PLLCKの立上がり
時点p3の位相差を、第７図に（８）で示される論理回路
13からの出力Ｆの時点c3で制御しても、その後の時点d
3,e3への分周比「８」が入力信号PBSGの周波数と異なっ
ているため、PLLクロック信号PLLCKの立上がりf3ではそ
の誤差が積算され、これにより入力信号PBSGとPLLクロ
ック信号PLLCKとの位相差が大きくずれてしまうという
問題があり、これの解決が技術的課題として要請されて
いた。

本発明の目的は、上述の技術的課題を解決し、入力信
号PBSGの幅広い周波数変化に追随することのできるデジ
タル位相同期装置を提供することである。

［課題を解決するための手段］ 本発明のデジタル位相同期装置は、予め定められた周
期のクロック信号を発生する発振回路と、発振回路から
のクロック信号を分周し、データ処理のための同期信号
を復調回路に与える分周回路と、入力信号の周期を前記
クロック信号により計測する計測手段と、計測手段の計
測値を予め設定される数値データに変換し、計測値に含
まれる誤差を補正する補正手段と、入力信号の周期の長
さに応答して入力信号の立上がりまたは立下がりを所定
時間遅延させたタイミング信号を生成するタイミング信
号生成手段と、補正手段により補正された数値データを
順番に取込み、タイミング信号生成手段からのタイミン
グ信号に応答して取込んだ数値データを順番に出力する
ファーストイン・ファーストアウト手段と、ファースト
イン・ファーストアウト手段からの数値データを分周回
路からの同期信号に基づいてカウントダウンするダウン
カウント手段と、ダウンカウント手段によるカウントダ
ウン結果に基づいて数値データに相当する回数分のビッ
トクロック信号、およびビットクロック信号に同期した
同期データを復調回路に出力する出力手段とを含む。

［作用］ 計測手段は、入力信号の周期を発振回路によって発生
されたクロック信号によって計測する。補正手段は、こ
の計測値に含まれる誤差を補正する。そして、この補正
された計測値は、ファーストイン・ファーストアウト手
段に順番に取り込まれる。タイミング信号生成手段は、
入力信号の周期の長さに応答してタイミング信号を出力
する。すなわち、入力信号の周期が所定長さより短い場
合には、入力信号の立上がりまたは立下がりを所定時間
遅延させた信号を出力する。また、入力信号の周期が所
定長さより長い場合には、そのまま入力信号の立上がり
または立下がりをタイミング信号として出力する。

ファーストイン・ファーストアウト手段は、タイミン
グ信号生成手段からのタイミング信号に応答して、取り
込んだ計測値を順番にダウンカウント手段に出力する。
ダウンカウント手段は、分周回路からの同期信号に基づ
いてファーストイン・ファーストアウト手段からの数値
データをカウントダウンする。そして、出力手段は、ダ
ウンカウント手段によるカウントダウン結果に基づいて
数値データに相当する回数分のビットクロック信号およ
びビットクロック信号に同期した同期データを復調回路
に出力する。復調回路は、同期信号（数値データに相当
する回数分のビットクロック信号）および同期データに
基づいて正確にデータを復調することができる。

［実施例］ 第１図は本発明の一実施例を示すブロック図であり、
第２図は上記第１図の各部の波形を示すタイミングチャ
ートである。第１図および第２図を参照して、入力信号
PBSGは、磁気ヘッドなどにより再生された信号をNRZI変
換した後の信号であり、周期Ｔ（ただし、Ｔはクロック
信号MGKの周期の８倍）の整数倍され、1T,2T,3T,4Tの長
さを有し、同期パターンを1T,4T,4T,1Tの順番とする。
この入力信号PBSGのNRZI変換変換前のフォーマットは第
４図に示される。

このデジタル位相同期装置20は、データ処理部分と、
データ処理部分のタイミングを制御する部分とを含む。
上記データ処理部分は、アップカウンタ24、第１のラッ
チ回路25、テーブルROM26、第２のラッチ回路28、ファ
ーストイン・ファーストアウト回路（以下FIFOとする）
31、ダウンカウンタ33、４入力ORゲート34、トリガフリ
ップフロップ36、及びインバータ37を含み、入力信号PB
SGをシーケンシャルに処理して、処理結果を復調回路38
に与える。

タイミングを制御する部分は、予め定められた一定周
期のクロック信号MCKを発生するクロック発振器21と、
クロック信号CKを1/4分周してビットクロック信号ｇを
生成する分周器32と、入力信号PBSGを微分して周期計測
のためのトリガ信号ａを生成する微分回路22と、トリガ
信号ａをクロック信号MCKでラッチするラッチ回路27
と、ラッチ回路27の出力周期がビットクロック信号ｇの
４個分より短い場合には、ラッチ回路27の出力をビット
クロックの４個分以上遅延させた信号（第２図（ｅ）の
l,m）を出力し、出力周期がビットクロック信号ｇの４
個分より長い場合には、そのままラッチ回路27の出力
（第２図（ｅ）のａ′）を出すタイミング信号発生回路
29と、インバータ23と、インバータ30とを含む。

次に、上記構成のデジタル位相同期装置20の動作を第
２図のタイミングチャートを中心にして説明する。第２
図において、MCKはクロック信号MCKの波形を示し、PBSG
は、入力信号PBSGの波形を示し、（ａ）は微分回路22か
ら出力されたトリガ信号の波形を示し、（ｂ）はアップ
カウンタ24のカウント動作を示し、（ｃ）は第１のラッ
チ回路25にラッチされるカウント値を示し、（ｄ）はテ
ーブルROM26により変換された周期データ（数値）を示
し、（ｅ）はタイミング信号生成回路29から出力される
タイミング信号を示し、（ｆ）はFIFO31から出力される
周期データ（数値）を示し、（ｇ）は分周器32から出力
されるビットクロック信号の波形を示し、（ｈ）はダウ
ンカウンタ33の出力波形を示し、（ｉ）は２入力ANDゲ
ート35の出力波形を示し、（ｊ）はトリガフリップフロ
ップ36の出力波形を示す。

まず、入力信号PBSGは微分回路22およびアップカウン
タ24に与えられる。微分回路22に与えられた入力信号PB
SGは微分され、トリガ信号ａがインバータ23を通してア
ップカウンタ24のリセット端子Ｒに与えられる。アップ
カウンタ24はこれによりリセットされ、次のトリガ信号
ａが入力されるまでクロック信号MCKをカウントする。
このように、入力信号PBSGの周期のみをカウントするた
め、従来例の如く入力信号PBSGとPLLクロック同期信号P
LLCKと位相差をカウントするのと比べ、分解能を上げる
ことができる。

上記アップカウンタ24によるカウント結果は、第１の
ラッチ回路25によりラッチされ、この第１のラッチ回路
25はトリガ信号ａの入力タイミングでカウント結果ｃを
テーブルROM26に与える。テーブルROM26は、第３図に示
されるごとく、テーブルを記憶したものであり、上記第
１のラッチ回路25からのカウント結果ｃをアドレスと
し、このアドレスに対応するデータ「1,2,3,4,0」を設
定する。すなわち、第１のラッチ回路25の出力が８以外
の値、たとえば３〜12であっても、「１」が出力される
ようになっており、カウント結果に誤差が生まれていて
も、ここで正確に補正される。なお、入力信号PBSGが2
T,3T,4Tの場合も同様に「２」，「３」，「４」が出力
される。

上記テーブルROM26によって補正された周期データｄ
は第２のラッチ回路28に与えられる。第２のラッチ回路
28のクロック入力端子ckには、Ｄ−FF27からトリガ信号
ａをクロック信号MCKの１クロック分遅延させた信号が
入力されており、第２のラッチ回路29は１クロック分遅
延させた信号の入力タイミングで上記周期データｄをFI
FO31に出力する。上記のごとくトリガ信号ａをクロック
信号MCKの１クロック分遅延させたのは、テーブルROM26
の動作時間分遅延させてタイミングの整合をとるためで
ある。

上記第２のラッチ回路28によりラッチされた周期デー
タｄは、FIFO31に与えられる。FIFO31は、上記第２のラ
ッチ回路28から入力されてくる周期データｄを順番に取
りこみ、この取りこんだ周期データｄクロック入力端子
ckに入力される信号ｅのａ′,l,a′…ｍの小文字の順番
に出力する。

ここで、信号ｅのパルスl,mのように、タイミング回
路29はＤ−FF27の出力信号の周期、すなわち入力信号の
周期がビットクロック信号ｇの４パルス分よりも短い場
合には、入力信号をビットクロック信号ｇの４パルス分
以上に遅延させる。このように、タイミング回路29はＤ
−FF27の出力信号を遅延させることにより、ダウンカウ
ンタ33がビットクロック信号ｇに基づいてカウントダウ
ンすることを可能にしている。すなわち、クロック信号
MCKの４倍の周期で動作することができ、従来の技術の
課題であったデジタル回路素子の限界内で動作させるこ
とが可能となる。

次に、ダウンカウンタ33は、FIFO31からの周期データ
ｆをロードした後、分周器32からのビットクロック信号
ｇに基づいて周期データｆをカウントダウンする。４入
力ORゲート34は、ダウンカウンタ33に周期データがロー
ドされてから、ダウンカウンタ33の出力端子Q_A，Q_B，
Q_C，Q_Dが全てロウレベルになるまで、ハイレベルを出力
する。したがって、この４入力ORゲート34の出力信号ｈ
のハイレベルの幅は、およそビットクロック信号ｇのｆ
（周期データ）パルス分の幅に相当する。この信号ｈ
は、ビットクロック信号ｇとともに２入力ANDゲート35
およびトリガフリップフロップ回路36に入力される。そ
して、２入力ANDゲート35からは、信号ｈがハイレベル
の期間にのみビットクロック信号ｇが現れるような信号
ｉが出力される。すなわち、周期データｆに相当する回
数分のビットクロック信号ｇが出力される。また、トリ
ガフリップフロップ回路36からは、信号ｈとビットクロ
ック信号ｇとに基づいて信号ｈをNRZI変換した信号ｊが
出力される。そして、信号ｉが同期用クロック信号とし
て、信号ｊがデータとしてそれぞれ復調回路38に入力さ
れる。これらに基づいて復調回路38はデータを復調す
る。

［発明の効果］ 以上の本発明であれば、計測手段は入力信号の周期の
みを計数しているので、従来例のごとく位相差を計測す
るのと比較して、周期計測における分解能を向上させる
ことができる。また、入力信号の周期が短い場合には、
計測された周期データは、所定時間遅れて出力されるの
で、ビットクロックの周期を長くすることができ、従来
例のごとくデジタル回路素子の限界に近い周波数で動作
させる必要がない。したがって、入力信号の幅広い周波
数変化に追随することを可能にするという特有の効果が
得られる。

【図面の簡単な説明】

第１図は、本発明に係るデジタル位相同期装置のブロッ
ク図、第２図は第１図の各部の信号を示すタイミングチ
ャート、第３図はテーブルROMの内容を示す図、第４図
は入力信号PBSGのデータブロックフォーマット、第５図
は従来のデジタルPLLのブロック図、第６図，第７図は
第５図の動作を示すタイミングチャートである。 図において、21はクロック信号発振器、22は微分回路、
24はアップカウンタ、25は第１のラッチ回路、26はテー
ブルROM、27はＤ−FF回路、28は第２のラッチ回路、29
はタイミング信号発生回路、31はFIFO、32は分周器、33
はダウンカウンタ、34は４入力ORゲート、35は２入力AN
Dゲート、36はトリガフリップフロップ回路である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】予め定められた周期のクロック信号を発生
   する発振回路と、 前記発振回路からのクロック信号を分周し、データ処理
   のための同期信号を復調回路に与える分周回路と、 入力信号の周期を前記クロック信号により計測する計測
   手段と、 前記計測手段の計測値を予め設定される数値データに変
   換し、該計測値に含まれる誤差を補正する補正手段と、 前記入力信号の周期の長さに応答して該入力信号の立上
   がりまたは立下がりを所定時間遅延させたタイミング信
   号を生成するタイミング信号生成手段と、 前記補正手段により補正された数値データを順番に取込
   み、前記タイミング信号生成手段からのタイミング信号
   に応答して前記取込んだ数値データを順番に出力するフ
   ァーストイン・ファーストアウト手段と、 前記ファーストイン・ファーストアウト手段からの数値
   データを前記分周回路からの同期信号に基づいてカウン
   トダウンするダウンカウント手段と、 前記ダウンカウント手段によるカウントダウン結果に基
   づいて前記数値データに相当する回数分のビットクロッ
   ク信号、および該ビットクロック信号に同期した同期デ
   ータを前記復調回路に出力する出力手段とを有するデジ
   タル位相同期装置。