JPH07101847B2 - デジタルフェイズロックドループ装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル回路素子を用いて構成されたデジタ
ルフェイズロックドループ装置に関する。

従来の技術 フェイズロックドループ（いわゆるPLL、以下PLLとい
う）装置をデジタル素子で構成したデジタルPLL装置
は、アナログPLL装置に比べて使用部品によるばらつき
が少ない、無調整で所望する特性が得られる等の利点が
あり、近時では多くの回路方式が提案されている。

第７図は、従来の技術によるデジタルPLL装置１の電気
的構成を示すブロック図であり、第８図はその動作を示
すタイミングチャートである。第７図と第８図とをあわ
せて参照しつつ、従来の技術を説明する。

第７図において、従来の技術によるデジタルPLL装置１
は、入力信号PBSGの周波数が、クロック信号発振器２の
出力、すなわちクロック信号MCKの周波数の1/N（Ｎは整
数でたとえば８）の場合を示し、第８図（１）にはクロ
ック信号MCKの、第８図（２）には入力信号PBSGの、そ
れぞれの波形が示されている。

クロック信号発振器２で作成されたクロック信号MCK
は、分周器３で分周され、インバータ４で反転されて第
８図（３）に示されるPLLクロック信号PLLCKとして、第
１のＤ形フリップフロップ回路（以下、Ｄ−FF回路とい
う）５のクロック入力端子ckに入力される。また第１の
Ｄ−FF回路５のデータ入力端子ｄには、入力信号PBSGが
入力される。これによって第１のＤ−FF回路５は、入力
信号PBSGをPLLクロック信号PLLCKの立ち上がりでラッチ
し、第８図（４）に示されるラッチ出力ａを３入力NA
NDゲート６の入力端子の一つに入力する。他の二つの入
力端子には、前記入力信号PBSGと、クロックパルスMCK
が個別に入力される。

３入力NANDゲート６は、たとえば第８図（２）の入力信
号PBSGがハイレベルの期間a1中で、かつ第８図（４）の
ラッチ出力ａがハイレベルの期間q1中に含まれるクロ
ック信号MCKのパルス数「1,2,3,…」を順次出力し、さ
らに次の入力信号PBSGがハイレベルの期間a2中で、かつ
ラッチ出力ａがハイレベルの期間q3中に含まれるクロ
ック信号MCKのパルス数「1,2,3,…」を順次出力するか
ら、カウンタ７で上記３入力NANDゲート６の出力を計数
すれば、入力信号PBSGとPLLクロック信号PLLCKとの位相
差を検出することができる。

第８図（５）は、位相差検出信号であるカウンタ７の出
力CNTOUTのデータを示し、図中に記された数字は前記計
数値を表す。位相差検出信号CNTOUTに含まれるこれら計
数データは、レジスタ８のデータ端子に与えられ、一方
レジスタ８のクロック端子ckには第８図（６）で示され
るリセット信号RSTが与えられ、リセット信号RSTの立ち
上がり点r1で前記カウンタ７の出力である位相差検出信
号CNTOUTのデータ（たとえば「４」）が、次のリセット
信号RSTの立ち上がり点r2までの期間d1中レジスタ８に
ラッチされ、第８図（７）で示される位相差検出信号Ｄ
としてデコーダ11に入力される。

ここでリセット信号RSTは、前記第１のＤ−FF回路５の
出力Ｑと、この出力Ｑをさらに前記分周器３の出力でラ
ッチする第２のＤ−FF回路９の出力とのANDゲート10で
の論理積で得られ、リセット信号RSTによりカウンタ７
はリセットされ、次の入力信号PBSGの立ち上がりで再び
前記カウンタ７による計数動作のステップが始められ
る。

こうして入力信号PBSGと、PLLクロック信号PLLCLKとの
位相差信号Ｄの表す値で、クロック発振器２のクロック
パルスMCKを分周し、PLLクロック信号PLLCKを発生して
いる分周器３の分周比を変え、PLLクロック信号PLLCKの
位相が一致しているときはＮ分周となり、位相差の大小
よって分周器３の分周比はＮ＋１またはＮ−１となり、
位相が一致するように分周比が、入力信号PBSGと、PLL
クロック信号PLLCKとの位相差が一致するように保たれ
る。

デコーダ11は、前記位相差検出信号Ｄに対応した分周比
を得るための分周器３へのロード入力信号Ｇを作成する
ために設けられたもので、前記位相差信号Ｄはデコーダ
11によってデコードされ、その出力は第８図（８）に示
されるタイミングのロード信号Ｅとしてデータ切換器12
の一方の入力端子に与えられ、もう一方の入力端子には
予め定められた分周比である定数Ｎのデータ信号Ｋが与
えられる。定数Ｎはたとえば８である。

データ切換器12は、入力された前記ロード信号Ｅと、定
数データ信号Ｋとを切換選択する。この切換選択は、後
述するフリップフロップ回路14から出力される制御信号
Ｈによって実行され、前記ロード信号Ｅまたは定数デー
タ信号Ｋのいずれかが、分周器３の分周比を表すロード
入力信号Ｇとして、分周器３のロードデータ端子LDに与
えられる。一方、分周器３のロードクロック端子dckに
は、分周器３の出力が特定の値となったときに論理回路
13から出力されるロードクロック信号Ｆが与えられ、分
周器３にはこれによって前記ロード入力信号Ｇをロード
し、その設定値にしたがい分周する。第８図（９）は、
ロードクロック信号Ｆのタイミングチャートであり、第
８図（10）はロード入力信号Ｇの表す分周比が示されて
いる。

前記ロードクロック信号Ｆは、フリップフロップ回路14
のリセット端子Ｒにも与えられ、フリップフロップ回路
14の出力端子Ｑから出力される制御信号Ｈは、第８図
（11）で示されるように前記リセット信号RSTの立上が
りでセット、前記ロードクロック信号Ｆの立下がりでリ
セットされる波形となり、データ切換器12は、制御信号
Ｈがハイレベルであるとき、第８図（８）のデコーダ11
の出力Ｅを分周比を表すロード信号Ｇとして分周器３に
与え、前記制御信号Ｈがローレベルであるとき予め定め
られた定数Ｎ（ここではＮ＝８）を分周比を表すロード
信号Ｇとして分周器３に与える。

以上のように、従来の技術では、PLLクロック信号PLLCK
を作成する分周器３は、入力信号PBSGとPLLクロック信
号PLLCKとの位相が一致しているときにＮ（この例では
Ｎ＝８）分周し、不一致のときはその位相差の大小に応
じてＮ＋１分周、あるいはＮ−１分周して両者の位相を
一致させるように動作する。

発明が解決しようとする課題 しかしながら、デジタルPLLは、一般にクロック発振器
の出力を分周してループ出力としているため、回路に使
用した論理回路素子の最高動作周波数の数十分の一以下
の周波数の入力信号でしか動作させることができなかっ
た。また入力周波数が高くなると、相対的に分周比が小
さくなり、量子化を粗くすることになり、ループ特性を
悪化させる原因となっていた。とくに論理回路素子の最
高動作周波数の数十分の一の入力周波数に対するデジタ
ルPLL装置では、量子化誤差とともに論理回路素子の特
性、とくに遅延特性の影響が大で、このため複雑な回路
を構成することが困難であった。

たとえば前掲第７図に示された従来の技術では、論理回
路の処理速度は限界に近く、PLL装置としては構成が簡
単であるにもかかわらず、良好な特性が得られるけれど
も、入力信号PBSGが全体に変化したりすると、特性が悪
化するという問題がある。たとえばデジタル・テープレ
コーダのように、テープ速度が変化すると、入力信号源
であるテープの再生信号の周期が変化し、PLLのロック
外れが生じることがある。実際、第７図に示された回路
例では、上記の速度変化が２〜３％以上でロック外れの
現象が生じる。従来の技術によるPLL装置で、このよう
なロック外れが生じる原因について、次に述べる。

第９図は、従来の技術によるデジタルPLL装置のロック
外れの原因を説明するためのタイミングチャートであ
る。第９図（１）〜（11）で示される各波形は、前掲第
８図（１）〜（11）の各波形とそれぞれ対応している。
フリップフロップ回路14の出力である制御信号Ｈは、第
９図（11）に示されるとおりである。この制御信号Ｈが
ローレベルである期間では、常に前記定数Ｎ（ここでは
Ｎ＝８）がロード信号Ｇとして分周器３に与えられる。

ここで入力信号PBSGの周波数が第９図（２）で示される
立上がり時点a3から後において高くなると、この立上が
り時点a3とPLLクロック信号PLLCKの立下がり時点b3の位
相差を、第９図（８）で示される論理回路13からの出力
Ｆの時点c3で制御しても、その後の時点d3,e3での分周
比「８」が入力信号PBSGの周波数とは異っているため、
PLLクロック信号PLLCKの立上がりf3ではその誤差が積算
され、これにより入力信号PBSGとPLLクロック信号PLLCK
との位相差が大きくずれてしまうという問題点があり、
これの解決が技術的課題として要請されていた。

本発明の目的は、上述の技術的課題を解決し、入力信号
の幅広い周波数変化に追随し、良好な特性での利用が簡
単な構成で実現するようにしたデジタルフェイズロック
ドループ装置を提供することである。

課題を解決するための手段 本発明は、固定発振器（32）と、 固定発振器（32）からのクロックパルス（MCK）を分周
してフェイズロックループクロック信号（PLLCK）を作
る分周器（33）と、 入力信号（PBSG）を、フェイズロックループクロック信
号（PLLCK）の受信時に読込む第1D形フリップフロップ
（35）と、 入力信号（PBSG）の一方レベルの持続期間中、固定発振
器（32）のクロックパルス（MCK）を計数する第１カウ
ンタ（46）と、 クロックパルス（MCK）を反転する反転回路（45）と、 入力信号（PBSG）の前記一方レベルの持続期間中、反転
回路（45）からのクロックパルスを計数する第２カウン
タ（47）と、 第１カウンタ（46）の出力に応答し、入力信号（PBSG）
の周波数に対応した計数値を、その入力信号（PBSG）の
予め定める周波数であるときの計数値と、前記予め定め
る周波数の複数分の１であるときの計数値とが同一の値
となるように、変換する第１のデータ変換手段（48）
と、 第２カウンタ（47）の出力に応答し、入力信号（PBSG）
の周波数に対応した計数値を、その入力信号（PBSG）の
前記予め定める周波数であるときの計数値と、前記予め
定める周波数の前記複数分の１であるときの計数値とが
同一の値となるように、変換する第２のデータ変換手段
（49）と、 第１および第２のデータ変換手段（48,49）の各出力に
応答し、入力信号（PBSG）の周波数に対応した信号を導
出する信号導出手段（50,52,53）と、 固定発振器（32）からのクロックパルス（MCK）と、入
力信号（PBSG）と、第1D形フリップフロップ（35）の出
力（ａ）とに応答して、リセットされない期間中にお
ける入力信号（PBSG）とフェイズロックループクロック
信号（PLLCK）との位相差に対応した数だけクロックパ
ルス（MCK）を計数するカウンタ手段（36,37）と、 第1D形フリップフロップ（35）の出力（Ｑ）を、フェイ
ズロックループクロック信号（PLLCK）の受信時に読込
む第2D形フリップフロップ（39）と、 第１および第2D形フリップフロップ（35,39）の出力
（Q,Q）に応答して、カウンタ手段（36,37）をリセット
するリセット信号発生手段（40）と、 フェイズロックループクロック信号（PLLCK）の各周期
毎に信号（Ｆ）を出力して、分周器（33）の分周比の設
定を行なう論理回路（43）と、 論理回路（43）の出力信号（Ｆ）が与えられるＴ形フリ
ップフロップ（56）と、 前記信号導出手段（50,52,53）の出力信号と、Ｔ形フリ
ップフロップ（56）の出力（Ｑ）とによってアドレス指
定され、そのアドレスに対応して、ロックが行われるよ
うにするための分周比を表すロード信号（Ｒ）を読出し
て導出するメモリ（55）と、 リセット信号発生手段（40）からのリセット信号（RS
T）によって一方の安定状態（Ｓ）になり、論理回路（4
3）の出力信号（Ｆ）によって他方の安定状態（Ｒ）に
なるRS形フリップフロップ（44）と、 RS形フリップフロップ（44）の出力（Ｑ）に応答し、分
周器（33）に、前記一方の安定状態（Ｓ）では、カウン
タ手段（36,37）の出力に対応した分周比を表す信号を
与え、前記他方の安定状態（Ｒ）では、メモリ（55）の
出力を与える切換え手段（42）とを含むことを特徴とす
るデジタルフェイズロックループ装置である。

作 用 本発明に従えば、入力信号PBSGとフェイズロックループ
クロック信号PLLCKとの位相差が生じたときには、その
位相差の量を、カウンタ手段36,37によって、それがリ
セットされるまでの固定発振器32からのクロックパルス
MCKを計数して検出し、その計数値に対応した分周比に
設定し、その後は、メモリ55からの分周比の値で分周器
33によって分周を行う。これによって入力信号とフェイ
ズロックループクロック信号との位相のずれを最小にす
ることが可能になる。

また本発明に従えば、第１および第２カウンタ46,47と
反転回路45とを用いて、入力信号PBSGの周波数に対応し
た計数値を求め、第１および第２のデータ変換手段48,4
9は、これらの第１および第２カウンタ46,47の計数値
を、入力信号PBSGの予め定める周波数であるときの計数
値と、前記予め定める周波数の複数分の１であるときの
計数値とが同一の値となるように変換し、この変換され
た信号を、振動導出手段50,52,53に与え、これによって
信号導出手段50,52,53からは入力信号PBSGの周波数に対
応した信号を導出し、これによってＴ形フリップフロッ
プ56の出力と併せて、メモリ55をアドレス指定するよう
にしてロックが行われるようにするための分周比を表す
ロード信号Ｒを読出して導出し、切換え手段42で、カウ
ンタ手段36,37の出力とメモリ55の出力とを切換えるよ
うにし、これによって第１および第２カウンタ46,47の
出力による分周比を表すロード信号Ｒを導出するための
構成を簡単にすることができるという効果もまた達成さ
れる。

実施例 第１図は、本発明の一実施例の、デジタルPLL装置31の
電気的構成を示すブロック図であり、第２図および第３
図はその各部の信号の波形を示す波形図である。次に第
１図〜第３図を参照しつつ、本実施例の動作を説明す
る。

クロック発振器32からラインl11を介して、第１カウン
タ46のクロック端子ckに、第２図（１）に示される波形
のクロック信号MCKが与えられる。また第２カウンタ47
のクロック端子ckにはインバータ45を介して、上記クロ
ック信号MCKの反転波形信号が与えられる。

ラインl12を介して第１カウンタ46と第２カウンタ47の
入力端子ｄに、第２図（２）に示される入力信号PBSGが
与えられる。波形に付された数字は、入力信号PBSGがハ
イレベルである期間に、クロック信号MCKに基づいて上
記カウンタによってカウントされる数、すなわち入力信
号PBSGのハイレベル期間の長さを表す。入力信号PBSG
は、第１カウンタ46では第２図（１）のクロック信号MC
Kの立ち上がりのタイミングでカウントされ、第２カウ
ンタ47では立ち下がりのタイミングでカウントされる。
入力信号PBSGは、デジタル変調されており、１周期Ｔの
の２倍（2T）、３倍（3T）、４倍（4T）のものも含まれ
ている。

第２図（３），（５），（７），（９）は、入力信号PB
SGの周期Ｔが1T,2T,3T,4Tの場合の第１カウンタ46のカ
ウント出力AQのカウント値を表し、第２図（４），
（６），（８），（10）は第２カウンタ47のカウント出
力BQのカウント値を表す。第１カウンタ46のカウント出
力AQと、第２カウント47のカウント出力BQとは、ライン
l13,l14を介して、上記カウンタ46,47に対応して設けら
れたデータ変換回路48,49にそれぞれ入力される。

第１データ変換回路48と第２データ変換回路49とは、入
力されたカウント値を、第１表に示すように、周期Ｔが
1T〜4Tのように変化しても、周波数成分の検出値が同じ
範囲で変化するように変換する。

すなわち第１および第２データ変換回路48,49は、第１
および第２カウンタ46,47のカウント値である計数値
を、入力信号PBSGの予め定める周期Ｔを有する周波数で
あるときの計数値６〜10と、前記予め定める周波数の複
数分の１（すなわち周期が2T,3T,4T）であるときの計数
値14〜18,22〜26,30〜34とが同一の値６〜10となるよう
に、変換する。

データ変換回路48,49は、上記変換データを第１ラッチ
回路50のデータ端子da,dbに個別的に入力し、ラインl12
に接続されたインバータ51の出力▲▼が第１ラ
ッチ回路50のクロック端子ckに与えられているので、入
力信号PBSGの立ち下がりのタイミングで変換データがラ
ッチされる。

第３図（１）〜（９）は、第２図（２）〜（10）に対応
する波形を示し、入力信号PBSGの位相が第２図に示され
る位相とずれている場合を示している。

デコーダ52は、第１ラッチ回路50の出力に応答して出力
A1,A2,A3の３ビットを、第２ラッチ回路53にそれぞれ個
別的に与える。一方、ORゲート54によって、周期Ｔに対
応した信号Ｋと、入力信号PBSGの反転波形、すなわち第
１ラッチ回路50のクロック端子ckに与えられたと同じ信
号▲▼との論理和が、第２ラッチ回路53のラッ
チクロック信号として作成されるので、信号Ｋ＝０、す
なわち入力信号PBSGのハイレベルの期間がカウント値７
〜９の間にあるときだけ、第１ラッチ回路50の出力A1,A
2,A3が第２ラッチ回路53によってラッチされる。

分周器33の分周比を決めるロードデータ信号Ｒは、前記
第２ラッチ回路53の出力A11,A12,A13と、論理回路43か
ら出力されるロードクロック信号Ｆによってトグル動作
を行うＴフリップフロップ回路56の出力A10をリードオ
ンリメモリ（以下、ROMという）55によってデコードす
ることによって得られる。

すなわち第２ラッチ回路53の出力A11,A12,A13と、Ｔフ
リップフロップ回路56の出力A10とでROM55のアドレスが
指定され、ROM55の出力Ｑがロードデータ信号Ｒとして
データ切換器42に入力される。第２ラッチ回路53の出力
A11,A12,A13と、ROM55の内容、すなわちデータ信号Ｒの
関係を第２表に示す。

第４図〜第６図は本実施例の動作を示すタイミングチャ
ートである。なお前掲第２表における入力信号PBSGの周
期が８、すなわちクロック信号MCKの８倍であるとき
は、従来の技術の項で述べたＮ＝８の場合に相当するの
で、この場合のタイミングチャートとしては、第８図を
転用する。

第４図から第６図および第８図の各図の図番（１）〜
（11）において、 （１）はクロック発振器32の出力であるクロック信号MC
Kの波形を、 （２）は入力信号PBSGの波形を、 （３）はPLLクロック信号PLLCKの波形を、 （４）は第1D−FF回路35の出力ａの波形を、 （５）はカウンタ37の出力CNTOUTの波形を、 （６）はANDゲート40の出力であるリセット信号RSTの波
形を、 （７）はレジスタ38の出力信号Ｄの波形を、 （８）はデコーダ41の出力信号Ｅの波形を、 （９）は論理回路43から出力されるロードクロック信号
Ｆの波形を、また（11）は、フリップフロップ回路44か
ら出力される制御信号Ｈの波形を、それぞれ示してい
る。

制御信号Ｈがハイレベルのとき、データ切換器42は、デ
コーダ41の出力信号Ｅのデータをロード信号Ｇとして分
周器33に入力し、制御信号ＨがローレベルのときはROM5
5の出力Ｑをロード信号Ｇとして、データ切換器42を介
して分周器33に入力する。上記ロード信号Ｇの波形は第
４図〜第６図および第８図の各図の図番（10）に示され
ている。

前掲第２表および第４図〜第６図および第８図を参照し
て、入力信号PBSGの周期がクロック信号MCKの７倍であ
る第４図のときは、ROM55の出力、すなわちデータ切換
信号Ｒは「９」となり、これがロード信号Ｇとして分周
器33に入力される。

入力信号PBSGの周期がクロック信号MCKの7.5倍である第
５図のときは、ROM55の出力、すなわちデータ切換信号
Ｒは「８」と「９」が交互に出力され、これがロード信
号Ｇとして分周器33に入力される。

同様にして、クロック信号MCKの８倍である第８図のと
きは、データ切換信号Ｒは「８」となり、これがロード
信号Ｇとして分周器33に入力され、クロック信号MCKの
8.5倍である第６図のときは、データ切換信号Ｒは
「７」と「８」が交互に出力され、これがロード信号Ｇ
として分周器33に入力される。またクロック信号MCKの
９倍のときは、データ切換信号Ｒは「７」となり、これ
がロード信号Ｇとして分周器33に入力される。

このように第４図〜第６図および第８図において、入力
信号PBSGの立ち上がりとPLLクロック信号PLLCKの立ち上
がりとの間a4〜b4,a5〜b5,a6〜b6の位相のずれが、論理
回路43の出力信号Ｆである時点c4,d4,c5,d5,c6,d6,e6
で、ロード信号Ｇの分周比を設定することができ、した
がってf4,f5,f6の各時点では位相のずれが発生しない。

こうして入力信号PBSGが、第１図と第２図に示されるク
ロック信号MCKの７〜９倍の周期で印加されても、その
範囲で入力信号PBSGの周波数の変化に対してPLLのロッ
クレンジが大幅に改善され、ロック外れが防止される。

上述の実施例では、二つのカウンタ46,47を用いて入力
信号PBSGの周波数検出精度をクロック信号MCKの1/2まで
上げることができるけれども、このカウンタ数をさらに
増すことにより、入力信号PBSGの周波数検出精度をさら
に高めることができる。

また上述の実施例では、入力信号PBSGの周波数をクロッ
ク信号MCKの7.5倍または8.5倍とするために、データ切
換信号Ｒを「８」および「９」ならびに「７」および
「８」と交互に導出するようにしたけれども、本発明の
他の実施例として、別の態様でROM55の出力を導出する
ことによって、入力信号PBSGの周期に対応して個別制御
でロックを行うことができる。

発明の効果 以上のように本発明によれば、入力信号PBSGとフェイズ
ロックループクロック信号PLLCKとの位相が進んでいる
か、または遅れているかだけでなく、位相差の量もまた
カウンタ手段36,37によって検出することができ、その
差の量に併せて分周器33の分周比を変化することがで
き、これによって立ち上がりなどの位相差の大きいとき
の引き込み時間を短縮することができるという優れた効
果が達成される。

しかも本発明では、位相差が生じたときには、そのカウ
ンタ手段36,37の出力による分周比を用い、またその後
には、メモリ55からの分周比で分周を行うようにし、こ
れによって入力信号PBSGとフェイズロックループクロッ
ク信号PLLCKとの位相のずれを最小とすることができ
る。

また本発明によれば、第１および第２カウンタ46,47と
反転回路45とによって、入力信号PBSGの周波数に対応し
て得た計数値を、第１および第２のデータ変換手段48,4
9によって変換し、この変換は、入力信号PBSGの予め定
める周波数であるときの計数値と、前記予め定める周波
数の複数分の１であるときの計数値とが同一の値となる
ように行い、その変換して得た信号を信号導出手段50,5
2,53に与え、これによって信号導出手段50,52,53では入
力信号PBSGの周波数に対応した信号を導出するように
し、この信号導出手段50,52,53の出力と、論理回路43の
出力が与えられるＴ形フリップフロップ56との出力に基
づいてメモリ55のアドレス指定を行って、ロックが行わ
れるようにするための分周比を表すロード信号Ｒを読出
すようにし、切換え手段42では、カウンタ手段36,37の
出力とメモリ55のロード信号Ｒとを切換えて出力するよ
うにしたので、構成の簡略化を図ることができる。

またメモリ55を交換し、あるいはまたそのメモリ55のス
トア内容を変更することによって、分周比を表すロード
信号Ｒの変更を容易に行うことができるという優れた効
果もまた、達成される。

特に本発明では、第１および第２のデータ交換手段48,4
9を用いることによって、入力信号PBSGの周波数がその
整数倍で変化しても、それに追随してロック状態を維持
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のフェイズロックドループ装
置31の電気的構成を示すブロック図、第２図および第３
図は本実施例の各部の信号波形を示すタイミングチャー
ト、第４図〜第６図は本実施例の動作を示すタイミング
チャート、第７図は従来の技術によるフェイズロックド
ループ装置１の電気的構成を示すブロック図、第８図と
第９図はその各部の信号波形を示すタイミングチャート
である。 31……フェイズロックドループ装置、32……クロック発
振器、33……分周器、35,39……Ｄ形フリップフロップ
回路、37……カウンタ、38……レジスタ、41,52……デ
コーダ、46,47……カウンタ、48,49……データ変換器、
50,53……ラッチ回路、55……リードオンリメモリ（RO
M）、56……Ｔ形フリップフロップ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】固定発振器（32）と、 固定発振器（32）からのクロックパルス（MCK）を分周
   してフェイズロックループクロック信号（PLLCK）を作
   る分周器（33）と、 入力信号（PBSG）を、フェイズロックループクロック信
   号（PLLCK）の受信時に読込む第1D形フリップフロップ
   （35）と、 入力信号（PBSG）の一方レベルの持続期間中、固定発振
   器（32）のクロックパルス（MCK）を計数する第１カウ
   ンタ（46）と、 クロックパルス（MCK）を反転する反転回路（45）と、 入力信号（PBSG）の前記一方レベルの持続期間中、反転
   回路（45）からのクロックパルスを計数する第２カウン
   タ（47）と、 第１カウンタ（46）の出力に応答し、入力信号（PBSG）
   の周波数に対応した計数値を、その入力信号（PBSG）の
   予め定める周波数であるときの計数値と、前記予め定め
   る周波数の複数分の１であるときの計数値とが同一の値
   となるように、変換する第１のデータ変換手段（48）
   と、 第２カウンタ（47）の出力に応答し、入力信号（PBSG）
   の周波数に対応した計数値を、その入力信号（PBSG）の
   前記予め定める周波数であるときの計数値と、前記予め
   定める周波数の前記複数分の１であるときの計数値とが
   同一の値となるように、変換する第２のデータ変換手段
   （49）と、 第１および第２のデータ変換手段（48,49）の各出力に
   応答し、入力信号（PBSG）の周波数に対応した信号を導
   出する信号導出手段（50,52,53）と、 固定発振器（32）からのクロックパルス（MCK）と、入
   力信号（PBSG）と、第1D形フリップフロップ（35）の出
   力（ａ）とに応答して、リセットされない期間中にお
   ける入力信号（PBSG）とフェイズロックループクロック
   信号（PLLCK）との位相差に対応した数だけクロックパ
   ルス（MCK）を計数するカウンタ手段（36,37）と、 第1D形フリップフロップ（35）の出力（Ｑ）を、フェイ
   ズロックループクロック信号（PLLCK）の受信時に読込
   む第2D形フリップフロップ（39）と、 第１および第2D形フリップフロップ（35,39）の出力
   （Q,Q）に応答して、カウンタ手段（36,37）をリセット
   するリセット信号発生手段（40）と、 フェイズロックループクロック信号（PLLCK）の各周期
   毎に信号（Ｆ）を出力して、分周器（33）の分周比の設
   定を行なう論理回路（43）と、 論理回路（43）の出力信号（Ｆ）が与えられるＴ形フリ
   ップフロップ（56）と、 前記信号導出手段（50,52,53）の出力信号と、Ｔ形フリ
   ップフロップ（56）の出力（Ｑ）とによってアドレス指
   定され、そのアドレスに対応して、ロックが行われるよ
   うにするための分周比を表すロード信号（Ｒ）を読出し
   て導出するメモリ（55）と、 リセット信号発生手段（40）からのリセット信号（RS
   T）によって一方の安定状態（Ｓ）になり、論理回路（4
   3）の出力信号（Ｆ）によって他方の安定状態（Ｒ）に
   なるRS形フリップフロップ（44）と、 RS形フリップフロップ（44）の出力（Ｑ）に応答し、分
   周器（33）に、前記一方の安定状態（Ｓ）では、カウン
   タ手段（36,37）の出力に対応した分周比を表す信号を
   与え、前記他方の安定状態（Ｒ）では、メモリ（55）の
   出力を与える切換え手段（42）とを含むことを特徴とす
   るデジタルフェイズロックループ装置。