JPH0951255A

JPH0951255A - 遅延クロック生成回路

Info

Publication number: JPH0951255A
Application number: JP8099739A
Authority: JP
Inventors: Minoru Akiyama; 実秋山; Koji Wada; 考司和田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-05-29
Filing date: 1996-04-22
Publication date: 1997-02-18

Abstract

(57)【要約】【課題】ディジタル化が容易で、温度安定性が高い遅
延クロック発生回路を提供する。【解決手段】本発明のクロック生成回路は、基本クロ
ックを分周した複数の遅延クロックを発生する。そのク
ロック生成回路は、基本クロック（ＣＫｉｎ）を１／ｐ
（ｐは２以上の整数）分周した分周クロックを発生する
分周器（１）と、分周クロックを基本クロックの１周期
毎に順次シフトした複数のシフト分周クロック（Ｌ１〜
Ｌ４）を発生するシフトレジスタ（２）と、基本クロッ
クをそのクロック周期より短い時間で順次遅延して第１
〜第ｎの遅延クロック（Ｋ１〜Ｋ４）を発生する遅延ク
ロック発生回路（３）と、シフトレジスタからのシフト
分周クロックを第１〜第ｎの遅延クロック毎にシフトす
ることで複数の分周遅延クロックを発生する分周遅延ク
ロック発生回路（４）とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基本クロックを分
周して遅延することで複数の遅延クロックを生成するク
ロック生成回路に関し、特に基本クロックを１／ｋ（ｋ
は、２以上の整数）分周し、分周したクロックの周期の
間で均等に遅延した複数の分周遅延クロックを生成する
クロック生成回路に関する。

【０００２】

【従来の技術】従来、データ処理装置や画像読み取り装
置において、基本クロックを遅延した複数の遅延信号
は、データ処理、画像読み取りの為のタイミング信号と
して多く利用されている。そのタイミング信号として、
図１６に示すように、基本クロックＣＫｉｎの周期Ｔの
数倍（図面では４倍）の周期を有しタイミングが異なる
複数のクロックＣＫ０〜ＣＫｎが必要になる場合があ
る。この場合、複数のクロックＣＫ０〜ＣＫｎは、基本
クロックＣＫｉｎを分周し、分周したクロックをその周
期の間で一定遅延時間で順次遅延することによって発生
する。実際のデータ処理や画像読み取りに使用されるタ
イミング信号は、データ処理や画像読み取りのタイミン
グに合わせて図１６に示す複数のクロックの中から選択
される。

【０００３】図１６の複数のクロックを発生するクロッ
ク生成回路は、図１７に示すように、分周回路Ｈ１と、
一定の遅延値をもつ直列接続した遅延回路Ｄ１〜Ｄｎ
（ｎは整数）によって構成される。分周回路Ｈ１は基本
クロックＣＫｉｎを１／４分周する。分周回路Ｈ１から
の分周クロックＣＫ０が初段の遅延回路Ｄ１に供給され
ると、遅延回路Ｄ１〜Ｄｎは順次分周クロックを遅延
し、遅延クロックＣＫ１〜ＣＫｎを出力する。ここで、
各遅延回路の遅延時間は、分周クロックの周期をＴｄと
すると、Ｔｄ／ｎで表される。したがって、図１７のク
ロック生成回路は、分周クロックＣＫ０の周期Ｔｄの間
に、均等に遅延したｎ個の分周遅延クロックＣＫ１〜Ｃ
Ｋｎを発生する。

【０００４】また、そのほかのクロック生成回路は、実
開平３−８６３６５号公報に開示された遅延クロック生
成回路を使って構成される。そのクロック生成回路は、
図１８に示すように、基本クロックを１／４分周した分
周クロックＣＫＢ０を発生する分周回路１００Ａと、分
周クロックＣＫＢ０に基づいて基本クロックより高速な
クロックＣＫｘを発生するＰＬＬ回路１００と、高速ク
ロックＣＫｘに同期して分周クロックＣＫＢ０を一定時
間ずつ順次シフトし、複数の分周遅延クロックを生成す
る複数のフリップフロップ回路Ｆ１〜Ｆｎとを有する。

【０００５】ＰＬＬ回路１００は、位相比較器１０１
と、ローパスフィルタ１０２と、電圧制御型発振器１０
３と、カウンタ１０４とを有する。電圧制御型発振器１
０３は、高速クロックＣＫｘを発生する。カウンタ１０
４は、電圧制御型発振器１０３からの高速クロックＣＫ
ｘを計数することで分周回路１００Ａからの分周クロッ
クＣＫＢ０と同じ周期のクロック信号を発生する。位相
比較器１０１は、分周クロックＣＫＢ０とカウンタ１０
４からのクロックとの位相を比較し、カウンタからのク
ロックが分周クロックＣＫＢ０より位相が進むか遅れる
かを表す位相検出信号を出力する。位相検出信号はロー
パスフィルタ１０２で電圧に変換され、その電圧に応じ
て、電圧制御型発振器１０３は、高速クロックＣＫｘの
発生タイミングを、位相比較器１０１での位相が一致す
る方向に調整する。フリップフロップ回路Ｆ１〜Ｆｎ
は、電圧制御型発振器１０３からの高速クロックＣＫｘ
によって、分周クロックＣＫＢ０を順次シフトし、図１
６の分周遅延クロックを発生する。

【０００６】

【発明が解決しようとする課題】しかし、図１７のクロ
ック生成回路は、温度変化及び電圧変化の外乱により、
各遅延回路が一定の遅延を得ることができない。特に、
遅延回路の接続数が多くなるほど、遅延時間のばらつき
が加算されて大きくなるので、遅延回路の接続数を増や
すことができない。

【０００７】また、図１８のクロック生成回路は、ＰＬ
Ｌ回路を用いて外乱の影響を抑え、常に安定した遅延ク
ロックを生成するが、電圧制御型発振器を使用するの
で、ディジタル回路のみで構成することが困難であり、
電源も２系統必要とするため、コストを抑えることがで
きない問題がある。

【０００８】本発明の目的は、安定した複数の分周遅延
クロックを発生でき、且つディジタル化が容易なクロッ
ク生成回路を提供することにある。

【０００９】

【課題を解決するための手段】本発明によれば、基本ク
ロックを１／ｐ（ｐは２以上の整数）分周した分周クロ
ックを発生する分周器（図１の１）と、その分周器から
の分周クロックを基本クロックの１周期毎に順次シフト
した複数のシフト分周クロックを発生するシフトレジス
タ（図１の２）と、基本クロックを基本クロック周期よ
り短い時間で順次遅延して第１〜第ｎの遅延クロックを
発生する遅延クロック発生回路（図１の３）と、各シフ
ト分周クロックを第１〜第ｎの遅延クロック毎にシフト
した複数の分周遅延クロックを発生する分周遅延クロッ
ク発生回路（図１の４）とを含むクロック生成回路が得
られる。

【００１０】本発明によれば、遅延回路は、遅延クロッ
ク発生回路（図１の３）しか使われていない。したがっ
て、温度変化による遅延時間の変化は、この遅延クロッ
ク発生回路で発生する。ここで、遅延クロック発生回路
が直列接続した複数の遅延回路（図３の３０１〜３０
４）で構成されるとき、遅延クロック発生回路の遅延回
路の直列接続数がｎ、シフトレジスタからのシフト分周
クロックの数がｉ、分周遅延クロック発生回路が発生す
る分周遅延クロックの数がｋとすると、ｋ＝ｉ×ｎで表
される。したがって、本発明のクロック生成回路に使用
される遅延回路の直列接続数は、単純に遅延回路を直列
接続した従来のクロック生成回路に比べ１／ｉ倍とな
り、温度変化の影響を小さくできる。

【００１１】また、全ての回路は、フリップフロップ、
シフトレジスタなどのディジタル回路で構成できる。

【００１２】本発明によれば、第１〜第ｎの遅延クロッ
クを発生する遅延クロック発生回路は、基本クロックを
順次遅延する縦続接続した第１から第ｎ（ｎは２以上の
整数）の遅延回路（図８の１１〜１４）と、第ｎの遅延
回路からの遅延クロックと基本クロックとの位相を比較
する位相比較回路（図８の２１）と、位相比較結果に基
づいて、第ｎの遅延回路からの遅延クロックと基本クロ
ックとの位相を同期させる遅延制御値を発生し、その遅
延制御値によって第１から第ｎの遅延回路の遅延量をそ
れぞれ制御する遅延制御回路（図８の３１）とによって
構成されても良い。

【００１３】この遅延クロック生成回路は、位相比較結
果に基づいて発生した遅延制御値によって第１から第ｎ
の遅延回路の遅延量を制御するので、ディジタル回路で
構成できるだけでなく、安定した遅延クロックを発生す
る。

【００１４】第１から第ｎの遅延回路は、遅延制御回路
からの遅延制御値に応じて遅延時間を変化する可変遅延
回路である。この可変遅延回路は、直列に接続した複数
の遅延素子を有し、遅延素子の直列接続数を遅延制御値
によって変化させることで、遅延時間を可変する。

【００１５】具体的には、位相比較回路は、第ｎの遅延
回路からの遅延クロックと基本クロックとの位相を比較
し、第ｎの遅延回路からの遅延クロックが基本クロック
より位相が進んでいるか遅れているかを表す２値信号の
位相比較結果を出力する。第ｎの遅延回路からの遅延ク
ロックが基本クロックより位相が進んでいる場合、遅延
制御回路は、第１から第ｎの遅延回路の遅延量を順次大
きくするための遅延制御値を発生し、第ｎの遅延回路か
らの遅延クロックが基本クロックより位相が遅れている
場合、遅延制御回路は、第１から第ｎの遅延回路の遅延
の大きさを順次小さくするための遅延制御値を発生す
る。これによって、第ｎの遅延回路からの遅延クロック
が基本クロックの位相に同期するように制御され、位相
が安定する。このように遅延クロック発生回路は、基本
クロック毎に第１から第ｎの遅延回路の遅延量を順次変
化させることで、基本クロックの周期Ｔの間に各遅延回
路でほぼ均等な遅延量が設定される。

【００１６】

【発明の実施の形態】つぎに本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１７】図１に示す本発明の実施例のクロック生成
回路において、基本クロックＣＫｉｎは、分周器１と、
シフトレジスタ２と、遅延クロック発生回路３とに供給
される。

【００１８】分周器１は、基本クロックを１／４分周し
分周クロックを出力する。シフトレジスタ２は、図６の
タイミングチャートに示すように、分周クロックを基本
クロックＣＫｉｎに従って順次シフトすることにより、
基本クロック周期ずつシフトした第１から第４のシフト
分周クロックＬ１〜Ｌ４を発生する。遅延クロック発生
回路３は、図５のタイミングチャートに示すように、基
本クロック周期Ｔの１／４倍の時間で基本クロックを順
次遅延した第１から第４の遅延クロックＫ１〜Ｋ４を発
生する。第４の遅延クロックＫ４は基本クロックと同じ
位相である。

【００１９】分周遅延クロック発生回路４は、第１から
第４のシフト分周クロックＬ１〜Ｌ４をそれぞれ第１か
ら第４の遅延クロックＫ１〜Ｋ４に同期してシフトする
ことにより、第１から第１６の分周遅延クロックＭ１〜
Ｍ１６を発生する。たとえば、第１から第４の分周遅延
クロックＭ１〜Ｍ４は、図７に示すように、第１のシフ
ト分周クロックＬ１を第１から第４の遅延クロックＫ１
〜Ｋ４にそれぞれ同期してシフトしたものである。同様
に、第５から第８の分周遅延クロックＭ５〜Ｍ８は、第
２のシフト分周クロックＬ２を第１から第４の遅延クロ
ックＫ１〜Ｋ４にそれぞれ同期してシフトすることによ
り得られ、第９から第１２の分周遅延クロックＭ９〜Ｍ
１２は、第３のシフト分周クロックＬ３を遅延クロック
Ｋ１〜Ｋ４にそれぞれ同期してシフトすることにより、
第１３から第１６の遅延クロックＭ１３〜Ｍ１６は、第
４のシフト分周クロックＬ４を遅延クロックＫ１〜Ｋ４
にそれぞれ同期してシフトすることにより得られる。こ
のように、分周遅延クロック発生回路４は、シフト分周
クロック１つに対して、第１から第４の遅延クロックに
それぞれ同期した４つの分周遅延クロックを発生する。
各分周遅延クロックは、基本クロック周期Ｔの１／４倍
（分周クロックに対しては１／１６倍）ずつ遅延してい
る。

【００２０】図１のクロック発生回路において、遅延ク
ロック発生回路３は、基本クロックを順次遅延する遅延
回路で構成されるが、それ以外は、分周回路、シフトレ
ジスタで構成される。このため、第１から第１６の分周
遅延クロックは、最小限の遅延回路で構成でき、温度に
よる遅延時間の変化を抑えることができる。

【００２１】つぎに図１のクロック発生回路の各回路要
素の詳細について説明する。

【００２２】シフトレジスタ２は、図２に示すようにゲ
ート回路２１０と、直列に接続したフリップフロップ２
０１〜２０４によって構成される。フリップフロップ２
０１〜２０４は、分周器１からの分周クロックを基本ク
ロックＣＫｉｎに同期してシフトし、図６に示す第１か
ら第４のシフト分周クロックＬ１〜Ｌ４を発生する。

【００２３】遅延クロック発生回路３は、図３に示すよ
うに直列に接続した遅延回路３０１〜３０４によって構
成され、基本クロックＣＫｉｎをＴ／４時間ずつ遅延
し、図５に示す第１から第４の遅延クロックＫ１〜Ｋ４
を発生する。

【００２４】分周遅延クロック回路４は、図４に示すシ
フトレジスタ群で構成される。シフトレジスタ群４００
〜４０３は、第１のシフト分周クロックＬ１を第１から
第４の遅延クロックＫ１〜Ｋ４に同期して順次シフトす
る。シフトレジスタ群４１０〜４１３は、第２のシフト
分周クロックＬ２を第１から第４の遅延クロックＫ１〜
Ｋ４に同期して順次シフトする。シフトレジスタ群４２
０〜４２３は、第３のシフト分周クロックＬ３を第１か
ら第４の遅延クロックＫ１〜Ｋ４に同期して順次シフト
する。シフトレジスタ群４３０〜４３３は、第４のシフ
ト分周クロックＬ４を第１から第４の遅延クロックＫ１
〜Ｋ４に同期して順次シフトする。シフトレジスタ群の
各シフトレジスタから第１から第１６の遅延クロックＭ
１〜Ｍ１６がそれぞれ出力される。

【００２５】本発明の実施例によれば、遅延クロック発
生回路２の遅延回路の直列接続数がｎ（ｎは整数）、シ
フトレジスタからのシフト分周クロック数がｉ（ｉは２
以上の整数）、分周遅延クロック発生回路が発生する分
周遅延クロック数がｋ（ｋは２以上の整数）とすると、
ｋ＝ｉ×ｎで表される。したがって、本発明のクロック
生成回路に使用される遅延回路の直列接続数は、単純に
遅延回路を直列接続した従来のクロック生成回路に比べ
１／ｉ倍となり、温度変化の影響を小さくできる。

【００２６】また、図１のクロック生成回路は全てディ
ジタル回路で構成されるので、集積化が容易である。

【００２７】図８は、図１における遅延クロック発生回
路３の他の例を示す回路図である。この遅延クロック発
生回路は、遅延クロックを基本クロックの位相と比較し
ながら遅延クロックの位相を調整することにより、遅延
時間の温度変化による変動を完全に除去するものであ
る。

【００２８】図８において、遅延クロック発生回路３
は、直列に接続した第１から第４の遅延回路１１〜１４
と、位相比較回路２１と、遅延制御回路３１とを有す
る。遅延回路１１〜１４は、基本クロックＣＫｉｎを順
次遅延して遅延クロックＫ１〜Ｋ４を出力する。遅延回
路１１〜１４はそれぞれ同じ回路構成を有する。各遅延
回路の遅延時間（遅延量）は、遅延制御回路３１から出
力されディジタル値で表される遅延制御値によって決定
される。

【００２９】位相比較回路２１は、第４の遅延回路１４
からの遅延クロックＫ４と基本クロックＣＫｉｎとの位
相を比較し、遅延クロックＫ４が基本クロックＣＫｉｎ
より位相が進んでいるか遅れているかを表す２値信号の
位相比較結果を出力する。

【００３０】遅延クロックＫ４が基本クロックＣＫｉｎ
より位相が進んでいる場合、遅延制御回路３１は、遅延
回路１１〜１４の遅延時間を順次大きくするための第１
から第４の遅延制御値を遅延回路１１〜１４に供給す
る。また、遅延制御回路３１は、遅延クロックＫ４が基
本クロックＣＫｉｎより位相が遅れている場合、遅延回
路１１〜１４の遅延時間を順次小さくするための第１か
ら第４の遅延制御値を遅延回路１１〜１４に供給する。
これによって、第４の遅延回路１４からの遅延クロック
Ｋ４が基本クロックＣＫｉｎの位相に同期するように制
御され、また、各遅延回路の遅延時間が均等になる。

【００３１】遅延回路１１〜１４の遅延時間の制御に関
し、遅延制御回路３１は、１つの遅延回路のみに遅延量
を大きく変化させるのではなく、基本クロック毎に第１
から第４の遅延回路に向けて、あるいは第４から第１の
遅延回路に向けて順番に少しづつ遅延量を変化させる。
これによって、図６に示すように、遅延クロックＫ１〜
Ｋ４にほぼ均一な遅延が与えられる。すなわち、基本ク
ロック周期Ｔの１／ｎの遅延量が各遅延回路に設定され
る。

【００３２】次に図８の遅延クロック生成回路の各回路
要素について詳細に説明する。図９は第４の遅延回路１
４の詳細回路図である。第１から第３の遅延回路１１〜
１３もそれぞれ図９と同じ構成である。

【００３３】図９において、第４の遅延回路１４は、図
８の遅延制御回路３１からの第４の遅延制御値に応じて
前段の第３の遅延回路１３からの遅延クロックを遅延す
るセレクタ９０〜９ｍを有する。遅延回路１４の遅延ク
ロックＫ４は、最終段のセレクタ９ｍから出力される。
遅延制御回路３１からの第４の遅延制御値は、ｍビット
のディジタル信号で、その第１ビットから第ｍビットが
セレクタ９１から９ｍの選択制御端子に並列に供給され
る。遅延素子８１は、タイミング調整のための遅延回路
である。遅延制御回路３１からの第ｎの遅延制御値がセ
レクタ９０〜９ｍに供給されるタイミングで、遅延回路
１３からの遅延クロックがセレクタ９０〜９ｍの端子Ｂ
に安定して供給されるよう、遅延素子８１は、遅延クロ
ックＫ３を遅延する。

【００３４】セレクタ９１〜９ｍの端子Ａには前段のセ
レクタの出力が供給される。そして、セレクタ９０〜９
ｍはそれぞれ、選択制御端子Ｓがハイレベル「１」の場
合、端子Ａを、また、セレクト入力Ｓがローレベル
「０」の場合、端子Ｂ（遅延素子８１の出力）を選択す
る。セレクタ９０だけは、常に遅延素子８１の出力を選
択する。したがって、ｍビットの遅延制御値がすべて
「１」の場合、セレクタ９１〜９ｍは入力Ａを、ｍビッ
トの遅延制御値がすべて「０」の場合、入力Ｂを選択す
る。ここで、端子Ａが選択されることをセレクタの有
効、端子Ｂが選択されることをセレクタの無効と称する
と、セレクタ９ｍのみが有効の場合、遅延回路１４の遅
延量が最小で、セレクタ９１〜９ｍの全てが有効の場
合、遅延量が最大になる。

【００３５】以上の構成により、遅延回路１１〜１４
は、それぞれ前段の遅延回路からの遅延クロックに対し
て、ｍビットの遅延制御値に応じて選択され有効となっ
たセレクタの数（遅延値「１」が与えられたセレクタの
数）に応じた遅延を与える。結果的に、図６に示すよう
な遅延クロックＫ１〜Ｋ４が発生する。

【００３６】図９において、セレクタ１つの遅延時間ｔ
は、ｔ＝Ｔ／（ｎ×ｍ）で表されるものが好ましい。こ
こで、ｍは１つの遅延回路におけるセレクタ接続数（遅
延制御値のビット数）、ｎは遅延回路の総数、Ｔは基本
クロックの周期である。

【００３７】図１０は位相比較回路２１の詳細回路図、
図１２と図１３はその動作を示すタイミングチャートで
ある。これら図において、フリップフロップ４１は、図
８の第４の遅延回路１４からの遅延クロックＫ４でセッ
ト、遅延クロックＫ１の立ち上がりでリセットされるこ
とで、遅延クロックＫ４の立ち上がりから遅延クロック
Ｋ１の立ち上がりまでハイレベルの信号を出力する。リ
セットのタイミングは、遅延クロックＫ１とＫ２を入力
するゲート回路５１によって形成される。フリップフロ
ップ４２は、フリップフロップ４１の出力Ｑを基本クロ
ックＣＫｉｎでサンプリングし、位相比較結果として出
力する。したがって、図１２に示すように遅延クロック
Ｋ４の位相が基本クロックＣＫｉｎの位相より進んでい
る場合、位相比較結果はハイレベルになり、図１３に示
すように遅延クロックＫ４の位相が基本クロックの位相
より遅れている場合、位相比較結果はローレベルにな
る。

【００３８】図１１は遅延制御回路３１の詳細回路図で
ある。カウンタ回路６１は、基本クロックＣＫｉｎを計
数し、位相比較回路２１からの位相比較結果がハイレベ
ル（位相進み）の場合、アップカウント、ローレベル
（位相遅れ）の場合、ダウンカウントを実行する。すな
わち、位相比較毎に、１つずつカウント値が変化する。
また、カウンタ回路６１は、ｍビットの第１のカウント
値からｍビットの第ｎのカウント値まで同時に発生し、
それらが第１から第４の遅延制御値となる。図１４は、
カウンタ回路６１のカウント値を表す表である。

【００３９】位相進み状態が続く場合、カウンタ回路６
１は、位相進み検出毎に第１から第４のカウンタ値が順
次カウントアップする。最初、第１のカウンタ値が１つ
カウントアップし、次に第２のカウント値が１つカウン
トアップする。第２のカウント値が１つカウントアップ
すると、次に第３のカウント値が１つカウントアップす
る。このような動作は、位相比較結果がハイレベル状態
である限り継続し、第４のカウント値が１つカウントア
ップしてもなおハイレベルであれば、再び第１のカウン
ト値が１つカウントアップする動作から繰り返す。各カ
ウント値は、図９の遅延回路のセレクタ９ｍからセレク
タ９１に向かって順次有効になるように１つずつカウン
トアップする。１回のカウントアップで図９のセレクタ
１つ分の遅延時間が加えられる。

【００４０】位相遅れ状態が続く場合、カウンタ回路６
１は、位相遅れ検出毎に第４から第１のカウンタ値がカ
ウントダウンする。第４のカウント値が１つカウントダ
ウンすると、次に第３のカウント値が１つカウントダウ
ンし、その次には第２のカウント値が１つカウントダウ
ンする。このようなカウントダウン動作は、位相比較結
果がローレベルの状態である限り継続し、第１のカウン
ト値が１つカウントダウンしてもなおローレベルであれ
ば、再び第４のカウント値がカウントダウンする動作か
ら繰り返す。各カウント値は、１回のカウントで図９の
セレクタ９１から９ｍに向かって順次無効になるように
カウントダウンする。これによって、１回のカウントダ
ウンで図９のセレクタ１つ分の遅延時間が減らされる。

【００４１】ラッチ７２〜７４は、前段の遅延回路から
の遅延クロックに遅延制御値の遅延回路への供給タイミ
ングを同期させる役目を果たすタイミング調整回路であ
る。このラッチにより、図９の各遅延回路は、前段から
の遅延クロックを遅延制御値に応じた遅延時間だけ遅延
する。最終的には、基本クロックＣＫｉｎと遅延クロッ
クＫ４の位相が等しくなり、図５に示すように基本クロ
ックから基本クロック周期Ｔの間でＴ／ｎ時間ずつ遅延
した遅延クロックＫ１〜Ｋｎが生成される。

【００４２】以上説明したように、図８の遅延クロック
生成回路３は、位相比較回路２１が第４の遅延回路から
の遅延クロックＫ４と基本クロックＣＫｉｎとの位相を
比較し、位相比較結果に基づいて、遅延制御回路３１
は、遅延クロックＫ４と基本クロックＣＫｉｎとの位相
を同期させるための遅延制御値を発生し各遅延回路の遅
延量を設定するので、外乱の影響を抑えることができ、
基本クロックに対し常に一定の遅延を与える遅延回路が
実現される。また、遅延制御値は各遅延回路の遅延量を
決定するディジタル値で表現されるので、全ての回路を
ディジタル回路のみで構成することができる。

【００４３】本発明は以上説明した実施例に限定される
ものではなく、クレームに記載された範囲内で種々の変
形が可能である。例えば、図８に示す第４の遅延回路１
４において、遅延素子としてセレクタを使用したが、図
１５に示すように、セレクタ９０〜９ｍの代わりに、Ａ
ＮＤ、ＯＲゲートなどのディジタル遅延素子９００−１
〜９００−ｍとスイッチ９０１−１〜９０１−ｍを使用
してもよい。ディジタル遅延素子の遅延時間は、図９の
セレクタと同じである。スイッチ９０１−１〜９０１−
ｍは、ディジタル遅延素子９００−１〜９００−ｍを個
別に短絡するもので、遅延制御回路３１からの第４の遅
延制御値は、１ビット毎にスイッチ９０１−１〜９０１
−ｍにスイッチ制御信号として供給される。遅延制御値
が「１」のとき、スイッチ９０１−１〜９０１−ｍは開
きディジタル遅延素子が有効になり、「０」のときは、
スイッチが閉じてディジタル遅延素子が無効になる。し
たがって、遅延制御値によって、ディジタル遅延素子９
００−１〜９００−ｍの直列接続数すなわち遅延量が決
まる。

【００４４】

【発明の効果】以上説明したように、本発明では遅延制
御回路が、ｎ段目の遅延回路からの遅延クロックと基本
クロックとの位相を同期させる遅延値を発生し各遅延回
路の遅延量を設定するので、外乱の影響を抑え、常に一
定の遅延を与える遅延回路が実現される。また、遅延値
は各遅延回路の遅延量に直接結びつくディジタル値で表
現できるので、全ての回路をディジタル回路のみで構成
することができる。

【図面の簡単な説明】

【図１】図１は本発明の実施例におけるクロック生成回
路を示すブロック図である。

【図２】図２は図１のクロック生成回路におけるシフト
レジスタの詳細回路図である。

【図３】図３は図１のクロック生成回路における遅延ク
ロック発生回路の詳細回路図である。

【図４】図４は図１のクロック生成回路における分周遅
延クロック発生回路の詳細回路図である。

【図５】図５は分周クロックと図２のシフトレジスタか
らのシフト分周クロックを示すタイミングチャートであ
る。

【図６】図６は図３の遅延クロック発生回路からの遅延
クロックを示すタイミングチャートである。

【図７】図７は図４の分周遅延クロック発生回路の動作
を示すタイミングチャートである。

【図８】図８は図１のクロック生成回路における遅延ク
ロック発生回路の別の例を示す回路図である。

【図９】図９は図８の遅延クロック発生回路の遅延回路
の詳細回路図である。

【図１０】図１０は図８の遅延クロック発生回路の位相
比較回路の詳細回路図である。

【図１１】図１１は図８の遅延クロック発生回路の遅延
制御回路の詳細回路図である。

【図１２】図１２は位相進みの場合の図１０の位相比較
回路の動作を示すタイミングチャートである。

【図１３】図１３は位相遅れの場合の図１０の位相比較
回路の動作を示すタイミングチャートである。

【図１４】図１４は図１１の遅延制御回路のカウンタ回
路のカウント値を示す表である。

【図１５】図１５は図９の遅延回路の他の例を示す詳細
回路図である。

【図１６】図１６は従来の基本クロックと遅延クロック
を示すタイミングチャートである。

【図１７】図１７は従来の遅延クロック生成回路を示す
回路図である。

【図１８】図１８は従来の別の遅延クロック生成回路を
示す回路図である。

【符号の説明】

１ディジタルＰＬＬ回路２分周器３シフトレジスタ４フリップフロップ回路

Claims

【特許請求の範囲】

【請求項１】基本クロックを１／ｐ（ｐは２以上の整
数）分周した分周クロックを発生する分周器と、前記分
周器からの分周クロックを前記基本クロックの１周期毎
に順次シフトした複数のシフト分周クロックを発生する
シフトレジスタと、前記基本クロックをそのクロック周
期より短い時間で順次遅延して第１〜第ｎの遅延クロッ
クを発生する遅延クロック発生回路と、前記シフト分周
クロックを第１〜第ｎの遅延クロック毎にシフトするこ
とで複数の分周遅延クロックを発生する分周遅延クロッ
ク発生回路とを含む遅延クロック生成回路。
【請求項２】前記遅延クロック発生回路は、前記基本
クロックを順次遅延する第１から第ｎの遅延回路を有
し、前記第１から第ｎの遅延クロックは前記第１から第
ｎの遅延回路の出力信号であることを特徴とする請求項
１のクロック生成回路。
【請求項３】前記分周遅延クロック発生回路は、前記
シフト分周クロックを第１〜第ｎの遅延クロック毎にシ
フトする複数のシフトレジスタであることを特徴とする
請求項２の遅延クロック生成回路。
【請求項４】前記遅延クロック発生回路は、前記基本
クロックを順次遅延する縦続接続した第１から第ｎ（ｎ
は２以上の整数）の遅延回路と、第ｎの遅延回路からの
遅延クロックと前記基本クロックとの位相を比較し、位
相比較結果を発生する位相比較回路と、前記位相比較結
果に基づいて、第ｎの遅延回路からの遅延クロックと前
記基本クロックとの位相を同期させる遅延制御値を発生
し、前記遅延制御値によって前記第１から第ｎの遅延回
路の遅延量をそれぞれ制御する遅延制御回路とを含み、
前記第１から第ｎの遅延回路は、前記遅延制御値に応じ
て遅延時間を変化する可変遅延回路である請求項１の遅
延クロック生成回路。
【請求項５】前記第１から第ｎの遅延回路は、それぞ
れ直列に接続した複数の遅延素子を有し、前記遅延制御
回路は、前記遅延素子の直列接続数を前記遅延制御値に
よって変化させることを特徴とする請求項４の遅延クロ
ック生成回路。
【請求項６】前記遅延素子は、前段の遅延回路からの
遅延クロックと前段の遅延素子からの遅延信号の一方を
前記遅延制御値に応じて選択するセレクタから成り、前
記セレクタが前段の遅延素子からの遅延信号を選択する
ことによって、複数の遅延素子が直列接続される請求項
５の遅延クロック生成回路。
【請求項７】前記位相比較回路は、前記第ｎの遅延回
路からの遅延クロックと前記基本クロックとの位相を前
記基本クロック周期毎に比較し、ｎ段目の前記遅延回路
からの遅延クロックが前記基本クロックより位相が進ん
でいるか遅れているかを表す２値信号の位相比較結果を
出力することを特徴とする請求項４の遅延クロック生成
回路。
【請求項８】前記位相比較結果が第ｎの遅延回路から
の遅延クロックが前記基本クロックより位相が進むこと
を表すとき、前記遅延制御回路からの前記遅延制御値に
より前記第１から第ｎの遅延回路の遅延量が順次大きく
なり、前記位相比較結果が前記第ｎの遅延回路からの遅
延クロックが前記基本クロックより位相が遅れているこ
とを表すとき、前記遅延制御回路からの前記遅延制御値
により前記第１から第ｎの遅延回路の遅延量の大きさが
順次小さくなり、前記ｎの遅延回路からの遅延クロック
が基本クロックの位相に同期するように制御されること
を特徴とする請求項７の遅延クロック生成回路。
【請求項９】前記遅延制御回路は、前記位相比較回路
からの位相比較結果が前記第ｎの遅延回路からの遅延ク
ロックの位相進みを表すとき、前記基本クロックのアッ
プカウント、位相遅れを表すとき、前記基本クロックの
ダウンカウントを実行し、前記第１から第ｎの遅延回路
に供給するための第１から第ｎのカウンタ値を発生する
カウンタ回路と、前記第１から第ｎのカウンタ値を前記
第１から第ｎの遅延回路の遅延タイミングに合わせて、
前記遅延制御値として前記第１から第ｎの遅延回路へ供
給するタイミング調整回路とを含み、前記第１から第ｎ
のカウンタ値のそれぞれの大きさが前記第１から第ｎの
遅延回路における遅延量の大きさを表すことを特徴とす
る請求項８の遅延クロック生成回路。
【請求項１０】前記カウンタ回路は、位相進み検出毎
に第１から第ｎのカウンタ値を順次カウントアップし、
第ｎのカウント値がカウントアップしてもなお位相進み
の場合、再び第１のカウント値がカウントアップする動
作から繰り返すことを特徴とする請求項９の遅延クロッ
ク生成回路。
【請求項１１】前記カウンタ回路は、位相遅れ検出毎
に第ｎから第１のカウンタ値を順次カウントダウンし、
第１のカウント値がカウントダウンしてもなお位相進み
の場合、再び第ｎのカウント値がカウントアップする動
作から繰り返すことを特徴とする請求項１０の遅延クロ
ック生成回路。