JPH07142997A - ディレイ・ライン較正回路 - Google Patents
ディレイ・ライン較正回路Info
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- JPH07142997A JPH07142997A JP3196066A JP19606691A JPH07142997A JP H07142997 A JPH07142997 A JP H07142997A JP 3196066 A JP3196066 A JP 3196066A JP 19606691 A JP19606691 A JP 19606691A JP H07142997 A JPH07142997 A JP H07142997A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】可変ディレイ素子を持つディレイ・ラインの連
続較正を可能にする。 【構成】較正ループは、第１入力として、ディレイ・ラ
インへ供給されたローカル・クロックを受理し、第２入
力として、ｎ個の素子を持つディレイ・ラインのｎ個目
のディレイ素子によって生成されたディレイ・クロック
を受理する位相検出器を有する。ディレイ・ラインのデ
ィレイ素子のうち、少なくとも１個は可変ディレイ素子
である。検出器は、第１入力と、第２入力に供給された
クロックから導かれた位相差信号を出力する。制御回路
２０、２４は、検出器から位相差信号を受理し、対応す
る制御信号を生成する。制御信号は、ディレイ・ライン
のディレイを変化させるために、少なくとも１個の可変
ディレイ素子に供給される。
続較正を可能にする。 【構成】較正ループは、第１入力として、ディレイ・ラ
インへ供給されたローカル・クロックを受理し、第２入
力として、ｎ個の素子を持つディレイ・ラインのｎ個目
のディレイ素子によって生成されたディレイ・クロック
を受理する位相検出器を有する。ディレイ・ラインのデ
ィレイ素子のうち、少なくとも１個は可変ディレイ素子
である。検出器は、第１入力と、第２入力に供給された
クロックから導かれた位相差信号を出力する。制御回路
２０、２４は、検出器から位相差信号を受理し、対応す
る制御信号を生成する。制御信号は、ディレイ・ライン
のディレイを変化させるために、少なくとも１個の可変
ディレイ素子に供給される。
Description
【０００１】
【産業上の利用分野】この発明は、一般的には通信シス
テムと情報及びデータの処理システムに関し、特に、デ
ータ信号とローカル・クロックの位相オフセットを確認
し、位相をシフトさせた１連のクロックを生成するため
にディレイ・ラインを用いるディジタル位相ロック・ロ
ジック回路等に関する。
テムと情報及びデータの処理システムに関し、特に、デ
ータ信号とローカル・クロックの位相オフセットを確認
し、位相をシフトさせた１連のクロックを生成するため
にディレイ・ラインを用いるディジタル位相ロック・ロ
ジック回路等に関する。
【０００２】
【従来の技術】公開文献では、各種のディジタル位相ロ
ック・ロジック（ＤＰＬＬ）回路が取り上げられてい
る。初期の調査資料は、W.C. Lindseyらによる記事“Su
rveyof Digital Phase Locked Loops”（Proceedings o
f the IEEE、Vol.69、No.4、April 1981、pp. 410-43
1） に見られる。代表的なＤＰＬＬ回路は、周波数を固
定した発振器のローカル・クロックを使って固定ディレ
イ・ラインに入力を供給する。固定ディレイ・ライン
は、データ・トランジションとＤＰＬＬローカル・クロ
ックの位相オフセットを判定するために、また位相をシ
フトさせたクロックのソースとして用いられる。通常、
データ・トランジションが発生すると、ロジック回路が
ローカル・クロックを基にトランジションをタイムソー
トし、適切な位相選択信号を生成する。位相選択信号
は、ディレイ・ラインのクロックの１つを出力タイミン
グ変更クロックとして選択する。
ック・ロジック（ＤＰＬＬ）回路が取り上げられてい
る。初期の調査資料は、W.C. Lindseyらによる記事“Su
rveyof Digital Phase Locked Loops”（Proceedings o
f the IEEE、Vol.69、No.4、April 1981、pp. 410-43
1） に見られる。代表的なＤＰＬＬ回路は、周波数を固
定した発振器のローカル・クロックを使って固定ディレ
イ・ラインに入力を供給する。固定ディレイ・ライン
は、データ・トランジションとＤＰＬＬローカル・クロ
ックの位相オフセットを判定するために、また位相をシ
フトさせたクロックのソースとして用いられる。通常、
データ・トランジションが発生すると、ロジック回路が
ローカル・クロックを基にトランジションをタイムソー
トし、適切な位相選択信号を生成する。位相選択信号
は、ディレイ・ラインのクロックの１つを出力タイミン
グ変更クロックとして選択する。
【０００３】ＤＰＬＬ回路の固定ディレイ・ラインにつ
いては、たとえば、E.A. Zurfluhによる米国特許第４６
７７６４８号“Digital Phase Locked Loop Synchroniz
er”に述べられている。この特許によると、ある周波数
の発振器のローカル・クロック信号がアナログ・ディレ
イ・チェインに供給され、２重機能、すなわちデータ信
号とローカルに生成されたクロック信号の位相オフセッ
トの判定、及び位相シフト信号の取得に用いられる。評
価手段は、データ信号のトランジションが発生したと
き、位相オフセットを示すものとして２レベルのタップ
信号を取得し、適切な位相選択信号を生成する。位相選
択信号は、出力クロックとしてディレイ・ライン・タッ
プ信号の１つを選択する。評価手段は、すべてのデータ
・エッジ・トランジションで出力クロック信号を即座に
訂正する。
いては、たとえば、E.A. Zurfluhによる米国特許第４６
７７６４８号“Digital Phase Locked Loop Synchroniz
er”に述べられている。この特許によると、ある周波数
の発振器のローカル・クロック信号がアナログ・ディレ
イ・チェインに供給され、２重機能、すなわちデータ信
号とローカルに生成されたクロック信号の位相オフセッ
トの判定、及び位相シフト信号の取得に用いられる。評
価手段は、データ信号のトランジションが発生したと
き、位相オフセットを示すものとして２レベルのタップ
信号を取得し、適切な位相選択信号を生成する。位相選
択信号は、出力クロックとしてディレイ・ライン・タッ
プ信号の１つを選択する。評価手段は、すべてのデータ
・エッジ・トランジションで出力クロック信号を即座に
訂正する。
【０００４】ＤＰＬＬ回路の固定ディレイ・ラインつい
ては、Novof らによる米国特許出願第５９４２４２号
“Digital Integrating Clock Extractor” にも説明さ
れている。固定周波数発振器のローカル・クロックから
固定ディレイ・ラインに入力信号が供給され、１組のデ
ィレイ・クロック信号が生成される。このディレイ・ク
ロック信号から、受理されたシリアル・データ・ストリ
ームのタイムソートされた複数のデータ・エッジ・トラ
ンジションの積分と定期解析を基にタイミング変更クロ
ック信号が選択される。ディレイ・ライン・クロック信
号はここでも、データ・トランジションをタイムソート
するために、またタイミング変更クロック信号が選択さ
れるソースとして用いられる。
ては、Novof らによる米国特許出願第５９４２４２号
“Digital Integrating Clock Extractor” にも説明さ
れている。固定周波数発振器のローカル・クロックから
固定ディレイ・ラインに入力信号が供給され、１組のデ
ィレイ・クロック信号が生成される。このディレイ・ク
ロック信号から、受理されたシリアル・データ・ストリ
ームのタイムソートされた複数のデータ・エッジ・トラ
ンジションの積分と定期解析を基にタイミング変更クロ
ック信号が選択される。ディレイ・ライン・クロック信
号はここでも、データ・トランジションをタイムソート
するために、またタイミング変更クロック信号が選択さ
れるソースとして用いられる。
【０００５】ディレイ・ラインのＤＰＬＬ以外の応用例
は、I.I. Novofによる米国特許出願第５８８２５４号
“Digital Frequency Multiplication and DataSeriali
zation Circuits”に見られる。この例のディレイ・ラ
インは、Ｑ個１組のディレイ・クロックを生成するのに
用いられる。Ｑ個のディレイ・クロックは、Ｑ個のパラ
レル・データ・ビットのストリームを、送信や処理のた
めにシリアル・データに変換するために用いられる。Ｑ
個のパラレル・データ・ビットがシリアル・データ・ス
トリームとして順次出力されるように、ロジック回路に
よってＱ個の同期クロックが用いられ、Ｑ個のパラレル
・データ・ビットの各々がゲートされる。
は、I.I. Novofによる米国特許出願第５８８２５４号
“Digital Frequency Multiplication and DataSeriali
zation Circuits”に見られる。この例のディレイ・ラ
インは、Ｑ個１組のディレイ・クロックを生成するのに
用いられる。Ｑ個のディレイ・クロックは、Ｑ個のパラ
レル・データ・ビットのストリームを、送信や処理のた
めにシリアル・データに変換するために用いられる。Ｑ
個のパラレル・データ・ビットがシリアル・データ・ス
トリームとして順次出力されるように、ロジック回路に
よってＱ個の同期クロックが用いられ、Ｑ個のパラレル
・データ・ビットの各々がゲートされる。
【０００６】
【発明が解決しようとする課題】固定ディレイ・ライン
における実際のクロック・ディレイについては、製造条
件、環境条件、電源変動等による不確定性が大きい。所
望の仕様を満足するためには、通常は固定ディレイ・ラ
インに多数のディレイ素子が必要になる。ディレイ・ラ
インのどのタップにも、データのトランジション、ソー
ティング、及びデータ処理のための回路が必要なので、
これに比例して、ＤＰＬＬの複雑さ、チップ面積、消費
電力等が増大する。不要なディレイ素子はＤＰＬＬの性
能を抑えるようにも働く。
における実際のクロック・ディレイについては、製造条
件、環境条件、電源変動等による不確定性が大きい。所
望の仕様を満足するためには、通常は固定ディレイ・ラ
インに多数のディレイ素子が必要になる。ディレイ・ラ
インのどのタップにも、データのトランジション、ソー
ティング、及びデータ処理のための回路が必要なので、
これに比例して、ＤＰＬＬの複雑さ、チップ面積、消費
電力等が増大する。不要なディレイ素子はＤＰＬＬの性
能を抑えるようにも働く。
【０００７】そのため、ここで述べるディレイ・ライン
較正回路は、ＤＰＬＬ回路が複雑にならないように、ま
たディレイ・ラインの連続較正方式によって性能が高ま
るように設計される。
較正回路は、ＤＰＬＬ回路が複雑にならないように、ま
たディレイ・ラインの連続較正方式によって性能が高ま
るように設計される。
【０００８】
【課題を解決するための手段】簡単に述べると、この発
明ではディレイ・ラインの較正回路（ＤＰＬＬ用等）が
提供される。ディレイ・ラインは、直列に接続されたｎ
個のディレイ素子を持つ。少なくとも１個のディレイ素
子は可変ディレイ素子から成る。可変ディレイ素子は、
この素子に供給される制御信号の関数としてディレイ・
クロックを生成する。ディレイ・ラインはローカル・ク
ロックによって駆動される。基本実施例では、この発明
の較正ループ回路に位相検出器が含まれる。位相検出器
は、第１入力に、ディレイ・ラインに供給されたローカ
ル・クロックを受理し、第２入力に、ディレイ・ライン
のｎ個目のディレイ素子によって生成されたディレイ・
クロックを受理するように接続される。位相検出器は、
第１入力と第２入力に供給されたクロックの位相差から
導かれた位相差信号を出力する。位相差信号を受理して
制御信号を生成するために、制御回路と位相検出器が関
連づけられる。制御信号は、供給手段によって、少なく
とも１個の可変ディレイ素子に供給される。供給された
制御信号により、ローカル・クロックとｎ個目のディレ
イ素子のディレイ・クロックの位相差が所望の位相オフ
セットに近づくように、少なくとも１個の可変ディレイ
素子を通してディレイが変化する。
明ではディレイ・ラインの較正回路（ＤＰＬＬ用等）が
提供される。ディレイ・ラインは、直列に接続されたｎ
個のディレイ素子を持つ。少なくとも１個のディレイ素
子は可変ディレイ素子から成る。可変ディレイ素子は、
この素子に供給される制御信号の関数としてディレイ・
クロックを生成する。ディレイ・ラインはローカル・ク
ロックによって駆動される。基本実施例では、この発明
の較正ループ回路に位相検出器が含まれる。位相検出器
は、第１入力に、ディレイ・ラインに供給されたローカ
ル・クロックを受理し、第２入力に、ディレイ・ライン
のｎ個目のディレイ素子によって生成されたディレイ・
クロックを受理するように接続される。位相検出器は、
第１入力と第２入力に供給されたクロックの位相差から
導かれた位相差信号を出力する。位相差信号を受理して
制御信号を生成するために、制御回路と位相検出器が関
連づけられる。制御信号は、供給手段によって、少なく
とも１個の可変ディレイ素子に供給される。供給された
制御信号により、ローカル・クロックとｎ個目のディレ
イ素子のディレイ・クロックの位相差が所望の位相オフ
セットに近づくように、少なくとも１個の可変ディレイ
素子を通してディレイが変化する。
【０００９】基本実施例の具体例では、ディレイ・ライ
ンの各ディレイ素子は、可変ディレイ素子より成り、供
給手段が制御回路によって生成された制御信号をディレ
イ・ラインの各ディレイ素子に供給する。また別の実施
例では、位相差信号が、アップ信号とダウン信号のいず
れか１個から成る。制御回路は、アップ信号により、デ
ィレイ・ラインのディレイを大きくし、ダウン信号によ
りディレイ・ラインのディレイを小さくする。
ンの各ディレイ素子は、可変ディレイ素子より成り、供
給手段が制御回路によって生成された制御信号をディレ
イ・ラインの各ディレイ素子に供給する。また別の実施
例では、位相差信号が、アップ信号とダウン信号のいず
れか１個から成る。制御回路は、アップ信号により、デ
ィレイ・ラインのディレイを大きくし、ダウン信号によ
りディレイ・ラインのディレイを小さくする。
【００１０】ここでは、制御回路の２つの実施例につい
て述べる。１つは、制御回路に、位相検出器から出力さ
れた位相差信号を受理するように接続されたディジタル
・アップ／ダウン・カウンタと、ディジタル・アップ／
ダウン・カウンタ値をアナログ制御信号に変換するよう
にカウンタに接続されたディジタル／アナログ・コンバ
ータが含まれる。アナログ制御信号は各可変ディレイ素
子に供給される。もう１つの実施例では、制御回路に、
チャージ・ポンプと、その出力につながるフィルタが含
まれる。フィルタの値は制御信号より成る。チャージ・
ポンプは、位相検出器から出力された位相差信号を受理
し、アナログ制御信号を生成するためにフィルタを充電
または放電することによって位相差信号に応答するよう
に接続される。アナログ制御信号は、ディレイ・ライン
の各ディレイ素子に供給される。
て述べる。１つは、制御回路に、位相検出器から出力さ
れた位相差信号を受理するように接続されたディジタル
・アップ／ダウン・カウンタと、ディジタル・アップ／
ダウン・カウンタ値をアナログ制御信号に変換するよう
にカウンタに接続されたディジタル／アナログ・コンバ
ータが含まれる。アナログ制御信号は各可変ディレイ素
子に供給される。もう１つの実施例では、制御回路に、
チャージ・ポンプと、その出力につながるフィルタが含
まれる。フィルタの値は制御信号より成る。チャージ・
ポンプは、位相検出器から出力された位相差信号を受理
し、アナログ制御信号を生成するためにフィルタを充電
または放電することによって位相差信号に応答するよう
に接続される。アナログ制御信号は、ディレイ・ライン
の各ディレイ素子に供給される。
【００１１】この発明は、一般的には、可変ディレイ素
子を持つディレイ・ラインの連続較正を可能にするもの
である。実施例では、ディレイ・ラインは複数の可変デ
ィレイ素子を持ち、各ディレイ素子には、較正ループに
よって生成された制御信号が供給される。代表的な構成
では、制御信号は、ディレイ・ラインに供給されたロー
カル・クロックと、ディレイ・ラインのｎ個目のディレ
イ素子によって生成されたディレイ・クロックの位相差
が最小になるように、ループによって定義される。この
発明の連続的な較正回路により、他の場合にはＤＰＬＬ
を実現するために回路が複雑になるのが避けられるとと
もに、ＤＰＬＬの性能と、ディレイ・ラインの連続した
ディレイ・クロック相互間の分解能が高まる。
子を持つディレイ・ラインの連続較正を可能にするもの
である。実施例では、ディレイ・ラインは複数の可変デ
ィレイ素子を持ち、各ディレイ素子には、較正ループに
よって生成された制御信号が供給される。代表的な構成
では、制御信号は、ディレイ・ラインに供給されたロー
カル・クロックと、ディレイ・ラインのｎ個目のディレ
イ素子によって生成されたディレイ・クロックの位相差
が最小になるように、ループによって定義される。この
発明の連続的な較正回路により、他の場合にはＤＰＬＬ
を実現するために回路が複雑になるのが避けられるとと
もに、ＤＰＬＬの性能と、ディレイ・ラインの連続した
ディレイ・クロック相互間の分解能が高まる。
【００１２】
【実施例】図１は、ディジタル位相ロック・ループ（Ｄ
ＰＬＬ）に用いられるような１組の位相シフト・クロッ
クを生成する典型的な固定ディレイ・ライン（１２）を
示す。ローカル・クロック１０によって駆動されるディ
レイ・ライン１２は、ｎ個の固定ディレイ回路またはデ
ィレイ素子“Ｄf”（ｎは少なくとも１個であるが、２
個以上が普通である）を含む。ライン１２は、素子“Ｄ
f” を通して、各々位相の異なる１組のディレイ・クロ
ックｆ（０）、ｆ（１）、．．．、ｆ（ｎ−１）、ｆ
（ｎ）を生成する。ライン１２のｎ個のタップの１つで
出力されるディレイ・クロックは、ｆ（０）を除いて、
ローカル・クロック１０と周波数が同じであるが、位相
は異なる。代表的なＤＰＬＬの場合、ｎ個目のディレイ
素子“Ｄf”を含めたディレイ・ライン１２のトータル
・ディレイ“Ｔ”は、ローカル・クロック周期（または
その倍数）に等しい。各ディレイ素子“Ｄf” によって
生成された位相ディレイは、理想的には他の各ディレイ
素子によって生成された位相ディレイに等しく、隣接し
たディレイ・ライン・タップ間の位相ディレイ“Ｄ”は
次のように定義される。 Ｄ＝Ｔ／ｎ ここで、ｎは固定データ素子“Ｄf” の個数である。先
に触れたように、ディレイ・クロックｆ（０）、ｆ
（１）、．．．ｆ（ｎ−１）、ｆ（ｎ）は、代表的なＤ
ＰＬＬでは、（１）データ・エッジ・トランジションを
ソートするために、また（２）ソートされたデータ・エ
ッジ・トランジションを基にタイミングが変更されたＤ
ＰＬＬクロックが選択されるプールとして用いられる。
ただし、固定ディレイ・ラインの実際のクロック・ディ
レイについて不確定性が大きいのは、通常は、製造条
件、環境条件、電源変動等による。
ＰＬＬ）に用いられるような１組の位相シフト・クロッ
クを生成する典型的な固定ディレイ・ライン（１２）を
示す。ローカル・クロック１０によって駆動されるディ
レイ・ライン１２は、ｎ個の固定ディレイ回路またはデ
ィレイ素子“Ｄf”（ｎは少なくとも１個であるが、２
個以上が普通である）を含む。ライン１２は、素子“Ｄ
f” を通して、各々位相の異なる１組のディレイ・クロ
ックｆ（０）、ｆ（１）、．．．、ｆ（ｎ−１）、ｆ
（ｎ）を生成する。ライン１２のｎ個のタップの１つで
出力されるディレイ・クロックは、ｆ（０）を除いて、
ローカル・クロック１０と周波数が同じであるが、位相
は異なる。代表的なＤＰＬＬの場合、ｎ個目のディレイ
素子“Ｄf”を含めたディレイ・ライン１２のトータル
・ディレイ“Ｔ”は、ローカル・クロック周期（または
その倍数）に等しい。各ディレイ素子“Ｄf” によって
生成された位相ディレイは、理想的には他の各ディレイ
素子によって生成された位相ディレイに等しく、隣接し
たディレイ・ライン・タップ間の位相ディレイ“Ｄ”は
次のように定義される。 Ｄ＝Ｔ／ｎ ここで、ｎは固定データ素子“Ｄf” の個数である。先
に触れたように、ディレイ・クロックｆ（０）、ｆ
（１）、．．．ｆ（ｎ−１）、ｆ（ｎ）は、代表的なＤ
ＰＬＬでは、（１）データ・エッジ・トランジションを
ソートするために、また（２）ソートされたデータ・エ
ッジ・トランジションを基にタイミングが変更されたＤ
ＰＬＬクロックが選択されるプールとして用いられる。
ただし、固定ディレイ・ラインの実際のクロック・ディ
レイについて不確定性が大きいのは、通常は、製造条
件、環境条件、電源変動等による。
【００１３】この発明のアプローチは、従来の固定ディ
レイ素子を可変ディレイ素子に置き換え、ラインの連続
較正を可能にすることである。従来の技術で得られる可
変ディレイ素子“ＤV” は、制御入力“ｃ”でアナログ
電圧／電流制御信号を受理する（図２、図３参照）。入
力“ｃ”のこの電圧／電流信号は可変ディレイ素子“Ｄ
V” のディレイを制御する。可変ディレイ素子は、製造
条件や環境条件によるクロック・ディレイの変化の程度
に合わせて設計されている。これらの素子は、入力から
出力までディジタル回路より成るが、通常はアナログ制
御信号によって制御される。現在利用できるディジタル
制御型の可変ディレイ素子は普通、アナログ制御による
ディレイ素子よりも性能が落ちる。
レイ素子を可変ディレイ素子に置き換え、ラインの連続
較正を可能にすることである。従来の技術で得られる可
変ディレイ素子“ＤV” は、制御入力“ｃ”でアナログ
電圧／電流制御信号を受理する（図２、図３参照）。入
力“ｃ”のこの電圧／電流信号は可変ディレイ素子“Ｄ
V” のディレイを制御する。可変ディレイ素子は、製造
条件や環境条件によるクロック・ディレイの変化の程度
に合わせて設計されている。これらの素子は、入力から
出力までディジタル回路より成るが、通常はアナログ制
御信号によって制御される。現在利用できるディジタル
制御型の可変ディレイ素子は普通、アナログ制御による
ディレイ素子よりも性能が落ちる。
【００１４】この発明による較正ループの第１実施例を
図２に示した。この較正回路は、位相検出器１４、チャ
ージ・ポンプ２０、及びフィルタ２４を含む。フィルタ
２４の容量値（コンデンサまたはコンデンサの組み合わ
せによるもの等）は、ディレイ素子の各入力“ｃ”に供
給される制御信号より成る。ローカル・クロック１０
は、可変ディレイ・ライン１２’の入力のほかに、位相
検出器１４の第１入力に供給される。可変ディレイ・ラ
イン１２’はｎ個の可変ディレイ素子“ＤV” を含む。
ライン１２’は、各々位相の異なる１組のディレイ・ク
ロックｆ（０）’、ｆ（１）’、．．．、ｆ（ｎ−
１）’、ｆ（ｎ）’を生成する。
図２に示した。この較正回路は、位相検出器１４、チャ
ージ・ポンプ２０、及びフィルタ２４を含む。フィルタ
２４の容量値（コンデンサまたはコンデンサの組み合わ
せによるもの等）は、ディレイ素子の各入力“ｃ”に供
給される制御信号より成る。ローカル・クロック１０
は、可変ディレイ・ライン１２’の入力のほかに、位相
検出器１４の第１入力に供給される。可変ディレイ・ラ
イン１２’はｎ個の可変ディレイ素子“ＤV” を含む。
ライン１２’は、各々位相の異なる１組のディレイ・ク
ロックｆ（０）’、ｆ（１）’、．．．、ｆ（ｎ−
１）’、ｆ（ｎ）’を生成する。
【００１５】検出器１４は、第２入力でライン１２’の
ｎ個目の可変ディレイ素子から出力されたディレイ・ク
ロックｆ（ｎ）’を受理する。ローカル・クロックｆ
（０）’とディレイ・クロックｆ（ｎ）’の位相は、検
出器１４で比較され、その差を表わす信号がチャージ・
ポンプ２０に出力される。ディレイ・クロックｆ
（ｎ）’の位相が、ローカル・クロックｆ（０）’より
も遅れている場合、検出器１４はライン１６で“アッ
プ”信号を生成する。チャージ・ポンプは、ライン１６
を通してフィルタ２４の容量を増やす。これにより、ラ
イン２２を介してライン１２’のディレイ素子“ＤV”
の制御入力“ｃ”に供給される制御信号（電圧／電流
等）が増加する。可変ディレイ素子の制御電圧／電流を
増加させることによって、クロックｆ（０）’とクロッ
クｆ（ｎ）’の位相が一致するまで（クロックｆ
（ｎ）’がクロックｆ（０）’から正確に１ローカル・
クロック周期だけオフセットされる等）ライン１２’の
ディレイが大きくなる。
ｎ個目の可変ディレイ素子から出力されたディレイ・ク
ロックｆ（ｎ）’を受理する。ローカル・クロックｆ
（０）’とディレイ・クロックｆ（ｎ）’の位相は、検
出器１４で比較され、その差を表わす信号がチャージ・
ポンプ２０に出力される。ディレイ・クロックｆ
（ｎ）’の位相が、ローカル・クロックｆ（０）’より
も遅れている場合、検出器１４はライン１６で“アッ
プ”信号を生成する。チャージ・ポンプは、ライン１６
を通してフィルタ２４の容量を増やす。これにより、ラ
イン２２を介してライン１２’のディレイ素子“ＤV”
の制御入力“ｃ”に供給される制御信号（電圧／電流
等）が増加する。可変ディレイ素子の制御電圧／電流を
増加させることによって、クロックｆ（０）’とクロッ
クｆ（ｎ）’の位相が一致するまで（クロックｆ
（ｎ）’がクロックｆ（０）’から正確に１ローカル・
クロック周期だけオフセットされる等）ライン１２’の
ディレイが大きくなる。
【００１６】ｎ個目の可変ディレイ素子のディレイ・ク
ロックｆ（ｎ）’の位相がローカル・クロックｆ
（０）’の位相よりも大きい場合は、検出器１４がライ
ン１８で“ダウン”信号を生成する。チャージ・ポンプ
は、ライン１８を通してフィルタ２４の容量を少なくす
る。これにより可変ディレイ素子に供給される制御電圧
／電流が減少する。素子“ＤV” に供給される制御電圧
を少なくすることによって、クロックｆ（０）’とクロ
ックｆ（ｎ）’の位相が一致するまでライン１２’のデ
ィレイが小さくなる。
ロックｆ（ｎ）’の位相がローカル・クロックｆ
（０）’の位相よりも大きい場合は、検出器１４がライ
ン１８で“ダウン”信号を生成する。チャージ・ポンプ
は、ライン１８を通してフィルタ２４の容量を少なくす
る。これにより可変ディレイ素子に供給される制御電圧
／電流が減少する。素子“ＤV” に供給される制御電圧
を少なくすることによって、クロックｆ（０）’とクロ
ックｆ（ｎ）’の位相が一致するまでライン１２’のデ
ィレイが小さくなる。
【００１７】この較正方式により、ディレイ・ラインの
クロックｆ（ｎ）’が、ローカル・クロックｆ（０）’
に対して１クロック周期のディレイでロックされる。こ
れはＤＰＬＬの機能にとって有益である。ただし、どの
ように実現するかによるが、ディレイ・ラインのクロッ
クｆ（ｎ）’は、クロック周期の所望の倍数だけロック
でき、またローカル・クロックが対称な信号であれば、
ディレイ・クロックｆ（ｎ）’を１ローカル・クロック
周期の倍数ではなく半クロック周期に較正することがで
きる。
クロックｆ（ｎ）’が、ローカル・クロックｆ（０）’
に対して１クロック周期のディレイでロックされる。こ
れはＤＰＬＬの機能にとって有益である。ただし、どの
ように実現するかによるが、ディレイ・ラインのクロッ
クｆ（ｎ）’は、クロック周期の所望の倍数だけロック
でき、またローカル・クロックが対称な信号であれば、
ディレイ・クロックｆ（ｎ）’を１ローカル・クロック
周期の倍数ではなく半クロック周期に較正することがで
きる。
【００１８】ディジタルＣＭＯＳまたはＧａＡｓ技術の
ようにディジタル回路しか使用できない場合は、この発
明のディレイ・ライン較正ループは、図３に示したよう
な回路で実現することができる。図示のとおり、ローカ
ル・クロック１０はここでも、位相検出器１４の第１入
力とともに、可変ディレイ・ライン１２’の入力に供給
される。検出器１４は、第２入力で、ｎ個目の可変ディ
レイ素子“ＤV” のディレイ・クロックｆ（ｎ）’を受
理する。検出器１４からライン１６、１８へは、ローカ
ル・クロックｆ（０）’と、ライン１２’のｎ個目のデ
ィレイ素子“ＤV” からのディレイ・クロックｆ
（ｎ）’の位相差に応じて、“アップ”信号または“ダ
ウン”信号が出力される。検出器１４から出力された位
相差信号は、アップ／ダウン・カウンタ３０に供給さ
れ、カウンタ３０からディジタル／アナログ・コンバー
タ（ＤＡＣ）３２に供給される。コンバータ３２は制御
信号を、可変ディレイ・ライン１２’を成す素子
“ＤV” の各制御入力“ｃ”にライン３３を通して出力
する。
ようにディジタル回路しか使用できない場合は、この発
明のディレイ・ライン較正ループは、図３に示したよう
な回路で実現することができる。図示のとおり、ローカ
ル・クロック１０はここでも、位相検出器１４の第１入
力とともに、可変ディレイ・ライン１２’の入力に供給
される。検出器１４は、第２入力で、ｎ個目の可変ディ
レイ素子“ＤV” のディレイ・クロックｆ（ｎ）’を受
理する。検出器１４からライン１６、１８へは、ローカ
ル・クロックｆ（０）’と、ライン１２’のｎ個目のデ
ィレイ素子“ＤV” からのディレイ・クロックｆ
（ｎ）’の位相差に応じて、“アップ”信号または“ダ
ウン”信号が出力される。検出器１４から出力された位
相差信号は、アップ／ダウン・カウンタ３０に供給さ
れ、カウンタ３０からディジタル／アナログ・コンバー
タ（ＤＡＣ）３２に供給される。コンバータ３２は制御
信号を、可変ディレイ・ライン１２’を成す素子
“ＤV” の各制御入力“ｃ”にライン３３を通して出力
する。
【００１９】ディレイ・クロックｆ（ｎ）’の位相が、
ローカル・クロックｆ（０）’の位相よりも遅れている
場合、検出器はライン１６で“アップ”信号を生成し、
アップ／ダウン・カウンタ３０がインクリメントされ
る。カウンタ３０の値はラインＣ１．．．Ｃｍで得られ
る。ＤＡＣ３２はアップ／ダウン・カウンタの新しい出
力を、可変ディレイ素子“ＤV” に供給するために、高
い制御電圧／電流としてデコードする。先に述べたとお
り、可変ディレイ素子に供給される制御電圧／電流は、
ローカル・クロックｆ（０）’とディレイ・クロックｆ
（ｎ）’の位相が等しくなるように、等しくなるまでラ
イン１２’のディレイを大きくする。
ローカル・クロックｆ（０）’の位相よりも遅れている
場合、検出器はライン１６で“アップ”信号を生成し、
アップ／ダウン・カウンタ３０がインクリメントされ
る。カウンタ３０の値はラインＣ１．．．Ｃｍで得られ
る。ＤＡＣ３２はアップ／ダウン・カウンタの新しい出
力を、可変ディレイ素子“ＤV” に供給するために、高
い制御電圧／電流としてデコードする。先に述べたとお
り、可変ディレイ素子に供給される制御電圧／電流は、
ローカル・クロックｆ（０）’とディレイ・クロックｆ
（ｎ）’の位相が等しくなるように、等しくなるまでラ
イン１２’のディレイを大きくする。
【００２０】ディレイ・クロックｆ（ｎ）’の位相が、
ローカル・クロックｆ（０）’の位相よりも進んでいる
場合、検出器１４は、ライン１８で“ダウン”信号を生
成する。これによりアップ／ダウン・カウンタ３０がデ
クリメントされる。ＤＡＣ３２は、アップ／ダウン・カ
ウンタの新しい出力を、低い制御電圧／電流としてデコ
ードする。これにより、この場合もクロックｆ（０）’
とｆ（ｎ）’の位相が一致するように、一致するまでラ
イン１２’の可変ディレイ素子“ＤV” のディレイが小
さくなる。先の実施例と同じく、このディレイ・ライン
較正回路も、理想的には、ＤＰＬＬ環境で、クロックｆ
（ｎ）’のディレイをクロックｆ（０）’に対して１ロ
ーカル・クロック周期だけロックするように機能する。
ローカル・クロックｆ（０）’の位相よりも進んでいる
場合、検出器１４は、ライン１８で“ダウン”信号を生
成する。これによりアップ／ダウン・カウンタ３０がデ
クリメントされる。ＤＡＣ３２は、アップ／ダウン・カ
ウンタの新しい出力を、低い制御電圧／電流としてデコ
ードする。これにより、この場合もクロックｆ（０）’
とｆ（ｎ）’の位相が一致するように、一致するまでラ
イン１２’の可変ディレイ素子“ＤV” のディレイが小
さくなる。先の実施例と同じく、このディレイ・ライン
較正回路も、理想的には、ＤＰＬＬ環境で、クロックｆ
（ｎ）’のディレイをクロックｆ（０）’に対して１ロ
ーカル・クロック周期だけロックするように機能する。
【００２１】上記の内容からわかるように、この発明で
は、可変ディレイ素子を持つディレイ・ラインが連続的
に較正される。可変ディレイ素子は、ディレイ・ライン
に供給されたローカル・クロックと、ディレイ・ライン
の最後またはｎ個目のディレイ素子によって生成された
ディレイ・クロックの位相差が最小になるように、較正
ループから実施例で定義された制御信号を受理する。こ
のアプローチでは、他の場合にはＤＰＬＬを実現するの
に必要な複雑な回路が簡素化されるとともに、ＤＰＬＬ
の性能と、ディレイ・ラインの連続したディレイ・クロ
ック相互間の分解能が高まる。また、この発明の較正さ
れたディレイ・ラインのディレイは、プロセス・パラメ
ータ、温度、電源の変動等に影響を受けない。
は、可変ディレイ素子を持つディレイ・ラインが連続的
に較正される。可変ディレイ素子は、ディレイ・ライン
に供給されたローカル・クロックと、ディレイ・ライン
の最後またはｎ個目のディレイ素子によって生成された
ディレイ・クロックの位相差が最小になるように、較正
ループから実施例で定義された制御信号を受理する。こ
のアプローチでは、他の場合にはＤＰＬＬを実現するの
に必要な複雑な回路が簡素化されるとともに、ＤＰＬＬ
の性能と、ディレイ・ラインの連続したディレイ・クロ
ック相互間の分解能が高まる。また、この発明の較正さ
れたディレイ・ラインのディレイは、プロセス・パラメ
ータ、温度、電源の変動等に影響を受けない。
【００２２】この発明について具体例を挙げて説明した
が、この発明はここに述べた特定の実施例に限られるも
のでないことが理解されよう。例えば、ディレイ・ライ
ンは可変ディレイ素子を、全部ではなく少なくとも１個
のディレイ素子より構成し、他の素子は固定ディレイ素
子として構成することができる。このような回路は、個
々のディレイ素子によって出力されたディレイ・クロッ
ク相互間の位相の分解能があまり重要ではない場合に使
用できよう。
が、この発明はここに述べた特定の実施例に限られるも
のでないことが理解されよう。例えば、ディレイ・ライ
ンは可変ディレイ素子を、全部ではなく少なくとも１個
のディレイ素子より構成し、他の素子は固定ディレイ素
子として構成することができる。このような回路は、個
々のディレイ素子によって出力されたディレイ・クロッ
ク相互間の位相の分解能があまり重要ではない場合に使
用できよう。
【００２３】
【発明の効果】この発明によれば、可変ディレイ素子を
持つディレイ・ラインの連続較正が可能になる。
持つディレイ・ラインの連続較正が可能になる。
【図１】固定ディレイ・ラインと、そのためのクロック
を表わすブロック図である。
を表わすブロック図である。
【図２】この発明による可変ディレイ・ラインと較正回
路の第１実施例を表わすブロック図である。
路の第１実施例を表わすブロック図である。
【図３】この発明による可変ディレイ・ラインと較正回
路の第２実施例を表わすブロック図である。
路の第２実施例を表わすブロック図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランク・デイヴィッド・フェライオロ アメリカ合衆国ニューヨーク州、ニューウ インザ、スプルース・ストリート 225番 地 (72)発明者 ジョン・エドウィン・ガースバーク アメリカ合衆国バーモント州、バーリント ン、サウス・ウィラード・ストリート 500番地 (72)発明者 イリヤ・ヨセフォヴィッチ・ノーヴォク アメリカ合衆国バーモント州、バーリント ン、スプルース・ストリート 10番地
Claims (5)
- 【請求項１】入力がクロックを受理するように接続さ
れ、ｎ個のディレイ素子が直列に接続され、該ｎ個の各
ディレイ素子が、位相の異なるディレイ・クロックを出
力し、該ｎ個のディレイ素子の少なくとも１個が、可変
ディレイ素子より成り、該可変ディレイ素子が、該素子
に供給される制御信号の関数としてのディレイ・クロッ
クを生成する、ディレイ・ラインの較正回路であって、 上記ディレイ・ラインに供給されたクロックと、該ディ
レイ・ラインの直列に接続されたｎ個目のディレイ素子
から出力されたディレイ・クロックとを入力として受理
するように接続され、該クロック入力の位相差を表わす
信号を出力する、位相検出器と、 上記位相差信号を受理して制御信号を生成するために上
記位相検出器に関連づけられた制御回路と、 上記少なくとも１個のディレイ素子に上記制御信号を供
給する手段とを含み、 上記制御回路によって生成された上記制御信号により、
上記ｎ個目のディレイ素子から出力された上記ディレイ
・クロックが、上記供給されたクロックに対して所望の
位相オフセットに近づくように上記少なくとも１個のデ
ィレイ素子のディレイを変化させる、 ディレイ・ライン較正回路。 - 【請求項２】上記ｎ個のディレイ素子が各々可変ディレ
イ素子より成り、上記供給手段が、上記制御信号を上記
ディレイ・ラインの各ディレイ素子に供給する手段を含
む、 請求項１の較正回路。 - 【請求項３】上記位相差信号が、アップ信号とダウン信
号のいずれか１個より成り、該アップ信号によって、上
記制御回路が制御信号を生成し、該制御信号によって、
上記ディレイ・ラインのディレイが小さくなり、該ダウ
ン信号によって、該制御回路が制御信号を生成し、該制
御信号によって該ディレイ・ラインのディレイが大きく
なる、 請求項２の較正回路。 - 【請求項４】上記可変ディレイ素子が各々、アナログ制
御信号を要し、上記制御回路が、上記位相検出器から出
力された上記位相差信号を受理するように接続されたデ
ィジタル・アップ／ダウン・カウンタと、該カウンタの
出力につながるディジタル／アナログ・コンバータとを
含み、該カウンタが、アップ信号の受理によってインク
リメントされ、ダウン信号の受理によってデクリメント
され、該ディジタル／アナログ・コンバータが該ディジ
タル・アップ／ダウン・カウンタの値をアナログ制御信
号に変換する、 請求項３の較正回路。 - 【請求項５】上記ディレイ・ラインのディレイ素子が各
々、アナログ制御信号を要し、上記制御回路が、該制御
回路の出力につながるチャージ・ポンプとフィルタとを
含み、該フィルタの容量が該アナログ制御信号を成し、
該チャージ・ポンプが、上記位相差信号を受理し、制御
信号が生成されるように該フィルタを充電／放電するこ
とによって該位相差信号に応答し、該制御信号によっ
て、上記ｎ個目のディレイ素子から出力された上記ディ
レイ・クロックが、上記供給されたクロックに対して所
望の位相オフセットに近づくように上記少なくとも１個
のディレイ素子のディレイを変化させる、 請求項１の較正回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62022490A | 1990-11-29 | 1990-11-29 | |
| US620224 | 1990-11-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142997A true JPH07142997A (ja) | 1995-06-02 |
Family
ID=24485078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196066A Pending JPH07142997A (ja) | 1990-11-29 | 1991-07-11 | ディレイ・ライン較正回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0487902A3 (ja) |
| JP (1) | JPH07142997A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003036796A1 (fr) * | 2001-10-19 | 2003-05-01 | Advantest Corporation | Circuit en boucle a phase asservie, circuit en boucle a retard de phase, generateur de synchronisation, instrument d'essai a semi-conducteurs et circuit integre a semi-conducteurs |
| JPWO2005050844A1 (ja) * | 2003-11-20 | 2007-06-14 | 株式会社アドバンテスト | 可変遅延回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE500929C2 (sv) * | 1993-02-24 | 1994-10-03 | Ellemtel Utvecklings Ab | Signalbehandlingskrets och förfarande för fördröjning av en binär periodisk insignal |
| US5719514A (en) * | 1995-03-31 | 1998-02-17 | Ando Electric Co., Ltd. | Delay circuit compensating for variations in delay time |
| US5663767A (en) * | 1995-10-25 | 1997-09-02 | Thomson Consumer Electronics, Inc. | Clock re-timing apparatus with cascaded delay stages |
| US6060929A (en) * | 1996-09-20 | 2000-05-09 | Konica Corporation | Signal delay apparatus |
| GB9704719D0 (en) * | 1997-03-07 | 1997-04-23 | Plessey Semiconductors Ltd | Frequency tracking arrangements |
| US6028903A (en) * | 1997-03-31 | 2000-02-22 | Sun Microsystems, Inc. | Delay lock loop with transition recycling for clock recovery of NRZ run-length encoded serial data signals |
| US6956423B2 (en) | 2002-02-01 | 2005-10-18 | Agilent Technologies, Inc. | Interleaved clock signal generator having serial delay and ring counter architecture |
| US7905089B2 (en) | 2007-09-13 | 2011-03-15 | Caterpillar Inc. | Actuator control system implementing adaptive flow control |
| CN113315493B (zh) * | 2021-04-16 | 2023-12-19 | 深圳市紫光同创电子有限公司 | 时钟校准电路和可编程逻辑芯片 |
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| JPS60103731A (ja) * | 1983-10-17 | 1985-06-08 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 制御発振回路 |
| JPS615100A (ja) * | 1984-05-17 | 1986-01-10 | イエルカ−・ポラ−ト | 蛋白質の分離および固定用吸着剤 |
Family Cites Families (4)
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|---|---|---|---|---|
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| JPS5972814A (ja) * | 1982-10-20 | 1984-04-24 | Sanyo Electric Co Ltd | 遅延回路 |
| GB2197553A (en) * | 1986-10-07 | 1988-05-18 | Western Digital Corp | Phase-locked loop delay line |
| ATE115800T1 (de) * | 1989-04-13 | 1994-12-15 | Siemens Ag | Taktsignalschaltung. |
-
1991
- 1991-07-11 JP JP3196066A patent/JPH07142997A/ja active Pending
- 1991-10-25 EP EP19910118200 patent/EP0487902A3/en not_active Withdrawn
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| US7492198B2 (en) | 2001-10-19 | 2009-02-17 | Advantest Corp. | Phase-locked loop circuit, delay locked loop circuit, timing generator, semiconductor test instrument, and semiconductor integrated circuit |
| KR100919087B1 (ko) * | 2001-10-19 | 2009-09-28 | 가부시키가이샤 어드밴티스트 | 위상 로크 루프 회로, 지연 로크 루프 회로, 타이밍발생기, 반도체 시험 장치 및 반도체 집적 회로 |
| JPWO2005050844A1 (ja) * | 2003-11-20 | 2007-06-14 | 株式会社アドバンテスト | 可変遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0487902A3 (en) | 1993-06-30 |
| EP0487902A2 (en) | 1992-06-03 |
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