JP3636657B2 - クロックアンドデータリカバリ回路とそのクロック制御方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、クロックアンドデータリカバリ回路及び方法に関する。
【０００２】
【従来の技術】
図１３は、従来のクロックアンドデータリカバリ回路の構成を示す図である。基準クロック（Ref CLK）からＰＬＬ（Phase Locked Loop；位相同期ループ）の電圧制御発振器（Voltage Controlled Oscillator;ＶＣＯ）５１で互いに等間隔の位相差の多相クロック（Multiphase Output）を生成する。ＶＣＯ５１は、アナログ構成のリングオシレータ（反転回路を奇数段リング状に接続して発振器を構成する）よりなり、該リングオシレータを構成する各段の差動反転回路の出力から、等間隔の位相差の多相クロックが差動で取り出される。複数のフリップフロップ５２（Ｆ／Ｆ１〜Ｆ／Ｆ８）は、入力データＤＡＴＡをデータ端子に共通に入力し、ＶＣＯ５１から出力される多相クロックの各クロックをそれぞれクロック端子に入力し、データＤＡＴＡをクロック信号の立ち上がり又は立ち下がりエッジでサンプルして出力し、複数のフリップフロップ５２（Ｆ／Ｆ１〜Ｆ／Ｆ８）からそれぞれ出力される出力データを入力し、出力データが論理値をアップ、ダウンとしてカウントするカウンタ５３と、カウンタ５３の出力を所定の時定数にわたって時間平均するフィルタ５５を備え、フィルタ５５の出力電圧を電圧制御発振器（ＶＣＯ）の制御電圧として供給し、フリップフロップ５２の出力のうちの一部又はすべてと、ＶＣＯ５１から出力される１相のクロックとが、データとクロックとして出力される。複数のフリップフロップ５２（Ｆ／Ｆ１〜Ｆ／Ｆ８）の出力は、データＤＡＴＡを、少しずつ位相のずれたクロックでサンプルしたものであり、データＤＡＴＡを、基準クロックの周波数の８倍の周波数でサンプルしたサンプリング波形が得られ、出力値が隣りのフリップフロップの出力値と不一致となるフリップフロップのクロックのタイミングが、データＤＡＴＡの遷移点となる。
【０００３】
データの遷移点に対してクロックが遅れている場合（ラッチタイミングが遅れる場合）、カウンタ５３の値をアップさせて、クロックの位相を進め、データの遷移点に対してクロックが進んでいる場合（ラッチタイミングが進んでいる場合）、カウンタ５３の値をダウンさせてクロックの位相を遅らせる制御が行われる。なお、カウンタ５３は、複数のフリップフロップＦ／Ｆ１〜Ｆ／Ｆ８のそれぞれの出力値が論理０のとき、容量を定電流で充電し、論理１のとき容量を定電流で放電させるチャージポンプ（ＣＰ）で構成してもよい。
【０００４】
図１３に示したクロックアンドデータリカバリ回路の例としては、例えば文献１（ISSCC 1997 p.p 238−239 Alan Fiedler，"A 1．0625GHz Tranceiver with 2x−Oversampling and Transmit Siginal Preemphasis"）が参照される。上記文献１に記載されるクロックアンドデータリカバリ回路は、シリアル入力データからクロックとデータをリカバしパラレルデータとして出力するレシーバ回路を備え、ＰＬＬ（Phase Locked Loop；位相同期ループ）のＶＣＯ（電圧制御発振器）は１０遅延段（10-delay-stage）のリングオシレータを有し、ＶＣＯの２０のクロック位相は２ｘオーバサンプリングクロックをクロックとデータのリカバするレシーバ回路に与えており、レシーバ回路では、ＶＣＯを入力データにロックさせ、ＮＲＺ（Non Return to Zero）波形のデータの遷移からクロックをリカバしている。なお、上記文献１に記載されるクロックアンドデータリカバリ回路において、データ位相検出器（data phase detector）は、複数配置された高速ラッチと、高速ラッチ回路の一致／不一致を検出する排他的論理ゲートよりなり、データビットをサンプルするラッチは、ＶＣＯの正相クロックでクロッキングされ、データビット間のバウンダリ（境界；boundary）をサンプルするラッチは、ＶＣＯの逆相クロックでクロッキングされる構成とされている。
【０００５】
図１４は、文献２（ISSCC 1997 p.p 332−333 S．Sidiropoulos and Mark Horowitz et al．，"A semi−digital delay locked loop with unlimited phase shift capability and 0.08-400MHz operating range"）に記載されているＤＬＬ（遅延同期ループ）とインターポレータとの組み合わせからなるクロック制御回路の構成の一例を示す図である。図１４を参照すると、ＤＬＬ回路６０において、入力クロックに同期した多相クロック信号Ｐ１〜Ｐｎを出力し、多相クロック信号Ｐ１〜Ｐｎはスイッチ２０に入力され、スイッチ２０で選択された隣り合う二つの信号がインターポレータ（位相インターポレータ）３０に入力され、インターポレータ３０で二つの信号の位相を内分した信号が出力ＯＵＴから出力される。制御回路４０は、出力ＯＵＴと基準クロックとの位相差検出結果に基づき、インターポレータ３０の内分比を可変制御するとともにスイッチ２０の切り替えを制御する。
【０００６】
図１４のインターポレータ３０（位相インターポレータ）は、図１５に示すようなアナログ回路で構成されている。図１５を参照すると、この位相インターポレータは、ソースが共通接続されて第１の定電流源ＣＳ１に接続され、ゲートにクロックＩＮ１、ＩＮ１Ｂを差動で受け、出力対がそれぞれ第１の負荷の一端（並列接続されたＰチャネルＭＯＳトランジスタＭＰ６１、ＭＰ６２の共通ドレイン）と第２の負荷の一端（並列接続されたＰチャネルＭＯＳトランジスタＭＰ６１、ＭＰ６２の共通ドレイン）に接続され第１の差動対をなすＮチャネルＭＯＳトランジスタＭＮ６１、ＭＮ６２と、ソースが共通接続されて第２の定電流源ＣＳ２に接続され、ゲートにクロックＩＮ２、ＩＮ２Ｂを差動で受け出力対がそれぞれ第１の負荷の一端（並列接続されたＰチャネルＭＯＳトランジスタＭＰ６１、ＭＰ６２の共通ドレイン）と第２の負荷の一端（並列接続されたＰチャネルＭＯＳトランジスタＭＰ６１、ＭＰ６２の共通ドレイン）に接続され第２の差動対をなすＮチャネルＭＯＳトランジスタＭＮ６３、ＭＮ６４と、を備え、第１、第２の差動対の共通接続された出力対から、二つの入力クロックの重み付き和の位相の出力ＯＵＴ、ＯＵＴＢを出力する。この位相インターポレータにおいて、デジタル重みコードｉｃｔｌを（１６ビットｂ［0]〜ｂ[15]）が第１、第２の定電流源ＣＳ１、ＣＳ２に供給されており、第１、第２の定電流源ＣＳ１、ＣＳ２の電流値を可変させ（１６ビットｂ[0]〜ｂ[15]をゲート端子に入力するＮチャネルＭＯＳトランジスタＭＮ６Ａ1〜ＭＮ６Ａ15のオン、オフで定電流源トランジスタＭＮ６Ｂ1〜ＭＮ６Ｂ15の個数が選択され電流値が可変される）、出力クロックの位相に変換している。
【０００７】
また文献３（ISSCC1999 p.p 180-181 "A2BPararell 1.25Gb/s Interconnect I/O interface with Self Configurable Link and Plesiochronous Clocking")には、位相インターポレータとして、図１６に示すような構成が開示されている。図１６を参照すると、制御信号Ｉｃｔｌに応じた出力電流を出力する電流出力型のデジタルアナログ変換器（ＤＡＣ）と、ＤＡＣの出力電流を第１のカレントミラー回路（ＭＮ７４、ＭＮ７５）で折り返し、折り返した電流を第２のカレントミラー回路（ＭＰ７３、ＭＰ７４）で受け、その出力ミラー電流を、差動クロック入力ＩＮ、ＩＮＢを入力とする差動対回路に対して供給し、第１のカレントミラー回路（ＭＮ７４、ＭＮ７５）の第２の出力端をなす定電流源トランジスタＭＮ７３から差動対回路に電流を供給し、差動対回路の出力からはクロックＩＮを位相シフトしたクロックＯＵＴ、ＯＵＴＢが出力される。なお、差動対回路において、共通接続されたソースが定電流源トランジスタＭＰ７３に接続され、ゲートに差動クロック対ＩＮ、ＩＮＢが入力されるＮチャネルＭＯＳトランジスタＭＮ７１、ＭＮ７２と、ソースが共通接続されて第２のカレントミラー回路の出力トランジスタＭＰ７４のドレインに接続され、ゲートに差動クロック対ＩＮ、ＩＮＢを入力とし、ドレインがそれぞれＮチャネルＭＯＳトランジスタＭＮ７１、ＭＮ７２のドレインに接続されたＰチャネルＭＯＳトランジスタＭＰ７１、ＭＰ７２を有し、ＮチャネルＭＯＳトランジスタＭＮ７１、ＭＮ７２のドレインから出力ＯＵＴ、ＯＵＴＢが取り出される。ＮチャネルＭＯＳトランジスタＭＮ７１、ＭＮ７２のドレインとグランド間にはそれぞれ容量Ｃ１、Ｃ２が接続されており、またＮチャネルＭＯＳトランジスタＭＮ７１、ＭＮ７２のドレイン間には、ＮチャネルＭＯＳトランジスタＭＮ７６、ＭＮ７７が直列に接続され、ＮチャネルＭＯＳトランジスタＭＮ７６、ＭＮ７７がオンのとき、出力ＯＵＴ、ＯＵＴＢは中間電位ＶＤＤに充電される。
【０００８】
図１６において、クロックＩＮがＨｉｇｈレベルに遷移すると、ＮチャネルＭＯＳトランジスタＭＮ７１がオンし、ＮチャネルＭＯＳトランジスタＭＮ７２がオフし、ＰチャネルＭＯＳトランジスタＭＰ７１がオフし、ＰチャネルＭＯＳトランジスタＭＰ７２がオンし、容量Ｃ１は放電され、容量Ｃ２は充電され、出力ＯＵＴはＬｏｗレベル、出力ＯＵＴＢはＨｉｇｈレベルに遷移し、クロックＩＮがＬｏｗレベルに遷移すると、ＭＯＳトランジスタＭＮ７１がオフし、ＮチャネルＭＯＳトランジスタＭＮ７２がオンし、ＰチャネルＭＯＳトランジスタＭＰ７２がオフし、ＰチャネルＭＯＳトランジスタＭＰ７１がオンし、容量Ｃ１は充電され、容量Ｃ２は放電され、出力ＯＵＴはＨｉｇｈレベル、出力ＯＵＴＢはＬｏｗレベルに遷移し、デジタルアナログ変換器（ＤＡＣ）に供給する制御信号Ｉｃｔｌによってクロックの帯域が可変制御される。
【０００９】
以上、図１３、図１５を参照して説明したように、上記従来の回路においては、多相クロックをＶＣＯ回路で生成しており、またインターポレータとしては、アナログ回路よりなる位相インターポレータが用いられている。
【００１０】
また図１６に示したように、アナログ位相インターポレータの帯域制御を電流源に流す電流で制御しており、複数の周波数帯に対応するには、定電流源の出力電流範囲を広げる等の対策を施すことが必要とされている。この場合、位相インターポレータのリニアリティを補償して、定電流源の出力電流範囲を広げることは、必ずしも容易とはいえない。
【００１１】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題は、周波数範囲の変更を容易化し、特性の調整を容易化するクロックアンドデータリカバリ回路及び方法を提供することにある。本発明の他の課題は、データ及びクロックの並列数を可変自在とするクロックアンドデータリカバリ回路及び方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するための手段を提供する本発明は、入力データを共通に入力とする複数のラッチ回路を備え、前記複数のラッチ回路は、前記複数のラッチ回路にそれぞれ供給される互いに位相がずれているクロックの遷移エッジで前記入力データをサンプルして出力し、前記複数のラッチ回路の出力から前記入力データの遷移点のクロックに関する位相を検出して出力する位相検出回路と、前記位相検出回路の出力を平滑化するフィルタと、前記フィルタの出力に基づき前記クロックの位相を制御する回路と、を備え、前記入力データからクロックとデータを復元するクロックアンドデータリカバリ回路において、前記複数のラッチ回路にそれぞれ互いに位相がずれているクロックを供給する回路が、互いに位相の異なる複数のクロック（「多相クロック」という）を入力とし前記多相クロックの中からクロック対を複数組選択して出力するスイッチと、前記スイッチから出力される複数組のクロック対を入力とし該クロック対の位相差を内分した時間で遅延時間が規定される信号を出力する複数のインターポレータと、を備え、前記各インターポレータは、入力するクロック対の論理値に応じて、容量の充電パスと放電パスをそれぞれオン及びオフさせる回路と、前記容量の端子電圧としきい値との大小関係が反転したときに出力論理値を可変させるバッファ回路と、を備え、さらに、前記容量の容量値が制御信号によってオン及びオフされるスイッチ群により可変に設定される構成とされており、前記複数のインターポレータから出力される信号が、前記複数のラッチ回路のクロックとして供給され、前記クロックの位相を制御する回路が、前記フィルタの出力をデコードするデコーダを備え、前記デコーダの出力信号に基づき、前記スイッチにおけるクロック対の選択の切替えが制御されるとともに、前記インターポレータの内分比が可変に設定されることで、前記複数のラッチ回路に供給されるクロックの位相が可変される。以下の説明からも明らかとされるように、上記課題は本願特許請求の範囲の各請求項の発明によっても同様にして解決される。
【００１３】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明のクロックアンドデータリカバリ（clock and data recovery）回路は、その好ましい一実施の形態において、図１及び図２を参照すると、互いに位相の異なる複数のクロックを入力し、複数のクロックから複数組のクロック対を選択出力するスイッチ１１０と、スイッチ１１０から出力されるクロック対をそれぞれ入力とし該クロック対の位相差を所定の内部比で内分した時間で遅延時間が規定される出力クロックを出力するインターポレータ１１１（ＩＮＴ１〜ＩＮＴ８）を複数備えてなる位相シフト回路１０１と、複数のインターポレータから出力されるクロック（ＣＬＫ１〜ＣＬＫ８）の立ち上がり又は立ち下がりエッジで入力データをサンプルする複数のラッチ回路１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）と、複数のラッチ回路１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）の出力がアップを示すかダウンを示すかでカウント値をアップ・ダウンするカウンタ１０３と、カウンタ１０３の出力を時間平均するフィルタ１０５と、フィルタ１０５の出力をデコードするデコーダ１０６と、を備えている。各部の構成と動作の概略を以下に説明する。
【００１４】
インターポレータ１１１（ＩＮＴ１〜ＩＮＴ８）は、入力するクロック対の値に基づき、容量の充電パスと放電パスをそれぞれオン及びオフさせる回路（図４の遅延が可変されるＣＭＯＳ型のインバータＩＮＶ１とＩＮＶ２）と、前記容量の端子電圧としきい値との大小関係が反転したときに出力論理値を可変させるバッファ回路（図４のＩＮＶ３）を備え、出力信号の位相が可変に設定され、さらに、容量の容量値が、容量値決定用の制御信号（図４のＣｎｔ[0:7]）によって、オン及びオフ制御されるスイッチ群（図４のＭＮＡ１〜ＭＮＡ８）により可変に設定される構成とされており、広い周波数範囲に対応可能としている。
【００１５】
カウンタ１０３は、複数のラッチ回路（Ｆ／Ｆ１〜Ｆ／Ｆ８）１０２の出力に基づき、充電パスをオンして容量を充電し、又は放電パスをオンして容量の電荷を放電する（結果として蓄積電荷の加算又は減算を行う）チャージポンプで構成してもよいし、あるいは、アップ・ダウンカウンタ、加算器等のデジタル回路で構成してもよい。フィルタ１０５は、アナログ回路の低域通過フィルタ、もしくはデジタルフィルタ（平均化フィルタ）よりなる。
【００１６】
デコーダ１０６から出力される切替信号Ｕに基づき、スイッチ１１０のクロック対の組み合わせが切り換えられ、デコーダ１０６から出力される制御信号Ｓに基づき、複数のインターポレータ１１１の内分比が可変に設定され、複数のインターポレータ１１１から出力されるクロックの位相が可変に制御される。
【００１７】
本発明の一実施の形態においては、複数のラッチ回路１０２（フリップフロップＦ／Ｆ１〜Ｆ／Ｆ８）から出力される出力データと、位相シフト回路１０１から出力されるクロック（例えば１相クロック）との組が、セレクタ（選択回路）１０４に入力され、任意の組が選択出力され、データ及びクロック出力の並列数が可変自在とされている。
【００１８】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について以下に説明する。図１（ａ）は、本発明の一実施例の構成を示す図である。図１（ａ）を参照すると、本発明のクロックアンドデータリカバリ回路の一実施例は、８相クロックを入力し、位相をシフトさせた８組のクロックを出力する位相シフト回路１０１と、位相シフト回路１０１から出力されるクロックをクロック入力端に入力し、入力データＤＡＴＡをデータ入力端に入力し、入力データＤＡＴＡを、クロックの立ち上がりエッジでサンプルする複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）と、複数のＤ型フリップフロップ１０２の出力が論理０のときアップ信号とし、論理１のときダウン信号としてカウント値をアップ／ダウンさせるカウンタ１０３と、カウンタ１０３の出力を時間平均するフィルタ１０５と、フィルタ１０５の出力をデコードするデコーダ１０６と、位相シフト回路１０１から出力される１相クロックと複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）の出力データとの各組を入力し、選択制御信号に基づき、選択された組（１相クロックとサンプルされた出力データ）を並列出力するセレクタ（選択回路）１０４と、を備えている。なお、図１（ａ）において、セレクタ１０４には、複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）のうち、Ｆ／Ｆ１、Ｆ／Ｆ３、Ｆ／Ｆ５、Ｆ／Ｆ７の出力が入力されているが、Ｆ／Ｆ１〜Ｆ／Ｆ８すべての出力を入力する構成としてもよい。
【００１９】
複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）は、位相シフト回路１０１から出力されるクロックＣＬＫ１〜ＣＬＫ８の、立ち上がりエッジ（又は立ち下がりエッジ）で入力データＤＡＴＡをサンプル出力する（図１（ｂ）参照）。複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）の出力（例えば“００００１１１１”）からは、クロック周期の１／８のサンプリング周期で入力データをサンプリングした波形データが得られ、隣り合うＤ型フリップフロップ１０２の出力値の変化点で入力データが遷移している。カウンタ１０３は、複数のＤ型フリップフロップ１０２の出力をカウントし、カウント値をフィルタ１０５により所定の時定数で平滑化した信号により、複数のＤ型フリップフロップ１０２に供給されるクロックの位相を進ませるか遅らせるかの制御が行われ、入力データＤＡＴＡにロックしたクロックとデータが出力される。
【００２０】
図２は、本発明の一実施例の位相シフト回路１０１の構成を示す図である。図２を参照すると、位相シフト回路１０１は、８相クロック（８ phase CLK）を入力とするスイッチ１１０と、スイッチ１１０から出力されるクロック対を入力する８個のインターポレータ１１１（ＩＮＴ１〜ＩＮＴ８）を備えている。スイッチ１１０は、例えばロータリスイッチとして構成され、デコーダ回路からの出力に基づき、出力クロック対の組み合わせを切り換える。
【００２１】
図３は、図２に示したスイッチ１１０（ロータリスイッチ）とインターポレータ１１１の構成の一例を示す図である。図３を参照すると、このロータリスイッチは、８相のクロックＰ０〜Ｐ７のうちの奇位相クロック（Ｐ０、Ｐ２、Ｐ４、Ｐ６）を入力して各インターポレータ１１１に選択出力する第１のスイッチ１１０−１と、多相クロックＰ０〜Ｐｎのうちの偶位相クロック（Ｐ１、Ｐ３、Ｐ５、Ｐ７）を入力して各インターポレータ１１１に選択出力する第２のスイッチ１１０−２と、を備えている。初期状態（デコーダ１０６による切替制御が行われていない状態）において、例えばインターポレータ１１１1〜１１１8には、第１のスイッチ１１０−１及び第２のスイッチ１１０−２より出力される、クロック対（Ｐ０、Ｐ１）、（Ｐ１、Ｐ２）、（Ｐ２、Ｐ３）、（Ｐ３、Ｐ４）、（Ｐ４、Ｐ５）、（Ｐ５、Ｐ６）、（Ｐ６、Ｐ７）、（Ｐ７、Ｐ０）がそれぞれ入力される。
【００２２】
デコーダ１０６は、各インターポレータ１１１1〜１１１8に制御信号Ｓ、ＳＢを出力するとともに、インターポレータ１１１1〜１１１8の位相差の内分比（内分比とは、後述する図４のｗ：１−ｗ）が上限又は下限に達した場合において、さらに位相を進めるか遅らせる必要がある場合には、当該インターポレータ１１１1〜１１１8に供給するクロック対の組み合わせを切替えるための切替信号Ｕをスイッチ１１０−１、１１０−２に出力する。例えばインターポレータ１１１1〜１１１8にクロック対の組み合わせ（Ｐ０、Ｐ１）、（Ｐ１、Ｐ２）、（Ｐ２、Ｐ３）、（Ｐ３、Ｐ４）、（Ｐ５、Ｐ６）、（Ｐ６、Ｐ７）、（Ｐ７、Ｐ０）が供給されている場合、クロック対の組み合わせを切替えてクロックの位相を遅らせる場合、インターポレータ１１１1〜１１１8に、（Ｐ１、Ｐ２）、（Ｐ２、Ｐ３）、（Ｐ３、Ｐ４）、（Ｐ５、Ｐ６）、（Ｐ６、Ｐ７）、（Ｐ７、Ｐ０）、（Ｐ０、Ｐ１）を供給するように切替える。スイッチ１１０は、クロック対の組み合わせを回転（ｒｏｔａｔｅ）するため「ロータリスイッチ」という。
【００２３】
図４は、図２に示したインターポレータ１１１の構成を示す図である。図５は、図４のインターポレータの動作を示す図である。図４及び図５を参照すると、このインターポレータは、第１の入力ＩＮ１と、第２の入力ＩＮ２の位相差がＴの場合、二つの入力にＩＮ１を入力した遅延時間の出力信号とＯＵＴ１と二つの入力にＩＮ２を入力した遅延時間の出力信号とＯＵＴ２の間をｗ：１−ｗで内分した時間で規定される遅延時間の出力ＯＵＴが出力される。インターポレータは、入力ＩＮ１、入力ＩＮ２を受け、遅延時間が可変されるＣＭＯＳ型のインバータＩＮＶ１、ＩＮＶ２と、インバータＩＮＶ１、ＩＮＶ２の出力の共通接続点（ノードＮ１）を入力するインバータ３と、ノードＮ１とグランド間に直列に接続される、ＮチャネルＭＯＳトランジスタ（ＭＮＡ１〜ＭＮＡ８）と容量（Ｃ０〜Ｃ７）とを備え、ＮチャネルＭＯＳトランジスタ（ＭＮＡ１〜ＭＮＡ８）のゲートに入力される制御信号Ｃｎｔ[０：７]により、ＮチャネルＭＯＳトランジスタ（ＭＮＡ１〜ＭＮＡ８）がオン、オフされ、ノードＮ１に付加される容量値が決定される。なお、容量Ｃ０〜Ｃ７の容量値は、Ｃ０を基準に、例えば２倍、４倍、８倍、１６倍と２のべき乗等に設定してもよい。この場合、ＮチャネルＭＯＳトランジスタ（ＭＮＡ１〜ＭＮＡ８）のＷ/Ｌ比（ゲート幅）も、対応する容量の容量値に応じたサイズとされる。
【００２４】
制御信号Ｃｎｔ[０：７]は、クロック信号の周波数を検知する周波数検知回路からの出力で設定してもよいし、あるいは、アプリケーションに応じて、レジスタ、ディップスイッチ等を所望の値に設定することで、制御信号Ｃｎｔ[０：７]を決定してもよい。制御信号Ｃｎｔ[０：７]により、ノードＮ１に付加される容量値を可変させることで、対応可能な周波数範囲を拡大することができる。
【００２５】
図６は、図２に示したインターポレータ１１１のトランジスタレベルでの具体的構成の一例を示す図である。図６を参照すると、このインターポレータは、電源ＶＤＤと内部ノードＮ５１間に接続され、入力ＩＮ１とＩＮ２を入力とする論理和回路ＯＲ５１からの出力信号がＬｏｗのとき、オンされるＰチャネルＭＯＳトランジスタＭＰ５１を備え、内部ノードＮ５１とグランド間には、ＮチャネルＭＯＳトランジスタと容量の直列回路が複数本並列に接続されており（ＭＮ５１とＣ１、…、ＭＮ５８とＣ８）、内部ノードＮ５１が入力端に接続され、出力端から出力信号ＯＵＴが取り出されるインバータＩＮＶ５１と、を備えている。ＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮ５８のゲートに接続される制御信号Ｃｎｔ[0:7]は、クロック信号の周波数を検知する周波数検知回路（図示されない）からの出力で設定してもよいし、あるいは、アプリケーションに応じて、レジスタ、ディップスイッチ等を所望の値に設定することで、制御信号Ｃｎｔ[０：７]を決定してもよい。制御信号Ｃｎｔ[０：７]により、ノードＮ５１に付加される容量値を可変させることで、対応可能な周波数範囲を拡大することができる。
【００２６】
内部ノードＮ５１にドレインが接続され、互い並列に接続された２Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎと、２Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎのソースにドレインがそれぞれ接続され、ソースがグランドに接続された２Ｎ個のＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎと、を備え、２Ｎ個のＮチャネルＭＯＳトランジスタのうちの片側半分の、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのゲートには、入力信号ＩＮ１が共通に接続され、２Ｎ個のＮチャネルＭＯＳトランジスタのうちもう半分の、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのゲートには、入力信号ＩＮ２が共通に接続されている。
【００２７】
ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎのゲートに入力される制御信号（Ｎビット制御コード）Ｓ[０]〜Ｓ[Ｎ−１]、制御信号（Ｎビット制御コード）ＳＢ[０]〜ＳＢ［Ｎ−１］により、ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３ＮとＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎのうちの所定個数がオンとされる。Ｎビットの制御信号Ｓ［０：Ｎ−１］、ＳＢ［０：Ｎ−１］は、デコーダ１０６から入力され、ＳＢ［０］〜ＳＢ［Ｎ−１］は、Ｓ［０］〜Ｓ［Ｎ−１］をそれぞれインバータ（図３のインターバＩＮＶ）で反転した相補の信号で与えられる。
【００２８】
図６を参照して、このインターポレータの動作について説明する。入力ＩＮ１、ＩＮ２がＬｏｗレベルのときＯＲ回路５１の出力をゲートに入力とするＰチャネルＭＯＳトランジスタＭＰ５１はオンし、電源からの電流で容量Ｃ（容量値は、容量Ｃ１〜Ｃ８のうち制御信号Ｃｎｔでオンに設定されているＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮ５８に接続する容量の合成容量値）を充電する。
【００２９】
そして、入力ＩＮ１に印加される信号がＬｏｗレベルからＨｉｇｈレベルへの立ち上がり遷移時に、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎがオンし、ドレインがＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのソースに接続され、ソースがグランドに接続され、ゲートに、制御信号Ｓ［０］〜Ｓ［Ｎ−１］がそれぞれ入力されるＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうち、制御信号でオンとされているｎ個のＮチャネルＭＯＳトランジスタのパスを介して、容量Ｃの蓄積電荷が一部放電される。
【００３０】
入力ＩＮ１の立ち上がり遷移から遅れて入力ＩＮ２がＬｏｗレベルからＨｉｇｈレベルへの立ち上がる時に、ＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎがオンし、ドレインがＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのソースに接続され、ソースがグランドに接続され、ゲートに制御信号ＳＢ［０］〜ＳＢ［Ｎ−１］が入力されるＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎのうち、制御信号でオンとされている（Ｎ−ｎ）個のＮチャネルＭＯＳトランジスタのパスを介して、容量Ｃの蓄積電荷が放電される。
【００３１】
容量Ｃの端子電圧を入力するインバータＩＮＶ５１の出力がＨｉｇｈレベルに反転するまでに放電される電荷をＣＶとすると、入力ＩＮ１がＨｉｇｈレベルへの遷移してから位相差（Ｔ）の間、電流ｎＩで放電し、つづいて、入力ＩＮ２がＨｉｇｈレベルへの遷移し、ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１ｎと，（Ｎ−ｎ）個のＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２（Ｎ−ｎ）の計Ｎ個のＮチャネルＭＯＳトランジスタのドレイン電流ＮＩで放電され、入力ＩＮ２のＬｏｗからＨｉｇｈレベルへの立ち上がりから出力ＯＵＴの立ち上がりまでの遅延時間は、
（ＣＶ−ｎ・Ｉ・Ｔ）／ＮＩ＝ＣＶ／ＮＩ−ｎ・Ｔ／Ｎ …(1)
と表され、入力ＩＮ１とＩＮ２の位相差ＴのＮ分割を単位として遅延時間を可変することができる。
【００３２】
本発明において、多相クロックは、ＰＬＬの電圧制御発振器（ＶＣＯ）から生成してもよい。この場合、ＶＣＯのリングオシレータの所定の段の反転回路からクロックが取り出される。あるいは、多相クロックは、多相クロック逓倍回路で生成してもよい。
【００３３】
図７は、位相シフト回路１０１に供給する多相クロックを、逓倍用インターポレータ（多相クロック逓倍回路）を用いた多相クロック発生回路２００を用いて生成する構成を示したものである。図１の位相シフト回路１０１は、多相クロック発生回路２００と、ロータリスイッチ１１０から構成されており、インターポレータ１１１1〜１１１nから出力されるクロックＣＬＫ１〜ＣＬＫｎ（ただし、ｎは８）は、図１のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）のクロック入力端にそれぞれ供給される。図７において、クロック１としては、水晶発振回路等のクロック生成回路から生成された基準クロックが用いられる。
【００３４】
図８は、図７の多相クロック発生回路２００として構成の一例として、４相クロックを生成する４相クロック逓倍回路の構成の具体例を示す図である。図８に示すように、この４相クロック逓倍回路は、入力クロック２０５を４分周し４相クロックＱ１〜Ｑ４を出力する１／４分周器２０１と、ｎ段縦続接続された４相クロック逓倍回路（ＭＰＦＤ（multiphase frequency doubler；多相倍周回路）ともいう）２０２1〜２０２nと、周期検知回路２０４とを備えている。最終段の４相クロック逓倍回路２０２nからは、２ｎ逓倍された４相クロックＱｎ１〜Ｑｎ４が出力される。なお、４相クロック逓倍回路の段数ｎは任意である。この４相クロック逓倍回路の動作の概略を述べれば、４相のクロックを、各４相クロック逓倍回路２０２で、８相にした後、４相に戻すことで、連続的に逓倍を行う。なお、最終段の４相クロック逓倍回路２０２nから生成された８相のクロック（図１０のＰ２１〜Ｐ２８）をそのまま出力する構成としてもよい。詳細を以下に説明する。
【００３５】
図９は、図８に示した、多相クロック逓倍回路を４相クロック逓倍回路とした場合の、４相クロック逓倍回路２０２ｎの構成の一例を示す図である。なお、図８に示した４相クロック逓倍回路２０２1〜２０２nは、いずれも同一構成とされる。
【００３６】
図９（ａ）を参照すると、この４相クロック逓倍回路２０２nは、８組のタイミング差分割回路２０８〜２１５と、８個のパルス補正回路２１６〜２２３と、４組の多重化回路２２４〜２２７から構成されている。すなわち、４相のクロック（Ｑ(n-1)１〜Ｑ(n-1)４）を入力し、二つの入力のタイミング差を分割した信号を出力する８個のタイミング差分割回路２０８〜２１５を備え、奇数番目のタイミング差分割回路２０８、２１０、２１２、２１４は、二つの入力としてｎ相のクロックのうち同一クロック（Ｑ(n-1)１とＱ(n-1)１、Ｑ(n-1)２とＱ(n-1)２、Ｑ(n-1)３とＱ(n-1)３、Ｑ(n-1)４とＱ(n-1)４）をそれぞれ入力とし、偶数番目のタイミング差分割回路２０９、２１１、２１３、２１５は、ｎ相のクロックのうち隣り合うクロック対（Ｑ(n-1)１とＱ(n-1)２、Ｑ(n-1)２とＱ(n-1)３、Ｑ(n-1)３とＱ(n-1)４、Ｑ(n-1)４とＱ(n-1)１）を入力としている。
【００３７】
Ｊ番目（ただし、１≦Ｊ≦８）のパルス幅補正回路は、Ｊ番目のタイミング差分割回路の出力を第１の入力とし、（（Ｊ＋２） ｍｏｄ ｎ）番目（ただし、（Ｊ＋２） ｍｏｄ ｎは、（Ｊ＋２）をｎで割った余り）のタイミング差分割回路の出力を第２の入力とし、Ｋ番目（ただし、１≦Ｋ≦４）の多重化回路は、Ｋ番目のパルス幅補正回路の出力と（Ｋ＋ｎ）番目のパルス幅補正回路の出力とを入力とする。図９（ｂ）は、パルス幅補正回路の構成を示す図であり、第２の入力Ｔ２３をインバータＩＮＶで反転した信号と、第１の入力Ｔ２１を入力とするＮＡＮＤ回路からなる。図９（ｃ）は、多重化回路の構成を示す図であり、２入力ＮＡＮＤ回路からなる。
【００３８】
図１０は、図９に示した４相クロック逓倍回路２０２のタイミング動作を示す信号波形図である。クロックＴ２１の立ち上がりは、クロックＱ（ｎ−１）１の立ち上がりからタイミング差分割回路２０８の内部遅延分の遅れで決定され、クロックＴ２２の立ち上がりは、クロックＱ（ｎ−１）１の立ち上がりとクロックＱ（ｎ−１）２の立ち上がりのタイミングのタイミング差分割回路２０９でのタイミング分割と内部遅延分の遅れで決定され、クロックＴ２３の立ち上がりは、クロックＱ（ｎ−１）１の立ち上がりとクロックＱ（ｎ−１）２の立ち上がりのタイミングのタイミング差分割回路２１０でのタイミング分割と内部遅延分の遅れで決定され、以下同様にして、クロックＴ２６の立ち上がりはクロックＱ（ｎ−１）３の立ち上がりとクロックＱ（ｎ−１）４の立ち上がりのタイミングのタイミング差分割回路２１３でのタイミング分割と内部遅延分の遅れで決定され、クロックＴ２７の立ち上がりはクロックＱ（ｎ−１）４の立ち上がりのタイミングのタイミング差分割回路２１４での内部遅延分の遅れで決定され、クロックＴ２８の立ち上がりはクロックＱ（ｎ−１）４の立ち上がりとクロックＱ（ｎ−１）１の立ち上がりのタイミングのタイミング差分割回路２１５でのタイミング分割と内部遅延分の遅れで決定される。
【００３９】
タイミング差分割回路２０８と２１０から出力されるクロックＴ２１とＴ２３はパルス幅補正回路２１６に入力され、パルス幅補正回路２１６では、クロックＴ２１で決定される立ち下がりエッジ、クロックＴ２３で決定される立ち上がりエッジを有するパルスＰ２１を出力する。同様の手順で、パルスＰ２２〜Ｐ２８が生成され、クロックＰ２１〜Ｐ２８は位相が４５度ずつずれたデューティ２５％の８相のパルス群となる。このクロックＰ２１と位相が１８０度ずれたクロックＰ２５は、多重化回路２２４で多重化反転され、デューティ２５％のクロックＱｎ１として出力される。同様にして、クロックＱｎ２〜Ｑｎ４が生成される。クロックＱｎ１〜Ｑｎ４は、位相が９０度ずつずれたデューティ５０％の４相のパルス群となり、クロックＱｎ１〜Ｑｎ４の周期は、クロックＱ（ｎ−１）１〜Ｑ（ｎ−１）４からクロックＱｎ１〜Ｑｎ４を生成する過程で、周波数が２倍に逓倍される。
【００４０】
すなわち、４相のクロックＱ（ｎ−１）１〜Ｑ（ｎ−１）４から８相クロックＰ２１〜Ｐ２８を生成し、倍周の４相クロックＱｎ１〜Ｑｎ４を生成している。なお、最終段の４相クロック逓倍回路２０２nから（図８参照）において、８相クロックＰ２１〜Ｐ２８を出力する構成としてもよい。
【００４１】
図１１は、図９に示したタイミング差分割回路２０８、２０９の動作原理を模式的に示す図であり、同一の信号を入力とするタイミング差分割回路２０８、２１０、２１２、２１４（ｈｏｍｏ）では、固有の遅延時間で出力信号を出力し、位相差Ｔのある２入力を入力とするタイミング差分割回路２０９、２１１、２１３、２１５（ｈetero）は、タイミング差分割回路の固有の遅延時間に、位相差Ｔを２等分した時間Ｔ／２（位相差Ｔを等分した時間）を加算した遅延時間で遷移する信号を出力する。
【００４２】
図１２は、図９に示したタイミング差分割回路２０８、２０９の構成の一例を図である。タイミング差分割回路２０８では、二つの入力ＩＮ１、ＩＮ２に、同一信号が入力され、タイミング差分割回路２０９では、隣り合う二つの信号が入力されている。すなわち、タイミング差分割回路２０８では、同一入力Ｑ（ｎ−１）１が入力端ＩＮ１、ＩＮ２に入力され、タイミング差分割回路２０９では、Ｑ（ｎ−１）１とＱ（ｎ−１）２が入力端ＩＮ１、ＩＮ２に入力されている。電源ＶＤＤにソースが接続されドレインが内部ノードＮ１に接続されたＰチャネルＭＯＳトランジスタＭＰ０１と、入力信号ＩＮ１、ＩＮ２を入力し、出力がＰチャネルＭＯＳトランジスタＭＰ０１のゲートに接続されたＯＲ回路ＯＲ１と、内部ノードＮ１にドレインが接続され、ソースが定電流源Ｉ0を介してグランドに接続され、ゲートに入力信号ＩＮ１、ＩＮ２が接続されたＮチャネルＭＯＳトランジスタＭＮ０１、ＭＮ０２を備え、内部ノードＮ１は、インバータＩＮＶ０１の入力端に接続され、内部ノードＮ１とグランド間には、ＮチャネルＭＯＳトランジスタＭＮ１１と容量ＣＡＰ１１を直列接続した回路、ＮチャネルＭＯＳトランジスタＭＮ１２と容量ＣＡＰ１２を直列接続した回路、…、ＮチャネルＭＯＳトランジスタＭＮ１５と容量ＣＡＰ１５を直列接続した回路が、並列に接続され、各ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２、…、ＭＮ１５のゲートには、入力クロックの周期を検知する周期検知回路２０４からの、５ビット幅の制御信号２０６がそれぞれ接続されてオン・オフ制御される。ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ１５のゲート幅と容量ＣＡＰ１１、ＣＡＰ１２、ＣＡＰ１３、ＣＡＰ１４、ＣＡＰ１５は、そのサイズ比が、例えば１６：８：４：２：１とされており、周期検知回路２０４（図８参照）から出力される制御信号２０６に基づき、共通ノードに接続される負荷を３２段階に調整することで、クロック周期が設定される。
【００４３】
タイミング差分割回路２０８については、二つの入力ＩＮ１、ＩＮ２に共通入力されるクロックＱ（ｎ−１）１の立ち上がりエッジにより、ノードＮ１の電荷が二つのＮチャネルＭＯＳトランジスタＭＮ０１、ＭＮ０２を介して引き抜かれ、ノードＮ１の電位がインバータＩＮＶ０１のしきい値に達したところで、インバータＩＮＶ０１の出力であるクロックＴ２１が立ち上がる。インバータＩＮＶ０１のしきい値に達したところまで引き抜く必要のあるノードＮ１の電荷をＣＶ（ただし、Ｃは容量値、Ｖは電圧）とし、ＮチャネルＭＯＳトランジスタによる放電電流をＩとすると、クロックＱ（ｎ−１）１の立ち上がりから、ＣＶの電荷量を、電流値２Ｉの定電流で放電することになり、その結果、時間ＣＶ／２Ｉが、クロックＱ（ｎ−１）１の立ち上がりエッジから、クロックＴ２１の立ち上がりまでのタイミング差（伝搬遅延時間）を表している。
【００４４】
クロックＱ（ｎ−１）１がＬｏｗレベルのとき、ＰチャネルＭＯＳトランジスタＭＰ０１がオンとされ、ノードＮ１がＨｉｇｈに充電され、インバータＩＮＶ０１の出力クロックＴ２１はＬｏｗレベルとなる。
【００４５】
タイミング差分割回路２０９については、クロックＱ（ｎ−１）１の立ち上がりエッジから時間ｔＣＫｎ（＝多相クロック周期）後の期間、ノードＮ１の電荷が引き抜かれ、時間ｔＣＫｎ後、クロックＱ（ｎ−１）２の立ち上がりエッジから、ノードＮ１の電位がインバータＩＮＶ０１のしきい値に達したところで、クロックＴ２２のエッジが立ち上がる。ノードＮ１の電荷をＣＶとし、ＮＭＯＳトランジスタの放電電流をＩとすると、クロックＱ（ｎ−１）１の立ち上がりから、ＣＶの電荷量をｔＣＫｎの期間、定電流Ｉで放電し、残りの期間を、定電流２Ｉで引き抜く結果、時間、
ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２I＝ＣＶ／２I＋ｔＣＫｎ／２ …(2)
が、クロックＱ（ｎ−１）１の立ち上がりエッジから、クロックＴ２２の立ち上がりエッジのタイミング差を表している。
【００４６】
すなわち、クロックＴ２２とクロックＴ２１の立ち上がりのタイミング差は、ｔＣＫｎ／２となる。
【００４７】
クロックＱ（ｎ−１）１とＱ（ｎ−１）２がともにＬｏｗレベルとなり、ノードＮ１が、ＰチャネルＭＯＳトランジスタＭＰ０１を介して電源からＨｉｇｈレベルに充電された場合、クロックＴ２２が立ち下がる。クロックＴ２２〜Ｔ２８についても同様とされ、クロックＴ２１〜Ｔ２８の立ち上がりのタイミング差はそれぞれｔＣＫｎ／２となる。
【００４８】
パルス幅補正回路２１６〜２２３は、位相が４５度ずつずれたデューティ２５％の８相のパルス群Ｐ２１〜Ｐ２８を生成する（図９、図１０参照）。
【００４９】
多重化回路２２４〜２２７は、位相が９０度ずつずれたデューティ５０％の４相のパルス群Ｑｎ１〜Ｑｎ４を生成する（図９、図１０参照）。
【００５０】
図１２に示したタイミング差分割回路は、使用されるアプリケーションに応じて、適宜、変形される。例えば、ＰチャネルＭＯＳトランジスタＭＰ０１のゲートに、第１、第２の入力信号ＩＮ１、ＩＮ２を入力とする否定論理積回路（ＮＡＮＤ）の出力信号を入力し、第１の入力信号ＩＮ１、第２の入力信号ＩＮ２をインバータでそれぞれ反転した信号をＮチャネルＭＯＳトランジスタＭＮ０１、ＭＮ０２のゲートに入力する構成としてもよい。この場合、第１、第２の入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベルのとき、ＰチャネルＭＯＳトランジスタＭＰ０１がオン（導通）して内部ノードＮ１が充電され、インバータＩＮＶ０１の出力はＬｏｗレベルとされ、第１、第２の入力信号ＩＮ１、ＩＮ２の一方又は両方がＬｏｗレベルのとき、ＰチャネルＭＯＳトランジスタＭＰ０１がオフしＰチャネルＭＯＳトランジスタＭＮ０１とＭＮ０２の一方又は両方がオンし、内部ノードＮ１が放電され、内部ノードＮ１の電圧がインバータＩＮＶ０１のしきい値以下に下がった場合、インバータＩＮＶ０１の出力は立ち上がりＨｉｇｈレベルとなる。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、従来の回路に較べて、周波数範囲の変更を容易化し、特性の調整を容易化する、という効果を奏する。その理由は、本発明においては、多相クロックの位相をシフトさせて出力する位相シフト回路を構成するインターポレータの内部ノードに付加される容量値を可変させることで周波数の変更に対応可能としているためである。
【００５２】
また、本発明によれば、選択回路を設け、クロックアンドデータリカバリ回路の並列数を可変に切替えることができるという利点も有する。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の位相シフト回路の構成を示す図である。
【図３】本発明の一実施例の位相シフト回路におけるスイッチの構成を示す図である。
【図４】本発明の一実施例の位相シフト回路におけるインターポレータの構成を示す図である。
【図５】本発明の一実施例の位相シフト回路におけるインターポレータの動作原理を説明するタイミング波形図である。
【図６】本発明の一実施例の位相シフト回路におけるインターポレータの構成の一例を示す図である。
【図７】本発明の一実施例において位相シフト回路の入力に多相クロック発生回路の出力を用いた場合の構成の一例を示す図である。
【図８】本発明の一実施例の多相クロック発生回路の構成を示す図である。
【図９】本発明の一実施例における多相クロック発生回路を構成する４相クロック逓倍回路の構成を示す図である。
【図１０】本発明の一実施例における４相クロック逓倍回路のタイミング動作を示す図である。
【図１１】本発明の一実施例における４相クロック逓倍回路のインターポレータの動作を説明する図である。
【図１２】本発明の一実施例における４相クロック逓倍回路のインターポレータの構成の一例を示す図である。
【図１３】従来のクロックアンドリカバリ回路の構成の一例を示す図である。
【図１４】従来のクロック制御回路の構成を示す図である。
【図１５】従来の位相インターポレータの構成を示す図である。
【図１６】従来の位相インターポレータの構成を示す図である。
【符号の説明】
１ クロック
２０ スイッチ
３０ インターポレータ
４０ 制御回路
５１ ＶＣＯ
５２ フリップフロップ
５３ アップダウンカウンタ
５５ フィルタ
６０ ＤＬＬ
１０１ 位相シフト回路
１０２ フリップフロップ
１０３ アップダウンカウンタ
１０４ セレクタ
１０５ フィルタ
１０６ デコーダ
１１０ スイッチ
１１１ インターポレータ
２００ 多相クロック発生回路
２０１ １／４分周回路
２０２ ４相クロック逓倍回路
２０４ 周期検知回路
２０５ クロック
２０６ 制御信号
２０８〜２１５ タイミング差分割回路
２１６〜２２３ パルス幅補正回路
２２４〜２２７ 多重化回路
【発明の属する技術分野】
本発明は、クロックアンドデータリカバリ回路及び方法に関する。
【０００２】
【従来の技術】
図１３は、従来のクロックアンドデータリカバリ回路の構成を示す図である。基準クロック（Ref CLK）からＰＬＬ（Phase Locked Loop；位相同期ループ）の電圧制御発振器（Voltage Controlled Oscillator;ＶＣＯ）５１で互いに等間隔の位相差の多相クロック（Multiphase Output）を生成する。ＶＣＯ５１は、アナログ構成のリングオシレータ（反転回路を奇数段リング状に接続して発振器を構成する）よりなり、該リングオシレータを構成する各段の差動反転回路の出力から、等間隔の位相差の多相クロックが差動で取り出される。複数のフリップフロップ５２（Ｆ／Ｆ１〜Ｆ／Ｆ８）は、入力データＤＡＴＡをデータ端子に共通に入力し、ＶＣＯ５１から出力される多相クロックの各クロックをそれぞれクロック端子に入力し、データＤＡＴＡをクロック信号の立ち上がり又は立ち下がりエッジでサンプルして出力し、複数のフリップフロップ５２（Ｆ／Ｆ１〜Ｆ／Ｆ８）からそれぞれ出力される出力データを入力し、出力データが論理値をアップ、ダウンとしてカウントするカウンタ５３と、カウンタ５３の出力を所定の時定数にわたって時間平均するフィルタ５５を備え、フィルタ５５の出力電圧を電圧制御発振器（ＶＣＯ）の制御電圧として供給し、フリップフロップ５２の出力のうちの一部又はすべてと、ＶＣＯ５１から出力される１相のクロックとが、データとクロックとして出力される。複数のフリップフロップ５２（Ｆ／Ｆ１〜Ｆ／Ｆ８）の出力は、データＤＡＴＡを、少しずつ位相のずれたクロックでサンプルしたものであり、データＤＡＴＡを、基準クロックの周波数の８倍の周波数でサンプルしたサンプリング波形が得られ、出力値が隣りのフリップフロップの出力値と不一致となるフリップフロップのクロックのタイミングが、データＤＡＴＡの遷移点となる。
【０００３】
データの遷移点に対してクロックが遅れている場合（ラッチタイミングが遅れる場合）、カウンタ５３の値をアップさせて、クロックの位相を進め、データの遷移点に対してクロックが進んでいる場合（ラッチタイミングが進んでいる場合）、カウンタ５３の値をダウンさせてクロックの位相を遅らせる制御が行われる。なお、カウンタ５３は、複数のフリップフロップＦ／Ｆ１〜Ｆ／Ｆ８のそれぞれの出力値が論理０のとき、容量を定電流で充電し、論理１のとき容量を定電流で放電させるチャージポンプ（ＣＰ）で構成してもよい。
【０００４】
図１３に示したクロックアンドデータリカバリ回路の例としては、例えば文献１（ISSCC 1997 p.p 238−239 Alan Fiedler，"A 1．0625GHz Tranceiver with 2x−Oversampling and Transmit Siginal Preemphasis"）が参照される。上記文献１に記載されるクロックアンドデータリカバリ回路は、シリアル入力データからクロックとデータをリカバしパラレルデータとして出力するレシーバ回路を備え、ＰＬＬ（Phase Locked Loop；位相同期ループ）のＶＣＯ（電圧制御発振器）は１０遅延段（10-delay-stage）のリングオシレータを有し、ＶＣＯの２０のクロック位相は２ｘオーバサンプリングクロックをクロックとデータのリカバするレシーバ回路に与えており、レシーバ回路では、ＶＣＯを入力データにロックさせ、ＮＲＺ（Non Return to Zero）波形のデータの遷移からクロックをリカバしている。なお、上記文献１に記載されるクロックアンドデータリカバリ回路において、データ位相検出器（data phase detector）は、複数配置された高速ラッチと、高速ラッチ回路の一致／不一致を検出する排他的論理ゲートよりなり、データビットをサンプルするラッチは、ＶＣＯの正相クロックでクロッキングされ、データビット間のバウンダリ（境界；boundary）をサンプルするラッチは、ＶＣＯの逆相クロックでクロッキングされる構成とされている。
【０００５】
図１４は、文献２（ISSCC 1997 p.p 332−333 S．Sidiropoulos and Mark Horowitz et al．，"A semi−digital delay locked loop with unlimited phase shift capability and 0.08-400MHz operating range"）に記載されているＤＬＬ（遅延同期ループ）とインターポレータとの組み合わせからなるクロック制御回路の構成の一例を示す図である。図１４を参照すると、ＤＬＬ回路６０において、入力クロックに同期した多相クロック信号Ｐ１〜Ｐｎを出力し、多相クロック信号Ｐ１〜Ｐｎはスイッチ２０に入力され、スイッチ２０で選択された隣り合う二つの信号がインターポレータ（位相インターポレータ）３０に入力され、インターポレータ３０で二つの信号の位相を内分した信号が出力ＯＵＴから出力される。制御回路４０は、出力ＯＵＴと基準クロックとの位相差検出結果に基づき、インターポレータ３０の内分比を可変制御するとともにスイッチ２０の切り替えを制御する。
【０００６】
図１４のインターポレータ３０（位相インターポレータ）は、図１５に示すようなアナログ回路で構成されている。図１５を参照すると、この位相インターポレータは、ソースが共通接続されて第１の定電流源ＣＳ１に接続され、ゲートにクロックＩＮ１、ＩＮ１Ｂを差動で受け、出力対がそれぞれ第１の負荷の一端（並列接続されたＰチャネルＭＯＳトランジスタＭＰ６１、ＭＰ６２の共通ドレイン）と第２の負荷の一端（並列接続されたＰチャネルＭＯＳトランジスタＭＰ６１、ＭＰ６２の共通ドレイン）に接続され第１の差動対をなすＮチャネルＭＯＳトランジスタＭＮ６１、ＭＮ６２と、ソースが共通接続されて第２の定電流源ＣＳ２に接続され、ゲートにクロックＩＮ２、ＩＮ２Ｂを差動で受け出力対がそれぞれ第１の負荷の一端（並列接続されたＰチャネルＭＯＳトランジスタＭＰ６１、ＭＰ６２の共通ドレイン）と第２の負荷の一端（並列接続されたＰチャネルＭＯＳトランジスタＭＰ６１、ＭＰ６２の共通ドレイン）に接続され第２の差動対をなすＮチャネルＭＯＳトランジスタＭＮ６３、ＭＮ６４と、を備え、第１、第２の差動対の共通接続された出力対から、二つの入力クロックの重み付き和の位相の出力ＯＵＴ、ＯＵＴＢを出力する。この位相インターポレータにおいて、デジタル重みコードｉｃｔｌを（１６ビットｂ［0]〜ｂ[15]）が第１、第２の定電流源ＣＳ１、ＣＳ２に供給されており、第１、第２の定電流源ＣＳ１、ＣＳ２の電流値を可変させ（１６ビットｂ[0]〜ｂ[15]をゲート端子に入力するＮチャネルＭＯＳトランジスタＭＮ６Ａ1〜ＭＮ６Ａ15のオン、オフで定電流源トランジスタＭＮ６Ｂ1〜ＭＮ６Ｂ15の個数が選択され電流値が可変される）、出力クロックの位相に変換している。
【０００７】
また文献３（ISSCC1999 p.p 180-181 "A2BPararell 1.25Gb/s Interconnect I/O interface with Self Configurable Link and Plesiochronous Clocking")には、位相インターポレータとして、図１６に示すような構成が開示されている。図１６を参照すると、制御信号Ｉｃｔｌに応じた出力電流を出力する電流出力型のデジタルアナログ変換器（ＤＡＣ）と、ＤＡＣの出力電流を第１のカレントミラー回路（ＭＮ７４、ＭＮ７５）で折り返し、折り返した電流を第２のカレントミラー回路（ＭＰ７３、ＭＰ７４）で受け、その出力ミラー電流を、差動クロック入力ＩＮ、ＩＮＢを入力とする差動対回路に対して供給し、第１のカレントミラー回路（ＭＮ７４、ＭＮ７５）の第２の出力端をなす定電流源トランジスタＭＮ７３から差動対回路に電流を供給し、差動対回路の出力からはクロックＩＮを位相シフトしたクロックＯＵＴ、ＯＵＴＢが出力される。なお、差動対回路において、共通接続されたソースが定電流源トランジスタＭＰ７３に接続され、ゲートに差動クロック対ＩＮ、ＩＮＢが入力されるＮチャネルＭＯＳトランジスタＭＮ７１、ＭＮ７２と、ソースが共通接続されて第２のカレントミラー回路の出力トランジスタＭＰ７４のドレインに接続され、ゲートに差動クロック対ＩＮ、ＩＮＢを入力とし、ドレインがそれぞれＮチャネルＭＯＳトランジスタＭＮ７１、ＭＮ７２のドレインに接続されたＰチャネルＭＯＳトランジスタＭＰ７１、ＭＰ７２を有し、ＮチャネルＭＯＳトランジスタＭＮ７１、ＭＮ７２のドレインから出力ＯＵＴ、ＯＵＴＢが取り出される。ＮチャネルＭＯＳトランジスタＭＮ７１、ＭＮ７２のドレインとグランド間にはそれぞれ容量Ｃ１、Ｃ２が接続されており、またＮチャネルＭＯＳトランジスタＭＮ７１、ＭＮ７２のドレイン間には、ＮチャネルＭＯＳトランジスタＭＮ７６、ＭＮ７７が直列に接続され、ＮチャネルＭＯＳトランジスタＭＮ７６、ＭＮ７７がオンのとき、出力ＯＵＴ、ＯＵＴＢは中間電位ＶＤＤに充電される。
【０００８】
図１６において、クロックＩＮがＨｉｇｈレベルに遷移すると、ＮチャネルＭＯＳトランジスタＭＮ７１がオンし、ＮチャネルＭＯＳトランジスタＭＮ７２がオフし、ＰチャネルＭＯＳトランジスタＭＰ７１がオフし、ＰチャネルＭＯＳトランジスタＭＰ７２がオンし、容量Ｃ１は放電され、容量Ｃ２は充電され、出力ＯＵＴはＬｏｗレベル、出力ＯＵＴＢはＨｉｇｈレベルに遷移し、クロックＩＮがＬｏｗレベルに遷移すると、ＭＯＳトランジスタＭＮ７１がオフし、ＮチャネルＭＯＳトランジスタＭＮ７２がオンし、ＰチャネルＭＯＳトランジスタＭＰ７２がオフし、ＰチャネルＭＯＳトランジスタＭＰ７１がオンし、容量Ｃ１は充電され、容量Ｃ２は放電され、出力ＯＵＴはＨｉｇｈレベル、出力ＯＵＴＢはＬｏｗレベルに遷移し、デジタルアナログ変換器（ＤＡＣ）に供給する制御信号Ｉｃｔｌによってクロックの帯域が可変制御される。
【０００９】
以上、図１３、図１５を参照して説明したように、上記従来の回路においては、多相クロックをＶＣＯ回路で生成しており、またインターポレータとしては、アナログ回路よりなる位相インターポレータが用いられている。
【００１０】
また図１６に示したように、アナログ位相インターポレータの帯域制御を電流源に流す電流で制御しており、複数の周波数帯に対応するには、定電流源の出力電流範囲を広げる等の対策を施すことが必要とされている。この場合、位相インターポレータのリニアリティを補償して、定電流源の出力電流範囲を広げることは、必ずしも容易とはいえない。
【００１１】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題は、周波数範囲の変更を容易化し、特性の調整を容易化するクロックアンドデータリカバリ回路及び方法を提供することにある。本発明の他の課題は、データ及びクロックの並列数を可変自在とするクロックアンドデータリカバリ回路及び方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するための手段を提供する本発明は、入力データを共通に入力とする複数のラッチ回路を備え、前記複数のラッチ回路は、前記複数のラッチ回路にそれぞれ供給される互いに位相がずれているクロックの遷移エッジで前記入力データをサンプルして出力し、前記複数のラッチ回路の出力から前記入力データの遷移点のクロックに関する位相を検出して出力する位相検出回路と、前記位相検出回路の出力を平滑化するフィルタと、前記フィルタの出力に基づき前記クロックの位相を制御する回路と、を備え、前記入力データからクロックとデータを復元するクロックアンドデータリカバリ回路において、前記複数のラッチ回路にそれぞれ互いに位相がずれているクロックを供給する回路が、互いに位相の異なる複数のクロック（「多相クロック」という）を入力とし前記多相クロックの中からクロック対を複数組選択して出力するスイッチと、前記スイッチから出力される複数組のクロック対を入力とし該クロック対の位相差を内分した時間で遅延時間が規定される信号を出力する複数のインターポレータと、を備え、前記各インターポレータは、入力するクロック対の論理値に応じて、容量の充電パスと放電パスをそれぞれオン及びオフさせる回路と、前記容量の端子電圧としきい値との大小関係が反転したときに出力論理値を可変させるバッファ回路と、を備え、さらに、前記容量の容量値が制御信号によってオン及びオフされるスイッチ群により可変に設定される構成とされており、前記複数のインターポレータから出力される信号が、前記複数のラッチ回路のクロックとして供給され、前記クロックの位相を制御する回路が、前記フィルタの出力をデコードするデコーダを備え、前記デコーダの出力信号に基づき、前記スイッチにおけるクロック対の選択の切替えが制御されるとともに、前記インターポレータの内分比が可変に設定されることで、前記複数のラッチ回路に供給されるクロックの位相が可変される。以下の説明からも明らかとされるように、上記課題は本願特許請求の範囲の各請求項の発明によっても同様にして解決される。
【００１３】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明のクロックアンドデータリカバリ（clock and data recovery）回路は、その好ましい一実施の形態において、図１及び図２を参照すると、互いに位相の異なる複数のクロックを入力し、複数のクロックから複数組のクロック対を選択出力するスイッチ１１０と、スイッチ１１０から出力されるクロック対をそれぞれ入力とし該クロック対の位相差を所定の内部比で内分した時間で遅延時間が規定される出力クロックを出力するインターポレータ１１１（ＩＮＴ１〜ＩＮＴ８）を複数備えてなる位相シフト回路１０１と、複数のインターポレータから出力されるクロック（ＣＬＫ１〜ＣＬＫ８）の立ち上がり又は立ち下がりエッジで入力データをサンプルする複数のラッチ回路１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）と、複数のラッチ回路１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）の出力がアップを示すかダウンを示すかでカウント値をアップ・ダウンするカウンタ１０３と、カウンタ１０３の出力を時間平均するフィルタ１０５と、フィルタ１０５の出力をデコードするデコーダ１０６と、を備えている。各部の構成と動作の概略を以下に説明する。
【００１４】
インターポレータ１１１（ＩＮＴ１〜ＩＮＴ８）は、入力するクロック対の値に基づき、容量の充電パスと放電パスをそれぞれオン及びオフさせる回路（図４の遅延が可変されるＣＭＯＳ型のインバータＩＮＶ１とＩＮＶ２）と、前記容量の端子電圧としきい値との大小関係が反転したときに出力論理値を可変させるバッファ回路（図４のＩＮＶ３）を備え、出力信号の位相が可変に設定され、さらに、容量の容量値が、容量値決定用の制御信号（図４のＣｎｔ[0:7]）によって、オン及びオフ制御されるスイッチ群（図４のＭＮＡ１〜ＭＮＡ８）により可変に設定される構成とされており、広い周波数範囲に対応可能としている。
【００１５】
カウンタ１０３は、複数のラッチ回路（Ｆ／Ｆ１〜Ｆ／Ｆ８）１０２の出力に基づき、充電パスをオンして容量を充電し、又は放電パスをオンして容量の電荷を放電する（結果として蓄積電荷の加算又は減算を行う）チャージポンプで構成してもよいし、あるいは、アップ・ダウンカウンタ、加算器等のデジタル回路で構成してもよい。フィルタ１０５は、アナログ回路の低域通過フィルタ、もしくはデジタルフィルタ（平均化フィルタ）よりなる。
【００１６】
デコーダ１０６から出力される切替信号Ｕに基づき、スイッチ１１０のクロック対の組み合わせが切り換えられ、デコーダ１０６から出力される制御信号Ｓに基づき、複数のインターポレータ１１１の内分比が可変に設定され、複数のインターポレータ１１１から出力されるクロックの位相が可変に制御される。
【００１７】
本発明の一実施の形態においては、複数のラッチ回路１０２（フリップフロップＦ／Ｆ１〜Ｆ／Ｆ８）から出力される出力データと、位相シフト回路１０１から出力されるクロック（例えば１相クロック）との組が、セレクタ（選択回路）１０４に入力され、任意の組が選択出力され、データ及びクロック出力の並列数が可変自在とされている。
【００１８】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について以下に説明する。図１（ａ）は、本発明の一実施例の構成を示す図である。図１（ａ）を参照すると、本発明のクロックアンドデータリカバリ回路の一実施例は、８相クロックを入力し、位相をシフトさせた８組のクロックを出力する位相シフト回路１０１と、位相シフト回路１０１から出力されるクロックをクロック入力端に入力し、入力データＤＡＴＡをデータ入力端に入力し、入力データＤＡＴＡを、クロックの立ち上がりエッジでサンプルする複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）と、複数のＤ型フリップフロップ１０２の出力が論理０のときアップ信号とし、論理１のときダウン信号としてカウント値をアップ／ダウンさせるカウンタ１０３と、カウンタ１０３の出力を時間平均するフィルタ１０５と、フィルタ１０５の出力をデコードするデコーダ１０６と、位相シフト回路１０１から出力される１相クロックと複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）の出力データとの各組を入力し、選択制御信号に基づき、選択された組（１相クロックとサンプルされた出力データ）を並列出力するセレクタ（選択回路）１０４と、を備えている。なお、図１（ａ）において、セレクタ１０４には、複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）のうち、Ｆ／Ｆ１、Ｆ／Ｆ３、Ｆ／Ｆ５、Ｆ／Ｆ７の出力が入力されているが、Ｆ／Ｆ１〜Ｆ／Ｆ８すべての出力を入力する構成としてもよい。
【００１９】
複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）は、位相シフト回路１０１から出力されるクロックＣＬＫ１〜ＣＬＫ８の、立ち上がりエッジ（又は立ち下がりエッジ）で入力データＤＡＴＡをサンプル出力する（図１（ｂ）参照）。複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）の出力（例えば“００００１１１１”）からは、クロック周期の１／８のサンプリング周期で入力データをサンプリングした波形データが得られ、隣り合うＤ型フリップフロップ１０２の出力値の変化点で入力データが遷移している。カウンタ１０３は、複数のＤ型フリップフロップ１０２の出力をカウントし、カウント値をフィルタ１０５により所定の時定数で平滑化した信号により、複数のＤ型フリップフロップ１０２に供給されるクロックの位相を進ませるか遅らせるかの制御が行われ、入力データＤＡＴＡにロックしたクロックとデータが出力される。
【００２０】
図２は、本発明の一実施例の位相シフト回路１０１の構成を示す図である。図２を参照すると、位相シフト回路１０１は、８相クロック（８ phase CLK）を入力とするスイッチ１１０と、スイッチ１１０から出力されるクロック対を入力する８個のインターポレータ１１１（ＩＮＴ１〜ＩＮＴ８）を備えている。スイッチ１１０は、例えばロータリスイッチとして構成され、デコーダ回路からの出力に基づき、出力クロック対の組み合わせを切り換える。
【００２１】
図３は、図２に示したスイッチ１１０（ロータリスイッチ）とインターポレータ１１１の構成の一例を示す図である。図３を参照すると、このロータリスイッチは、８相のクロックＰ０〜Ｐ７のうちの奇位相クロック（Ｐ０、Ｐ２、Ｐ４、Ｐ６）を入力して各インターポレータ１１１に選択出力する第１のスイッチ１１０−１と、多相クロックＰ０〜Ｐｎのうちの偶位相クロック（Ｐ１、Ｐ３、Ｐ５、Ｐ７）を入力して各インターポレータ１１１に選択出力する第２のスイッチ１１０−２と、を備えている。初期状態（デコーダ１０６による切替制御が行われていない状態）において、例えばインターポレータ１１１1〜１１１8には、第１のスイッチ１１０−１及び第２のスイッチ１１０−２より出力される、クロック対（Ｐ０、Ｐ１）、（Ｐ１、Ｐ２）、（Ｐ２、Ｐ３）、（Ｐ３、Ｐ４）、（Ｐ４、Ｐ５）、（Ｐ５、Ｐ６）、（Ｐ６、Ｐ７）、（Ｐ７、Ｐ０）がそれぞれ入力される。
【００２２】
デコーダ１０６は、各インターポレータ１１１1〜１１１8に制御信号Ｓ、ＳＢを出力するとともに、インターポレータ１１１1〜１１１8の位相差の内分比（内分比とは、後述する図４のｗ：１−ｗ）が上限又は下限に達した場合において、さらに位相を進めるか遅らせる必要がある場合には、当該インターポレータ１１１1〜１１１8に供給するクロック対の組み合わせを切替えるための切替信号Ｕをスイッチ１１０−１、１１０−２に出力する。例えばインターポレータ１１１1〜１１１8にクロック対の組み合わせ（Ｐ０、Ｐ１）、（Ｐ１、Ｐ２）、（Ｐ２、Ｐ３）、（Ｐ３、Ｐ４）、（Ｐ５、Ｐ６）、（Ｐ６、Ｐ７）、（Ｐ７、Ｐ０）が供給されている場合、クロック対の組み合わせを切替えてクロックの位相を遅らせる場合、インターポレータ１１１1〜１１１8に、（Ｐ１、Ｐ２）、（Ｐ２、Ｐ３）、（Ｐ３、Ｐ４）、（Ｐ５、Ｐ６）、（Ｐ６、Ｐ７）、（Ｐ７、Ｐ０）、（Ｐ０、Ｐ１）を供給するように切替える。スイッチ１１０は、クロック対の組み合わせを回転（ｒｏｔａｔｅ）するため「ロータリスイッチ」という。
【００２３】
図４は、図２に示したインターポレータ１１１の構成を示す図である。図５は、図４のインターポレータの動作を示す図である。図４及び図５を参照すると、このインターポレータは、第１の入力ＩＮ１と、第２の入力ＩＮ２の位相差がＴの場合、二つの入力にＩＮ１を入力した遅延時間の出力信号とＯＵＴ１と二つの入力にＩＮ２を入力した遅延時間の出力信号とＯＵＴ２の間をｗ：１−ｗで内分した時間で規定される遅延時間の出力ＯＵＴが出力される。インターポレータは、入力ＩＮ１、入力ＩＮ２を受け、遅延時間が可変されるＣＭＯＳ型のインバータＩＮＶ１、ＩＮＶ２と、インバータＩＮＶ１、ＩＮＶ２の出力の共通接続点（ノードＮ１）を入力するインバータ３と、ノードＮ１とグランド間に直列に接続される、ＮチャネルＭＯＳトランジスタ（ＭＮＡ１〜ＭＮＡ８）と容量（Ｃ０〜Ｃ７）とを備え、ＮチャネルＭＯＳトランジスタ（ＭＮＡ１〜ＭＮＡ８）のゲートに入力される制御信号Ｃｎｔ[０：７]により、ＮチャネルＭＯＳトランジスタ（ＭＮＡ１〜ＭＮＡ８）がオン、オフされ、ノードＮ１に付加される容量値が決定される。なお、容量Ｃ０〜Ｃ７の容量値は、Ｃ０を基準に、例えば２倍、４倍、８倍、１６倍と２のべき乗等に設定してもよい。この場合、ＮチャネルＭＯＳトランジスタ（ＭＮＡ１〜ＭＮＡ８）のＷ/Ｌ比（ゲート幅）も、対応する容量の容量値に応じたサイズとされる。
【００２４】
制御信号Ｃｎｔ[０：７]は、クロック信号の周波数を検知する周波数検知回路からの出力で設定してもよいし、あるいは、アプリケーションに応じて、レジスタ、ディップスイッチ等を所望の値に設定することで、制御信号Ｃｎｔ[０：７]を決定してもよい。制御信号Ｃｎｔ[０：７]により、ノードＮ１に付加される容量値を可変させることで、対応可能な周波数範囲を拡大することができる。
【００２５】
図６は、図２に示したインターポレータ１１１のトランジスタレベルでの具体的構成の一例を示す図である。図６を参照すると、このインターポレータは、電源ＶＤＤと内部ノードＮ５１間に接続され、入力ＩＮ１とＩＮ２を入力とする論理和回路ＯＲ５１からの出力信号がＬｏｗのとき、オンされるＰチャネルＭＯＳトランジスタＭＰ５１を備え、内部ノードＮ５１とグランド間には、ＮチャネルＭＯＳトランジスタと容量の直列回路が複数本並列に接続されており（ＭＮ５１とＣ１、…、ＭＮ５８とＣ８）、内部ノードＮ５１が入力端に接続され、出力端から出力信号ＯＵＴが取り出されるインバータＩＮＶ５１と、を備えている。ＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮ５８のゲートに接続される制御信号Ｃｎｔ[0:7]は、クロック信号の周波数を検知する周波数検知回路（図示されない）からの出力で設定してもよいし、あるいは、アプリケーションに応じて、レジスタ、ディップスイッチ等を所望の値に設定することで、制御信号Ｃｎｔ[０：７]を決定してもよい。制御信号Ｃｎｔ[０：７]により、ノードＮ５１に付加される容量値を可変させることで、対応可能な周波数範囲を拡大することができる。
【００２６】
内部ノードＮ５１にドレインが接続され、互い並列に接続された２Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎと、２Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎのソースにドレインがそれぞれ接続され、ソースがグランドに接続された２Ｎ個のＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎと、を備え、２Ｎ個のＮチャネルＭＯＳトランジスタのうちの片側半分の、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのゲートには、入力信号ＩＮ１が共通に接続され、２Ｎ個のＮチャネルＭＯＳトランジスタのうちもう半分の、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのゲートには、入力信号ＩＮ２が共通に接続されている。
【００２７】
ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎのゲートに入力される制御信号（Ｎビット制御コード）Ｓ[０]〜Ｓ[Ｎ−１]、制御信号（Ｎビット制御コード）ＳＢ[０]〜ＳＢ［Ｎ−１］により、ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３ＮとＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎのうちの所定個数がオンとされる。Ｎビットの制御信号Ｓ［０：Ｎ−１］、ＳＢ［０：Ｎ−１］は、デコーダ１０６から入力され、ＳＢ［０］〜ＳＢ［Ｎ−１］は、Ｓ［０］〜Ｓ［Ｎ−１］をそれぞれインバータ（図３のインターバＩＮＶ）で反転した相補の信号で与えられる。
【００２８】
図６を参照して、このインターポレータの動作について説明する。入力ＩＮ１、ＩＮ２がＬｏｗレベルのときＯＲ回路５１の出力をゲートに入力とするＰチャネルＭＯＳトランジスタＭＰ５１はオンし、電源からの電流で容量Ｃ（容量値は、容量Ｃ１〜Ｃ８のうち制御信号Ｃｎｔでオンに設定されているＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮ５８に接続する容量の合成容量値）を充電する。
【００２９】
そして、入力ＩＮ１に印加される信号がＬｏｗレベルからＨｉｇｈレベルへの立ち上がり遷移時に、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎがオンし、ドレインがＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのソースに接続され、ソースがグランドに接続され、ゲートに、制御信号Ｓ［０］〜Ｓ［Ｎ−１］がそれぞれ入力されるＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうち、制御信号でオンとされているｎ個のＮチャネルＭＯＳトランジスタのパスを介して、容量Ｃの蓄積電荷が一部放電される。
【００３０】
入力ＩＮ１の立ち上がり遷移から遅れて入力ＩＮ２がＬｏｗレベルからＨｉｇｈレベルへの立ち上がる時に、ＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎがオンし、ドレインがＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのソースに接続され、ソースがグランドに接続され、ゲートに制御信号ＳＢ［０］〜ＳＢ［Ｎ−１］が入力されるＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎのうち、制御信号でオンとされている（Ｎ−ｎ）個のＮチャネルＭＯＳトランジスタのパスを介して、容量Ｃの蓄積電荷が放電される。
【００３１】
容量Ｃの端子電圧を入力するインバータＩＮＶ５１の出力がＨｉｇｈレベルに反転するまでに放電される電荷をＣＶとすると、入力ＩＮ１がＨｉｇｈレベルへの遷移してから位相差（Ｔ）の間、電流ｎＩで放電し、つづいて、入力ＩＮ２がＨｉｇｈレベルへの遷移し、ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１ｎと，（Ｎ−ｎ）個のＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２（Ｎ−ｎ）の計Ｎ個のＮチャネルＭＯＳトランジスタのドレイン電流ＮＩで放電され、入力ＩＮ２のＬｏｗからＨｉｇｈレベルへの立ち上がりから出力ＯＵＴの立ち上がりまでの遅延時間は、
（ＣＶ−ｎ・Ｉ・Ｔ）／ＮＩ＝ＣＶ／ＮＩ−ｎ・Ｔ／Ｎ …(1)
と表され、入力ＩＮ１とＩＮ２の位相差ＴのＮ分割を単位として遅延時間を可変することができる。
【００３２】
本発明において、多相クロックは、ＰＬＬの電圧制御発振器（ＶＣＯ）から生成してもよい。この場合、ＶＣＯのリングオシレータの所定の段の反転回路からクロックが取り出される。あるいは、多相クロックは、多相クロック逓倍回路で生成してもよい。
【００３３】
図７は、位相シフト回路１０１に供給する多相クロックを、逓倍用インターポレータ（多相クロック逓倍回路）を用いた多相クロック発生回路２００を用いて生成する構成を示したものである。図１の位相シフト回路１０１は、多相クロック発生回路２００と、ロータリスイッチ１１０から構成されており、インターポレータ１１１1〜１１１nから出力されるクロックＣＬＫ１〜ＣＬＫｎ（ただし、ｎは８）は、図１のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）のクロック入力端にそれぞれ供給される。図７において、クロック１としては、水晶発振回路等のクロック生成回路から生成された基準クロックが用いられる。
【００３４】
図８は、図７の多相クロック発生回路２００として構成の一例として、４相クロックを生成する４相クロック逓倍回路の構成の具体例を示す図である。図８に示すように、この４相クロック逓倍回路は、入力クロック２０５を４分周し４相クロックＱ１〜Ｑ４を出力する１／４分周器２０１と、ｎ段縦続接続された４相クロック逓倍回路（ＭＰＦＤ（multiphase frequency doubler；多相倍周回路）ともいう）２０２1〜２０２nと、周期検知回路２０４とを備えている。最終段の４相クロック逓倍回路２０２nからは、２ｎ逓倍された４相クロックＱｎ１〜Ｑｎ４が出力される。なお、４相クロック逓倍回路の段数ｎは任意である。この４相クロック逓倍回路の動作の概略を述べれば、４相のクロックを、各４相クロック逓倍回路２０２で、８相にした後、４相に戻すことで、連続的に逓倍を行う。なお、最終段の４相クロック逓倍回路２０２nから生成された８相のクロック（図１０のＰ２１〜Ｐ２８）をそのまま出力する構成としてもよい。詳細を以下に説明する。
【００３５】
図９は、図８に示した、多相クロック逓倍回路を４相クロック逓倍回路とした場合の、４相クロック逓倍回路２０２ｎの構成の一例を示す図である。なお、図８に示した４相クロック逓倍回路２０２1〜２０２nは、いずれも同一構成とされる。
【００３６】
図９（ａ）を参照すると、この４相クロック逓倍回路２０２nは、８組のタイミング差分割回路２０８〜２１５と、８個のパルス補正回路２１６〜２２３と、４組の多重化回路２２４〜２２７から構成されている。すなわち、４相のクロック（Ｑ(n-1)１〜Ｑ(n-1)４）を入力し、二つの入力のタイミング差を分割した信号を出力する８個のタイミング差分割回路２０８〜２１５を備え、奇数番目のタイミング差分割回路２０８、２１０、２１２、２１４は、二つの入力としてｎ相のクロックのうち同一クロック（Ｑ(n-1)１とＱ(n-1)１、Ｑ(n-1)２とＱ(n-1)２、Ｑ(n-1)３とＱ(n-1)３、Ｑ(n-1)４とＱ(n-1)４）をそれぞれ入力とし、偶数番目のタイミング差分割回路２０９、２１１、２１３、２１５は、ｎ相のクロックのうち隣り合うクロック対（Ｑ(n-1)１とＱ(n-1)２、Ｑ(n-1)２とＱ(n-1)３、Ｑ(n-1)３とＱ(n-1)４、Ｑ(n-1)４とＱ(n-1)１）を入力としている。
【００３７】
Ｊ番目（ただし、１≦Ｊ≦８）のパルス幅補正回路は、Ｊ番目のタイミング差分割回路の出力を第１の入力とし、（（Ｊ＋２） ｍｏｄ ｎ）番目（ただし、（Ｊ＋２） ｍｏｄ ｎは、（Ｊ＋２）をｎで割った余り）のタイミング差分割回路の出力を第２の入力とし、Ｋ番目（ただし、１≦Ｋ≦４）の多重化回路は、Ｋ番目のパルス幅補正回路の出力と（Ｋ＋ｎ）番目のパルス幅補正回路の出力とを入力とする。図９（ｂ）は、パルス幅補正回路の構成を示す図であり、第２の入力Ｔ２３をインバータＩＮＶで反転した信号と、第１の入力Ｔ２１を入力とするＮＡＮＤ回路からなる。図９（ｃ）は、多重化回路の構成を示す図であり、２入力ＮＡＮＤ回路からなる。
【００３８】
図１０は、図９に示した４相クロック逓倍回路２０２のタイミング動作を示す信号波形図である。クロックＴ２１の立ち上がりは、クロックＱ（ｎ−１）１の立ち上がりからタイミング差分割回路２０８の内部遅延分の遅れで決定され、クロックＴ２２の立ち上がりは、クロックＱ（ｎ−１）１の立ち上がりとクロックＱ（ｎ−１）２の立ち上がりのタイミングのタイミング差分割回路２０９でのタイミング分割と内部遅延分の遅れで決定され、クロックＴ２３の立ち上がりは、クロックＱ（ｎ−１）１の立ち上がりとクロックＱ（ｎ−１）２の立ち上がりのタイミングのタイミング差分割回路２１０でのタイミング分割と内部遅延分の遅れで決定され、以下同様にして、クロックＴ２６の立ち上がりはクロックＱ（ｎ−１）３の立ち上がりとクロックＱ（ｎ−１）４の立ち上がりのタイミングのタイミング差分割回路２１３でのタイミング分割と内部遅延分の遅れで決定され、クロックＴ２７の立ち上がりはクロックＱ（ｎ−１）４の立ち上がりのタイミングのタイミング差分割回路２１４での内部遅延分の遅れで決定され、クロックＴ２８の立ち上がりはクロックＱ（ｎ−１）４の立ち上がりとクロックＱ（ｎ−１）１の立ち上がりのタイミングのタイミング差分割回路２１５でのタイミング分割と内部遅延分の遅れで決定される。
【００３９】
タイミング差分割回路２０８と２１０から出力されるクロックＴ２１とＴ２３はパルス幅補正回路２１６に入力され、パルス幅補正回路２１６では、クロックＴ２１で決定される立ち下がりエッジ、クロックＴ２３で決定される立ち上がりエッジを有するパルスＰ２１を出力する。同様の手順で、パルスＰ２２〜Ｐ２８が生成され、クロックＰ２１〜Ｐ２８は位相が４５度ずつずれたデューティ２５％の８相のパルス群となる。このクロックＰ２１と位相が１８０度ずれたクロックＰ２５は、多重化回路２２４で多重化反転され、デューティ２５％のクロックＱｎ１として出力される。同様にして、クロックＱｎ２〜Ｑｎ４が生成される。クロックＱｎ１〜Ｑｎ４は、位相が９０度ずつずれたデューティ５０％の４相のパルス群となり、クロックＱｎ１〜Ｑｎ４の周期は、クロックＱ（ｎ−１）１〜Ｑ（ｎ−１）４からクロックＱｎ１〜Ｑｎ４を生成する過程で、周波数が２倍に逓倍される。
【００４０】
すなわち、４相のクロックＱ（ｎ−１）１〜Ｑ（ｎ−１）４から８相クロックＰ２１〜Ｐ２８を生成し、倍周の４相クロックＱｎ１〜Ｑｎ４を生成している。なお、最終段の４相クロック逓倍回路２０２nから（図８参照）において、８相クロックＰ２１〜Ｐ２８を出力する構成としてもよい。
【００４１】
図１１は、図９に示したタイミング差分割回路２０８、２０９の動作原理を模式的に示す図であり、同一の信号を入力とするタイミング差分割回路２０８、２１０、２１２、２１４（ｈｏｍｏ）では、固有の遅延時間で出力信号を出力し、位相差Ｔのある２入力を入力とするタイミング差分割回路２０９、２１１、２１３、２１５（ｈetero）は、タイミング差分割回路の固有の遅延時間に、位相差Ｔを２等分した時間Ｔ／２（位相差Ｔを等分した時間）を加算した遅延時間で遷移する信号を出力する。
【００４２】
図１２は、図９に示したタイミング差分割回路２０８、２０９の構成の一例を図である。タイミング差分割回路２０８では、二つの入力ＩＮ１、ＩＮ２に、同一信号が入力され、タイミング差分割回路２０９では、隣り合う二つの信号が入力されている。すなわち、タイミング差分割回路２０８では、同一入力Ｑ（ｎ−１）１が入力端ＩＮ１、ＩＮ２に入力され、タイミング差分割回路２０９では、Ｑ（ｎ−１）１とＱ（ｎ−１）２が入力端ＩＮ１、ＩＮ２に入力されている。電源ＶＤＤにソースが接続されドレインが内部ノードＮ１に接続されたＰチャネルＭＯＳトランジスタＭＰ０１と、入力信号ＩＮ１、ＩＮ２を入力し、出力がＰチャネルＭＯＳトランジスタＭＰ０１のゲートに接続されたＯＲ回路ＯＲ１と、内部ノードＮ１にドレインが接続され、ソースが定電流源Ｉ0を介してグランドに接続され、ゲートに入力信号ＩＮ１、ＩＮ２が接続されたＮチャネルＭＯＳトランジスタＭＮ０１、ＭＮ０２を備え、内部ノードＮ１は、インバータＩＮＶ０１の入力端に接続され、内部ノードＮ１とグランド間には、ＮチャネルＭＯＳトランジスタＭＮ１１と容量ＣＡＰ１１を直列接続した回路、ＮチャネルＭＯＳトランジスタＭＮ１２と容量ＣＡＰ１２を直列接続した回路、…、ＮチャネルＭＯＳトランジスタＭＮ１５と容量ＣＡＰ１５を直列接続した回路が、並列に接続され、各ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２、…、ＭＮ１５のゲートには、入力クロックの周期を検知する周期検知回路２０４からの、５ビット幅の制御信号２０６がそれぞれ接続されてオン・オフ制御される。ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ１５のゲート幅と容量ＣＡＰ１１、ＣＡＰ１２、ＣＡＰ１３、ＣＡＰ１４、ＣＡＰ１５は、そのサイズ比が、例えば１６：８：４：２：１とされており、周期検知回路２０４（図８参照）から出力される制御信号２０６に基づき、共通ノードに接続される負荷を３２段階に調整することで、クロック周期が設定される。
【００４３】
タイミング差分割回路２０８については、二つの入力ＩＮ１、ＩＮ２に共通入力されるクロックＱ（ｎ−１）１の立ち上がりエッジにより、ノードＮ１の電荷が二つのＮチャネルＭＯＳトランジスタＭＮ０１、ＭＮ０２を介して引き抜かれ、ノードＮ１の電位がインバータＩＮＶ０１のしきい値に達したところで、インバータＩＮＶ０１の出力であるクロックＴ２１が立ち上がる。インバータＩＮＶ０１のしきい値に達したところまで引き抜く必要のあるノードＮ１の電荷をＣＶ（ただし、Ｃは容量値、Ｖは電圧）とし、ＮチャネルＭＯＳトランジスタによる放電電流をＩとすると、クロックＱ（ｎ−１）１の立ち上がりから、ＣＶの電荷量を、電流値２Ｉの定電流で放電することになり、その結果、時間ＣＶ／２Ｉが、クロックＱ（ｎ−１）１の立ち上がりエッジから、クロックＴ２１の立ち上がりまでのタイミング差（伝搬遅延時間）を表している。
【００４４】
クロックＱ（ｎ−１）１がＬｏｗレベルのとき、ＰチャネルＭＯＳトランジスタＭＰ０１がオンとされ、ノードＮ１がＨｉｇｈに充電され、インバータＩＮＶ０１の出力クロックＴ２１はＬｏｗレベルとなる。
【００４５】
タイミング差分割回路２０９については、クロックＱ（ｎ−１）１の立ち上がりエッジから時間ｔＣＫｎ（＝多相クロック周期）後の期間、ノードＮ１の電荷が引き抜かれ、時間ｔＣＫｎ後、クロックＱ（ｎ−１）２の立ち上がりエッジから、ノードＮ１の電位がインバータＩＮＶ０１のしきい値に達したところで、クロックＴ２２のエッジが立ち上がる。ノードＮ１の電荷をＣＶとし、ＮＭＯＳトランジスタの放電電流をＩとすると、クロックＱ（ｎ−１）１の立ち上がりから、ＣＶの電荷量をｔＣＫｎの期間、定電流Ｉで放電し、残りの期間を、定電流２Ｉで引き抜く結果、時間、
ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２I＝ＣＶ／２I＋ｔＣＫｎ／２ …(2)
が、クロックＱ（ｎ−１）１の立ち上がりエッジから、クロックＴ２２の立ち上がりエッジのタイミング差を表している。
【００４６】
すなわち、クロックＴ２２とクロックＴ２１の立ち上がりのタイミング差は、ｔＣＫｎ／２となる。
【００４７】
クロックＱ（ｎ−１）１とＱ（ｎ−１）２がともにＬｏｗレベルとなり、ノードＮ１が、ＰチャネルＭＯＳトランジスタＭＰ０１を介して電源からＨｉｇｈレベルに充電された場合、クロックＴ２２が立ち下がる。クロックＴ２２〜Ｔ２８についても同様とされ、クロックＴ２１〜Ｔ２８の立ち上がりのタイミング差はそれぞれｔＣＫｎ／２となる。
【００４８】
パルス幅補正回路２１６〜２２３は、位相が４５度ずつずれたデューティ２５％の８相のパルス群Ｐ２１〜Ｐ２８を生成する（図９、図１０参照）。
【００４９】
多重化回路２２４〜２２７は、位相が９０度ずつずれたデューティ５０％の４相のパルス群Ｑｎ１〜Ｑｎ４を生成する（図９、図１０参照）。
【００５０】
図１２に示したタイミング差分割回路は、使用されるアプリケーションに応じて、適宜、変形される。例えば、ＰチャネルＭＯＳトランジスタＭＰ０１のゲートに、第１、第２の入力信号ＩＮ１、ＩＮ２を入力とする否定論理積回路（ＮＡＮＤ）の出力信号を入力し、第１の入力信号ＩＮ１、第２の入力信号ＩＮ２をインバータでそれぞれ反転した信号をＮチャネルＭＯＳトランジスタＭＮ０１、ＭＮ０２のゲートに入力する構成としてもよい。この場合、第１、第２の入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベルのとき、ＰチャネルＭＯＳトランジスタＭＰ０１がオン（導通）して内部ノードＮ１が充電され、インバータＩＮＶ０１の出力はＬｏｗレベルとされ、第１、第２の入力信号ＩＮ１、ＩＮ２の一方又は両方がＬｏｗレベルのとき、ＰチャネルＭＯＳトランジスタＭＰ０１がオフしＰチャネルＭＯＳトランジスタＭＮ０１とＭＮ０２の一方又は両方がオンし、内部ノードＮ１が放電され、内部ノードＮ１の電圧がインバータＩＮＶ０１のしきい値以下に下がった場合、インバータＩＮＶ０１の出力は立ち上がりＨｉｇｈレベルとなる。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、従来の回路に較べて、周波数範囲の変更を容易化し、特性の調整を容易化する、という効果を奏する。その理由は、本発明においては、多相クロックの位相をシフトさせて出力する位相シフト回路を構成するインターポレータの内部ノードに付加される容量値を可変させることで周波数の変更に対応可能としているためである。
【００５２】
また、本発明によれば、選択回路を設け、クロックアンドデータリカバリ回路の並列数を可変に切替えることができるという利点も有する。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の位相シフト回路の構成を示す図である。
【図３】本発明の一実施例の位相シフト回路におけるスイッチの構成を示す図である。
【図４】本発明の一実施例の位相シフト回路におけるインターポレータの構成を示す図である。
【図５】本発明の一実施例の位相シフト回路におけるインターポレータの動作原理を説明するタイミング波形図である。
【図６】本発明の一実施例の位相シフト回路におけるインターポレータの構成の一例を示す図である。
【図７】本発明の一実施例において位相シフト回路の入力に多相クロック発生回路の出力を用いた場合の構成の一例を示す図である。
【図８】本発明の一実施例の多相クロック発生回路の構成を示す図である。
【図９】本発明の一実施例における多相クロック発生回路を構成する４相クロック逓倍回路の構成を示す図である。
【図１０】本発明の一実施例における４相クロック逓倍回路のタイミング動作を示す図である。
【図１１】本発明の一実施例における４相クロック逓倍回路のインターポレータの動作を説明する図である。
【図１２】本発明の一実施例における４相クロック逓倍回路のインターポレータの構成の一例を示す図である。
【図１３】従来のクロックアンドリカバリ回路の構成の一例を示す図である。
【図１４】従来のクロック制御回路の構成を示す図である。
【図１５】従来の位相インターポレータの構成を示す図である。
【図１６】従来の位相インターポレータの構成を示す図である。
【符号の説明】
１ クロック
２０ スイッチ
３０ インターポレータ
４０ 制御回路
５１ ＶＣＯ
５２ フリップフロップ
５３ アップダウンカウンタ
５５ フィルタ
６０ ＤＬＬ
１０１ 位相シフト回路
１０２ フリップフロップ
１０３ アップダウンカウンタ
１０４ セレクタ
１０５ フィルタ
１０６ デコーダ
１１０ スイッチ
１１１ インターポレータ
２００ 多相クロック発生回路
２０１ １／４分周回路
２０２ ４相クロック逓倍回路
２０４ 周期検知回路
２０５ クロック
２０６ 制御信号
２０８〜２１５ タイミング差分割回路
２１６〜２２３ パルス幅補正回路
２２４〜２２７ 多重化回路
Claims (15)
- 入力データを共通に入力とする複数のラッチ回路を備え、前記複数のラッチ回路は、前記複数のラッチ回路にそれぞれ供給される互いに位相がずれているクロックの遷移エッジで前記入力データをサンプルして出力し、前記複数のラッチ回路の出力から前記入力データの遷移点のクロックに関する位相を検出して出力する位相検出回路と、前記位相検出回路の出力を平滑化するフィルタと、前記フィルタの出力に基づき前記クロックの位相を制御する回路と、を備え、入力データに基づき、クロック及びデータを復元（リカバ）するクロックアンドデータリカバリ回路において、
前記複数のラッチ回路にそれぞれ互いに位相がずれているクロックを供給する回路が、互いに位相の異なる複数のクロック（「多相クロック」という）を入力とし前記多相クロックの中からクロック対を複数組選択して出力するスイッチと、
前記スイッチから出力される複数組のクロック対を入力とし該クロック対の位相差を内分した時間で遅延時間が規定される信号を出力する複数のインターポレータと、を備え、
前記各インターポレータは、入力するクロック対の論理値に応じて、容量の充電パスと放電パスをそれぞれオン及びオフさせる回路と、前記容量の端子電圧としきい値との大小関係が反転したときに出力論理値を可変させるバッファ回路と、を備え、さらに、前記容量の容量値が容量値決定用の制御信号によってオン及びオフされるスイッチ群により可変に設定される構成とされており、前記複数のインターポレータから出力される信号が、前記複数のラッチ回路のクロックとして供給され、
前記クロックの位相を制御する回路が、前記フィルタの出力をデコードするデコーダを備え、
前記デコーダからの出力信号に基づき、前記スイッチにおけるクロック対の選択の切替えが制御されるとともに、前記複数のインターポレータの内分比が可変に設定され、前記複数のラッチ回路にそれぞれ供給されるクロックの位相を進ませるか遅れらせる制御が行われる、ことを特徴とするクロックアンドデータリカバリ回路。 - 前記複数のラッチ回路の出力のうちの全部又は一部を入力し、出力データとして出力するものを選択する選択回路をさらに備えたことを特徴とする請求項１に記載のクロックアンドデータリカバリ回路。
- 互いに位相の異なる複数のクロック（「多相クロック」という）を入力としそのうちから複数組のクロック対を選択して出力するスイッチと、
前記スイッチから出力される複数組のクロック対を入力とし該クロック対の位相差を内分した時間で遅延時間が規定される信号を出力する複数のインターポレータと、
複数の前記インターポレータからそれぞれ出力される信号に基づき入力データをラッチする複数のラッチ回路と、
前記複数のラッチ回路の出力論理値に基づき出力値を増加又は減少させる計数回路と、
前記計数回路の出力を所定の時間にわたって平均化するフィルタと、
前記フィルタの出力をデコードするデコーダと、
複数の前記ラッチ回路から出力されたデータと、複数の前記インターポレータのうち所定のインターポレータから出力されるクロックとの組を入力とし、出力するデータを選択して前記クロックとともに出力し、出力データとクロックの組の並列数を可変させる選択回路と、
を備え、
前記デコーダからの出力信号に基づき、前記スイッチにおけるクロック対の選択の切替えが制御されるとともに、前記複数のインターポレータの内分比が可変に設定される、ことを特徴とするクロックアンドデータリカバリ回路。 - 前記計数回路が、前記ラッチ回路の出力の第１、及び第２の論理値をアップ信号及びダウン信号として、アップ信号で容量を充電し、ダウン信号で前記容量を放電するチャージポンプ回路から構成されており、前記チャージポンプ回路の出力電圧が前記フィルタに入力される、ことを特徴とする請求項３に記載のクロックアンドデータリカバリ回路。
- 前記計数回路が、アップダウンカウンタで構成され、前記計数回路のデジタル出力が、デジタルフィルタ構成の前記フィルタに入力される、ことを特徴とする請求項３に記載のクロックアンドデータリカバリ回路。
- 互いに位相の異なる複数のクロック（「多相クロック」という）を入力し、与えられた切替信号に基づき、前記多相クロックから複数のクロック対を選択出力するスイッチと、
前記スイッチから出力されるクロック対をそれぞれ入力とし、前記クロック対の位相差を、与えられた制御信号で設定される内部比で内分した時間で遅延時間が規定される出力クロックを出力するインターポレータを複数備えてなる位相シフト回路と、
前記複数のインターポレータからそれぞれ出力されるクロックで入力データをそれぞれサンプルして出力する複数のフリップフロップと、
前記複数のフリップフロップの複数の出力を入力とし、前記各出力の論理値に応じてアップカウント又はダウンカウントするカウンタと、
前記カウンタのカウント出力の時間平均をとるフィルタと、
前記フィルタの出力をデコードするデコーダと、
を備え、
前記デコーダは、前記フィルタの出力のデコード結果に基づき、前記スイッチにおけるクロック対の組み合わせを切替える切替信号を出力するとともに、前記複数のインターポレータにおける内分比を可変させる制御信号を出力し、
前記複数のフリップフロップの出力の一部又は全てと、前記第１のインターポレータから出力されるクロックとの組を入力し、出力データとクロックの組の並列数を選択自在とする選択回路と、
を備えている、ことを特徴とするクロックアンドデータリカバリ回路。 - 前記複数のフリップフロップの出力をカウントするカウンタを、前記複数のフリップフロップ回路の各出力の第１、及び第２の論理値をアップ信号及びダウン信号として、アップ信号で容量を充電し、ダウン信号で容量の電荷を放電するチャージポンプ回路で構成し、前記チャージポンプ回路の出力が前記フィルタに入力される、ことを特徴とする請求項６に記載のクロックアンドデータリカバリ回路。
- 前記インターポレータが、入力するクロック対の値に基づき、容量の充電パスと放電パスをそれぞれオン及びオフさせる回路と、前記容量の端子電圧としきい値との大小関係が反転したときに出力論理値を可変させるバッファ回路と、を備え、前記容量の容量値が、容量値決定用の制御信号によってオン及びオフされるスイッチ群により可変に設定される構成とされている、ことを特徴とする請求項６に記載のクロックアンドデータリカバリ回路。
- 前記各インターポレータが、第１の入力端と第２の入力端からの第１、第２の入力信号を入力とする論理回路と、
第１の電源と内部ノード間に挿入され前記論理回路の出力が第１の論理値のときにオンするスイッチと、
前記内部ノードが入力端に接続され、前記内部ノード電位としきい値との大小関係が反転した場合に出力論理値を反転させるバッファ回路と、
を備え、
前記内部ノードに一端が接続され、制御端子に前記第１の入力端からの第１の入力信号が供給される、互い並列に接続されたＮ個の第２のスイッチと、
前記内部ノードに一端が接続され、制御端子に前記第２の入力端からの第２の入力信号が供給される、互い並列に接続されたＮ個の第３のスイッチと、
前記第２のスイッチの他端と第２の電源間に互い並列に挿入され、制御端子に、前記デコーダからの制御信号が接続され、オン及びオフされるＮ個の第４のスイッチと、
前記第３のスイッチの他端と前記第２の電源間に互い並列に挿入され、制御端子に、前記デコーダからの制御信号が接続され、オン及びオフされるＮ個の第５のスイッチと、を備え、
前記内部ノードと前記第２の電源間に挿入され、第６のスイッチと容量とからなる直列回路を複数本並列に備え、
前記第６のスイッチの制御端子に入力される容量値決定用の制御信号により、前記第６のスイッチがオン及びオフされ、前記内部ノードに付加される容量の値が可変に制御される、ことを特徴とする請求項１乃至６のいずれか一に記載のクロックアンドデータリカバリ回路。 - 前記デコーダが、前記カウンタの出力を前記フィルタで時間平均した値に基づき、前記インターポレータの内分比の設定を行い、
前記インターポレータの内分比の設定上限値又は下限値に達し、なおも前記インターポレータの出力信号の位相をさらに遅らせるか、またはさらに進ませる調整を行う必要がある場合、前記インターポレータに供給するクロックを選択出力する前記スイッチに対して、クロック対の組み合わせの切替を行う切替信号を出力する、ことを特徴とする請求項１乃至６のいずれか一に記載のクロックアンドデータリカバリ回路。 - 前記多相クロックが、位相同期ループ（ＰＬＬ）の電圧制御発振器から供給されることを特徴とする請求項１乃至６のいずれか一に記載のクロックアンドデータリカバリ回路。
- 前記多相クロックが、多相クロック発生回路から供給され、前記多相クロック発生回路が、入力クロックを分周して互いに位相の異なる複数相のクロックを生成出力する分周回路と、
前記入力クロックの周期を検知する周期検知回路と、
前記分周回路から出力される複数相（ｎ相）のクロックを入力とし、前記クロックを逓倍したクロックを生成する１つ又は複数段縦続接続された多相クロック逓倍回路と、を備え、
前記多相クロック逓倍回路が、ｎ相のクロック（第１乃至第ｎクロック）を入力し、
二つの入力のタイミング差を分割した信号を出力する２ｎ個のタイミング差分割回路を備え、
奇数番目（２Ｉ−１番目、ただし、１≦Ｉ≦ｎ）のタイミング差分割回路は、前記二つの入力としてｎ相のクロックのうちＩ番目の同一クロックを入力とし、偶数番目（２Ｉ番目、ただし、１≦Ｉ≦ｎ）のタイミング差分割回路は、ｎ相のクロックのうちＩ番目のクロックとＩ＋１番目のクロック（ただし、ｎ＋１番目は、１番目に巡回する）のクロックを入力とし、
２ｎ個のパルス幅補正回路を備え、
Ｊ番目（ただし、１≦Ｊ≦２ｎ）のパルス幅補正回路は、Ｊ番目のタイミング差分割回路の出力を第１の入力とし、（（Ｊ＋２） ｍｏｄ ｎ）番目（ただし、（Ｊ＋２） ｍｏｄ ｎは、（Ｊ＋２）をｎで割った余り）のタイミング差分割回路の出力を第２の入力とし、前記第１の入力と前記第２の入力の反転信号の否定論理積を出力し、
ｎ個の多重化回路を備え、Ｋ番目（ただし、１≦Ｋ≦ｎ）の多重化回路は、Ｋ番目のパルス幅補正回路の出力と（Ｋ＋ｎ）番目のパルス幅補正回路の出力とを入力とし、これらの否定論理積を出力する、ことを特徴とする請求項１乃至６のいずれか一に記載のクロックアンドデータリカバリ回路。 - 前記タイミング差分割回路が、第１、第２の入力端から入力される信号を入力とし、前記第１及び第２の入力信号の所定の論理演算結果を出力する論理回路と、
第１の電源と内部ノード間に接続され、前記論理回路の出力信号を制御端子に入力とする第１のスイッチ素子と、
前記内部ノードに入力端が接続され、前記内部ノード電位としきい値との大小関係が反転した場合に出力論理値を反転させる、バッファ回路と、
前記内部ノードと第２の電源との間に接続され、前記第１の入力端からの信号の値に基づきオン・オフ制御される第２のスイッチ素子と、
前記内部ノードと第２の電源との間に接続され、前記第２の入力端からの信号に基づきオン・オフ制御される第３のスイッチ素子と、を備え、
前記内部ノードと前記第２の電源間に、第４のスイッチ素子と容量よりなる直列回路が、複数本互いに並列接続され、前記第４のスイッチ素子の制御端子に供給される周期制御信号の値によって前記第４のスイッチ素子がオン及びオフ制御され、前記内部ノードに付加する容量の容量値が決められる、ことを特徴とする請求項１２に記載のクロックアンドデータリカバリ回路。 - 入力データを共通に入力とする複数のラッチ回路を備え、前記複数のラッチ回路は、前記複数のラッチ回路にそれぞれ供給される互いに位相がずれているクロックの遷移エッジで前記入力データをサンプルして出力し、前記複数のラッチ回路の出力から前記入力データの遷移点のクロックに関する位相を検出して出力する位相検出回路と、前記位相検出回路の出力を平滑化するフィルタと、前記フィルタの出力に基づき前記クロックの位相を制御する回路と、を備え、前記入力データからクロックとデータを復元するクロックアンドデータリカバリ回路のクロック制御方法において、
互いに位相の異なる複数のクロック（「多相クロック」という）を入力とするスイッチにて、前記多相クロックの中からクロック対を複数組選択して出力し、前記スイッチから出力される複数組のクロック対をそれぞれ入力とする複数のインターポレータで、前記クロック対の位相差を内分した時間で遅延時間が規定される信号を出力し、
前記フィルタの出力をデコードするデコーダからの出力信号に基づき、前記スイッチにおけるクロック対の選択の切替えが制御されるとともに、前記インターポレータの内分比が可変に設定されることで、前記複数のラッチ回路にそれぞれ供給されるクロックの位相が可変され、
入力するクロック対の論理値に応じて、容量の充電パスと放電パスをそれぞれオン及びオフさせる回路と、前記容量の端子電圧としきい値との大小関係が反転したときに出力論理値を可変させるバッファ回路とを有する前記各インターポレータの前記容量の容量値を、容量値決定用の制御信号によってオン及びオフされるスイッチ群により可変させることで、対応可能な周波数範囲を広げる、ことを特徴とするクロックアンドデータリカバリ回路のクロック制御方法。 - 前記複数のラッチ回路の出力により互いに位相がずれているクロックの遷移エッジで前記入力データをサンプルした出力の全部又は一部の中から出力データとして出力するものを選択自在とした、ことを特徴とする請求項１４に記載のクロックアンドデータリカバリ回路のクロック制御方法。
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