JP2008136030A - クロックタイミング調整方法及び半導体集積回路 - Google Patents

クロックタイミング調整方法及び半導体集積回路 Download PDF

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Abstract

【課題】半導体集積回路に設けられた複数のクロックドメイン間でタイミング調整を容易に行うこと。
【解決手段】位相の異なる複数のクロックを供給可能なクロック生成部と、クロック生成部からクロックが供給され、供給されたクロックを対応するフリップフロップ群に供給する複数のクロックドメイン、及びフリップフロップ群を有する論理回路部とを備えた半導体集積回路における、複数のクロックドメイン間のクロックタイミングの差異を調整するクロックタイミング調整方法である。クロックタイミング調整方法では、複数のクロックドメインの各レイテンシを抽出し、抽出した各レイテンシに基づいて、クロック生成部で生成される複数のクロックの内、各クロックドメインに供給するクロックの位相を決定し、決定されたクロックでは調整できない、複数のクロックドメインのレイテンシ差を調整するためのクロックバッファの数を決定する。
【選択図】図１

Description

本発明は、半導体集積回路に設けられた複数のクロックドメイン間でクロックタイミングを調整するクロックタイミング調整方法及び半導体集積回路及びに関する。
図１０は、従来の半導体集積回路を示す図である。図１０に示す半導体集積回路は、クロック生成部１０１及び論理回路部１０６を有する。図１１は、クロック生成部１０１を示すブロック図である。クロック生成部１０１は、位相／周波数検出器（ＰＦＤ）１０８、チャージポンプ１０９、ローパスフィルタ（ＬＰＦ）１１０、電圧制御発振器（ＶＣＯ）１１２及び分周回路（１／Ｎ）１１３を有する。
図１０に示すように、論理回路部１０６は、クロック分配回路（クロックドメイン）１０２，１０３及びフリップフロップ群１０４，１０５を有する。論理回路部１０６では、フリップフロップ群１０４とフリップフロップ群１０５の間でデータの受け渡しがあるため、クロックドメイン１０２，１０３ではクロック同期設計が行われる（特許文献１参照）。
但し、クロックドメイン１０２，１０３のレイアウト位置や回路構造は同一とはならないため、クロック生成部１０１から見た最終段のフリップフロップまでの遅延値（以下「レイテンシ」という。）は、クロックドメイン間で（図１０に示した例ではクロックドメイン１０２，１０３間で）差が生じる。このため、レイテンシの小さい方のクロックドメイン（図１０ではクロックドメイン１０２）に遅延調整用のクロックバッファ１０７を設けて、クロックドメイン間のレイテンシの差分がなくなるようにしている。
特開平９−２６９８４７号公報
しかし、図１０に示した半導体集積回路では、遅延調整のためだけにクロックバッファ１０７を多数配置する必要があった。また、クロックバッファ１０７の配置形態によっては、クロックドメインのタイミング設計の理想系である等段設計から大きくかけ離れてしまう。この場合、クロックドメインの消費電流を増加させるだけでなく、温度変動や電源電圧変動、Ｖｔばらつき変動等の要因によりレイテンシの変動幅が拡がり、クロックドメイン間のレイテンシのばらつきが大きくなる。この結果、タイミング保証が困難となる。
本発明の目的は、半導体集積回路に設けられた複数のクロックドメイン間でタイミング調整を容易に行うことができるクロックタイミング調整方法及び半導体集積回路を提供することである。
本発明は、位相の異なる複数のクロックを供給可能なクロック生成部と、前記クロック生成部からクロックが供給され、前記供給されたクロックを対応するフリップフロップ群に供給する複数のクロックドメイン、及び前記フリップフロップ群を有する論理回路部と、を備えた半導体集積回路における、前記複数のクロックドメイン間のクロックタイミングの差異を調整するクロックタイミング調整方法であって、前記複数のクロックドメインの各レイテンシを抽出するレイテンシ抽出ステップと、前記抽出した各レイテンシに基づいて、前記クロック生成部で生成される前記複数のクロックの内、各クロックドメインに供給するクロックの位相を決定する粗調整ステップと、前記粗調整ステップで決定されたクロックでは調整できない、前記複数のクロックドメインのレイテンシ差を調整するためのクロックバッファの数を決定する微調整ステップと、を有するクロックタイミング調整方法を提供する。
上記クロックタイミング調整方法は、前記粗調整ステップで決定された位相のクロックが前記複数のクロックドメインに供給された際のエラー状況に応じて、前記粗調整ステップで決定された位相のクロックの動作タイミングをクロックドメイン毎にずらすクロックタイミング変更ステップを有する。
本発明は、位相の異なる複数のクロックを供給可能なクロック生成部と、前記クロック生成部からクロックが供給され、前記供給されたクロックを対応するフリップフロップ群に供給する複数のクロックドメイン、及び前記フリップフロップ群を有する論理回路部と、を備えた半導体集積回路であって、前記クロック生成部が各クロックドメインに供給するクロックの位相は、クロックドメインのレイテンシに基づいて決定され、前記複数のクロックドメインの少なくともいずれか１つは、前記決定された位相のクロックでは調整できない前記複数のクロックドメインのレイテンシ差を調整するためのクロックバッファを有する半導体集積回路を提供する。
上記半導体集積回路では、前記決定された位相のクロックの動作タイミングは、前記決定された位相のクロックが前記複数のクロックドメインに供給された際のエラー状況に応じて、クロックドメイン毎にずらされる。
上記半導体集積回路では、前記論理回路部は、各クロックドメインの前段に分周回路を有する。
上記半導体集積回路では、前記クロック生成部は、位相の異なる前記複数のクロックの内、１つを選択して出力するセレクタを有する。
上記半導体集積回路では、前記クロック生成部は、位相の異なる前記複数のクロックの内、１つを選択して前記クロック生成部の内部にフィードバックするセレクタを有する。
本発明に係るクロックタイミング調整方法及び半導体集積回路によれば、半導体集積回路に設けられた複数のクロックドメイン間でタイミング調整を容易に行うことができる。この結果、タイミング調整に使用されるクロックバッファの数を減らすことができる。従って、低消費電流や小面積の設計が容易になる。また、温度変動、電源電圧変動、Ｖｔばらつき変動等の要因による遅延値ばらつきを抑えることができ、タイミング設計が容易になる。
本発明に係る半導体集積回路及びクロックタイミング調整方法の実施の形態について、図面を参照しながら説明する。
［第１の実施形態］
図１は、第１の実施形態の半導体集積回路を示す図である。図１に示すように、第１の実施形態の半導体集積回路は、同一基板上に配置された、マルチ位相クロック生成部１４及び論理回路部１９を有する。論理回路部１９には、複数のクロックドメイン１５，１８がツリー構造で配置されており、各クロックドメイン１５，１８は、それぞれ内部のフリップフロップ群１６，１７にクロックを分配する。なお、第１の実施形態では、クロックドメイン（クロック分配回路）の数は２つであるが、任意の数で良い。
フリップフロップ群１６，１７には、それぞれ多数のフリップフロップ１６ａ，１７ａが設けられている。また、クロックドメイン１５には、複数のクロックバッファ３１及び微調整用クロックバッファ３２が設けられている。クロックドメイン１８には、複数のクロックバッファ３３が設けられている。
図２は、マルチ位相クロック生成部１４を示すブロック図である。マルチ位相クロック生成部１４は、マルチ位相ＰＬＬであり、位相／周波数検出器（ＰＦＤ）２０、チャージポンプ２１、ローパスフィルタ（ＬＰＦ）２２、マルチ位相電圧制御発振器（マルチ位相ＶＣＯ）２４及び分周回路（１／Ｎ）２５を有する。
マルチ位相ＶＣＯ２４は、インバータをリング状に接続したリングオシレータから構成されたＶＣＯ、又は複数のリングオシレータが密結合したＶＣＯである。マルチ位相ＶＣＯ２４から出力されるマルチ位相クロックφ０〜φ４は、インバータリングから引き出され、クロックの出力周期Ｔを５等分した状態で論理回路部２３に出力される。
図３は、マルチ位相クロックφ０〜φ４の変化を示すタイミングチャートである。インバータリングからなるリングオシレータは、インバータが互いに位相結合しながら発振する。このため、インバータリングから引き出されたマルチ位相クロック（φ０〜φ４）の位相間のばらつきは、温度変動、電圧変動及びＶｔ変動の影響を受けにくい。この結果、高精度な位相解像度（位相ＤＮＬ）が保証される。
マルチ位相ＶＣＯ２４から出力されるマルチ位相クロックの最小位相幅ΔＴｄは、クロックの周期をＴ、ＶＣＯ内部のインバータ総数（マルチ位相出力総数）をＮ（Ｎは自然数）とすると、以下の式（１）で表される。
ΔＴｄ＝Ｔ／Ｎ … （１）
ロジック部１９には、前述したように、クロックドメイン１５及びクロックドメイン１８の２つのクロックドメインが設けられている。クロックドメイン１５内のフリップフロップ群１６とクロックドメイン１８内のフリップフロップ群１７との間でデータの受け渡しを行うために、クロックドメイン１５，１８を同期化させる必要がある。しかし、クロックドメイン１５，１８のレイアウト位置や回路構造は同一とはならないため、クロック生成部１４から見た最終段のフリップフロップまでの遅延値（レイテンシ）において、クロックドメイン１５及びクロックドメイン１８間でレイテンシ差Ｔｄが生じる。
従来では、前述したように、レイテンシの小さい方のクロックドメインにレイテンシ差Ｔｄ分のクロックバッファを設けて同期化を行っていた。これに対し、本実施形態では、図４に示す手順でレイテンシ調整が行われる。
図４は、第１の実施形態におけるマルチ位相クロックの分配を決定する設計処理手順（レイテンシ調整方法）を示すフローチャートである。レイテンシ調整を行う際、まず、フロアプラン工程（ステップＳ１）で、クロックドメインに分割し、マルチ位相の本数を仮決定する。この後、クロックツリー最適化工程（ステップＳ２）で、レイテンシを抽出した後、粗調整工程（ステップＳ３）で、レイテンシ抽出結果に基づいて粗調整値Ｔｄ１を決定する。粗調整工程（ステップＳ３）では、粗調整値Ｔｄ１は、クロックソースをマルチ位相クロックの基準位相φ０よりＭ相ずらした値に決定される。さらに、微調整工程（ステップＳ４）で、微調整値Ｔｄ２の仮決定を行う。なお、粗調整値Ｔｄ１及び微調整値Ｔｄ２は、以下の式（２）、（３）により求められる。
Ｔｄ／ΔＴｄ ＝ Ｍ＋剰余Ｔｄ２ （Ｍは自然数） … （２）
Ｔｄ１ ＝ Ｍ×（Ｔ／Ｎ） ＝ Ｍ×ΔＴｄ … （３）
最終的には、クロックバッファや配線遅延を用い、信号到達が遅すぎる制約違反であるセットアップエラー、及び信号到達が速すぎる制約違反であるホールドエラーが収束するまで、仮決定した微調整値Ｔｄ２を調整し、タイミングの同期化を行う。即ち、静的タイミング解析を行い、その結果を判別する（ステップＳ５）。静的タイミング解析の結果がＯＫである場合、本処理を終了し、ＮＧである場合、ステップＳ４に戻り、微調整値Ｔｄ２を変更する。
次に、レイテンシ調整の具体例を、単純な数値を用いて説明する。クロック周期Ｔ＝１０ｎｓ、マルチ位相数Ｎ＝５（マルチ位相クロックφ０〜φ４）、レイテンシ差Ｔｄ＝５．５ｎｓ、１つのクロックバッファによる平均調整分解能５０ｐｓとする。
最小位相幅ΔＴｄ、自然数Ｍ、粗調整値Ｔｄ１及び微調整値Ｔｄ２は、式（１）、（２）、（３）によると、以下のとおりである。
ΔＴｄ＝２ｎｓ
Ｍ＝２
Ｔｄ１＝４ｎｓ
Ｔｄ２＝１．５ｎｓ
従来のレイテンシ調整方法によれば、１１０個の遅延調整用のクロックバッファを設ける必要がある。これに対し、本実施形態のレイテンシ調整方法では、マルチ位相クロックの出力位置をクロックφ０から２相（Ｍ＝２）ずらしたクロックφ２に変更することで、３０個のクロックバッファを設ければ良い。
クロックバッファは温度、電源電圧、Ｖｔばらつきの影響を受け易いため、クロックバッファの数に比例して保証すべきレイテンシのばらつき値が増加する。クロックバッファ１個分の遅延ばらつきをΔｔとすると、従来のレイテンシ調整方法に従い１１０個のクロックバッファが設けられた場合、１１０×Δｔのばらつき値を考慮してタイミング設計しなければならない。これに対し、本実施形態のレイテンシ調整方法に従いマルチ位相クロックを用いてタイミング設計を行った場合、インバータリングにより互いの位相クロックの出力が密結合しているため、クロックφ０及びクロックφ２の間の相対精度はクロックバッファのばらつきより無視できるほど小さい。本実施形態のレイテンシ調整方法に従い設けられたクロックバッファ数は３０個と少ないため、従来と比較して、遅延ばらつきは１／３以下に抑えられ、タイミング設計が容易となる。
以上説明したように、第１の実施形態の半導体集積回路及びレイテンシ調整方法によれば、タイミング調整に使用されるクロックバッファの数を減らすことができる。その結果、低消費電流や小面積の設計が容易になる。また、温度変動、電源電圧変動、Ｖｔばらつき変動等の要因による遅延値ばらつきを抑えることができ、タイミング設計が容易になる。
［第２の実施形態］
図５は、第２の実施形態におけるマルチ位相クロックの分配を決定する設計処理手順（レイテンシ調整方法）を示すフローチャートである。第１の実施形態と同一の工程については同一の符号を付し、その説明を省略する。
第２の実施形態では、マルチ位相クロックの出力を用いてレイテンシがゼロとなるよう調整されたクロックドメイン間のタイミングにおいて、セットアップエラーやホールドエラーのワースト値に余裕度がある場合、この余裕度がゼロとならない範囲で、各クロックドメインのマルチ位相クロック生成部１４からの引き出し出力位置を変更し、レイテンシをずらす。
即ち、微調整値Ｔｄ２が調整され、ステップＳ５で静的タイミング解析の結果がＯＫである場合、セットアップエラーやホールドエラーのワースト値に余裕度がゼロにならない範囲で、マルチ位相クロックの動作タイミングを変更し（ステップＳ６）、静的タイミング解析を行ってその結果を判別する（ステップＳ７）。ステップＳ７における判別結果がＯＫである場合は本処理を終了し、ＮＧである場合ステップＳ６に戻り、マルチ位相クロックの出力位置を変更する。
第２の実施形態の半導体集積回路では、クロック動作タイミングをクロックドメイン毎にずらすことが可能になり、動作時のピーク電力を低減することができる。また、マルチ位相クロックの出力ソースのみが切り替えられるため、レイアウト上の遅延値の変動はなく、再レイアウトの必要がない。また、ピーク電力の削減は、接続先の電源ＩＣに対する負荷を低減し、かつＬＳＩ内部のＩＲドロップ（配線の抵抗成分による電位降下）も低減されるため、設計マージンを削減することができる。
さらに、このような処理は、アナログ−ロジック間、メモリ−ロジック間、アナログ−アナログ間等のマクロ間のタイミング調整に適用することも可能である。電源電圧ドロップのピーク値を下げることは、ＰＳＲＲ（Power Supply Rejection Ratio）やビットエラーレートの削減といった特性の改善にも寄与することができる。
［第３の実施形態］
図６は、第３の実施形態の半導体集積回路を示す図である。第１の実施形態と同一の構成要素については同一の符号を付すことにより、その説明を省略する。第３の実施形態の半導体集積回路は、同一基板上に配置された、マルチ位相クロック生成部１４及び論理回路部４５を有する。論理回路部４５には、複数のクロックドメイン４４，４６がツリー構造で配置されており、各クロックドメイン４４，４６は、それぞれ内部のフリップフロップ群４８，４９にクロックを分配する。また、論理回路部４５は、分周回路４３，４７を有する。
分周回路４３は、マルチ位相クロック生成部１４とクロックドメイン４４との間にあり、クロックドメイン４４に供給されるクロックの周波数を１／Ａに分周する。分周回路４７は、マルチ位相クロック生成部１４とクロックドメイン４６との間にあり、クロックドメイン４６に供給されるクロックの周波数をＢ／Ａに分周する。
クロックドメイン４６に分配されるクロックの周波数は、クロックドメイン４４に分配されるクロックの周波数の整数倍（Ｂ倍）である。マルチ位相クロック生成部１４から出力される同一周波数で位相の異なるクロックは、分周回路４３，４７を経てそれぞれクロックドメイン４４，４６に供給される。
以上説明したように、第３の実施形態の半導体集積回路では、整数倍のクロック関係を有する異種クロックドメイン間で、データ受け渡し動作時のクロックタイミングを調整する際、最小限のクロックバッファを設置すれば良いため、タイミング設計が容易になる。
［第４の実施形態］
図７は、第４の実施形態の半導体集積回路を示す図である。第４の実施形態の半導体集積回路では、マルチ位相クロック生成部、クロックドメイン及びフリップフロップ群を１つの要素とし、複数の要素がツリー構造を有する。具体的に、図７に示す第４の実施形態の半導体集積回路は、マルチ位相クロック生成部５８及び複数の要素５２，５３，５４を有する。各要素５２，５３，５４には、それぞれマルチ位相クロック生成部、クロックドメイン、及びフリップフロップ群が設けられている。
また、マルチ位相クロック生成部５２ａ，５３ａには、マルチ位相クロック生成部５８から出力された、基準クロックＦｒｅｆと同じ周波数であって位相の異なるクロックが入力される。また、マルチ位相クロック生成部５４ａには、基準クロックＦｒｅｆがそのまま入力される。
第４の実施形態の半導体集積回路によれば、マルチ位相クロックの出力を階層化することで、機能や面積の制約により分割された複数のクロックドメイン間の同期化を容易に行うことができる。
［第５の実施形態］
図８は、第５の実施形態におけるマルチ位相クロック生成部を示すブロック図である。第１の実施形態と同一の構成要素については同一の符号を付し、その説明を省略する。
図８に示すマルチ位相クロック生成部では、マルチ位相ＶＣＯ２４と論理回路部１９との間にセレクタ６１が設けられている。セレクタ６１は、マルチ位相ＶＣＯ２４から入力される位相の異なるクロックφ０、φ１、φ２を選択して論理回路部１９に出力する。
第５の実施形態の半導体集積回路では、セレクタ６１によって選択されるクロックとして、セットアップエラーやホールドエラーの余裕度がゼロとならない範囲で複数設定しておくことにより、クロックの選択が容易となり、タイミング調整やピーク電力レベルの拡散完了後に微調整することが可能となる。
［第６の実施形態］
図９は、第６の実施形態におけるマルチ位相クロック生成部を示すブロック図である。第１の実施形態と同一の構成要素については同一の符号を付し、その説明を省略する。
図９に示すマルチ位相クロック生成部では、マルチ位相ＶＣＯ２４と分周回路（１／Ｎ）２５との間にセレクタ６３が設けられている。セレクタ６３は、マルチ位相ＶＣＯ２４から入力される位相の異なるクロックφ０〜φ４を選択して分周回路（１／Ｎ）２５に出力する。
第６の実施形態の半導体集積回路では、マルチ位相ＶＣＯ２４から出力される位相の異なるクロックをセレクタ６３で選択し、位相／周波数検出器（ＰＦＤ）２０にフィードバックすることで、内部のレイアウト設計を変更せず、外部ＩＣから入力される基準クロックＦｒｅｆと内部クロックＦｖｃｏのタイミングを相対的に微調整することができる。
本発明は、上記第１〜第６の実施形態に限られない。例えば、第２の実施形態では、整数倍のクロック関係を有する異種クロックドメイン間のクロック周波数を揃えるために分周回路が設けられているが、分周回路の代わりに逓倍回路を設けてクロック周波数を揃えてもよい。
本発明に係るタイミング調整方法及び半導体集積回路は、複数のクロックドメイン間でタイミング調整を行う半導体集積回路等として有用である。
第１の実施形態の半導体集積回路を示す図 マルチ位相クロック生成部を示すブロック図 マルチ位相クロックφ０〜φ４の変化を示すタイミングチャート 第１の実施形態におけるマルチ位相クロックの分配を決定する設計処理手順を示すフローチャート 第２の実施形態におけるマルチ位相クロックの分配を決定する設計処理手順を示すフローチャート 第３の実施形態の半導体集積回路を示す図 第４の実施形態の半導体集積回路の示す図 第５の実施形態におけるマルチ位相クロック生成部を示すブロック図 第６の実施形態におけるマルチ位相クロック生成部を示すブロック図 従来の半導体集積回路を示す図 クロック生成部を示すブロック図
符号の説明
１４，５２ａ，５３ａ，５４ａ，５８ マルチ位相クロック生成部
１５，１８ クロックドメイン
１６，１７ フリップフロップ群
１９ ロジック部
３１ クロックバッファ
３２ 遅延用クロックバッファ
４３，４７ 分周回路
６１、６３ セレクタ

Claims (7)

  1. 位相の異なる複数のクロックを供給可能なクロック生成部と、前記クロック生成部からクロックが供給され、前記供給されたクロックを対応するフリップフロップ群に供給する複数のクロックドメイン、及び前記フリップフロップ群を有する論理回路部と、を備えた半導体集積回路における、前記複数のクロックドメイン間のクロックタイミングの差異を調整するクロックタイミング調整方法であって、
    前記複数のクロックドメインの各レイテンシを抽出するレイテンシ抽出ステップと、
    前記抽出した各レイテンシに基づいて、前記クロック生成部で生成される前記複数のクロックの内、各クロックドメインに供給するクロックの位相を決定する粗調整ステップと、
    前記粗調整ステップで決定されたクロックでは調整できない、前記複数のクロックドメインのレイテンシ差を調整するためのクロックバッファの数を決定する微調整ステップと、
    を有することを特徴とするクロックタイミング調整方法。
  2. 請求項１記載のクロックタイミング調整方法であって、
    前記粗調整ステップで決定された位相のクロックが前記複数のクロックドメインに供給された際のエラー状況に応じて、前記粗調整ステップで決定された位相のクロックの動作タイミングをクロックドメイン毎にずらすクロックタイミング変更ステップを有することを特徴とするクロックタイミング調整方法。
  3. 位相の異なる複数のクロックを供給可能なクロック生成部と、
    前記クロック生成部からクロックが供給され、前記供給されたクロックを対応するフリップフロップ群に供給する複数のクロックドメイン、及び前記フリップフロップ群を有する論理回路部と、を備えた半導体集積回路であって、
    前記クロック生成部が各クロックドメインに供給するクロックの位相は、クロックドメインのレイテンシに基づいて決定され、
    前記複数のクロックドメインの少なくともいずれか１つは、前記決定された位相のクロックでは調整できない前記複数のクロックドメインのレイテンシ差を調整するためのクロックバッファを有することを特徴とする半導体集積回路。
  4. 請求項３記載の半導体集積回路であって、
    前記決定された位相のクロックの動作タイミングは、前記決定された位相のクロックが前記複数のクロックドメインに供給された際のエラー状況に応じて、クロックドメイン毎にずらされることを特徴とする半導体集積回路。
  5. 請求項３記載の半導体集積回路であって、
    前記論理回路部は、各クロックドメインの前段に分周回路を有することを特徴とする半導体集積回路。
  6. 請求項３記載の半導体集積回路であって、
    前記クロック生成部は、位相の異なる前記複数のクロックの内、１つを選択して出力するセレクタを有することを特徴とする半導体集積回路。
  7. 請求項３記載の半導体集積回路であって、
    前記クロック生成部は、位相の異なる前記複数のクロックの内、１つを選択して前記クロック生成部の内部にフィードバックするセレクタを有することを特徴とする半導体集積回路。
JP2006321231A 2006-11-29 2006-11-29 クロックタイミング調整方法及び半導体集積回路 Withdrawn JP2008136030A (ja)

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