JP6871512B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関するものである。
近年、半導体の技術分野において、微細化（スケーリング）に限界が来ていると言われており、今後は微細化に頼らない性能向上が求められてきている。このような半導体の微細化に頼らない高密度実装技術として、例えばインターポーザ上で複数の半導体チップを積層する３次元実装技術がある。更に、３次元実装技術よりも容易に半導体装置の製造が可能な２．５次元実装技術が注目されている。
特開２０１０−７３７７１号公報 特開２００４−２２６１０号公報 特開２００９−２７０６８号公報
２．５次元実装では、インターポーザ上に複数の半導体チップが並列して配置され、インターポーザ内の配線を経由して各半導体チップが電気的に接続される。この場合、半導体チップ間の距離が３次元実装に比べて長くなる。そのため、半導体チップ間のレイテンシが大きくなり、３次元実装に比べてデバイス性能が低下するという問題がある。
本発明は、半導体チップ間のレイテンシを小さくして高いデバイス性能を実現する半導体装置及びその製造方法を提供することを目的とする。
一つの観点では、半導体装置は、表面に凹部が形成された接続構造体と、裏面の一端部に段差が形成されており、前記一端部に半導体基板を貫通する貫通電極を有するとともに、チップ上面を前記凹部に対して下向きに嵌入して前記接続構造体に接続される第１半導体チップと、
前記第１半導体チップの前記一端部上及び前記接続構造体上に接続されるとともに、前記貫通電極を通じて前記第１半導体チップと電気的に接続される第２半導体チップとを有する。
一つの観点では、半導体装置の製造方法は、表面に凹部が形成された接続構造体と、裏面の一端部に段差が形成されており、前記一端部に半導体基板を貫通する貫通電極を有する第１半導体チップと、第２半導体チップとを有する半導体装置の製造方法において、前記第１半導体チップを、チップ上面を前記凹部に対して下向きに嵌入して前記接続構造体に接続させるとともに、前記第２半導体チップを前記第１半導体チップの前記一端部上及び前記接続構造体上に接続させ、前記第１半導体チップと前記第２半導体チップとを、前記貫通電極を通じて電気的に接続させる。
一つの側面では、半導体チップ間のレイテンシを小さくして高いデバイス性能を実現する半導体装置を得ることができる。
第１の実施形態による半導体装置の構成を示す概略断面図である。 第１の実施形態による半導体装置の第１半導体チップの構成を示す概略断面図である。 第１の実施形態による半導体装置における他のインターポーザを示す概略断面図である。 本実施形態の半導体装置を用いた積層半導体構造を示す概略断面図である。 第１の実施形態で用いるインターポーザを示す概略斜視図である。 第１の実施形態による半導体装置の製造方法１を工程順に示す概略断面図である。 第１の実施形態による半導体装置の製造方法２を工程順に示す概略断面図である。 第２の実施形態による半導体装置の構成を示す概略断面図である。 第２の実施形態による半導体装置の第１半導体チップの構成を示す概略断面図である。 第２の実施形態による半導体装置の他の構成を示す概略断面図である。 第２の実施形態による半導体装置の他の構成を示す概略断面図である。 第２の実施形態による半導体装置の他の構成を示す概略断面図である。 第２の実施形態による半導体装置の製造方法１を工程順に示す概略断面図である。 第２の実施形態による半導体装置の製造方法２を工程順に示す概略断面図である。 第２の実施形態の変形例１による半導体装置の構成を示す概略断面図である。 第２の実施形態の変形例１による半導体装置の第１半導体チップの構成を示す概略断面図である。 第２の実施形態の変形例２による半導体装置の構成を示す概略断面図である。 第３の実施形態の比較例による半導体装置の構成を示す概略断面図である。 第３の実施形態による半導体装置の構成を示す概略断面図である。 第３の実施形態による半導体装置の製造方法１を工程順に示す概略断面図である。 図２０に引き続き、第３の実施形態による半導体装置の製造方法１を工程順に示す概略断面図である。 第３の実施形態による半導体装置の製造方法２を工程順に示す概略断面図である。 第３の実施形態の変形例による半導体装置の構成を示す概略断面図である。
以下、半導体装置及びその製造方法の諸実施形態について、図面を参照して詳細に説明する。
［第１の実施形態］
本実施形態では、半導体装置及びその製造方法を開示する。
（半導体装置の構成）
図１は、第１の実施形態による半導体装置の構成を示す概略断面図である。図２は、第１の実施形態による半導体装置の第１半導体チップの構成を示す概略断面図である。
この半導体装置では、インターポーザ３上に複数、ここでは第１半導体チップ１及び第２半導体チップ２が並列して配置されている。
インターポーザ３は、表面に凹部３ａが形成されており、その内部には外部と接続された信号配線及び電源配線が設けられている。例えば、凹部３ａの底面下には第１配線１１，１１ａが設けられ、凹部３ａの周辺の表面下には第２配線１２が設けられている。第１配線１１，１１ａ及び第２配線１２は、配線部及びこれと接続されたビア部を有している。インターポーザ３の裏面側には、裏面と第１配線１１，１１ａ又は第２配線１２との間を貫通して第１配線１１，１１ａ又は第２配線１２とそれぞれ接続された例えばＴＳＶ（Through Silicon Via）である複数の貫通電極１７が設けられている。インターポーザ３の裏面には、各貫通電極１７と接続された例えばＣ４バンプであるバンプ１４が設けられている。図示の例では、２つのバンプ１４ａが外部信号接続部となる。
第１半導体チップ１は、図２に示すように、半導体基板１ａ上に例えばＭＯＳトランジスタ等の各種の機能素子及びその配線等が設けられた素子形成領域１ｂが形成されており、表面に例えばμバンプであるバンプ１５が設けられている。第１半導体チップ１は、その裏面の一端部（後述する第２半導体チップ２との積層部位）に、半導体基板１ａを貫通する例えばＴＳＶである貫通電極１３が設けられている。貫通電極１３は、素子形成領域１ｂの配線等と接続されている。貫通電極１３には、電力供給用の貫通電極と信号伝達用の貫通電極の２種類が存在する。
第２半導体チップ２は、第１半導体チップ１と同様に、半導体基板上に例えばＭＯＳトランジスタ等の各種の機能素子及びその配線等が設けられた素子形成領域が形成されており、表面（図１では裏面）に例えばμバンプであるバンプ１６が設けられている。
第１半導体チップ１及び第２半導体チップ２は、インターポーザ３にフェイスダウンで接続されている。ここで、「フェイスダウン」とは、電極があるチップ上面を下向きに反転（フリップ）して実装することをいう。具体的には、第１半導体チップ１は、インターポーザ３の凹部３ａに対し、チップ上面を下向きに嵌入して、バンプ１５とインターポーザ３の第１配線１１，１１ａとが電気的に接続されている。第２半導体チップ２は、第１半導体チップ１の裏面と平面視で一部重畳して積層するように、インターポーザ３の凹部３ａの周辺の表面に配置されている。重畳部位では、第２半導体チップ２のバンプ１６と第１半導体チップ１の貫通電極１３とが直接的に接続されている。インターポーザ３の凹部３ａの周辺の表面では、第２半導体チップ２のバンプ１６とインターポーザ３の第２配線１２とが電気的に接続されている。
本実施形態の半導体装置では、２．５次元実装技術を適用した従来の半導体装置のようにインターポーザ上に接続された半導体チップ同士が離間しておらず、第１半導体チップ１と第２半導体チップ２とが一部で重畳して積層接続されている。重畳部位は、貫通電極１３により第１半導体チップ１と第２半導体チップ２とが直接的に電気的接続され、半導体チップ間の信号の通信が行われる。本実施形態では、２．５次元実装技術を適用するも、第１半導体チップ１と第２半導体チップ２とが重畳部位で直接的に接続されており、半導体チップ間の距離が従来の半導体装置に比較して大幅に短縮される。これにより、半導体チップ間のレイテンシが小さくなり、高いデバイス性能が実現する。
本実施形態では、半導体チップ間の距離の短縮化により、半導体チップ間の距離が長いために必要となる駆動能力が大きく巨大なＩＯセルが不要であり、高密度の実装が可能となる。また、２．５次元実装であるため、３次元実装より十分な電力供給と高い排熱効率が実現し、例えば現状のＳｏＣ（System on Chip）よりも高密度な実装を行うことができる。従来では各半導体チップ間の接続配線がすべてインターポーザ内を経由するため、インターポーザ内の配線が混雑してインターポーザの設計が困難になる可能性がある。これに対して本実施形態では、第１半導体チップ１と第２半導体チップ２との重畳部位で信号の通信が行われるため、インターポーザ内の配線が簡素化され、設計が容易となり、製造コストも減少する。
本実施形態では、電力の供給はインターポーザ３を経由して第１半導体チップ１及び第２半導体チップ２に供給されるところ、第１半導体チップ１と第２半導体チップ２との重畳部位では、貫通電極１３を経由して電力供給が行われる。そのため、電力供給が不足する懸念はない。更に、当該重畳部位には半導体チップ間のインターフェイス回路のみを配置することで電力の消費を極力少なくすることも可能である。
本実施形態において、インターポーザ３の代わりに、図３に示すようなインターポーザ４を用いても良い。
インターポーザ４は、上面が平坦な第１インターポーザ４Ａと、開口部４ａが形成された第２インターポーザ４Ｂとを有している。第１インターポーザ４Ａ上に第２インターポーザ４Ｂが接続され、開口部４ａが上記の凹部とされている。
第１インターポーザ４Ａは、開口部４ａの底面下には第１配線２１，２１ａが設けられ、開口部４ａの周辺の表面下には第２配線２２が設けられている。第１配線２１，２１ａ及び第２配線２２は、配線部及びこれと接続されたビア部を有している。インターポーザ４の裏面側には、裏面と第１配線２１，２１ａ又は第２配線２２との間の半導体基板を貫通して第１配線２１，２１ａ又は第２配線２２とそれぞれ接続された例えばＴＳＶである複数の貫通電極２３が設けられている。インターポーザ４の裏面には、各貫通電極２３と接続された例えばＣ４バンプであるバンプ２４が設けられている。
第２インターポーザ４Ｂは、内部に第３配線２５が設けられており、表面側に、表面と第３配線２５との間を貫通して第３配線２５と接続された例えばＴＳＶである複数の貫通電極２６が設けられている。第２インターポーザ４Ｂの裏面には、各貫通電極２３と接続された例えばμバンプであるバンプ２７が設けられている。
第２インターポーザ４Ｂのバンプ２７と第１インターポーザ４Ａの第１配線２１，２１ａ又は第２配線２２とが、電気的に接続されている。
図４に示すように、本実施形態の半導体装置１０は、基板２０上にソルダーボール１８で接合されたパッケージ３０上に搭載され、積層半導体構造とされる。半導体装置１０は、パッケージ３０上にバンプ１４により電気的に接続されている。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について説明する。
−製造方法１−
図５は、第１の実施形態で用いるインターポーザを示す概略斜視図である。図６は、第１の実施形態による半導体装置の製造方法１を工程順に示す概略断面図である。
先ず、図５及び図６（ａ）に示すように、インターポーザ３を用意する。インターポーザ３は、表面に凹部３ａが形成されており、その内部には電源配線として第１配線１１及び第２配線１２と信号配線として第１配線１１ａが設けられている。
続いて、図６（ｂ）に示すように、インターポーザ３に第１半導体チップ１をフェイスダウン接続する。
詳細には、第１半導体チップ１をインターポーザ３の凹部３ａに対し、チップ上面を下向きに嵌入し、第１半導体チップ１のバンプ１５をインターポーザ３の第１配線１１，１１ａに電気的に接続する。
続いて、図６（ｃ）に示すように、インターポーザ３に第２半導体チップ２をフェイスダウン接続する。
詳細には、第２半導体チップ２を、インターポーザ３の凹部３ａの周辺の表面に配すると共に、第１半導体チップ１と重畳部位で積層させる。そして、第２半導体チップ２のバンプ１６をインターポーザ３の第２配線１２と電気的に接続し、第２半導体チップ２のバンプ１６と第１半導体チップ１の貫通電極１３とを電気的に接続する。
以上により、本実施形態の半導体装置が形成される。
−製造方法２−
図７は、第１の実施形態による半導体装置の製造方法２を工程順に示す概略断面図である。
先ず、製造方法１と同様に、インターポーザ３を用意する。
続いて、図７（ａ）に示すように、第１半導体チップ１と第２半導体チップ２とを接続する。
詳細には、第２半導体チップ２を第１半導体チップ１と重畳部位で積層させ、第２半導体チップ２のバンプ１６と第１半導体チップ１の貫通電極１３とを電気的に接続する。
続いて、図７（ｂ）に示すように、重畳部位で接続された第１半導体チップ１及び第２半導体チップ２を、インターポーザ３にフェイスダウン接続する。
詳細には、第１半導体チップ１をインターポーザ３の凹部３ａに対し、チップ上面を下向きに嵌入すると共に、第２半導体チップ２をインターポーザ３の凹部３ａの周辺の表面に配する。そして、第１半導体チップ１のバンプ１５をインターポーザ３の第１配線１１，１１ａに電気的に接続し、第２半導体チップ２のバンプ１６をインターポーザ３の第２配線１２と電気的に接続する。
以上により、本実施形態の半導体装置が形成される。
［第２の実施形態］
本実施形態では、第１の実施形態と同様に半導体装置及びその製造方法を開示するが、半導体チップの積層状態が異なる点で第１の実施形態と相違する。
（半導体装置の構成）
図８は、第２の実施形態による半導体装置の構成を示す概略断面図である。図９は、第２の実施形態による半導体装置の第１半導体チップの構成を示す概略断面図である。
この半導体装置では、インターポーザ８上に複数、ここでは第１半導体チップ５、第２
半導体チップ６、及び第３半導体チップ７が並列して配置されている。
インターポーザ８は、表面に凹部８ａが形成されており、その内部には外部と接続された信号配線及び電源配線が設けられている。例えば、凹部８ａの底面下には第１配線３１，３１ａが設けられ、凹部８ａの周辺の表面下には第２配線３２及び第３配線３３が設けられている。第１、第２及び第３配線３１，３１ａ，３２，３３は、配線部及びこれと接続されたビア部を有している。インターポーザ８の裏面側には、裏面と第１、第２又は第３配線３１，３１ａ，３２，３３との間の半導体基板を貫通して第１、第２又は第３配線３１，３１ａ，３２，３３とそれぞれ接続された例えばＴＳＶである複数の貫通電極３４が設けられている。インターポーザ８の裏面には、各貫通電極３４と接続された例えばＣ４バンプであるバンプ３５が設けられている。図示の例では、２つのバンプ３５ａが外部信号接続部となる。
第１半導体チップ５は、図９に示すように、半導体基板５ａ上に例えばＭＯＳトランジスタ等の各種の機能素子及びその配線等が設けられた素子形成領域５ｂが形成されており、表面に例えばμバンプであるバンプ３６が設けられている。第１半導体チップ５は、その裏面の一端部（後述する第２半導体チップ６との重畳部位）に、半導体基板５ａを貫通する例えばＴＳＶである貫通電極３９ａが設けられている。第１半導体チップ５は、その他端部（後述する第３半導体チップ７との重畳部位）に、半導体基板５ａを貫通する例えばＴＳＶである貫通電極３９ｂが設けられている。貫通電極３９ａ，３９ｂは、素子形成領域５ｂの配線等と接続されている。貫通電極３９ａ，３９ｂには、電力供給用の貫通電極と信号伝達用の貫通電極の２種類が存在する。
第２、及び第３半導体チップ６，７は、第１半導体チップ５と同様に、半導体基板上に例えばＭＯＳトランジスタ等の各種の機能素子及びその配線等が設けられた素子形成領域が形成されており、表面（図８では裏面）に例えばμバンプであるバンプ３７，３８が設けられている。
第１、第２及び第３半導体チップ５，６，７は、インターポーザ８にフェイスダウンで接続されている。具体的に、第１半導体チップ５は、インターポーザ８の凹部８ａに対し、チップ上面を下向きに嵌入して、バンプ３６とインターポーザ８の第１配線３１，３１ａとが電気的に接続されている。第２半導体チップ６は、第１半導体チップ５の裏面と平面視で一部積層するように、インターポーザ８の凹部８ａの周辺の表面に配置されている。重畳部位では、第２半導体チップ６のバンプ３７と第１半導体チップ５の貫通電極３９ａとが直接的に接続されている。インターポーザ８の凹部８ａの周辺の表面では、第２半導体チップ６のバンプ３７とインターポーザ８の第２配線３２とが電気的に接続されている。第３半導体チップ７は、第１半導体チップ５の裏面と平面視で一部重畳するように、インターポーザ８の凹部８ａの周辺の表面に配置されている。重畳部位では、第３半導体チップ７のバンプ３８と第１半導体チップ５の貫通電極３９ｂとが直接的に接続されている。インターポーザ８の凹部８ａの周辺の表面では、第３半導体チップ７のバンプ３８とインターポーザ８の第３配線３３とが電気的に接続されている。
本実施形態の半導体装置では、２．５次元実装技術を適用した従来の半導体装置のようにインターポーザ上に接続された半導体チップ同士が離間しておらず、第１半導体チップ５と第２、及び第３半導体チップ６，７とが一部で重畳して積層接続されている。重畳部位は、貫通電極３９ａにより第１半導体チップ５と第２半導体チップ６とが、貫通電極３９ｂにより第１半導体チップ５と第３半導体チップ７とがそれぞれ直接的に電気的接続されている。これにより、第１半導体チップ５と第２半導体チップ６との間、及び第１半導体チップ５と第３半導体チップ７との間で信号の通信が行われる。本実施形態では、２．５次元実装技術を適用するも、第１半導体チップ５と第２及び第３半導体チップ６，７とが重畳部位で直接的に接続されており、半導体チップ間の距離が従来の半導体装置に比較して大幅に短縮される。これにより、半導体チップ間のレイテンシが小さくなり、高いデバイス性能が実現する。
本実施形態では、半導体チップ間の距離の短縮化により、従来では半導体チップ間の距離が長いために必要となる駆動能力が大きく巨大なＩＯセルが不要であり、高密度の実装が可能となる。また、２．５次元実装であるため、３次元実装より十分な電力供給と排熱効率が実現し、例えば現状のＳｏＣ（System on Chip）よりも高密度な実装を行うことができる。従来では各半導体チップ間の接続配線がすべてインターポーザ内を経由するため、インターポーザ内の配線が混雑してインターポーザの設計が困難になる可能性がある。これに対して本実施形態では、第１半導体チップ５と第２及び第３半導体チップ６，７との重畳部位で信号の通信が行われるため、インターポーザ８内の配線が簡素化され、設計が容易となり、製造コストも減少する。
本実施形態において、第２半導体チップ６と第３半導体チップ７とが、第１、第２、第３配線３１，３１ａ，３２，３３を介して電気的に接続された構成とする代わりに、図１０に示すように、第１半導体チップ５内に信号接続用配線を設けるようにしても良い。図１０では、信号接続用配線による接続経路を矢印Ａで、第１半導体チップ５と第２半導体チップ６との接続経路を矢印Ｂで、第１半導体チップ５と第３半導体チップ７との接続経路を矢印Ｃで、凹部８ａ下の第１配線による接続経路を矢印Ｄでそれぞれ示す。なお、図１０では、矢印Ａを付する都合上、第１半導体チップ５を厚く描いている。
この場合、第２半導体チップ６と第３半導体チップ７とが、インターポーザ８内の配線ではなく、第１半導体チップ５内の接続用配線により電気的に接続される。この構成を採ることにより、インターポーザ８の配線構成が簡素化されると共に、ＩＯセルの実装領域を縮小させることができ、半導体チップのより高密度の実装が可能となる。
第１半導体チップ内に接続用配線を設ける構成として、更に多くの半導体チップをインターポーザ上に配置されてなる半導体装置を図１１に例示する。
この半導体装置では、第１半導体チップ９ａがインターポーザ９Ａの凹部９Ａａに嵌入して接続され、インターポーザ９Ａの凹部９Ａａの周辺の４箇所の重畳部位に第２、第３、第４、及び第５半導体チップ９ｂ，９ｃ，９ｄ，９ｅがそれぞれ第１半導体チップ９ａ内の貫通電極により接続される。第１半導体チップ９ａ内には、２つの半導体チップ間を電気的に接続する信号接続用配線が設けられている。即ち、信号接続用配線Ａ（矢印Ａで示す）は、第２、第３半導体チップ９ｂ，９ｃ間を接続している。信号接続用配線Ｂ（矢印Ｂで示す）は、第２、第４半導体チップ９ｂ，９ｄ間を接続している。信号接続用配線Ｃ（矢印Ｃで示す）は、第２、第５半導体チップ９ｂ，９ｅ間を接続している。信号接続用配線Ｄ（矢印Ｄで示す）は、第３、第４半導体チップ９ｃ，９ｄ間を接続している。信号接続用配線Ｅ（矢印Ｅで示す）は、第３、第５半導体チップ９ｃ，９ｅ間を接続している。信号接続用配線Ｆ（矢印Ｆで示す）は、第４、第５半導体チップ９ｄ，９ｅ間を接続している。
このように第１半導体チップ９ａ内に信号接続用配線構造を設けることにより、インターポーザ９Ａ上に接続された複数の半導体チップの相互間を最短経路で電気的に接続することができ、ＩＯセルの実装領域を縮小させてより高密度の半導体チップの実装が可能となる。
本実施形態では、図８に示すように電力の供給はインターポーザ８を経由して第１、第２、及び第３半導体チップ５，６，７に供給されるところ、第１半導体チップ５と第２及び第３半導体チップ６，７との重畳部位では、貫通電極３９ａ，３９ｂを経由して電力供給が行われる。そのため、電力供給が不足する懸念はない。更に、当該重畳部位には半導体チップ間のインターフェイス回路のみを配置することで電力の消費を極力少なくすることも可能である。
なお、本実施形態の半導体装置も、第１の実施形態による半導体装置と同様に、基板上に接合されたパッケージ上に搭載され、積層半導体構造とされる。
また、上述のように第１半導体チップ５内に接続用配線を設ける場合、図１２に示すように、インターポーザ８の代わりにパッケージ１９を用いるようにしても良い。この場合、パッケージ１９は、表面に凹部１９ａが形成されており、その内部には外部と接続された信号配線（不図示）が設けられる。インターポーザ８を用いる場合と同様に、第１半導体チップ５は、パッケージ１９の凹部１９ａに嵌入して接続される。第２及び第３半導体チップ６，７は、第１半導体チップ５との重畳部位で貫通電極３９ａ，３９ｂを用いて接続されると共に、パッケージ１９の凹部１９ａの周辺の表面に接続される。
−製造方法１−
図１３は、第２の実施形態による半導体装置の製造方法１を工程順に示す概略断面図である。
先ず、図１３（ａ）に示すように、インターポーザ８を用意する。インターポーザ８は、表面に凹部８ａが形成されており、その内部には電源配線として第１、第２及び第３配線３１，３２，３３が設けられている。
続いて、図１３（ｂ）に示すように、インターポーザ８に第１半導体チップ５をフェイスダウン接続する。
詳細には、第１半導体チップ５をインターポーザ８の凹部８ａに対し、チップ上面を下向きに嵌入し、第１半導体チップ５のバンプ３６をインターポーザ８の第１配線３１，３１ａに電気的に接続する。
続いて、図１３（ｃ）に示すように、インターポーザ８に第２及び第３半導体チップ６，７をフェイスダウン接続する。
詳細には、第２半導体チップ６を、インターポーザ８の凹部８ａの周辺の表面に配すると共に、第１半導体チップ５と重畳部位で積層させる。第３半導体チップ７を、インターポーザ８の凹部８ａの周辺の表面に配すると共に、第１半導体チップ５と重畳部位で積層させる。そして、第２半導体チップ６のバンプ３７をインターポーザ８の第２配線３２と電気的に接続し、第２半導体チップ６のバンプ３７と第１半導体チップ５の貫通電極３９ａとを電気的に接続する。同様に、第３半導体チップ７のバンプ３８をインターポーザ８の第３配線３３と電気的に接続すると共に、第３半導体チップ７のバンプ３８と第１半導体チップ５の貫通電極３９ｂとを電気的に接続する。
以上により、本実施形態の半導体装置が形成される。
−製造方法２−
図１４は、第２の実施形態による半導体装置の製造方法２を工程順に示す概略断面図である。
先ず、製造方法１と同様に、インターポーザ８を用意する。
続いて、図１４（ａ）に示すように、第１半導体チップ５と第２、及び第３半導体チップ６，７とを接続する。
詳細には、第２半導体チップ６を第１半導体チップ５と重畳部位で積層させ、第２半導体チップ６のバンプ３７と第１半導体チップ５の貫通電極３９ａとを電気的に接続する。同様に、第３半導体チップ７を第１半導体チップ５と重畳部位で積層させ、第３半導体チップ７のバンプ３８と第１半導体チップ５の貫通電極３９ｂとを電気的に接続する。
続いて、図１４（ｂ）に示すように、重畳部位で接続された第１、第２、及び第３半導
体チップ５，６，７を、インターポーザ８にフェイスダウン接続する。
詳細には、第１半導体チップ５をインターポーザ８の凹部８ａに対し、チップ上面を下向きに嵌入すると共に、第２及び第３半導体チップ６，７をインターポーザ８の凹部８ａの周辺の表面に配する。そして、第１半導体チップ５のバンプ３６をインターポーザ８の第１配線３１，３１ａに、第２半導体チップ６のバンプ３７をインターポーザ８の第２配線３２に、第３半導体チップ７のバンプ３８をインターポーザ８の第３配線３３にそれぞれ電気的に接続する。
以上により、本実施形態の半導体装置が形成される。
［変形例］
以下、第２の実施形態による半導体装置の諸変形例について説明する。
（変形例１）
図１５は、第２の実施形態の変形例１による半導体装置の構成を示す概略断面図である。なお、図８に示した第２の実施形態による半導体装置と同じ構成部材については、同符号を付して説明を省略する。
変形例１では、第２の実施形態と同様に、インターポーザ８上に第１、第２、及び第３半導体チップ４１，６，７が接続されている。第１半導体チップ４１は、図１６に示すように、裏面の一端部及び他端部、即ち第２及び第３半導体チップ６，７との重畳部位に段差が形成されている（段差部位４１ａ，４１ｂとする。）。段差部位４１ａ，４１ｂの底面部までの厚みは、第２の実施形態の第１半導体チップ５と同程度の厚みとされている。一方、第１半導体チップ４１の段差部位４１ａ，４１ｂの底面部以外の部位は、第２の実施形態の第１半導体チップ５よりも厚く形成されている。第１半導体チップ４１は、段差部位４１ａ，４１ｂの底面部に例えばＴＳＶである貫通電極４２ａ，４２ｂが設けられている。
第１、第２、及び第３半導体チップ４１，６，７は、インターポーザ８にフェイスダウン接続されている。具体的に、第１半導体チップ４１は、インターポーザ８の凹部８ａに設置して、バンプ３６とインターポーザ８の第１配線３１，３１ａとが電気的に接続されている。第２半導体チップ６は、インターポーザ８の凹部８ａの周辺の表面に配置され、バンプ３７とインターポーザ８の第２配線３２とが電気的に接続されている。更に第２半導体チップ６は、一端部が第１半導体チップ４１の段差部位４１ａに嵌入し、第２半導体チップ６のバンプ３７と第１半導体チップ４１の貫通電極４２ａとが直接的に接続されている。第３半導体チップ７は、インターポーザ８の凹部８ａの周辺の表面に配置され、バンプ３８とインターポーザ８の第３配線３３とが電気的に接続されている。更に第３半導体チップ７は、端部が第１半導体チップ４１の段差部位４１ｂに嵌入し、第３半導体チップ７のバンプ３８と第１半導体チップ４１の貫通電極４２ｂとが直接的に接続されている。
インターポーザの凹部に配置される第１半導体チップは、第２及び第３半導体チップとの接続部位に貫通電極を有するため、その厚みを薄く形成する必要がある。第１半導体チップは、その厚みが薄いと反りが発生し易くなる。変形例１では、第１半導体チップの持つ当該性質を改善すべく、第１半導体チップ４１において、貫通電極４２ａ，４２ｂが設けられる部位である段差部位４１ａ，４１ｂのみを薄く加工し、他の部位を段差部位４１ａ，４１ｂの底面部よりも厚く形成する。第１半導体チップ４１では、第２及び第３半導体チップ６，７との重畳部位のみに貫通電極４２ａ，４２ｂが設けられるために薄くする必要があるが、他の部位はその必要がない。そのため、段差部位４１ａ，４１ｂ以外の部位を厚くすることで、反りの発生を抑止することができ、歩留まりが向上する。第１半導体チップ４１の一部を厚く形成することにより、第１半導体チップ４１の上方への排熱機能も向上する。
（変形例２）
図１７は、第２の実施形態の変形例２による半導体装置の構成を示す概略断面図である。なお、図８に示した第２の実施形態による半導体装置と同じ構成部材については、同符号を付して説明を省略する。
第２の実施形態と同様に、インターポーザ８上に第１、第２、及び第３半導体チップ５，６，７が接続されている。変形例２では、第２半導体チップ６と第３半導体チップ７との間隙を埋め込むように、第１半導体チップ５上にバンプ４４によりダミーチップ４３が接続されている。ダミーチップ４３は、例えば複雑な内部構造を有しておらず、熱伝導率の高い素材、例えば銅（Ｃｕ）やＳｉを材料として形成されている。第１半導体チップ５の上方にダミーチップ４３を設けることにより、第１半導体チップ５の上方への排熱機能が向上する。なお、変形例１による半導体装置でも、第２半導体チップ６と第３半導体チップ７との間隙を埋め込むように、第１半導体チップ４１の上方にダミーチップを配置し、排熱機能の更なる向上を図るようにしても良い。
［第３の実施形態］
本実施形態では、２．５次元実装と３次元実装とを組み合わせた技術を適用した半導体装置及びその製造方法を開示する。
（比較例による半導体装置の構成）
図１８は、第３の実施形態の比較例による半導体装置の構成を示す概略断面図である。
２．５次元実装と３次元実装とを組み合わせた技術を適用した半導体装置としては、例えば図１８の構成が考えられる。
この半導体装置では、インターポーザ１０３上に複数、ここでは第１半導体チップ積層体１０１及び第２半導体チップ積層体１０２が並列して配置されている。
インターポーザ１０３は、内部に外部信号接続又は電源配線である第１配線１１１，１１１ａ及び第２配線１１２，１１２ａと、半導体チップ１０１Ａと半導体チップ１０２Ａのチップ間信号配線１１３とが設けられている。インターポーザ１０３の裏面側には、裏面と第１又は第２配線１１１，１１１ａ，１１２，１１２ａとの間を貫通して第１又は第２配線１１１，１１１ａ，１１２，１１２ａとそれぞれ接続された例えばＴＳＶである複数の貫通電極１１４が設けられている。インターポーザ１０３の裏面には、各貫通電極１１４と接続された例えばＣ４バンプであるバンプ１１５が設けられている。図示の例では、２つのバンプ１１５ａが外部信号接続部となる。
第１半導体チップ積層体１０１は、例えば３層の半導体チップ１０１Ａ，１０１Ｂ，１０１Ｃが積層されている。各半導体チップ１０１Ａ，１０１Ｂ，１０１Ｃには、その表面（図１８では裏面）に例えばμバンプであるバンプ１１６ａ，１１６ｂ，１１６ｃが設けられている。各半導体チップ１０１Ａ，１０１Ｂには、内部に例えばＴＳＶである複数の貫通電極１１７ａ，１１７ｂが設けられている。バンプ１１６ａにより、半導体チップ１０１Ａがインターポーザ１０３の第１配線１１１，１１１ａ及びチップ間信号配線１１３の一端と接続されている。バンプ１１６ｂにより、半導体チップ１０１Ｂが半導体チップ１０１Ａと接続されている。一部のバンプ１１６ｂは、半導体チップ１０１Ａの貫通電極１１７ａと接続されている。バンプ１１６ｃにより、半導体チップ１０１Ｃが半導体チップ１０１Ｂと接続されている。一部のバンプ１１６ｃは、半導体チップ１０１Ｂの貫通電極１１７ｂと接続されている。半導体チップ１０１Ｃは貫通電極を有しないため、半導体チップ１０１Ａ，１０１Ｂよりも厚く形成されている。貫通電極１１７ａ，１１７ｂには、電力供給用の貫通電極と信号伝達用の貫通電極の２種類が存在する。
第２半導体チップ積層体１０２は、例えば３層の半導体チップ１０２Ａ，１０２Ｂ，１０２Ｃが積層されている。各半導体チップ１０２Ａ，１０２Ｂ，１０２Ｃには、その表面（図１８では裏面）に例えばμバンプであるバンプ１１８ａ，１１８ｂ，１１８ｃが設けられている。各半導体チップ１０２Ａ，１０２Ｂには、内部に例えばＴＳＶである複数の貫通電極１１９ａ，１１９ｂが設けられている。バンプ１１８ａにより、半導体チップ１０２Ａがインターポーザ１０３の第２配線１１２，１１２ａ及びチップ間信号配線１１３の他端と接続されている。バンプ１１８ｂにより、半導体チップ１０２Ｂが半導体チップ１０２Ａと接続されている。一部のバンプ１１８ｂは、半導体チップ１０２Ａの貫通電極１１９ａと接続されている。バンプ１１８ｃにより、半導体チップ１０２Ｃが半導体チップ１０２Ｂと接続されている。一部のバンプ１１８ｃは、半導体チップ１０２Ｂの貫通電極１１９ｂと接続されている。半導体チップ１０２Ｃは貫通電極を有しないため、半導体チップ１０２Ａ，１０２Ｂよりも厚く形成されている。貫通電極１１９ａ，１１９ｂには、電力供給用の貫通電極と信号伝達用の貫通電極の２種類が存在する。
比較例による半導体装置では、第１半導体チップ積層体１０１と第２半導体チップ積層体１０２との間は、チップ間信号配線１１３により電気的に接続されている。この構成では、両積層体間、特にこれらの上層の半導体チップ間における信号伝達経路が長くなる。例えば、第１半導体チップ積層体１０１の最上層の半導体チップ１０１Ｃと、第２半導体チップ積層体１０２の最上層の半導体チップ１０２Ｃとの間で信号通信を行う場合を考える。この場合、半導体チップ１０１Ｃ→半導体チップ１０１Ｂ→半導体チップ１０１Ａ→チップ間信号配線１１３→半導体チップ１０２Ａ→半導体チップ１０２Ｂ→半導体チップ１０２Ｃという長い信号伝達経路を経なければならず、レイテンシが大きくなる。
（本実施形態による半導体装置の構成）
図１９は、第３の実施形態による半導体装置の構成を示す概略断面図である。
この半導体装置では、インターポーザ５３上に複数、ここでは第１半導体チップ積層体５１及び第２半導体チップ積層体５２が並列して配置されている。
インターポーザ５３は、表面に凹部５３ａが形成されており、その内部には外部と接続された信号配線及び電源配線が設けられている。例えば、凹部５３ａの底面下には第１配線６１，６１ａが設けられ、凹部５３ａの周辺の表面下には第２配線６２が設けられている。第１配線６１，６１ａ及び第２配線６２は、配線部及びこれと接続されたビア部を有している。インターポーザ５３の裏面側には、裏面と第１配線６１，６１ａ又は第２配線６２との間を貫通して第１配線６１，６１ａ又は第２配線６２とそれぞれ接続された例えばＴＳＶである複数の貫通電極６３が設けられている。インターポーザ５３の裏面には、各貫通電極６３と接続された例えばＣ４バンプであるバンプ６４が設けられている。図示の例では、２つのバンプ６４ａが外部信号接続部となる。
第１半導体チップ積層体５１は、例えば３層の半導体チップ５１Ａ，５１Ｂ，５１Ｃが積層されてなる。半導体チップ５１Ａ，５１Ｂ，５１Ｃは、内部に例えばＭＯＳトランジスタ等の各種の機能素子及びその配線等が設けられており、表面（図１９では裏面）に例えばμバンプであるバンプ６５ａ，６５ｂ，６５ｃが設けられている。半導体チップ５１Ａには、内部に例えばＴＳＶである複数の貫通電極６６，６７が設けられている。半導体チップ５１Ｂには、内部に例えばＴＳＶである複数の貫通電極６８，６９が設けられている。半導体チップ５１Ｃには、内部に例えばＴＳＶである複数の貫通電極７１が設けられている。貫通電極６６，６７，６８，６９，７１は、信号伝達用の例である。この他にも電力供給用の貫通電極（不図示）も存在する。
半導体チップ５１Ａは、インターポーザ５３の凹部５３ａに嵌入して、バンプ６５ａとインターポーザ５３の第１配線６１，６１ａとが電気的に接続されている。半導体チップ５１Ｂは、半導体チップ５１Ａ上に半導体チップ５１Ａと図中で左方にずれて配置されており、バンプ６５ｂにより半導体チップ５１Ａの貫通電極６７と接続されている。半導体チップ５１Ｃは、半導体チップ５１Ｂ上に半導体チップ５１Ｂと図中で左方にずれて配置されており、バンプ６５ｃにより半導体チップ５１Ｂの貫通電極６９と接続されている。
第２半導体チップ積層体５２は、例えば３層の半導体チップ５２Ａ，５２Ｂ，５２Ｃが積層されてなる。半導体チップ５２Ａ，５２Ｂ，５２Ｃは、内部に例えばＭＯＳトランジスタ等の各種の機能素子及びその配線等が設けられており、表面（図１９では裏面）に例えばμバンプであるバンプ７２ａ，７２ｂ，７２ｃが設けられている。半導体チップ５２Ａには、内部に例えばＴＳＶである複数の貫通電極７３が設けられている。半導体チップ５２Ｂには、内部に例えばＴＳＶである複数の貫通電極７４が設けられている。半導体チップ５２Ｃは貫通電極を有しないため、半導体チップ５２Ａ，５２Ｂよりも厚く形成されている。貫通電極７３，７４は、信号伝達用の例である。この他にも電力供給用の貫通電極（不図示）も存在する。
半導体チップ５２Ａは、インターポーザ５３の凹部５３ａの周辺の表面に第１半導体チップ積層体５１の半導体チップ５１Ｂと隣接して配置され、バンプ７２ａとインターポーザ５３の第２配線６２とが電気的に接続されている。更に半導体チップ５２Ａは、第１半導体チップ積層体５１の半導体チップ５１Ａと平面視で一部重畳して積層しており、重畳部位で半導体チップ５２Ａのバンプ７２ａと半導体チップ５１Ａの貫通電極６６とが直接的に接続されている。半導体チップ５２Ｂは、半導体チップ５２Ａ上に第１半導体チップ積層体５１の半導体チップ５１Ｃと隣接して配置され、バンプ７２ｂと半導体チップ５２Ａの貫通電極７３とが電気的に接続されている。更に半導体チップ５２Ｂは、第１半導体チップ積層体５１の半導体チップ５１Ｂと平面視で一部重畳して積層しており、重畳部位で半導体チップ５２Ｂのバンプ７２ｂと半導体チップ５１Ｂの貫通電極６８とが直接的に接続されている。半導体チップ５２Ｃは、半導体チップ５２Ｂ上に配置され、バンプ７２ｃと半導体チップ５２Ｂの貫通電極７４とが電気的に接続されている。更に半導体チップ５２Ｃは、第１半導体チップ積層体５１の半導体チップ５１Ｃと平面視で一部重畳して積層しており、重畳部位で半導体チップ５２Ｃのバンプ７２ｃと半導体チップ５１Ｃの貫通電極７１とが直接的に接続されている。
本実施形態による半導体装置では、第１半導体チップ積層体５１と第２半導体チップ積層体５２との間は、両者をインターポーザ５３内で接続するチップ間信号配線を用いることなく、両者を構成する半導体チップ同士が貫通電極により直接的に電気的接続されている。この構成では、両積層体間における信号伝達経路が極めて短くなる。例えば、第１半導体チップ積層体５１の最上層の半導体チップ５１Ｃと、第２半導体チップ積層体５２の最上層の半導体チップ５２Ｃとの間で信号通信を行う場合を考える。半導体チップ５１Ｃと半導体チップ５２Ｃとは、これらの重畳部位で貫通電極７１により直接的に接続されており、信号伝達経路は比較例の半導体装置に比べて大幅に短縮される。これにより、半導体チップ間のレイテンシが小さくなり、高いデバイス性能が実現する。
なお、本実施形態の半導体装置も、第１の実施形態による半導体装置と同様に、基板上に接合されたパッケージ上に搭載され、積層半導体構造とされる。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について説明する。
−製造方法１−
図２０及び図２１は、第３の実施形態による半導体装置の製造方法１を工程順に示す概略断面図である。
先ず、図２０（ａ）に示すように、インターポーザ５３を用意する。インターポーザ５３は、表面に凹部５３ａが形成されており、その内部には電源配線として第１配線６１及び第２配線６２と信号配線として第１配線６１ａが設けられている。
続いて、図２０（ｂ）に示すように、インターポーザ５３に第１半導体チップ積層体５１の半導体チップ５１Ａをフェイスダウン接続する。
詳細には、半導体チップ５１Ａをインターポーザ５３の凹部５３ａに対し、チップ上面を下向きに嵌入し、半導体チップ５１Ａのバンプ６５ａをインターポーザ５３の第１配線６１，６１ａに電気的に接続する。
続いて、図２０（ｃ）に示すように、半導体チップ５１Ｂ及び半導体チップ５２Ａをフェイスダウン接続する。
詳細には、半導体チップ５１Ｂを、半導体チップ５１Ａ上に図中の左方にずらして配し、半導体チップ５１Ｂのバンプ６５ｂと半導体チップ５１Ａの貫通電極６７とを接続する。半導体チップ５２Ａを、半導体チップ５１Ｂと隣接するように、インターポーザ５３の凹部５３ａの周辺の表面に配すると共に、半導体チップ５１Ａと重畳部位で積層させる。そして、半導体チップ５２Ａのバンプ７２ａをインターポーザ５３の第２配線６２と電気的に接続し、半導体チップ５２Ａのバンプ７２ａと半導体チップ５１Ａの貫通電極６６とを電気的に接続する。電力供給用の貫通電極（不図示）も同様に接続する。
続いて、図２１（ａ）に示すように、半導体チップ５１Ｃ及び半導体チップ５２Ｂをフェイスダウン接続する。
詳細には、半導体チップ５１Ｃを、半導体チップ５１Ｂ上に図中の左方にずらして配し、半導体チップ５１Ｃのバンプ６５ｃと半導体チップ５１Ｂの貫通電極６９とを接続する。半導体チップ５２Ｂを、半導体チップ５１Ｃと隣接するように、半導体チップ５２Ａ上に図中の左方にずらして配すると共に、半導体チップ５１Ｂと重畳部位で積層させる。そして、半導体チップ５２Ｂのバンプ７２ｂを半導体チップ５２Ａの貫通電極７３と電気的に接続し、半導体チップ５２Ｂのバンプ７２ｂを半導体チップ５１Ｂの貫通電極６８と電気的に接続する。電力供給用の貫通電極（不図示）も同様に接続する。
続いて、図２１（ｂ）に示すように、半導体チップ５２Ｃをフェイスダウン接続する。
詳細には、半導体チップ５２Ｃを、半導体チップ５２Ｂ上に図中の左方にずらして配すると共に、半導体チップ５１Ｃと重畳部位で積層させる。そして、半導体チップ５２Ｃのバンプ７２ｃを半導体チップ５２Ｂの貫通電極７４と電気的に接続し、半導体チップ５２Ｃのバンプ７２ｃを半導体チップ５１Ｃの貫通電極７１と電気的に接続する。電力供給用の貫通電極（不図示）も同様に接続する。
以上により、インターポーザ５３上に第１半導体チップ積層体５１及び第２半導体チップ積層体５２が並列して配置された本実施形態の半導体装置が形成される。
−製造方法２−
図２２は、第３の実施形態による半導体装置の製造方法２を工程順に示す概略断面図である。
先ず、製造方法１と同様に、インターポーザ５３を用意する。
続いて、図２２（ａ）に示すように、第１半導体チップ積層体５１と第２半導体チップ積層体５２とを接続する。
詳細には、先ず、半導体チップ５２Ｃをベースにして半導体チップ５２Ｂを積層させる。そして、半導体チップ５２Ｃのバンプ７２ｃと半導体チップ５２Ｂの貫通電極７４とを電気的に接続する。半導体チップ５２Ｃの図中の左方に半導体チップ５２Ｃとバンプ７２ｃを足した高さと同程度の構造物を配置する。半導体チップ５２Ｂと隣接するように、半導体チップ５１Ｃを半導体チップ５２Ｂの図中の左方に配置すると共に、半導体チップ５１Ｃの重畳部位と半導体チップ５２Ｃとを重畳して積層させる。そして、半導体チップ５２Ｃのバンプ７２ｃと半導体チップ５１Ｃの貫通電極７１とを電気的に接続する。電力供給用の貫通電極（不図示）も同様に接続する。
次に、半導体チップ５２Ｂに半導体チップ５２Ａを積層させる。そして、半導体チップ５２Ｂのバンプ７２ｂと半導体チップ５２Ａの貫通電極７３とを電気的に接続する。半導体チップ５２Ａと隣接するように、半導体チップ５１Ｂを半導体チップ５２Ａの図中の左方に配置すると共に、半導体チップ５１Ｂと半導体チップ５１Ａと半導体チップ５２Ｂの図中の左方の一部を重畳して積層させる。そして、半導体チップ５１Ｃのバンプ６５ｃと半導体チップ５１Ｂの貫通電極６９とを電気的に接続すると共に、半導体チップ５２Ｂのバンプ７２ｂと半導体チップ５１Ｂの貫通電極６８とを電気的に接続する。電力供給用の貫通電極（不図示）も同様に接続する。
次に、半導体チップ５１Ｂと半導体チップ５２Ａの図中の左方の一部に半導体チップ５１Ａを積層する。そして、半導体チップ５１Ｂのバンプ６５ｂを半導体チップ５１Ａの貫通電極６７と電気的に接続すると共に、半導体チップ５２Ａのバンプ７２ａを半導体チップ５１Ａの貫通電極６６とを電気的に接続する。電力供給用の貫通電極（不図示）も同様に接続する。
以上により、接続された第１半導体チップ積層体５１及び第２半導体チップ積層体５２が得られる。
続いて、図２２（ｂ）に示すように、接続された第１半導体チップ積層体５１及び第２半導体チップ積層体５２を、インターポーザ５３にフェイスダウン接続する。
詳細には、第１半導体チップ積層体５１の半導体チップ５１Ａをインターポーザ５３の凹部５３ａに対し、チップ上面を下向きに嵌入すると共に、第２半導体チップ積層体５２の半導体チップ５２Ａをインターポーザ５３の凹部５３ａの周辺の表面に配する。そして、半導体チップ５１Ａのバンプ６５ａをインターポーザ５３の第１配線６１，６１ａに、半導体チップ５２Ａのバンプ７２ａをインターポーザ５３の第２配線６２にそれぞれ電気的に接続する。
以上により、本実施形態の半導体装置が形成される。
［変形例］
以下、第３の実施形態による半導体装置の変形例について説明する。
図２３は、第３の実施形態の変形例による半導体装置の構成を示す概略断面図である。なお、図１９に示した第３の実施形態による半導体装置と同じ構成部材については、同符号を付して説明を省略する。
本変形例では、第１半導体チップ積層体５１及び第２半導体チップ積層体５２の各半導体チップ間にそれぞれチップ間インターポーザが配置されている。
具体的には、第１チップ間インターポーザ８１ａは、内部に例えばＴＳＶである複数の貫通電極８２ａ及び貫通電極８２ａと接続された配線８３ａが設けられており、裏面に例えばμバンプであるバンプ８４ａが設けられている。第１チップ間インターポーザ８１ａは、半導体チップ５１Ａと半導体チップ５１Ｂとの間に配置されており、配線８３ａが半導体チップ５１Ａの貫通電極６７と接続されたバンプ８４ａと接続されている。この構成により、半導体チップ５１Ａと半導体チップ５１Ｂとが第１チップ間インターポーザ８１ａの貫通電極８２ａ及び配線８３ａを介して電気的に接続されている。貫通電極６７，８２ａは、信号伝達用の例である。この他にも電力供給用の貫通電極（不図示）も存在する。
第１チップ間インターポーザ８１ｂは、内部に例えばＴＳＶである複数の貫通電極８２ｂ及び貫通電極８２ｂと接続された配線８３ｂが設けられており、裏面に例えばμバンプであるバンプ８４ｂが設けられている。第１チップ間インターポーザ８１ｂは、半導体チップ５１Ｂと半導体チップ５１Ｃとの間に配置されており、配線８３ｂが半導体チップ５１Ｂの貫通電極６９と接続されたバンプ８４ｂと接続されている。この構成により、半導体チップ５１Ｂと半導体チップ５１Ｃとが第１チップ間インターポーザ８１ｂの配線８３ｂを介して電気的に接続されている。貫通電極６９，８２ｂは、信号伝達用の例である。この他にも電力供給用の貫通電極（不図示）も存在する。
第２チップ間インターポーザ８５ａは、内部に例えばＴＳＶである複数の貫通電極８６ａ及び貫通電極８６ａと接続された配線８７ａが設けられており、裏面に例えばμバンプであるバンプ８８ａが設けられている。第２チップ間インターポーザ８５ａは、インターポーザ５３及び半導体チップ５１Ａと半導体チップ５２Ａとの間に配置されており、配線８７ａが半導体チップ５１Ａの貫通電極６６と接続されたバンプ８８ａと接続されている。この構成により、半導体チップ５１Ａと半導体チップ５２Ａとが第２チップ間インターポーザ８５ａの配線８７ａを介して電気的に接続されている。貫通電極６６，８６ａは、信号伝達用の例である。この他にも電力供給用の貫通電極（不図示）も存在する。
第２チップ間インターポーザ８５ｂは、内部に例えばＴＳＶである複数の貫通電極８６ｂ１，８６ｂ２及び貫通電極８６ｂ１，８６ｂ２と接続された配線８７ｂ１，８７ｂ２が設けられており、裏面に例えばμバンプであるバンプ８８ｂが設けられている。第２チップ間インターポーザ８５ｂは、半導体チップ５１Ｂ及び半導体チップ５２Ａと半導体チップ５２Ｂとの間に配置されている。配線８７ｂ１が、半導体チップ５１Ｂの貫通電極６８と接続されたバンプ８８ｂと接続されている。配線８７ｂ２が、半導体チップ５２Ａの貫通電極７３と接続されたバンプ８８ｂと接続されている。この構成により、半導体チップ５１Ｂ及び半導体チップ５２Ａと半導体チップ５２Ｂとが第２チップ間インターポーザ８５ｂの配線８７ｂ１，８７ｂ２を介して電気的に接続されている。貫通電極６８，７３，８６ｂ１、８６ｂ２は、信号伝達用の例である。この他にも電力供給用の貫通電極（不図示）も存在する。
第２チップ間インターポーザ８５ｃは、内部に例えばＴＳＶである複数の貫通電極８６ｃ１，８６ｃ２及び貫通電極８６ｃ１，８６ｃ２と接続された配線８７ｃ１，８７ｃ２が設けられており、裏面に例えばμバンプであるバンプ８８ｃが設けられている。第２チップ間インターポーザ８５ｃは、半導体チップ５１Ｃ及び半導体チップ５２Ｂと半導体チップ５２Ｃとの間に配置されている。配線８７ｃ１が、半導体チップ５１Ｃの貫通電極７１と接続されたバンプ８８ｃと接続されている。配線８７ｃ２が、半導体チップ５２Ｂの貫通電極７４と接続されたバンプ８８ｃと接続されている。この構成により、半導体チップ５１Ｃ及び半導体チップ５２Ｂと半導体チップ５２Ｃとが第２チップ間インターポーザ８５ｃの配線８７ｃ１，８７ｃ２を介して電気的に接続されている。貫通電極７１，７４，８６ｃ１、８６ｃ２は、信号伝達用の例である。この他にも電力供給用の貫通電極（不図示）も存在する。
本変形例による半導体装置では、第１チップ間インターポーザ８１ａ，８１ｂ及び第２チップ間インターポーザ８５ａ〜８５ｃを設けることにより、第１及び第２半導体チップ積層体５１，５２において、上下・左右の半導体チップ間の信号接続に高い自由度を持たせることができる。
以下、半導体装置及びその製造方法の諸態様について、付記としてまとめて記載する。
（付記１）表面に凹部が形成された接続構造体と、
裏面の一端部に半導体基板を貫通する貫通電極を有するとともに、チップ上面を前記凹部に対して下向きに嵌入して前記接続構造体に接続される第１半導体チップと、
前記第１半導体チップの前記一端部上及び前記接続構造体上に接続されるとともに、前記貫通電極を通じて前記第１半導体チップと電気的に接続される第２半導体チップと、
を備えることを特徴とする半導体装置。
（付記２）前記第１半導体チップは、前記一端部に段差が形成されることを特徴とする付記１に記載の半導体装置。
（付記３）前記接続構造体は、第１接続構造体と、開口部が形成された第２接続構造体とを有し、
前記第１接続構造体上に前記第２接続構造体が電気的に接続され、前記開口部が前記凹部とされることを特徴とする付記１又は２に記載の半導体装置。
（付記４）前記接続構造体は、前記凹部の底面下に設けられた第１配線と、前記凹部の周辺の表面下に設けられた第２配線とを有し、
前記第１半導体チップは、前記接続構造体の前記凹部に嵌入して前記第１配線と電気的に接続され、
前記第２半導体チップは、前記接続構造体の前記凹部の周辺の表面上で前記第２配線と電気的に接続されることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
（付記５）前記半導体装置は更に、
前記第１半導体チップ上で前記第２半導体チップと並んで配置され、前記第１半導体チップと電気的に接続される他の第１半導体チップと、
前記第２半導体チップ上で前記他の第１半導体チップと一部で重畳して積層し、前記第２半導体チップ及び前記他の第１半導体チップと電気的に接続される他の第２半導体チップとを備えることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
（付記６）前記半導体装置は更に、
前記第１半導体チップと前記他の第１半導体チップとの間に配置され、内部に前記第１半導体チップと前記他の第１半導体チップとを電気的に接続する第１信号配線を有する第１チップ間インターポーザと、
前記接続構造体及び前記第１半導体チップと前記第２半導体チップとの間で前記第１チップ間インターポーザと並んで配置され、内部に前記第１半導体チップと前記第２半導体チップとを電気的に接続する第２信号配線を有する第２チップ間インターポーザと、
前記他の第１半導体チップ及び前記第２半導体チップと前記他の第２半導体チップとの間に配置され、内部に前記他の第１半導体チップと前記他の第２半導体チップとを電気的に接続する第３信号配線及び前記第２半導体チップと前記他の第２半導体チップとを電気的に接続する第４信号配線を有する第３チップ間インターポーザと、
を備えることを特徴とする付記５に記載の半導体装置。
（付記７）前記第１半導体チップは、裏面の他端部に前記半導体基板を貫通する他の貫通電極を有し、
前記第１半導体チップの前記他端部上及び前記接続構造体上に接続され、前記他端部の貫通電極を通じて前記第１半導体チップと電気的に接続される第３半導体チップを備えることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
（付記８）前記接続構造体は、前記凹部の周辺の表面下に第３配線を有し、
前記第３半導体チップは、前記接続構造体の前記凹部の周辺の表面上で前記第３配線と電気的に接続されることを特徴とする付記７に記載の半導体装置。
（付記９）前記第１半導体チップは、内部に前記第２半導体チップと前記第３半導体チップとを電気的に接続する第４配線を有することを特徴とする付記７に記載の半導体装置。
（付記１０）前記第１半導体チップは、前記他端部に段差が形成されることを特徴とする付記７〜９のいずれか１項に記載の半導体装置。
（付記１１）前記第２半導体チップと前記第３半導体チップとの間隙を埋め込むように、前記第１半導体チップの上方に配置されたダミーチップを備えることを特徴とする付記７〜１０のいずれか１項に記載の半導体装置。
（付記１２）表面に凹部が形成された接続構造体と、裏面の一端部に半導体基板を貫通する貫通電極を有する第１半導体チップと、第２半導体チップとを有する半導体装置の製造方法において、
前記第１半導体チップを、チップ上面を前記凹部に対して下向きに嵌入して前記接続構造体に接続させるとともに、前記第２半導体チップを前記第１半導体チップの前記一端部上及び前記接続構造体上に接続させ、
前記第１半導体チップと前記第２半導体チップとを、前記貫通電極を通じて電気的に接続させることを特徴とする半導体装置の製造方法。
（付記１３）前記第１半導体チップは、前記一端部に段差が形成されていることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）前記接続構造体は、第１接続構造体と、開口部が形成された第２接続構造体とを有しており、
前記第１接続構造体上に前記第２接続構造体が電気的に接続され、前記開口部が前記凹部とされることを特徴とする付記１２又は１３に記載の半導体装置の製造方法。
（付記１５）前記接続構造体は、前記凹部の底面下に設けられた第１配線と、前記凹部の周辺の表面下に設けられた第２配線とを有しており、
前記第１半導体チップは、前記接続構造体の前記凹部に嵌入して前記第１配線と電気的に接続され、
前記第２半導体チップは、前記接続構造体の前記凹部の周辺の表面上で前記第２配線と電気的に接続されることを特徴とする付記１２〜１４のいずれか１項に記載の半導体装置の製造方法。
（付記１６）前記第１半導体チップ上で前記第２半導体チップと並ぶように、他の第１半導体チップを前記第１半導体チップと電気的に接続する工程と、
他の第２半導体チップを、前記第２半導体チップ上で前記他の第１半導体チップと一部で重畳して積層させ、前記第２半導体チップ及び前記他の第１半導体チップと電気的に接続する工程と
を備えたことを特徴とする付記１２〜１５のいずれか１項に記載の半導体装置の製造方法。
（付記１７）内部に第１信号配線を有する第１チップ間インターポーザを前記第１半導体チップと前記他の第１半導体チップとの間に配し、前記第１信号配線を介して前記第１半導体チップと前記他の第１半導体チップとを電気的に接続し、
前記第１チップ間インターポーザと並ぶように、内部に第２信号配線を有する第２チップ間インターポーザを前記接続構造体及び前記第１半導体チップと前記第２半導体チップとの間に配し、前記第２信号配線を介して前記第１半導体チップと前記第２半導体チップとを電気的に接続し、
内部に第３信号配線及び第４信号配線を有する第３チップ間インターポーザを、前記他の第１半導体チップ及び前記第２半導体チップと前記他の第２半導体チップとの間に配し、前記第３信号配線を介して前記他の第１半導体チップと前記他の第２半導体チップとを電気的に接続すると共に、前記第４信号配線を介して前記第２半導体チップと前記他の第２半導体チップとを電気的に接続することを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）前記第１半導体チップは、裏面の他端部に前記半導体基板を貫通する他の貫通電極を有しており、
第３半導体チップを、前記第１半導体チップの前記他端部上及び前記接続構造体上に接続し、前記他の貫通電極を通じて前記第１半導体チップと電気的に接続することを特徴とする付記１２〜１７のいずれか１項に記載の半導体装置の製造方法。
（付記１９）前記接続構造体は、前記凹部の周辺の表面下に第３配線を有しており、
前記第３半導体チップを前記第３配線と電気的に接続することを特徴とする付記１８に記載の半導体装置の製造方法。
（付記２０）前記第１半導体チップは、内部に第４配線を有しており、
前記第４配線を介して前記第２半導体チップと前記第３半導体チップとが電気的に接続されることを特徴とする付記１９に記載の半導体装置の製造方法。
（付記２１）前記第１半導体チップは、前記他端部に段差が形成されていることを特徴とする付記１８〜２０のいずれか１項に記載の半導体装置の製造方法。
（付記２２）ダミーチップを、前記第２半導体チップと前記第３半導体チップとの間隙を埋め込むように前記第１半導体チップの上方に配する工程を備えたことを特徴とする付記１８〜２１のいずれか１項に記載の半導体装置の製造方法。
１，５，９ａ，４１ 第１半導体チップ
１ａ，５ａ 半導体基板
１ｂ，５ｂ 素子形成領域
２，６，９ｂ 第２半導体チップ
３，４，８，９Ａ，５３ １０３ インターポーザ
３ａ，８ａ，９Ａａ，１９ａ，５３ａ 凹部
４Ａ 第１インターポーザ
４Ｂ 第２インターポーザ
４ａ 開口部
７，９ｃ 第３半導体チップ
９ｄ 第４半導体チップ
９ｅ 第５半導体チップ
１０ 半導体装置
１１，１１ａ，２１，２１ａ，３１，３１ａ，６１，６１ａ，１１１，１１１ａ 第１配線
１２，２２，３２，６２，１１２，１１２ａ 第２配線
１３，１７，２３，２６，３４，３９ａ，３９ｂ，４２ａ，４２ｂ，６３，６６，６７，６８，６９，７１，７３，７４，８２ａ，８２ｂ，８６ａ，８６ｂ１，８６ｂ２，８６ｃ１，８６ｃ２，１１４，１１７ａ，１１７ｂ，１１９ａ，１１９ｂ 貫通電極（ＴＳＶ）
１４，１４ａ，１５，１６，２４，２７，３５，３５ａ，３６，３７，３８，４４，６４，６４ａ，６５ａ，６５ｂ，６５ｃ，７２ａ，７２ｂ，７２ｃ，８４ａ，８４ｂ，８８ａ，８８ｂ，８８ｃ，１１５，１１５ａ，１１６ａ，１１６ｂ，１１６ｃ，１１８ａ，１１８ｂ，１１８ｃ バンプ
１８ ソルダーボール
１９，３０ パッケージ
２０ 基板
２５，３３ 第３配線
４１ａ，４１ｂ 段差部位
４３ ダミーチップ
５１，１０１ 第１半導体チップ積層体
５１Ａ，５１Ｂ，５１Ｃ，５２Ａ，５２Ｂ，５２Ｃ，１０１Ａ，１０１Ｂ，１０１Ｃ，１０２Ａ，１０２Ｂ，１０２Ｃ 半導体チップ
５２，１０２ 第２半導体チップ積層体
８１ａ，８１ｂ 第１チップ間インターポーザ
８３ａ，８３ｂ，８７ａ，８７ｂ１，８７ｂ２，８７ｃ１，８７ｃ２ 配線
８５ａ，８５ｂ，８５ｃ 第２チップ間インターポーザ
１１３ チップ間信号配線

Claims (11)

  1. 表面に凹部が形成された接続構造体と、
    裏面の一端部に段差が形成されており、前記一端部に半導体基板を貫通する貫通電極を有するとともに、チップ上面を前記凹部に対して下向きに嵌入して前記接続構造体に接続される第１半導体チップと、
    前記第１半導体チップの前記一端部上及び前記接続構造体上に接続されるとともに、前記貫通電極を通じて前記第１半導体チップと電気的に接続される第２半導体チップと、
    を備えることを特徴とする半導体装置。
  2. 前記接続構造体は、第１接続構造体と、開口部が形成された第２接続構造体とを有し、
    前記第１接続構造体上に前記第２接続構造体が電気的に接続され、前記開口部が前記凹部とされることを特徴とする請求項１に記載の半導体装置。
  3. 前記接続構造体は、前記凹部の底面下に設けられた第１配線と、前記凹部の周辺の表面下に設けられた第２配線とを有し、
    前記第１半導体チップは、前記接続構造体の前記凹部に嵌入して前記第１配線と電気的に接続され、
    前記第２半導体チップは、前記接続構造体の前記凹部の周辺の表面上で前記第２配線と電気的に接続されることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記半導体装置は更に、
    前記第１半導体チップ上で前記第２半導体チップと並んで配置され、前記第１半導体チップと電気的に接続される他の第１半導体チップと、
    前記第２半導体チップ上で前記他の第１半導体チップと一部で重畳して積層し、前記第２半導体チップ及び前記他の第１半導体チップと電気的に接続される他の第２半導体チップと、
    を備えることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記半導体装置は更に、
    前記第１半導体チップと前記他の第１半導体チップとの間に配置され、内部に前記第１半導体チップと前記他の第１半導体チップとを電気的に接続する第１信号配線を有する第１チップ間インターポーザと、
    前記接続構造体及び前記第１半導体チップと前記第２半導体チップとの間で前記第１チップ間インターポーザと並んで配置され、内部に前記第１半導体チップと前記第２半導体チップとを電気的に接続する第２信号配線を有する第２チップ間インターポーザと、
    前記他の第１半導体チップ及び前記第２半導体チップと前記他の第２半導体チップとの間に配置され、内部に前記他の第１半導体チップと前記他の第２半導体チップとを電気的に接続する第３信号配線及び前記第２半導体チップと前記他の第２半導体チップとを電気的に接続する第４信号配線を有する第３チップ間インターポーザと、
    を備えることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１半導体チップは、裏面の他端部に前記半導体基板を貫通する他の貫通電極を有し、
    前記第１半導体チップの前記他端部上及び前記接続構造体上に接続され、前記他端部の貫通電極を通じて前記第１半導体チップと電気的に接続される第３半導体チップを備えることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記接続構造体は、前記凹部の周辺の表面下に第３配線を有し、
    前記第３半導体チップは、前記接続構造体の前記凹部の周辺の表面上で前記第３配線と電気的に接続されることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１半導体チップは、内部に前記第２半導体チップと前記第３半導体チップとを電気的に接続する第４配線を有することを特徴とする請求項６に記載の半導体装置。
  9. 前記第１半導体チップは、前記他端部に段差が形成されることを特徴とする請求項６〜８のいずれか１項に記載の半導体装置。
  10. 前記第２半導体チップと前記第３半導体チップとの間隙を埋め込むように、前記第１半導体チップの上方に配置されたダミーチップを備えることを特徴とする請求項６〜９のいずれか１項に記載の半導体装置。
  11. 表面に凹部が形成された接続構造体と、裏面の一端部に段差が形成されており、前記一端部に半導体基板を貫通する貫通電極を有する第１半導体チップと、第２半導体チップとを有する半導体装置の製造方法において、
    前記第１半導体チップを、チップ上面を前記凹部に対して下向きに嵌入して前記接続構造体に接続させるとともに、前記第２半導体チップを前記第１半導体チップの前記一端部上及び前記接続構造体上に接続させ、
    前記第１半導体チップと前記第２半導体チップとを、前記貫通電極を通じて電気的に接続させることを特徴とする半導体装置の製造方法。
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