KR20140061225A - 브리징 블록들에 의한 다중-칩 모듈 연결 - Google Patents

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KR20140061225A
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도널드 이. 호크
존 더블유. 오센바흐
제임스 씨. 파커
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엘에스아이 코포레이션
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Abstract

일 양상은 패키징 기판 접촉부들 및 브리징 블록 접촉부들을 갖는 제 1 IC 칩, 패키징 기판 접촉부들 및 브리징 블록 접촉부들을 갖는 제 2 IC 칩, 및 상기 제 1 및 제 2 IC 칩들을 부분적으로 중첩시키며 상기 제 1 IC 칩 및 상기 제 2 IC 칩의 브리징 블록 접촉부들을 접촉시켜서, 그에 의해 상기 제 1 IC 칩을 상기 제 2 칩에 전기적으로 연결하는 그 대향 단부들 상에 상호 연결된 전기적 접촉부들을 갖는 브리징 블록을 포함하는, 집적 회로(IC) 다중-칩 패키징 어셈블리를 제공한다.

Description

브리징 블록들에 의한 다중-칩 모듈 연결{MULTI-CHIP MODULE CONNECTION BY WAY OF BRIDGING BLOCKS}
본 출원은 부분적인 디바이스 중첩을 사용하는 통합 디바이스들의 다중-칩 적층에 관한 것이다.
2.5D(2.5 차원) 및 3D(3 차원) 패키지들에서의 다수의 반도체 칩들의 패키징은 반도체 산업에서의 최근 동향이다. 현재 종래의 실시예들은 2.5D라 불리우는, 병렬 구성(side by side configuration)으로 실리콘 인터포저(interposer), 또는 실제 3D 디바이스들을 달성하기 위해 실리콘-관통 비아들(thru-silicon vias; TSV)을 가진 다이의 수직 적층에 의해 이용하며, 많은 경우들에서 양쪽 유형들의 기술들 모두가 사용된다. TSV는 짧고, 수직의 전기적 연결들 또는 활성 측면으로부터 상기 다이의 뒷면으로 전기적 연결을 수립하기 위해 실리콘 웨이퍼를 통해 직접 통과하는 "비아들"을 이용하여, 그에 따라 가장 짧은 상호 연결 경로를 제공하고 3D 통합에서의 궁극을 위한 길을 생성하는, 중요한 개발 기술이다. 실리콘 인터포저는 통상적으로 다수의 칩들이 수직으로 또는 수평으로 장착된 표면인 넓은 실리콘 층이며, 패키지 기판으로부터 그것에 접합된 칩들로 연결들을 만들기 위해 가장 종종 TSV를 이용한다. 실리콘 인터포저들 및 TSV의 사용은 와이어 접합 및 일반적인 플립 칩 기술보다 뛰어난 공간 효율성들 및 보다 높은 상호 연결 밀도들을 제공한다. 이들 기술들의 조합은 그것들의 존재가 제조자로 하여금 IC 디바이스들을 수직으로 적층하고 전기적 신호들 및 전력을 통과시키며 상기 적층을 통해 위 아래로 접지시키도록 허용한다는 점에서 보다 작은 형태 인자(form factor)에서의 보다 높은 레벨의 기능적 통합 및 성능을 가능하게 한다.
본 개시는 결과적으로 그 후 인쇄 회로 보드에 접합될 수 있는, 기본 패키징 기판에 그 후 접합될 수 있는, 다중-칩 서브-패키징 어셈블리를 형성하기 위해 둘 이상의 IC 칩들을 함께 전기적으로 연결하도록 얇은 브리징 블록을 이용하는 패키징 어셈블리에 관한 것이다.
일 양상은 집적 회로(IC) 다중-칩 패키징 어셈블리를 제공하며, 상기 집적 회로(IC) 다중-칩 패키징 어셈블리는 패키징 기판 접촉부들 및 브리징 블록 접촉부들을 갖는 제 1 IC 칩, 패키징 기판 접촉부들 및 브리징 블록 접촉부들을 갖는 제 2 IC 칩을 포함한다. 이 실시예는 상기 제 1 및 제 2 IC 칩들을 부분적으로 중첩시키며, 상기 제 1 IC 칩 및 상기 제 2 IC 칩의 상기 브리징 블록 접촉부들을 접촉시켜서, 그에 의해 상기 제 1 IC 칩을 상기 제 2 칩에 전기적으로 연결하는 그 대향 단부들 상에 상호 연결된 전기적 접촉부들을 갖는 브리징 블록을 더 포함한다.
또 다른 실시예는 제 1 및 제 2 서브-패키징 어셈블리들을 포함하는, 집적 회로(IC) 다중-칩 패키징 어셈블리를 제공한다. 상기 제 1 서브-패키징 어셈블리는 패키징 기판 접촉부들 및 브리징 블록 접촉부들을 갖는 제 1 IC 칩, 및 패키징 기판 접촉부들 및 브리징 블록 접촉부들을 갖는 제 2 IC 칩을 포함한다. 이 실시예는 상기 제 1 및 제 2 IC 칩들을 부분적으로 중첩시키며, 상기 제 1 IC 칩 및 상기 제 2 IC 칩의 상기 브리징 블록 접촉부들을 접촉시켜서, 그에 의해 상기 제 1 IC 칩을 상기 제 2 칩에 전기적으로 연결하는 그 대향 단부들 상에 상호 연결된 전기적 접촉부들을 갖는 브리징 블록을 더 포함한다. 상기 제 2 서브-패키징 어셈블리는 접합 패드들을 갖는 제 2 기판을 포함하며, 여기에서 상기 제 1 및 제 2 IC 칩들의 상기 패키징 기판 접촉부들은 접합 접촉부들에 의해 상기 제 2 서브-패키징 어셈블리의 상기 접합 패드들에 연결된다. 상기 브리징 블록은 상기 접합 접촉부들의 두께보다 작은 두께를 가지며 상기 제 1 및 제 2 서브-패키징 어셈블리들 사이에 위치된다.
또 다른 실시예는 집적 회로(IC) 다중-칩 패키징 어셈블리를 제조하는 방법을 제공한다. 이 실시예에서, 상기 방법은 패키징 기판 접촉부들 및 브리징 블록 접촉부들을 갖는 제 1 IC 칩을 획득하는 단계, 패키징 기판 접촉부들 및 브리징 블록 접촉부들을 갖는 제 2 IC 칩을 획득하는 단계, 상호 연결된 그 일 단부 상에 위치된 제 1 전기적 접촉부들 및 그 대향하는, 제 2 단부 상에 위치된 제 2 전기적 접촉부들을 포함한 브리징 블록을 획득하는 단계를 포함한다. 상기 브리징 블록의 제 1 전기적 접촉부들은 상기 제 1 IC 칩의 브리징 블록 접촉부들에 접합되며, 상기 브리징 블록의 제 2 전기적 접촉부들은 제 2 IC 칩의 브리징 블록 접촉부들에 접합된다.
본 개시는 실리콘 인터포저들 및 TSV에 대한 요구를 제거하는 반면, 유사한 레벨들의 통합을 달성하면서 상기-언급된 문제점들을 회피한다.
첨부한 도면들과 함께 취해진 다음의 설명들에 대한 참조가 이제 이루어진다.
도 1은 IC 패키징 어셈블리의 일 실시예를 예시한다.
도 2는 도 1의 IC 패키징 어셈블리에 사용된 브리징 블록의 일 실시예를 예시한다.
도 3은 다수의 브리징 블록들을 사용하는 것을 포함하는 도 1의 IC 패키징 어셈블리의 또 다른 실시예를 예시한다.
도 4는 브리징 블록에 의해 브리징된 IC 패키징 어셈블리 다중 IC 칩들의 또 다른 실시예를 예시한다.
도 5는 제 2 IC 패키징 어셈블리에 접합된 도 1의 IC 패키징 어셈블리의 또 다른 실시예를 예시한다.
본 개시는 결과적으로 그 후 인쇄 회로 보드에 접합될 수 있는, 기본 패키징 기판에 그 후 접합될 수 있는, 다중-칩 서브-패키징 어셈블리를 형성하기 위해 둘 이상의 IC 칩들을 함께 전기적으로 연결하도록 얇은 브리징 블록을 이용하는 패키징 어셈블리에 관한 것이다. 이러한 구성은 보다 소형의 디바이스 통합을 달성하기 위해 실리콘 인터포저들 및 TSV를 위한 요구를 제거하는 직접적인 면-대-면 칩 부착을 허용한다. 이것은, 실리콘 인터포저들 및 TSV가 복잡한 제조 공정들 및 비용 가산기들을 도입하기 때문에, 현재 공정들에 비해 상당한 제조 이점이다. 또한, 3D 기술들과 연관되는 다이의 적층은 전력 및 열 제약들을 부과할 수 있다. 부가적으로 이들 실리콘 인터포저 구조들은 특정 애플리케이션들에 대해 용인 가능한 신호 지연을 도입할 수 있다. TSV의 사용은 또한 레이아웃 구성들에 영향들을 준다. 본 개시는 실리콘 인터포저들 및 TSV에 대한 요구를 제거하는 반면, 유사한 레벨들의 통합을 달성하면서 상기-언급된 문제점들을 회피한다.
여기에 논의된 실시예들에 존재하는 디바이스들의 부분적인 중첩은 표준 패키지-형 구성에 하나 이상의 디바이스들의 일 부분을 노출시키는 이점을 제공하며 종래의 패키지 상호 연결들의 사용을 허용한다. 부가적으로, 얇은 연결 브리징 블록의 사용은 다수의 IC 디바이스들이 실리콘 인터포저 또는 TSV에 대한 요구 없이 상호 연결되도록 허용하며, 특히 잘 특성화되는 패키지에 대한 고속 상호 연결들을 허용한다. 본 개시에 의해 커버되는 실시예들은 또한 표준 코어 평면도 배열들을 방해하지 않도록 다이-대-다이 연결들을 에지 배치로 이동시킨다. 온 에지 배치는 또한 IC 디바이스의 보다 많은 것이 노출되도록 허용하며, 그에 의해 보다 직접적인 연결성을 위한 보다 큰 표면적을 제공한다. 이들 다이-대-다이 상호 연결들은 보다 긴 재분배 루트들 없이 행해질 수 있으며, 그에 의해 지연 염려들을 감소시킨다. 본 개시에 의해 제공된 다양한 실시예들이 사용될 수 있는 디바이스들의 예들의 간단한 리스트는 기저대역(DSP), 애플리케이션들, 프로세서들, 전력 관리, RF 트랜시버, 또는 IC 카운트들이 보다 높은, 예를 들면 약 750 이상인, 무선 이동 또는 디지털 소비자 제품 애플리케이션들을 위한 메모리를 포함한다.
도 1은 본 개시에 의해 제공된 바와 같이, IC 패키징 서브-어셈블리(100)의 일 실시예를 예시한다. 본 실시예는 적어도 두 개의 IC 칩들(105, 110)을 포함한다. IC 칩들(105, 110)은 메모리 칩들, 프로세서 칩들, 또는 다른 유사한 활성 디바이스들일 수 있다. 이하에 논의된 바와 같이, 다른 실시예들은 둘 이상의 상기 IC 칩들(105, 110)을 포함하는 구성을 제공한다. IC 칩(105, 110) 모두는 상호 연결의 수단으로서 상기 논의된 인터포저들 및 TSV 둘 모두를 이용할 필요가 없다. 여기에서 및 청구항들에서 사용된 바와 같이, TSV는 수직의 전기적 연결 또는 실리콘 웨이퍼의 활성 디바이스 측면으로부터 실리콘 웨이퍼의 뒷면으로 지나가는 "비아"이다. 본 개시에 의해 제공된 실시예들은 실리콘 인터포저들 및 TSV 기술을 사용하여 서로에 대해 직접 디바이스들을 수직으로 적층하는 실시들을 제공하기 위해 반-직관적이다.
상기 IC 칩들(105, 110)은 각각 패키징 기판 접촉부들(115a, 115b) 및 브리징 블록 접촉부들(120a, 120b)을 가진다. 여기에서 및 청구항들에서 사용된 바와 같이, 단어 "접촉부들"은 접합 패드들의 어레이, 구리 기둥들일 수 있거나, 또는 그것들은 접합 패드들 상에 위치되는 솔더 범프들의 어레이일 수 있다. 여기에 논의된 예시들은 구리 기둥들 또는 접합 패드들 상에 형성된 솔더 범프들인 실시예들을 도시한다. 그러나, 다른 유사한 접합 기술들이 사용될 수 있다는 것이 이해되어야 한다. 일 실시예에서, 상기 브리징 블록 접촉부들(120a, 120b)은 고 밀도 접촉부들이다. 여기에서 및 청구항들에서 사용된 바와 같이, 고 밀도 접촉부들은 적어도 약 100 접촉들/㎟를 갖는 접촉부들이다. 또 다른 실시예에서, 상기 브리징 블록 접촉부들(120a, 120b)은 인접한 접촉부들의 중심점들로부터 측정된 바와 같이 범위가 약 40 마이크론들로부터 약 50 마이크론들에 이르는 최적 피치를 가진다.
브리징 블록(125)은 상기 IC 칩들(105, 110)을 부분적으로 중첩시키며 IC 칩(105)을 IC 칩들(105, 110)의 에지들에 인접한 IC 칩(110)에 전기적으로 연결한다. 상기 브리징 블록(125)은 통상적으로 2.5D 어셈블리에 사용되며, 상기 어셈블리의 칩들 모두에 걸쳐 있는 종래의 실리콘 인터포저보다 모든 치수 면들에서 상당히 더 작다. 반대로, 본 개시의 브리징 블록(125)은 단순히 상기 IC 칩들(105, 110)의 에지들을 중첩시키고 상기 IC 칩들(105, 110)의 각각의 에지에 인접하여 위치되는 브리징 블록 접촉부들(120a, 120b)과 접촉함으로써 상기 IC 칩들(105, 110) 사이에 접촉을 제공한다. 일반적으로 도 1로부터 보여지는 바와 같이, 구리 기둥들 또는 솔더 범프들이 그것 상에 형성되는 접합 패드들일 수 있는 패키징 기판 접촉부들(115a, 115b)은 브리징 블록 접촉부들(120a, 120b)보다 상당히 더 크며 그것들이 상기 패키징 서브-어셈블리(100)를 또 다른 패키징 기판에 접합시키기 위해 사용될 수 있도록 노출된다. 따라서, 상당히 더 작은 브리징 블록(125)은 패키징 어셈블리들을 함께 접합하는 접합 공정을 방해하지 않고 상기 IC 칩들(105, 110) 사이에서의 상호 연결을 허용한다.
도 2는 도 1의 브리징 블록(125)의 일 실시예를 개략적으로 예시한다. 이 실시예에서 보여지는 바와 같이, 상기 브리징 블록(125)은 트레이스들 또는 러너들(210)에 의해 상호 연결되는, 상기 브리징 블록(125)의 대향 단부들 상에 위치된 상호 연결된 전기적 접촉부들(205a, 205b)을 포함한다. 상기 전기적 접촉부들은 솔더 범프들이 형성될 수 있는 접합 패드들일 수 있거나, 또는 그것들은 구리 접촉 기둥들일 수 있거나, 또는 접합 패드들 상에 위치된 솔더 범프들, 또는 다른 유사한 알려진 접합 구조들을 포함할 수 있다. IC 칩들(105, 110)의 상기 브리징 블록 접촉부들(120a, 120b)이 고 밀도 접촉부들을 갖는 이들 실시예들에서, 상기 전기적 접촉부들(205a, 205b)이 또한 고 밀도 접촉부들일 것이며, 따라서 그것들은 IC 칩들(105, 110)의 고 밀도 접촉부들과 서로 정합될 수 있다. 부가적으로, 특정 실시예들에서, 그것들은 상기 주지된 바와 같이, 브리징 블록 접촉부들(120a, 120b)과 동일한 피치를 가질 것이다. IC 칩들(105, 110)의 브리징 접촉부들(120a, 120b) 및 브리징 블록(125)의 전기적 접촉부들(205a, 205b)은 IC 칩들(105, 110) 사이에서의 고 용량 데이터 흐름을 위해 제공한다.
상기 브리징 블록(125)은 트레이스들 및 접촉부들이 형성될 수 있는 반도체 또는 반도체 패키징에 사용된 실리콘 또는 다른 재료들로 구성될 수 있다. 실리콘을 이용하는 이들 실시예들에서, 알려진 세선화 실리콘 공정들이 얇은 브리징 블록(125)을 제조하기 위해 사용될 수 있다. 상기 브리징 블록(125)은 최종 IC 패키징 어셈블리를 형성하는 반면, 인접한 IC 칩들(105, 110) 사이에 높은 정도의 전기적 연결성을 제공하기 위해 상기 IC 서브-패키징 어셈블리들의 접합을 방해하지 않고 플립-칩 패키지 어셈블리들에서 사용되도록 허용한다. 예를 들면, 일 실시예에서, 상기 브리징 블록의 두께는 약 60 마이크론들 미만이다. 상기 브리징 블록(125)은 IC 칩들(105, 110) 사이에서의 데이터 전달 경로로서 작용하지만, 다른 실시예들에서, 그것은 메모리와 같은 활성 구성요소들을 포함할 수 있다.
상기 브리징 블록(125)은 IC 칩들(105, 110)에 장착된 표면이다. 또한, 상기 브리징 블록(125)은 TSV들을 이용하지 않으며, 이것은 프로세싱 비용들 및 다른 비용 가산기들을 감소시킨다. 이와 같이, 이러한 디바이스들은 2.5D 어셈블리의 사용된 전체 인터포저에 비교하여 보다 낮은 비용 조각 부분을 가져야 한다. 여기에서 및 청구항들에서 사용된 바와 같이, "TSV가 없는"은 IC 칩들(105, 110)이 부착되는 브리징 블록(125) 자체가 TSV 구조를 포함하지 않는다는 것을 의미한다. 도 3은 도 1의 IC 서브-패키징 어셈블리(100)의 또 다른 실시예(300)를 예시한다. 이 실시예에서, 상기 IC 패키징 서브-어셈블리(300)는 도 2에 관하여 상기 설명된 바와 같이, 다수의 브리징 블록들(125)을 포함한다. 이 실시예에서, 상기 IC 칩들(105, 110)의 브리징 블록 접촉부들(120a, 120b)은 예시된 바와 같이, 적어도 제 1 및 제 2 브리징 접촉 그룹들(305a, 305b 및 310a, 310b)로 나뉜다. 상기 브리징 블록들(125)의 각각은 도시된 바와 같이 및 이전에 설명된 바와 같은 방식으로, 브리징 블록 접촉부들(305a, 305b 및 310a, 310b)의 각각의 그룹에 전기적으로 연결된다. 다른 실시예들에서, 부가적인 브리징 블록들(125)이 존재할 수 있으며, 이러한 실시예들에서, 부가적인 브리징 블록들(125)이 연결될 수 있는 IC 칩들(105, 110)의 각각에 존재하는 대응하는 수의 브리징 블록 접촉부들(305a, 305b 및 310a, 310b)이 있을 것이라는 것이 이해되어야 한다. 부가적인 브리징 블록들(125)은 그것들 사이에서의 데이터 전달을 개선하기 위해 상기 IC 칩들(105, 110) 사이에 부가적인 연결성을 제공한다.
도 4는 도 1의 서브-패키징 어셈블리(100)의 대안적인 실시예가 패키징 어셈블리(400)를 형성하기 위해 또 다른 종래의 서브-패키징 기판(405)에 접합되는, IC 패키징 어셈블리(400)의 또 다른 실시예를 예시한다. 이 실시예는 다수의 IC 칩들(105, 110, 및 410, 415) 및 다른 실시예들에 대하여 이전에 논의된 바와 같은 방식으로, 다수의 칩들을 전기적으로 연결하는 하나의 브리징 칩(125)을 포함한다. 예시된 실시예(400)는 4개의 IC 칩들(105, 110, 410, 415)을 도시하지만, 다른 실시예들은 3 또는 4개 이상의 IC 칩들의 구성을 포함한다. 브리징 칩(125)에 의해 전기적으로 연결되는 부가적인 IC 칩들(410, 415)은 각각 이전 실시예들에 대하여 논의된 바와 같이, 각각의 패키징 기판 접촉부들(410a, 415a) 및 브리징 블록 접촉부들(220a, 220b)을 가진다. 이전 실시예들과 마찬가지로, 상기 브리징 블록(125)은 도시된 바와 같이, 상기 IC 칩들(105, 110, 410, 415)을 부분적으로 중첩시킨다. 이 실시예에서, 상기 브리징 블록(125)(도 2)의 상기 전기적 접촉부들(205a, 205b)은 함께 연결되는 IC 칩들(105, 110, 410, 415)과 동일한 수의 그룹들로 나뉜다. 예를 들면, 3개의 IC 칩들이 함께 연결된다면, 트레이스들 또는 러너들(210)에 의해 상호 연결되는 전기적 접촉부들(205a, 205b)은 제 1, 제 2, 및 제 3 그룹들로 나뉠 것이며, 4개의 IC 칩들이 상호 연결된다면, 예시된 바와 같이, 4개의 그룹들이 존재할 것이다. 이 실시예에 대하여 논의된 접촉부들의 모두의 특성들 및 구성은 다른 실시예들에 관하여 이전에 논의된 바들과 동일하다. 또한, 상기 논의된 바와 같이, 부가적인 브리징 칩들을 포함하는 실시예들은, 원한다면, 또한 사용될 수 있다.
도 5는 집적 회로(IC) 다중-칩 패키징 어셈블리(500)의 일 실시예를 예시한다. 이 실시예는 도 1의 IC 패키징 어셈블리(100)를 포함하며, 이것은 이 실시예에서, 제 1 서브-패키징 어셈블리(505)이다. 상기 논의된 실시예들 중 임의의 것이 도 5의 실시예에 포함될 수 있다는 것이 이해되어야 한다. 패키징 어셈블리(100) 및 그것의 다양한 실시예들이 상기 논의되기 때문에, 그것들에 대한 어떤 추가 논의도 여기에서 착수되지 않을 것이다. 그러나, 상기 어셈블리(500)는 접합 패드들(512) 및 밑면 상호 연결들(515)을 포함하는 제 2 기판(510)을 가진 제 2 서브-패키징 어셈블리(508)를 더 포함한다. 도 5에 보여지는 바와 같이, 상기 제 1 서브-패키징 어셈블리(505)는, 예시된 실시예들에서 솔더 범프들이지만, 또한 다른 실시예들에서 구리 기둥들일 수 있는, 접합 접촉부들(520)에 의해 제 2 서브-패키징 어셈블리(508)의 접합 패드들(512)에 접합된다. 상기 브리징 블록(125)은 접합 접촉부들(520)의 두께보다 작은 두께를 가지며, 따라서 그것은 2개의 서브-패키징 어셈블리들(505, 515)을 함께 접합하는 공정을 방해하지 않는다. 이와 같이, 보다 낮은 프로파일을 유지하면서 및 IC 칩들(105, 110)을 함께 상호 연결하기 위해 인터포저들 또는 TSV에 대한 요구 없이, 칩-간 연결성이 달성된다.
제조 방법은 도 1 내지 도 5에 도시된 구조들로부터 명백하며, 이것은 종래의 제조 및 어셈블리 공정들을 사용하여 구성될 수 있다. 여기에 제시된 바와 같이 제조의 방법은 단지 예시적인 목적들을 위한 것임이 이해되어야 한다. 따라서, 본 개시는 단지 여기에 논의된 방법에 제한되지 않는다.
도 1 내지 도 5를 참조할 때, 집적 회로(IC) 다중-칩 서브-패키징 어셈블리(100)를 제조하는 방법은, 각각 패키징 기판 접촉부들(115a, 115b) 및 브리징 블록 접촉부들(120a, 120b)을 갖는, 제 1 및 제 2 IC 칩들(105, 110)을 획득하는 단계를 포함한다. 여기에서 및 청구항들에서 사용된 바와 같이, "획득"은 상기 디바이스를 내부적으로 제조하는 것 또는 공급기 소스로부터 그것을 습득하는 것을 의미한다. 브리징 블록(125)이 또한 획득된다. 상기 브리징 블록(125)은 상호 연결된 그 일 단부 상에 위치된 제 1 전기적 접촉부들(205a) 및 그 대향하는, 제 2 단부 상에 위치되는 제 2 전기적 접촉부들(205b)을 포함한다. 상기 브리징 블록(125)의 제 1 전기적 접촉부들(205a)은 제 1 IC 칩(105)의 브리징 블록 접촉부들(115a)에 접합되며, 상기 브리징 블록(125)의 제 2 전기적 접촉부들(205b)은 제 2 IC 칩(110)의 브리징 블록 접촉부들(115a)에 접합된다. 솔더 범프 또는 구리 기둥 접합 공정들과 같은, 종래의 접합 공정은 접합들을 형성하기 위해 사용될 수 있다. 일단 상기 브리징 블록(125)이 상기 IC 칩들(105, 110)에 전기적으로 연결된다면, 그것은 IC 칩(105, 110) 사이에 데이터 전달 경로를 형성한다.
또 다른 실시예에서, 상기 방법은 패키징 기판 접촉부들(410a) 및 브리징 블록 접촉부들(220a)을 갖는 적어도 제 3 IC 칩(410)을 더 포함할 수 있다. 또한, 접합의 공정은 상기 브리징 블록(125)의 전기적 접촉부들(205a, 205b)을 상기 적어도 제 3 IC 칩(410)의 브리징 블록 접촉부들(220a, 220b)에 접합하는 단계를 더 포함한다.
또 다른 실시예에서, 상기 제 1 및 제 2 IC 칩들(105, 110)의 각각의 브리징 접촉부들(120a, 120b)은 각각 적어도 제 1 및 제 2 브리지 접촉 그룹들(305a, 305b 및 310a, 310b)로 나뉜다. 이 실시예에서, 접합의 단계는 제 2 브리징 블록(125a)의 전기적 접촉부들을 제 1 및 제 2 IC 칩들(105, 110)의 제 2 브리지 접촉부들(305b, 310b)에 접합하는 단계를 더 포함한다.
상기 제 1 및 제 2 IC 칩들(105, 110)의 브리징 블록 접촉부들(120a, 120b) 및 상기 브리징 블록(125)의 전기적 접촉부들(205a, 205b)은 적어도 약 100 접촉들/㎟을 갖는 고 밀도 접촉부들일 수 있다.
또 다른 실시예에서, 상기 방법은 IC 다중-칩 패키징 어셈블리(505)를 제 2 IC 패키징 어셈블리(508)에 접합하는 단계를 더 포함할 수 있다. 이러한 실시예들에서, 제 2 기판(510)은 상기 제 1 및 제 2 IC 칩들(105, 110)의 패키징 기판 접촉부들(115a, 115b)이 접합 접촉부들(520)에 의해 제 2 서브-패키징 어셈블리(508)의 접합 패드들(512)에 연결되는 접합 패드들(512)을 가진다. 상기 브리징 블록(125)은 제 1 및 제 2 패키징 어셈블리들 사이에 위치되며 상기 접합 접촉부들(520)의 두께보다 작은 두께를 가진다.
본 출원이 관련되는 기술분야에서의 숙련자들은 다른 및 추가 부가들, 삭제들, 대체들 및 수정들이 설명된 실시예들에 대하여 이루어질 수 있다는 것을 이해할 것이다.
100: IC 패키징 서브-어셈블리 105, 110: IC 칩
125: 브리징 블록 210: 트레이스, 러너
400: 패키징 어셈블리 405: 서브-패키징 기판
410, 415: IC 칩
500: 집적 회로 다중-칩 패키징 어셈블리
505: 제 1 서브-패키징 어셈블리 508: 제 2 서브-패키징 어셈블리
510: 제 2 기판 512: 접합 패드들
515: 밑면 상호 연결 520: 접합 접촉

Claims (10)

  1. 집적 회로(IC) 다중-칩 패키징 어셈블리로서,
    패키징 기판 접촉부들 및 브리징 블록 접촉부들을 갖는 제 1 IC 칩;
    패키징 기판 접촉부들 및 브리징 블록 접촉부들을 갖는 제 2 IC 칩; 및
    상기 제 1 및 제 2 IC 칩들을 부분적으로 중첩시키고 상기 제 1 IC 칩 및 상기 제 2 IC 칩의 상기 브리징 블록 접촉부들을 접촉시켜서, 그에 의해 상기 제 1 IC 칩을 상기 제 2 칩에 전기적으로 연결하는, 그 대향 단부들 상에 상호 연결된 전기적 접촉부들을 갖는 브리징 블록을 포함하는, 집적 회로(IC) 다중-칩 패키징 어셈블리.
  2. 제 1 항에 있어서,
    패키징 기판 접촉부들 및 브리징 블록 접촉부들을 갖는 제 3 IC 칩을 더 포함하며, 상기 브리징 블록은 또한 상기 제 3 IC 칩을 부분적으로 중첩시키고, 상기 브리징 블록의 상기 전기적 접촉부들은 적어도 제 1, 제 2, 및 제 3 그룹들로 나뉘며, 상기 제 1 그룹은 상기 제 1 IC 칩의 상기 브리징 블록 접촉부들을 접촉시키고, 상기 제 2 그룹은 상기 제 2 IC 칩의 상기 브리징 블록 접촉부들을 접촉시키며, 상기 제 3 그룹은 상기 제 3 IC 칩의 상기 브리징 블록 접촉부들을 접촉시켜서, 그에 의해 상기 제 1 및 제 2 IC 칩들에 상기 제 3 IC 칩을 전기적으로 연결하는, 집적 회로(IC) 다중-칩 패키징 어셈블리.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 IC 칩들의 각각의 상기 브리지 접촉부들은 적어도 제 1 및 제 2 브리지 접촉 그룹들로 나뉘며 상기 브리징 블록은 상기 제 1 및 제 2 IC 칩들의 상기 제 1 브리지 접촉 그룹들에 전기적으로 연결된 제 1 브리징 블록이며, 상기 IC 다중-칩 패키징 어셈블리는 상기 제 1 및 제 2 IC 칩들을 부분적으로 중첩시키며 상기 제 1 및 제 2 IC 칩들의 상기 제 2 브리지 접촉 그룹들을 접촉시키는 그 대향 단부들 상에 전기적 접촉부들을 갖는 적어도 제 2 브리징 블록을 더 포함하는, 집적 회로(IC) 다중-칩 패키징 어셈블리.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 IC 칩들의 상기 브리징 블록 접촉부들 및 상기 브리징 블록의 상기 전기적 접촉부들은 고 밀도 접촉부들인, 집적 회로(IC) 다중-칩 패키징 어셈블리.
  5. 제 1 항에 있어서,
    상기 브리징 블록은 상기 제 1 IC 칩 및 상기 제 2 IC 칩 사이에 데이터 전달 경로를 제공하는, 집적 회로(IC) 다중-칩 패키징 어셈블리.
  6. 집적 회로(IC) 다중-칩 패키징 어셈블리로서,
    제 1 서브-패키징 어셈블리로서,
    패키징 기판 접촉부들 및 브리징 블록 접촉부들을 갖는 제 1 IC 칩;
    패키징 기판 접촉부들 및 브리징 블록 접촉부들을 갖는 제 2 IC 칩; 및
    상기 제 1 및 제 2 IC 칩들을 부분적으로 중첩시키며 상기 제 1 IC 칩 및 상기 제 2 IC 칩의 상기 브리징 블록 접촉부들을 접촉시켜서, 그에 의해 상기 제 1 IC 칩을 상기 제 2 칩에 전기적으로 연결하는 그 대향 단부들 상에 상호 연결된 전기적 접촉부들을 갖는 브리징 블록을 포함하는, 상기 제 1 서브-패키징 어셈블리; 및
    제 2 서브-패키징 어셈블리로서,
    접합 패드들을 갖는 제 2 기판으로서, 상기 제 1 및 제 2 IC 칩들의 상기 패키징 기판 접촉부들이 접합 접촉부들에 의해 상기 제 2 서브-패키징 어셈블리의 상기 접합 패드들에 연결되며, 상기 브리징 블록은 상기 접합 접촉부들의 두께보다 작은 두께를 가지며 상기 제 1 및 제 2 서브-패키징 어셈블리들 사이에 위치되는, 상기 제 2 기판을 포함하는, 상기 제 2 서브-패키징 어셈블리를 포함하는, 집적 회로(IC) 다중-칩 패키징 어셈블리.
  7. 제 6 항에 있어서,
    상기 전기적 연결 구조는 솔더 범프들 또는 구리 기둥들을 포함하는, 집적 회로(IC) 다중-칩 패키징 어셈블리.
  8. 제 6 항에 있어서,
    상기 제 1 서브-패키징 어셈블리는 패키징 기판 접촉부들 및 브리징 블록 접촉부들을 갖는 제 3 IC 칩을 더 포함하며, 상기 브리징 블록은 또한 상기 제 3 IC 칩을 부분적으로 중첩시키고, 상기 브리징 블록의 상기 전기적 접촉부들은 적어도 제 1, 제 2, 및 제 3 그룹들로 나뉘며, 상기 제 1 그룹은 상기 제 1 IC 칩의 상기 브리징 블록 접촉부들을 접촉시키고, 상기 제 2 그룹은 상기 제 2 IC 칩의 상기 브리징 블록 접촉부들을 접촉시키며, 상기 제 3 그룹은 상기 제 3 IC 칩의 상기 브리징 블록 접촉부들을 접촉시켜서, 그에 의해 상기 제 1 및 제 2 IC 칩들에 상기 제 3 IC 칩을 전기적으로 연결하는, 집적 회로(IC) 다중-칩 패키징 어셈블리.
  9. 제 6 항에 있어서,
    상기 제 1 및 제 2 IC 칩들의 각각의 상기 브리지 접촉부들은 적어도 제 1 및 제 2 브리지 접촉 그룹들로 나뉘며 상기 브리징 블록은 상기 제 1 및 제 2 IC 칩들의 상기 제 1 브리지 접촉 그룹들에 전기적으로 연결된 제 1 브리징 블록이며, 상기 제 1 IC 다중-칩 패키징 어셈블리는 상기 제 1 및 제 2 IC 칩들을 부분적으로 중첩시키며 상기 제 1 및 제 2 IC 칩들의 상기 제 2 브리지 접촉 그룹들을 접촉시키는 그 대향 단부들 상에 전기적 접촉부들을 갖는 적어도 제 2 브리징 블록을 더 포함하는, 집적 회로(IC) 다중-칩 패키징 어셈블리.
  10. 제 6 항에 있어서,
    상기 브리징 블록은 실리콘 관통 비아들(through silicon vias; TSV)이 없는, 집적 회로(IC) 다중-칩 패키징 어셈블리.
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