JP6757948B2 - 量子ビットデバイス - Google Patents

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Description

本発明は、量子力学的な重ね合わせ状態を利用する量子ビットを情報担体として用いる量子ビットデバイスに関する。
量子ビットを用いた情報処理装置として、ネットワーク接続された量子ビットの状態が結合の方法や結合の強さに応じてある安定状態に収束することを利用して最適化問題を解く量子アニーリング機械が知られている。従来の量子アニーリング機械に用いられている量子ビットは、ジョセフソン接合を有する超伝導ループに単一磁束量子(Φ0=2.07×10-15Wb)を蓄えるもので磁束量子ビットと呼ばれる。
磁束量子ビット同士の結合には、超伝導体で構成される閉じたループである超伝導ループが用いられる。超伝導ループは、超伝導体の反磁性効果によって外部から磁場が印加されるとループを循環する遮蔽電流が流れるという性質を有している。このため、磁束量子ビットを超伝導ループと磁気的に結合することによって、磁束量子ビットの状態に応じた遮蔽電流が超伝導ループに流れ、この超伝導ループに同様に磁気的に結合された他の磁束量子ビットの状態に影響を与えることができる。この手法により異なる磁束量子ビット間の結合を作ることができる。
非特許文献１にあるように、磁束量子ビットは二重井戸ポテンシャルを形成するために100pH程度の比較的大きなインダクタンスが必要であり、ジョセフソン接合の等価インダクタンスを有効に用いたとしても超伝導ループをあまり小さくすることができない。その結果、一つの基板上に搭載できる量子ビット数が多くとも数万個に限定されるという問題点がある。例えば、量子アニーリング機械は、非特許文献２にあるように、カナダのD-Wave System社から超伝導体を用いた量子コンピュータ（例えば、”D-Wave 2000Q”（登録商標））として製品化されている。しかし、使用されている量子ビット数が2000個程度であり、実用的な問題を解くために必要だと言われている100万量子ビットと比べると規模が圧倒的に小さいという問題点を有している。
複数個の基板を用いて量子ビット回路を構成するデバイス構造として、非特許文献３にあるものが知られている。このデバイスでは、スピン量子ビットが搭載された量子ビット基板は別基板に設けられた磁気結合カプラー上に載置され、磁気結合カプラーは貫通ビアを介して別基板上の配線と結合されている。このデバイス構造は量子ビット回路にフリップチップ接続や貫通ビアといった3次元デバイス構造を導入し、磁気結合カプラーや配線回路による量子ビット基板上の面積負荷を軽くすることによって、一つの基板に集積できる量子ビット数を向上できる利点はある。しかし、量子ビット基板と磁気結合カプラー基板のフリップチップ接続は1:1接続であり、一つの量子ビット基板以上に量子ビット数を増やすことはできない。
半導体デバイスでは、非特許文献４にあるように複数の基板をインターポーザと呼ばれるより大きな基板上にフリップチップ接続し、インターポーザを貫通ビアでプリント基板上の配線パターンと接続する3次元デバイス構造が知られている。また、特許文献１にあるような隣接するインターポーザをフリップチップ接続で連結するブリッジング・ブロック・コンタクトと呼ばれる手法も知られている。これらの手法を用いることで、デバイス規模を一つの基板内にとどまることなく水平方向に拡張することが可能となる。
前述したように磁束量子ビット同士の結合には、超伝導ループを用いた磁気接続回路を用いる必要がある。超伝導ループを用いた磁気接続回路は、磁束量子ビットの量子状態を損なうことなく他の磁束量子ビットと接続できる唯一の現実的な方法である。このため、半導体デバイスで用いられているデバイス構造を複数の量子ビット基板の接続に導入した場合、半導体デバイスで用いられている通常の導電体配線で接続する方法では、異なる基板上にある量子ビットを結合することができないという問題点があった。
特開２０１４−９９５９１号公報
山本剛、「ジョセフソン効果と量子ビット」電子情報通信学会、誌Vol. 95, pp. 750-753, 2012 カナダのD-Wave System社のホームページ：(http://www.dwavesys.com/) W. Oliver, "Quantum Enhanced Optimization: Experimental Study Overview",10/26/2015 (https://www.iarpa.gov/images/files/programs/qeo/MIT_Lincoln_Laboratory_proposers_day_presentation_Will_Oliver.pdf） 電子情報技術マガジン「The Sound of Cadence」SEP 2011 Vol.2 (https://www.cadence.co.jp/soconline/vol2/tec4/all.html)
本発明は、上記した従来技術の諸問題を解決し、拡張性を有する量子ビットデバイスを提供することを目的とする。
本発明の一態様の量子ビットデバイスでは、第１の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された第１の超伝導配線を表面に有する第１の量子ビット基板と、第２の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された第２の超伝導配線を表面に有する第２の量子ビット基板と、並行に延びる２つの超伝導配線からなる第３の超伝導配線を表面に有するベース基板と、を備える。ベース基板上に第１及び第２の量子ビット基板が載置され、第１の超伝導配線の２つの端部と第３の超伝導配線の一方の２つの端部とが超伝導はんだを介して接合し、第２の超伝導配線の２つの端部と第３の超伝導配線の他方の２つの端部とが超伝導はんだを介して接合し、第１から第３の３つの超伝導配線は１つの連続した超伝導ループを形成している。
本発明の他の一態様の量子ビットデバイスでは、第１の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された１つの閉ループをなす超伝導配線を含む第１の超伝導ループを表面に有する第１の量子ビット基板と、第２の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された１つの閉ループをなす超伝導配線を含む第２の超伝導ループを表面に有する第２の量子ビット基板と、１つの閉ループをなす超伝導配線を含む第３の超伝導ループを表面に有するベース基板と、を備える。第１の量子ビット基板と第２の量子ビット基板は、各表面がベース基板の表面に対向するようにベース基板上にフリップチップ接続され、第１及び第２の超伝導ループは第３の超伝導ループと空隙を隔てて磁気的に結合することができる。
本発明の他の一態様の量子ビットデバイスでは、第１の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された第１の超伝導配線を表面に有する第１の量子ビット基板と、第２の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された第２の超伝導配線を表面に有する第２の量子ビット基板と、並行に延びる２つの超伝導配線からなる第３の超伝導配線を表面に有し、第１及び第２の量子ビット基板よりもサイズが小さい接続基板と、を備える。接続基板は、その表面が第１及び第２の量子ビット基板の表面に対向し、かつ第１の量子ビット基板と第２の量子ビット基板を跨ぐように載置され、第１の超伝導配線の２つの端部と第３の超伝導配線の一方の２つの端部とが超伝導はんだを介して接合し、第２の超伝導配線の２つの端部と第３の超伝導配線の他方の２つの端部とが超伝導はんだを介して接合し、第１から第３の３つの超伝導配線は１つの連続した超伝導ループを形成している。
本発明の他の一態様の量子ビットデバイスでは、第１の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された１つの閉ループをなす超伝導配線を含む第１の超伝導ループを表面に有する第１の量子ビット基板と、第２の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された１つの閉ループをなす超伝導配線を含む第２の超伝導ループを表面に有する第２の量子ビット基板と、１つの閉ループをなす超伝導配線を含む第３の超伝導ループを表面に有し、第１及び第２の量子ビット基板よりもサイズが小さい接続基板と、を備える。接続基板は、その表面が第１及び第２の量子ビット基板の表面に対向し、かつ第１の量子ビット基板と第２の量子ビット基板を跨ぐように、第１及び第２の量子ビット基板上にフリップチップ接続され、第１及び第２の超伝導ループは第３の超伝導ループと空隙を隔てて磁気的に結合することができる。
本発明の他の一態様の量子ビットデバイスでは、第１の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された第１の超伝導配線を表面に有する第１の量子ビット基板と、第２の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された第２の超伝導配線を表面に有する第２の量子ビット基板と、並行に延びる２つの超伝導配線からなる第３の超伝導配線を表面に有するインターポーザ基板と、インターポーザ基板を載置するベース基板と、を備える。インターポーザ基板上に第１及び第２の量子ビット基板が載置され、第１の超伝導配線の２つの端部と第３の超伝導配線の一方の２つの端部とが超伝導はんだを介して接合し、第２の超伝導配線の２つの端部と第３の超伝導配線の他方の２つの端部とが超伝導はんだを介して接合し、第１から第３の３つの超伝導配線は１つの連続した超伝導ループを形成し、ベース基板上の配線は、はんだを介してインターポーザ基板内の貫通導電ビア及びその上の配線に接続する。
第１実施形態および第２実施形態の量子ビットデバイスの鳥瞰図である。 第１実施形態の量子ビットデバイスの（ａ）上面図と（ｂ）断面図である。 第２実施形態の量子ビットデバイスの（ａ）上面図と（ｂ）断面図である。 第３実施形態の量子ビットデバイスの（ａ）上面図と（ｂ）その一部拡大図である。 第４実施形態の量子ビットデバイスの鳥瞰図である。 第４実施形態の量子ビットデバイスの裏面図である。 第４実施形態の量子ビットデバイスの断面図である。 第４実施形態の量子ビットデバイスの断面図である。 第５実施形態の量子ビットデバイスの鳥瞰図である。 第５実施形態の量子ビットデバイスの断面図である。 第６実施形態の量子ビットデバイスの鳥瞰図である。 第６実施形態の量子ビットデバイスの断面図である。
図面を参照しながら本発明の実施形態について以下に説明する。
＜第１実施形態＞
図１と図２を参照しながら本発明の第１の実施形態の量子ビットデバイスの説明を行う。図１は第１の実施形態の量子ビットデバイス（以下、単に「デバイス」とも呼ぶ）の構造の概要を示した鳥瞰図であり、図２は図１の中央部分の（ａ）上面図と（ｂ）断面図である。なお、図２の（ａ）上面図では、超伝導配線13の配置が明確になるように、本来不透明な第１の量子ビット基板10と第２の量子ビット基板11が透明なものとして表されている。第１の実施形態のデバイスは、第１の量子ビット基板10と第２の量子ビット基板11が、並行に伸びる超伝導配線13を有するベース基板12上にフリップチップ接続された構造を有する。第１の量子ビット基板10と第２の量子ビット基板11には、それぞれ超伝導磁束量子ビット14が配置され、さらに超伝導磁束量子ビット14と磁気的に結合するように、各超伝導磁束量子ビット14の少なくとも一部を囲む形で超伝導配線13が配置されている。
第１の量子ビット基板10上の超伝導配線13の２つの端部とベース基板12上の２つの超伝導配線13の一方の２つの端部とは、超伝導ハンダバンプ15介して接合している。同様に、第２の量子ビット基板11上の超伝導配線13の２つの端部とベース基板12上の２つの超伝導配線13の他方の２つの端部とは、超伝導ハンダバンプ15介して接合している。その結果、ベース基板12上の超伝導配線13および超伝導ハンダバンプ15、第１の量子ビット基板10上の超伝導配線13、および第２の量子ビット基板11上の超伝導配線13からなる１つの連続した超伝導ループが形成される。この超伝導ループによって、第１の量子ビット基板10上の超伝導磁束量子ビット14と、第２の量子ビット基板11上の超伝導磁束量子ビット14は、磁気的に結合される。なお、図１、図２には超伝導磁束量子ビット14を結合する超伝導ループは１個の場合が示されているが、複数個の超伝導ループが直列に結合されていてもよい。
第１の量子ビット基板10、第２の量子ビット基板11、及びベース基板14の材料には、例えばシリコンやサファイアなど一般に金属超伝導デバイスの基板として用いられる材料を使用することができる。超伝導磁束量子ビット14や超伝導配線13の材料としては、ニオブ、窒化ニオブ、アルミニウム、インジウム、レニウム、タンタル、窒化チタンなどの金属超伝導体が用いられる。超伝導ハンダバンプ15の材料としては、鉛、スズ、インジウムなどの金属超伝導体もしくはこれらの合金が用いられる。本実施形態を用いることにより、異なる基板上に存在する超伝導磁束量子ビット14を結合することが可能となり、量子アニーリング機械を一つの量子ビット基板以上の領域に拡張することが可能となる。
＜第２実施形態＞
図１と図３を用いて本発明の第２の実施形態の量子ビットデバイスの説明を行う。図３は、図１の中央部分の（ａ）上面図と（ｂ）断面図である。なお、図３の（ａ）上面図では、超伝導配線13の配置が明確になるように、本来不透明な第１の量子ビット基板10と第２の量子ビット基板11が透明なものとして表されている。第２の実施形態のデバイスは、第１の量子ビット基板10と第２の量子ビット基板11が、１つの閉ループをなす超伝導配線13を有するベース基板12上に、ハンダバンプ16によりフリップチップ接続された構造を有する。ここで、フリップチップ接続に用いられるハンダバンプ16は超伝導体である必要はない。第１の量子ビット基板10と第２の量子ビット基板11には、それぞれ超伝導磁束量子ビット14が配置され、さらに超伝導磁束量子ビット14と磁気的に結合するように、各超伝導磁束量子ビット14の少なくとも一部を囲む形で超伝導配線13が配置されている。
第１の量子ビット基板10と第２の量子ビット基板11は、各表面がベース基板12の表面に対向するようにベース基12板上にフリップチップ接続されており、ベース基板12上の超伝導配線13と、第１の量子ビット基板10上の超伝導配線13および第２の量子ビット基板11上の超伝導配線13との間に空隙がある。その空隙に面する３つの超伝導配線13は、インダクタンスを介した磁気的な結合を形成することができる。本実施形態を用いることにより、第１実施形態において必須であった超伝導ハンダバンプ15を用いることなく、異なる基板上に存在する超伝導磁束量子ビット14を結合することが可能になり、量子アニーリング機械を一つの基板以上の領域に拡張することが可能となる。
＜第３実施形態＞
図４を用いて本発明の第３の実施形態の量子ビットデバイスの説明を行う。図４は、本実施形態を説明するためのデバイスの（ａ）上面図とその中央部の（ｂ）拡大図である。本実施形態では、ベース基板12上にジョセフソン接合17を含む超伝導ループである超伝導磁束量子ビット14が配置される。図４では、例としてベース基板12上に３つの超伝導磁束量子ビット14が配置されているが、その数は３に限定されず少なくとも１つ以上を含むことができる。第１実施形態および第２実施形態として説明したように、ベース基板12上の超伝導磁束量子ビット14を、超伝導配線13を介して第１の量子ビット基板10上にある超伝導磁束量子ビット14と第２の量子ビット基板11上にある超伝導磁束量子ビット14とに磁気的に結合することができる。
一般に超伝導磁束量子ビットを結合する超伝導ループの長さが増加すると結合の効率が劣化する問題点があるが、ベース基板12上に超伝導磁束量子ビット14を配置することによって、短距離の超伝導ループを用いて超伝導磁束量子ビット間を結合することが可能となり、超伝導磁束量子ビット間の結合効率が向上する。図４に示すように、ベース基板12上の超伝導磁束量子ビット14を複数個配置すれば、その間をベース基板上12上の超伝導ループ18で接続することによって超伝導ループ17の長さを短縮できるため、量子ビットの結合効率はさらに向上する。また、ベース基板12上の超伝導磁束量子ビット14を量子アニーリング機械ネットワークの一部として使用すれば、より効率的なネットワーク形成が可能となる。本実施形態を用いることにより、超伝導磁束量子ビットを有する複数の基板を超伝導磁束量子ビット間の強い結合を保ったまま配置することが可能となり、量子アニーリング機械を一つの基板以上の領域に拡張することが可能となる。
＜第４実施形態＞
図５、図６、図７、図８を用いて本発明の第４の実施形態の量子ビットデバイスの説明を行う。図５は第４の実施の形態を説明するための鳥瞰図、図６は図５の構造を裏側から見た図、図７と図８は中央付近の断面図である。本実施形態では、図５に示されるように、第１の量子ビット基板10と第２の量子ビット基板11を跨ぐ形で接続基板19がフリップチップ接続された構造を有する。接続基板19のサイズ（表面積）は、第１の量子ビット基板10及び第２の量子ビット基板11のサイズよりも小さいものを選択することができる。図５の構造を裏側から見た図６に示されるように、接続基板19上には、第１実施形態と同様な超伝導配線13の配置、第２実施形態と同様な超伝導配線13の配置、または第３実施形態と同様な超伝導配線13及び超伝導磁束量子ビット14の配置のいずれかが選択されて配置される。
図７の断面図では、第１実施形態と同様に、接続基板19に設けられた超伝導配線13、超伝導はんだバンプ15、第１の量子ビット基板上の超伝導配線13、および第２の量子ビット基板11上の超伝導配線13からなる１つの連続した超伝導ループが形成される。この超伝導ループを用いて、第１の量子ビット基板10に設けられた超伝導配線13と磁気的に結合した超伝導磁束量子ビット14と、第２の基板11上に設けられた超伝導配線13と磁気的に結合した超伝導磁束量子ビット14とを結合することができる。また、第２実施形態と同様に、接続基板19上の超伝導配線13と、第１の量子ビット基板10上の超伝導配線13および第２の量子ビット基板11上の超伝導配線13とを空隙を介して磁気的に結合し、図８の断面図に示すように、この部分の超伝導はんだバンプ15を除くこともできる。
図６に示すように、第３実施形態と同様に、接続基板19上にジョセフソン接合17を有する超伝導ループである超伝導磁束量子ビット14を配置し、その両端に磁気的な結合を介して超伝導配線13を設けることもできる。第１実施形態から第４実施形態で述べた構造では、第１の量子ビット基板10および第２の量子ビット基板11を合わせた表面積（サイズ）は、接続基板12より小さいことが必要であったが、本実施の形態を用いることにより、第１の量子ビット基板10および第２の量子ビット基板11として、接続基板17より表面積が大きな基板を用いることが可能となり、より規模の大きな量子アニーリング機械を構成することが可能となる。
＜第５実施形態＞
図９と図１０を用いて本発明の第５の実施形態の量子ビットデバイスの説明を行う。図９は第５の実施形態を説明するための鳥瞰図である。図９において、第１の量子ビット基板20と第２の量子ビット基板21は、第１の接続基板24によりフリップチップ接続されている。同様に第２の量子ビット基板21と第３の量子ビット基板22は、第２の接続基板25によりフリップチップ接続されている。第３の量子ビット基板22と第４の量子ビット基板23は、第３の接続基板26によりフリップチップ接続されている。また、第４の量子ビット基板32と第１の量子ビット基板20は、第４の接続基板27によりフリップチップ接続されている。ここで、第１の接続基板24、第２の接続基板25、第３の接続基板26、及び第４の接続基板27は、第４の実施形態で述べた接続基板19と同じ構造を有している。以上の構造は全てベース基板28上に配置される。
図１０は本実施形態の第１の量子ビット基板20、第２の量子ビット基板21、第１の接続基板24、及びベース基板28の一部の断面構造を示した図である。第１の量子ビット基板20に配置された超伝導磁束量子ビット14と、第２の量子ビット基板21上に配置された超伝導磁束量子ビット14は、第１の量子ビット基板20上の超伝導配線13、第２の量子ビット基板21上の超伝導配線13、第１の接続基板24上の超伝導配線13および超伝導ハンダバンプ15から構成される超伝導ループを介して磁気的に結合される。ここで、第１から第４の接続基板は、第４実施形態で述べた接続基板19と同様の構造を有する。
第１の量子ビット基板20、第２の量子ビット基板21、第３の量子ビット基板22、及び第４の量子ビット基板23に設けられた貫通ビア29には、詳細は上述したスズ等の超伝導体もしくは銅等の導電率が大きな金属がメッキ等の手法を用いて充填される。外部と接続された量子アニーリング機械の電源ライン、入力ライン、出力ラインは、ベース基板28からハンダバンプ30と金属が充填された貫通ビア29を介して、第１の量子ビット基板20および第２の量子ビット基板21上の回路に接続される。本実施形態を用いることによって、第１の量子ビット基板20、第２の量子ビット基板21、第３の量子ビット基板22、及び第４の量子ビット基板23上の量子アニーリング機械動作に必要な電源ライン、入力ライン、出力ラインのための配線を大幅に削減することが可能となり、量子アニーリング機械本体の設置面積を広げることが可能になる。
＜第６実施形態＞
図１１と図１２を用いて本発明の第６の実施形態の量子ビットデバイスの説明を行う。図１１は本実施形態を説明するための鳥瞰図である。図１１において、第１の量子ビット基板31、第２の量子ビット基板32、第３の量子ビット基板33、及び第４の量子ビット基板34が、第１のインターポーザ基板35上にフリップチップ接続されている。これら４つの量子ビット基板31〜34に設けられた量子ビット間の接続は、第１のインターポーザ基板35において、上述した第１実施形態、第２実施形態、第３実施形態のいずれかもしくはそれらが複合した方法を用いて行われる。第２のインターポーザ基板36、第３のインターポーザ基板37、第４のインターポーザ基板38も同様に４個ずつの量子ビット基板がフリップチップ接続されている。
第１のインターポーザ基板35と隣接する第２のインターポーザ基板36は、両者にフリップチップ接続された第１の接続基板39を用いて、それぞれに配置された超伝導磁束量子ビット14を結合することができる。第１のインターポーザ基板35と第２のインターポーザ基板36上に設けられた超伝導磁束量子ビット14の接続は、第４の実施形態で記述された方法を用いて行われる。同様に第２のインターポーザ基板36と第３のインターポーザ基板37、第３のインターポーザ基板37と第４のインターポーザ基板38、第４のインターポーザ基板38と第１のインターポーザ基板35は、それぞれ第２の接続基板40、第３の接続基板41および第４の接続基板42をフリップチップ接続することにより、それぞれに設置された超伝導磁束量子ビットを接続することができる。これにより、16個の量子ビット基板に配置された超伝導磁束量子ビットが結合された大規模な量子アニーリング機械を構成することが可能となる。第１のインターポーザ基板35、第２のインターポーザ基板36、第３のインターポーザ基板37、及び第４のインターポーザ基板38は、ベース基板43上に配置される。
図１２は、第１のインターポーザ基板35、第１の接続基板39、第２のインターポーザ基板36およびベース基板43の断面図の一部である。第１の量子ビット基板31と第２の量子ビット基板32は、第１のインターポーザ基板35にフリップチップ接続されており、それぞれの基板に設置された超伝導磁束量子ビット14は、第１の実施形態に記述された方法で接続されている。第１のインターポーザ基板35は、同様に超伝導磁束量子ビット基板がフリップチップ接続された第２のインターポーザ基板36と第１の接続基板39をフリップチップ接続することにより接続され、それぞれのインターポーザ基板にフリップチップ接続された量子ビット基板上の超伝導磁束量子ビットは、第１実施形態および第４実施形態で述べられたように超伝導配線13および超伝導ハンダバンプ15を用いた超伝導ループにより接続が行われる。
第１のインターポーザ基板35と第２のインターポーザ基板36には貫通ビア29が設けられ、ハンダバンプ30を介してベース基板43上に置かれる。外部と接続された量子アニーリング機械の電源ライン、入力ライン、出力ラインは、ベース基板43からハンダバンプ30と貫通ビア29を介してインターポーザ基板上の回路に接続される。ここで、貫通ビアには、スズ等の超伝導体もしくは銅等の導電率が大きな金属がメッキ等の手法を用いて充填される。本実施形態を用いることにより、多数の量子ビット基板が効率的に接続された量子アニーリング機械が実現でき、一つの量子ビット基板に搭載できる量子ビット数を遥かに上回る大規模な量子アニーリング機械を実現することが可能となる。また、本実施の形態の構造を繰り返すことによりさらに大きな量子アニーリング機械の実現も可能となる。
本発明の実施形態について、図を参照しながら説明をした。しかし、本発明はこれらの実施形態に限られるものではない。さらに、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施できるものである。
本発明の量子ビットデバイスは、必要に応じて量子ビット数を可変／拡張できる量子アニーリング機械として産業上の利用が可能である。
１０、２０、３１ 第１の量子ビット基板
１１、２１、３２ 第２の量子ビット基板
１２、２８、４３ ベース基板
１３ 超伝導配線
１４ 超伝導磁束量子ビット
１５ 超伝導ハンダバンプ
１６、３０ ハンダバンプ
１７ ジョセフソン接合
１８ 超伝導ループ
１９ 接続基板
２２、３３ 第３の量子ビット基板
２３、３４ 第４の量子ビット基板
２４、３９ 第１の接続基板
２５、４０ 第２の接続基板
２６、４１ 第３の接続基板
２７、４２ 第４の接続基板
２９ 貫通ビア
３５ 第１のインターポーザ基板
３６ 第２のインターポーザ基板
３７ 第３のインターポーザ基板
３８ 第４のインターポーザ基板

Claims (8)

  1. 第１の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された第１の超伝導配線を表面に有する第１の量子ビット基板と、
    第２の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された第２の超伝導配線を表面に有する第２の量子ビット基板と、
    並行に延びる２つの超伝導配線からなる第３の超伝導配線を表面に有するベース基板と、を備え、
    ベース基板上に第１及び第２の量子ビット基板が載置され、第１の超伝導配線の２つの端部と第３の超伝導配線の一方の２つの端部とが超伝導はんだを介して接合し、第２の超伝導配線の２つの端部と第３の超伝導配線の他方の２つの端部とが超伝導はんだを介して接合し、第１から第３の３つの超伝導配線は１つの連続した超伝導ループを形成している、量子ビットデバイス。
  2. 第１の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された１つの閉ループをなす超伝導配線を含む第１の超伝導ループを表面に有する第１の量子ビット基板と、
    第２の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された１つの閉ループをなす超伝導配線を含む第２の超伝導ループを表面に有する第２の量子ビット基板と、
    １つの閉ループをなす超伝導配線を含む第３の超伝導ループを表面に有するベース基板と、を備え、
    第１の量子ビット基板と第２の量子ビット基板は、各表面がベース基板の表面に対向するようにベース基板上にフリップチップ接続され、第１及び第２の超伝導ループは第３の超伝導ループと空隙を隔てて磁気的に結合することができる、量子ビットデバイス。
  3. 前記ベース基板の表面に、前記第１から第３の３つの超伝導ループの少なくとも１つと磁気的に結合可能に形成された少なくとも１つの第３の超伝導磁束量子ビットをさらに含む、請求項２に記載の量子ビットデバイス。
  4. 第１の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された第１の超伝導配線を表面に有する第１の量子ビット基板と、
    第２の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された第２の超伝導配線を表面に有する第２の量子ビット基板と、
    並行に延びる２つの超伝導配線からなる第３の超伝導配線を表面に有し、第１及び第２の量子ビット基板よりもサイズが小さい接続基板と、を備え、
    接続基板は、その表面が第１及び第２の量子ビット基板の表面に対向し、かつ第１の量子ビット基板と第２の量子ビット基板を跨ぐように載置され、第１の超伝導配線の２つの端部と第３の超伝導配線の一方の２つの端部とが超伝導はんだを介して接合し、第２の超伝導配線の２つの端部と第３の超伝導配線の他方の２つの端部とが超伝導はんだを介して接合し、第１から第３の３つの超伝導配線は１つの連続した超伝導ループを形成している、量子ビットデバイス。
  5. 第１の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された１つの閉ループをなす超伝導配線を含む第１の超伝導ループを表面に有する第１の量子ビット基板と、
    第２の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された１つの閉ループをなす超伝導配線を含む第２の超伝導ループを表面に有する第２の量子ビット基板と、
    １つの閉ループをなす超伝導配線を含む第３の超伝導ループを表面に有し、第１及び第２の量子ビット基板よりもサイズが小さい接続基板と、を備え、
    接続基板は、その表面が第１及び第２の量子ビット基板の表面に対向し、かつ第１の量子ビット基板と第２の量子ビット基板を跨ぐように、第１及び第２の量子ビット基板上にフリップチップ接続され、第１及び第２の超伝導ループは第３の超伝導ループと空隙を隔てて磁気的に結合することができる、量子ビットデバイス。
  6. 前記第１及び第２の量子ビット基板を載置するベース基板をさらに含み、ベース基板上の配線は、はんだを介して前記第１及び第２の量子ビット基板内の貫通導電ビア及びその上の配線に接続する、請求項４または５に記載の量子ビットデバイス。
  7. 第１の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された第１の超伝導配線を表面に有する第１の量子ビット基板と、
    第２の超伝導磁束量子ビットと磁気的な結合部分を持つように配置された第２の超伝導配線を表面に有する第２の量子ビット基板と、
    並行に延びる２つの超伝導配線からなる第３の超伝導配線を表面に有するインターポーザ基板と、
    インターポーザ基板を載置するベース基板と、を備え、
    インターポーザ基板上に第１及び第２の量子ビット基板が載置され、第１の超伝導配線の２つの端部と第３の超伝導配線の一方の２つの端部とが超伝導はんだを介して接合し、第２の超伝導配線の２つの端部と第３の超伝導配線の他方の２つの端部とが超伝導はんだを介して接合し、第１から第３の３つの超伝導配線は１つの連続した超伝導ループを形成し、
    ベース基板上の配線は、はんだを介してインターポーザ基板内の貫通導電ビア及びその上の配線に接続する、量子ビットデバイス。
  8. 前記第１及び第２の量子ビット基板が載置された前記インターポーザ基板を少なくとも２つ以上含み、隣接する２つの前記インターポーザ基板を跨ぐように載置され、かつフリップチップ接続された接続基板をさらに含み、
    ２つの前記インターポーザ基板上の超伝導配線は、接続基板上の対向する超伝導配線と超伝導はんだを介して接合する、請求項７に記載の量子ビットデバイス。

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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA3056596C (en) * 2017-03-13 2022-01-04 Google Llc Integrating circuit elements in a stacked quantum computing device
US10950778B2 (en) 2019-01-07 2021-03-16 Northrop Grumman Systems Corporation Superconducting bump bond electrical characterization
US11165010B2 (en) * 2019-02-11 2021-11-02 International Business Machines Corporation Cold-welded flip chip interconnect structure
US10984335B2 (en) * 2019-06-17 2021-04-20 International Business Machines Corporation Superconducting interposer for the transmission of quantum information for quantum error correction
US10944039B2 (en) 2019-06-19 2021-03-09 International Business Machines Corporation Fabricating transmon qubit flip-chip structures for quantum computing devices
US11288587B2 (en) * 2019-06-21 2022-03-29 International Business Machines Corporation Modular, frequency-flexible, superconducting quantum processor architecture
US11158781B2 (en) * 2019-11-27 2021-10-26 International Business Machines Corporation Permanent wafer handlers with through silicon vias for thermalization and qubit modification
US11568296B2 (en) * 2019-12-11 2023-01-31 International Business Machines Corporation Highway jumper to enable long range connectivity for superconducting quantum computer chip
US11417819B2 (en) 2020-04-27 2022-08-16 Microsoft Technology Licensing, Llc Forming a bumpless superconductor device by bonding two substrates via a dielectric layer
JP7456304B2 (ja) 2020-06-19 2024-03-27 日本電気株式会社 量子デバイス
JP7501140B2 (ja) 2020-06-19 2024-06-18 日本電気株式会社 量子デバイス
JP2022002237A (ja) 2020-06-19 2022-01-06 日本電気株式会社 量子デバイス及びその製造方法
US20220199507A1 (en) * 2020-12-22 2022-06-23 International Business Machines Corporation Multi-layered packaging for superconducting quantum circuits
WO2023274158A1 (zh) * 2021-06-28 2023-01-05 合肥本源量子计算科技有限责任公司 一种量子器件及其制备方法和一种电子器件
JP2024046522A (ja) * 2022-09-22 2024-04-03 国立研究開発法人産業技術総合研究所 回路、超伝導装置及び回路の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3000049B2 (ja) 1992-03-09 2000-01-17 京セラ株式会社 配線基板
JP2001101930A (ja) 1999-09-29 2001-04-13 Internatl Superconductivity Technology Center 酸化物超電導積層基板とその製造方法及び超電導集積回路の製造方法
US6613463B1 (en) 1999-09-06 2003-09-02 International Superconductivity Technology Center Superconducting laminated oxide substrate and superconducting integrated circuit
US7932515B2 (en) * 2008-01-03 2011-04-26 D-Wave Systems Inc. Quantum processor
US20140131854A1 (en) 2012-11-13 2014-05-15 Lsi Corporation Multi-chip module connection by way of bridging blocks
JP6029070B2 (ja) 2013-07-04 2016-11-24 日本電信電話株式会社 光を用いた超伝導量子ビットの状態検出
US10134972B2 (en) * 2015-07-23 2018-11-20 Massachusetts Institute Of Technology Qubit and coupler circuit structures and coupling techniques

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