JP6822253B2 - 電子装置及びその製造方法、電子部品 - Google Patents

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Description

本発明は、電子装置及びその製造方法、電子部品に関する。
近年のコンピュータに用いられる電子部品の小型・高密度化が進んでいる。
電子部品の小型・高密度化に関しては、例えば三次元集積構造などの開発が進められている。
例えば図１３に示すように、配線基板１００上にインターポーザ１０１を介してメモリ素子を含む電子部品１０２及び演算素子を含む電子部品１０３を近接して集積し、これらの電子部品１０２、１０３を、インターポーザ１０１を介して接続することで、伝送距離を短くし、遅延なくデータの移動を行なえるようにしたものがある。
特開２０１０−１４７２２１号公報 特開２０１６−５１７２６号公報 特表２０１３−５０１３８０号公報
ところで、近年のディープラーニングやニューロコンピューティングといった新しいコンピューティングによって大規模な問題を高速に解くためのボトルネックとしてメモリバンド幅不足が予想されている。データの伝送速度は伝送路の数が重要になる。そのため、電子部品の端子数及びそれに接続される配線数を考慮しなければならない。
例えば、図１４に示すように、電子部品１０２、１０３の端子数が増加すると、必然的に、それに接続される配線１０４の数（例えば配線基板１００あるいはインターポーザ１０１に設けられる配線数；配線層の積層数）が増加することになる。
ここで、図１５は、１つの配線（端子；ピン）あたり約２ＧＢ／ｓで伝送することを前提条件としたときの配線層の積層数とメモリバンド幅（バンド幅）の関係を示している。
図１５に示すように、指数関数的に増加するバンド幅に対し、配線層の積層数も指数関数的に増加してしまうことになる。なお、図１５中、符号Ｘで示す領域が将来的に必要となるバンド幅である。
しかしながら、配線層の積層数を指数関数的に今後増加させていくことは困難である。
本発明は、配線層の積層数を増加させずに、必要なメモリバンド幅を確保できるようにすることを目的とする。
１つの態様では、電子装置は、第１配線基板と、第１配線基板上に第１接続端子を介して設けられ、演算素子とメモリ素子が素子間接続端子を介して積層された構造を有し、第１配線基板から信号が入力される積層回路と、積層回路上に第２接続端子を介して設けられ、積層回路から処理結果が出力される第２配線基板とを備え、第１接続端子の数及び第２接続端子の数が、それぞれ、素子間接続端子の数よりも少ない。
１つの態様では、電子部品は、第１配線基板と、第１配線基板上に第１接続端子を介して設けられ、演算素子とメモリ素子が素子間接続端子を介して積層された構造を有し、第１配線基板から信号が入力される積層回路と、積層回路上に第２接続端子を介して設けられ、積層回路から処理結果が出力される第２配線基板とを備え、第１接続端子の数及び第２接続端子の数が、それぞれ、素子間接続端子の数よりも少ない。
１つの態様では、電子装置の製造方法は、演算素子とメモリ素子が素子間接続端子を介して積層された積層回路を形成する工程と、積層回路に信号を入力する第１配線基板上に、素子間接続端子の数よりも少ない数の第１接続端子を介して、積層回路を設ける工程と、積層回路上に、素子間接続端子の数よりも少ない数の第２接続端子を介して、積層回路から処理結果が出力される第２配線基板を設ける工程とを含む。
１つの側面として、配線層の積層数を増加させずに、必要なメモリバンド幅を確保できるという効果を有する。
本実施形態にかかる電子装置及び電子部品の構成例を示す模式的断面図である。 （Ａ）は、従来の電子装置及び電子部品のおけるバンド幅と配線層の積層数との関係を示す図であり、（Ｂ）は、本実施形態にかかる電子装置及び電子部品におけるバンド幅と配線層の積層数との関係を示す図である。 本実施形態にかかる電子装置及び電子部品の他の構成例を示す模式的断面図である。 本実施形態にかかる電子装置及び電子部品の他の構成例を示す模式的断面図である。 本実施形態にかかる電子装置及び電子部品の他の構成例を示す模式的断面図である。 （Ａ）〜（Ｅ）は、本実施形態にかかる電子装置（電子部品）の製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｅ）は、本実施形態にかかる電子装置（電子部品）の製造方法を説明するための模式的断面図である。 本実施形態にかかる電子装置及び電子部品の変形例の構成を示す模式的断面図である。 比較例の課題を説明するための図である。 （Ａ）、（Ｂ）は、本実施形態にかかる電子装置（電子部品）の製造方法を説明するための模式的断面図である。 本実施形態にかかる電子装置及び電子部品の変形例の構成を示す模式的断面図である。 （Ａ）、（Ｂ）は、本実施形態にかかる電子装置（電子部品）の製造方法を説明するための模式的断面図である。 従来の電子装置（電子部品）の構成を示す模式的断面図である。 本発明の課題を説明するための模式的断面図である。 本発明の課題を説明するための図である。
以下、図面により、本発明の実施の形態にかかる電子装置及びその製造方法、電子部品について、図１〜図１２を参照しながら説明する。
本実施形態にかかる電子装置は、例えばサーバやスーパーコンピュータなどであり、例えばマザーボードなどの配線基板上に、演算素子及びメモリ素子を含む積層回路が設けられ、この積層回路上に他の配線基板が設けられている電子部品を備える。
つまり、本実施形態の電子装置及び電子部品は、例えば図１に示すように、第１配線基板１と、第１配線基板１上に第１接続端子２を介して設けられ、第１配線基板１から信号（データ）が入力される積層回路３と、積層回路３上に第２接続端子４を介して設けられ、積層回路３から処理結果（データ；信号）が出力される第２配線基板５とを備える。なお、第１接続端子２を第１接続部ともいう。また、第２接続端子４を第２接続部ともいう。
また、積層回路３は、演算素子６（８）とメモリ素子７が素子間接続端子９（１０）を介して積層された構造を有する。なお、素子間接続端子９（１０）を、素子間接続部、積層回路内接続端子、積層回路内接続部ともいう。
そして、第１接続端子２の数及び第２接続端子４の数が、それぞれ、素子間接続端子９（１０）の数よりも少なくなっている。
ここでは、積層回路３は、素子間接続端子９、１０を介して演算素子６、メモリ素子７、演算素子８が順に積層された３層の積層構造を有する。つまり、積層回路３は、演算素子６を含む層、素子間接続端子９を含む層、メモリ素子７を含む層、素子間接続端子１０を含む層、演算素子８を含む層が順に積層された構造を有する。
このように、第１配線基板１に近い側及び第２配線基板５に近い側に演算素子６、８が設けられるようにしている。つまり、積層回路３の最下層及び最上層を構成する素子を演算素子６、８とし、これらの演算素子６、８が上下の配線基板１、５に接続されるようにしている。
このため、第１配線基板１又は第２配線基板５に伝達される信号は例えば演算結果などの単純なものとなり、これらの配線基板１、５と接続するために必要な端子数が減少するため、これらの配線基板１、５に設ける配線層の数の増加を防ぐことができる。
なお、積層回路３を構成する演算素子及びメモリ素子の積層数はこれに限られるものではない。
また、第１接続端子２は、第１配線基板１と積層回路３を電気的に接続する端子であり、例えばＳｎを基としたはんだ材料からなるはんだバンプである。なお、第１接続端子２を第１金属接続部ともいう。
また、第２接続端子４は、第２配線基板５と積層回路３を電気的に接続する端子であり、例えばＳｎを基としたはんだ材料からなるはんだバンプである。なお、第２接続端子４を第２金属接続部ともいう。
なお、第２接続端子４を構成するはんだバンプは、その融点が、第１接続端子２を構成するはんだバンプの融点よりも低いものとするのが好ましい。
これにより、第１配線基板１上に第１接続端子２を構成するはんだバンプを介して積層回路３を接合した後に、積層回路３上に第２接続端子４を構成するはんだバンプを介して第２配線基板５を接合する際に、第１接続端子２を構成するはんだバンプが溶融しないようにすることができ、歩留まりを向上させることができる。
また、素子間接続端子９、１０は、積層回路３に含まれる演算素子６、８とメモリ素子７を電気的に接続する端子であり、例えばＣｕピラー同士をダイレクト接合したもの、マイクロバンプなどである。これにより、第１接続端子２や第２接続端子４よりも微細な接続が可能となり、これによって、所望のメモリバンド幅を確保するのに必要な端子数が確保できるようにしている。なお、素子間接続端子９、１０を素子間金属接続部又は微細な接続部ともいう。
上述のように、本実施形態の電子装置及び電子部品は、少なくとも１つの演算素子６（８）及び１つのメモリ素子７が積層された積層回路３が、上下方向の両側から配線基板１、５によって挟まれた構造を有し、配線基板１、５と積層回路３の接続端子数が、積層回路３内の接続端子数よりも少なくなっている。
このように、積層回路３内で積層された演算素子６（８）とメモリ素子７を微細な接続端子９（１０）で接続することで、所望のメモリバンド幅を確保するのに必要な端子数を確保し、高バンド幅が必要とされる処理が微細な接続端子９（１０）による積層方向（Ｚ方向）の接続のみで完結するようにしている。
そして、一方の側の配線基板１から信号（データ）が入力（伝送）され、他方の側の配線基板５から処理結果（データ；信号）のみが出力（伝送）されるようにすることで、配線基板１、５と積層回路３の接続端子数が少なくなっているため、バンド幅が指数関数的に増加したとしても、配線基板１、５に設けられる配線層の積層数は指数関数的には増加しないようにすることができ、配線層の積層数の増加を防ぐことができる。この結果、歩留まりを向上させることもできる。
例えば、図２（Ａ）に示すように、図１３に示すような構造を有するものでは、バンド幅の指数関数的な増加によって配線層の積層数も指数関数的に増加してしまうことになる。
これに対し、図２（Ｂ）に示すように、上述の実施形態のように構成することで、バンド幅が指数関数的に増加したとしても、配線層の積層数は線形的に増加するようにすることができる。このため、今後要求される高いバンド幅に適した構造であることがわかる。例えば２ＴＢ／ｓ以上の高いバンド幅に対して有効である。
次に、上述のように構成される電子装置（電子部品）の製造方法は、演算素子６（８）とメモリ素子７が素子間接続端子９（１０）を介して積層された積層回路３を形成する工程と、積層回路３に信号を入力する第１配線基板１上に、素子間接続端子９（１０）の数よりも少ない数の第１接続端子２を介して、積層回路３を設ける工程と、積層回路３上に、素子間接続端子９（１０）の数よりも少ない数の第２接続端子４を介して、積層回路３から処理結果が出力される第２配線基板５を設ける工程とを含むものとすれば良い。なお、具体例については後述する。
ところで、上述の実施形態では、演算素子６、メモリ素子７、演算素子８が順に積層された３層の積層構造を有する積層回路３を例に挙げて説明しているが、積層回路３の積層構造はこれに限られるものではない。
例えば、積層回路３は、演算素子とメモリ素子が交互に積層された構造を有し、第１配線基板１の側及び第２配線基板５の側に位置する素子間接続端子の数が、積層方向中央部に位置する素子間接続端子の数よりも少なくなるようにしても良い。
例えば図３に示すように、積層回路３は、素子間接続端子１６〜１９を介して演算素子１１、メモリ素子１２、演算素子１３、メモリ素子１４、演算素子１５が順に積層された５層の積層構造を有するものとしても良い。つまり、積層回路３は、演算素子１１を含む層、素子間接続端子１６を含む層、メモリ素子１２を含む層、素子間接続端子１７を含む層、演算素子１３を含む層、素子間接続端子１８を含む層、メモリ素子１４を含む層、素子間接続端子１９を含む層、演算素子１５を含む層が順に積層された構造を有するものとしても良い。そして、第１配線基板１の側及び第２配線基板５の側に位置する素子間接続端子１６、１９の数が、積層方向中央部に位置する素子間接続端子１７、１８の数よりも少なくなるようにしても良い。
このように、積層方向中央部から第１配線基板１の側及び第２配線基板５の側へ向けて、素子間接続端子の数が徐々に（段階的に）少なくなるようにしても良い。つまり、積層方向中央部から第１配線基板１の側及び第２配線基板５の側へ向けて、複数層設けられた素子間接続端子を含む層に含まれる素子間接続端子の数が徐々に少なくなるようにしても良い。この場合、積層方向中央部から第１配線基板１の側及び第２配線基板５の側へ向けて、素子間接続端子のサイズは徐々に大きくなるようにしても良い。
この場合、電子装置（電子部品）の製造方法は、上述の実施形態の製造方法に含まれる積層回路３を形成する工程において、第１配線基板１の側及び第２配線基板５の側に位置する素子間接続端子１６、１９の数が、積層方向中央部に位置する素子間接続端子１７、１８の数よりも少なくなるように、演算素子１１、１３、１５とメモリ素子１２、１４を交互に積層するようにすれば良い。
また、例えば、積層回路３は、演算素子とメモリ素子が交互に積層された構造を有し、第１配線基板１の側に位置する素子間接続端子の数が、第２配線基板５の側に位置する素子間接続端子の数よりも少なくなるようにしても良い。
例えば図４に示すように、積層回路３は、素子間接続端子１６〜１９を介して演算素子１１、メモリ素子１２、演算素子１３、メモリ素子１４、演算素子１５が順に積層された５層の積層構造を有するものとしても良い。つまり、積層回路３は、演算素子１１を含む層、素子間接続端子１６を含む層、メモリ素子１２を含む層、素子間接続端子１７を含む層、演算素子１３を含む層、素子間接続端子１８を含む層、メモリ素子１４を含む層、素子間接続端子１９を含む層、演算素子１５を含む層が順に積層された構造を有するものとしても良い。そして、第１配線基板１の側に位置する素子間接続端子１６の数が、第２配線基板５の側に位置する素子間接続端子１９の数よりも少なくなるようにしても良い。
ここでは、第２配線基板５の側から第１配線基板１の側へ向けて、素子間接続端子１９〜１６の数が徐々に（段階的に）少なくなるようにしている。つまり、第２配線基板５の側から第１配線基板１の側へ向けて、複数層設けられた素子間接続端子１９〜１６を含む層に含まれる素子間接続端子１９〜１６の数が徐々に少なくなるようにしている。また、ここでは、第２配線基板５の側から第１配線基板１の側へ向けて、素子間接続端子１９〜１６のサイズは徐々に大きくなっている。
この場合、電子装置（電子部品）の製造方法は、上述の実施形態の製造方法に含まれる積層回路３を形成する工程において、第１配線基板１の側に位置する素子間接続端子１６の数が、第２配線基板５の側に位置する素子間接続端子１９の数よりも少なくなるように、演算素子１１、１３、１５とメモリ素子１２、１４を交互に積層するようにすれば良い。
また、例えば、積層回路３は、演算素子とメモリ素子が交互に積層された構造を有し、第２配線基板５の側に位置する素子間接続端子の数が、第１配線基板１の側に位置する素子間接続端子の数よりも少なくなるようにしても良い。
例えば図５に示すように、積層回路３は、素子間接続端子１６〜１９を介して演算素子１１、メモリ素子１２、演算素子１３、メモリ素子１４、演算素子１５が順に積層された５層の積層構造を有するものとしても良い。つまり、積層回路３は、演算素子１１を含む層、素子間接続端子１６を含む層、メモリ素子１２を含む層、素子間接続端子１７を含む層、演算素子１３を含む層、素子間接続端子１８を含む層、メモリ素子１４を含む層、素子間接続端子１９を含む層、演算素子１５を含む層が順に積層された構造を有するものとしても良い。そして、第２配線基板５の側に位置する素子間接続端子１９の数が、第１配線基板１の側に位置する素子間接続端子１６の数よりも少なくなるようにしても良い。
ここでは、第１配線基板１の側から第２配線基板５の側へ向けて、素子間接続端子１６〜１９の数が徐々に（段階的に）少なくなるようにしている。つまり、第１配線基板１の側から第２配線基板５の側へ向けて、複数層設けられた素子間接続端子１６〜１９を含む層に含まれる素子間接続端子１６〜１９の数が徐々に少なくなるようにしている。また、ここでは、第１配線基板１の側から第２配線基板５の側へ向けて、素子間接続端子１６〜１９のサイズは徐々に大きくなっている。
この場合、電子装置（電子部品）の製造方法は、上述の実施形態の製造方法に含まれる積層回路３を形成する工程において、第２配線基板５の側に位置する素子間接続端子１９の数が、第１配線基板１の側に位置する素子間接続端子１６の数よりも少なくなるように、演算素子１１、１３、１５とメモリ素子１２、１４を交互に積層するようにすれば良い。
上述のように、積層回路３を、複数の演算素子１１、１３、１５を含むものとし、一の演算素子１１（１３）での演算結果を、メモリ素子１２（１４）を介して、他の演算素子１３（１５）へ送り、複数の演算素子１１、１３、１５による演算処理が順次行なわれるようにすることで、素子間接続端子１６〜１９の数を、徐々に増加させたり、徐々に減少させたりすることが可能である。
なお、演算素子とメモリ素子を交互に積層する場合には、例えば複数の演算素子を１組の演算素子とし、この１組の演算素子と１つのメモリ素子を交互に積層する場合も含まれる。また、積層回路３は、演算素子とメモリ素子が素子間接続端子を介して積層された構造を有するものであれば良く、例えば、演算素子及びメモリ素子以外の他の素子（例えばドライバ）が含まれていても良い。
以下、本実施形態の電子装置（電子部品）の製造方法について、図６、図７を参照しながら、具体的に説明する。
ここでは、積層回路３が図３に示すような５層の積層構造になっている場合を例に挙げて説明する。
まず、図６（Ａ）〜図６（Ｅ）に示すように、３つの演算素子１１、１３、１５と２つのメモリ素子１２、１４が素子間接続端子１６〜１９を介して積層された積層回路３を形成する。
つまり、まず、図６（Ａ）に示すように、第１層を構成する演算素子１１と第２層を構成するメモリ素子１２を、マイクロバンプによる接合又はＣｕピラーによるＣｕ−Ｃｕのダイレクト接合によって接続し、第１層を構成する演算素子１１上に、マイクロバンプ又はＣｕピラーからなる素子間接続端子（接合部）１６を介して、第２層を構成するメモリ素子１２を積層する。
次に、図６（Ｂ）、図６（Ｃ）に示すように、第２層を構成するメモリ素子１２上に、上述の素子間接続端子１６よりも微細な素子間接続端子（微細な接合部）１７を介して、第３層を構成する演算素子１３を積層する。
ここでは、第２層を構成するメモリ素子１２上に、第１層を構成する演算素子１１と第２層を構成するメモリ素子１２を接続するのに用いたマイクロバンプ又はＣｕピラーよりも微細なＣｕピラーによるＣｕ−Ｃｕのダイレクト接合によって、第３層を構成する演算素子１３を接続する。また、ここでは、第２層を構成するメモリ素子１２と第３層を構成する演算素子１３を接続する微細な素子間接続端子１７の数は、第１層を構成する演算素子１１と第２層を構成するメモリ素子１２を接続する上述の素子間接続端子１６の数よりも多くなっている。
その後、上述と同様の工程を繰り返して、第３層を構成する演算素子１３上に、上述の微細な素子間接続端子１７と同じサイズの微細な素子間接続端子１８を介して、第４層を構成するメモリ素子１４を積層し、さらに、第４層を構成するメモリ素子１４上に、上述の素子間接続端子１６と同じサイズの素子間接続端子１９を介して、第５層を構成する演算素子１５を積層する。
ここでは、上述の図６（Ａ）に示す工程と同様に、第５層を構成する演算素子１５上に、マイクロバンプ又はＣｕピラーからなる素子間接続端子１９を介して、第４層を構成するメモリ素子１４を積層したものを形成し、これを上述の図６（Ｂ）、図６（Ｃ）に示す工程で形成したものの上に、図６（Ｄ）に示すように積層することで、図６（Ｅ）に示すように、３つの演算素子１１、１３、１５と２つのメモリ素子１２、１４が素子間接続端子１６〜１９を介して積層された積層回路３を形成する。
なお、ここでは、第３層を構成する演算素子１３と第４層を構成するメモリ素子１４を接続する微細な素子間接続端子１８の数は、第２層を構成するメモリ素子１２と第３層を構成する演算素子１３を接続する上述の微細な素子間接続端子１７の数と同じになっている。また、第４層を構成するメモリ素子１４と第５層を構成する演算素子１５を接続する素子間接続端子１９の数は、第１層を構成する演算素子１１と第２層を構成するメモリ素子１２を接続する上述の素子間接続端子１６の数と同じになっている。
このようにして、演算素子１１、１３、１５とメモリ素子１２、１４が素子間接続端子１６〜１９を介して繰り返し積層された５層の積層構造を有する積層回路（積層積層回路）３が形成される。
次に、図７（Ａ）〜図７（Ｄ）に示すように、このようにして形成した積層回路３を、積層回路３に信号を入力するための配線基板（第１配線基板）１上に設ける。
つまり、まず、図７（Ａ）、図７（Ｂ）に示すように、第１配線基板１上にフラックス２０を塗布し、接続端子（第１接続端子）２としてのはんだバンプを設ける。
次に、図７（Ｃ）、図７（Ｄ）に示すように、はんだバンプ２を設けた第１配線基板１上に、上述のようにして形成した積層回路３を載せ、リフローすることで、第１配線基板１と積層回路３をはんだバンプ２によって接合し、第１配線基板１上に、はんだバンプ２を介して、積層回路３を設ける。
ここでは、第１接続端子２としてのはんだバンプは、上述の積層回路３を構成する演算素子１１、１３、１５とメモリ素子１２、１４を接続する素子間接続端子１６〜１９としてのマイクロバンプ又はＣｕピラーよりもサイズが大きくなっている。また、ここでは、第１接続端子２としてのはんだバンプの数は、上述の積層回路３を構成する演算素子１１、１３、１５とメモリ素子１２、１４を接続する素子間接続端子１６〜１９の数よりも少なくなっている。
このようにして、積層回路３に信号を入力する第１配線基板１上に、素子間接続端子１６〜１９の数よりも少ない数の第１接続端子２を介して、積層回路３を設ける。
次に、図７（Ｅ）に示すように、積層回路３上に、積層回路３から処理結果が出力される配線基板（第２配線基板）５を設ける。
つまり、積層回路３上に、接続端子（第２接続端子）４としてのはんだバンプを設けた第２配線基板５を載せ、リフローすることで、積層回路３と第２配線基板５をはんだバンプ４によって接合し、積層回路３上に、はんだバンプ４を介して、第２配線基板５を設ける。
ここでは、第２接続端子４としてのはんだバンプは、上述の積層回路３を構成する演算素子１１、１３、１５とメモリ素子１２、１４を接続する素子間接続端子１６〜１９としてのマイクロバンプ又はＣｕピラーよりもサイズが大きくなっている。また、ここでは、第２接続端子４としてのはんだバンプの数は、上述の積層回路３を構成する演算素子１１、１３、１５とメモリ素子１２、１４を接続する素子間接続端子１６〜１９の数よりも少なくなっている。
このようにして、積層回路３上に、素子間接続端子１６〜１９の数よりも少ない数の第２接続端子４を介して、積層回路３から処理結果が出力される第２配線基板５を設ける。
上述のようにして、図３に示すような５層の積層構造を有する積層回路３を備える電子部品を製造することができ、このような電子部品を備えるものとして例えばサーバなどの電子装置を製造することができる。
ところで、積層回路３に含まれる演算素子は、積層方向の一方の側から入力された信号（データ）に基づいて演算を行ない、演算結果を積層方向の他方の側へ出力するようになっているのが好ましい。
例えば図１に示すように構成される積層回路３では、下側の演算素子６が、第１配線基板１から入力された信号（データ）に基づいて演算を行ない、その演算結果をメモリ素子７へ出力するようになっており、上側の演算素子８が、メモリ素子７から入力された信号（データ）に基づいて演算を行ない、その演算結果を第２配線基板５へ出力するようになっているのが好ましい。
また、例えば図３、図４、図５に示すように構成される積層回路３では、下側の演算素子１１が、第１配線基板１から入力された信号（データ）に基づいて演算を行ない、その演算結果を下側のメモリ素子１２へ出力するようになっており、中間の演算素子１３が、下側のメモリ素子１２から入力された信号（データ）に基づいて演算を行ない、その演算結果を上側のメモリ素子１４へ出力するようになっており、上側の演算素子１５が、上側のメモリ素子１４から入力された信号（データ）に基づいて演算を行ない、その演算結果を第２配線基板５へ出力するようになっているのが好ましい。
これらの場合、積層方向の一方の側からデータが入力され、積層方向の他方の側へデータが出力されることになり、非ノイマン型コンピューティングのように、データが一方向に流れることになる。また、演算素子は、メモリ素子からデータの読み出し、同じメモリ素子にデータを戻さず、異なるメモリ素子にデータを書き込むことになる。このため、例えば演算素子又は積層回路内で積層方向（Ｚ方向）から面内方向（ＸＹ平面方向）にデータの流れを切り替え、データを戻すための配線層を設けなくても良いため、バンド幅が指数関数的に増加しても、配線層の積層数が指数関数的に増加してしまうことはなく、配線層の積層数の増加を緩和することができる。
なお、例えば、電子部品間を接続する配線基板等における配線層数を減少させるために、メモリ素子と演算素子を、接続端子を介して積層した構造を有するものとしても、ノイマン型のコンピューティングのように、演算素子がメモリ素子からデータを読み出し、再度、同じメモリ素子に書き込むようになっていると、演算素子等の内部でＺ方向からＸＹ平面方向にデータの流れを切り替え、データを戻すための配線層を設けることになるため、バンド幅が指数関数的に増加した場合は、配線層の積層数も指数関数的に増加してしまうことになる。
したがって、本実施形態にかかる電子装置及びその製造方法、電子部品は、配線層の積層数を増加させずに、必要なメモリバンド幅を確保できるという効果を有する。
ところで、上述の実施形態及び変形例では、第１配線基板１と第２配線基板５との間に積層回路３を備えるものとして構成しているが、これに限られるものではない。
例えば、図８に示すように、第１配線基板１と第２配線基板５との間に、貫通ビア２１を含む構造体２２を備えるものとし、積層回路３から第２配線基板５へ出力されたデータ（演算結果）を、構造体２２に含まれる貫通ビア２１を介して、第１配線基板１へ戻すようにしても良い。
この場合、第１配線基板１から入力された信号は、積層回路３を通り、その演算結果が第２配線基板５へ出力（伝達）される。そして、この演算結果は、構造体２２に含まれる貫通ビア２１を介して第２配線基板５から第１配線基板１へ出力（伝達）される。
また、この場合、貫通ビア２１を含む構造体２２以外の部分は、上述の実施形態及び変形例と同様に構成され、高バンド幅が必要となる処理は積層回路（積層体）３内で微細な接続部で接続された演算素子とメモリ素子との間でのみ行ない、その処理結果だけを第２配線基板５へ伝送することになる。このため、積層回路３と第２配線基板５とを接続するために必要な端子数が減少し、第２配線基板５を通る信号がシンプルなものとなるため、第２配線基板５に設ける配線層の数の増加を防ぐことができる。したがって、貫通ビア２１を含む構造体２２によって、第２配線基板５から第１配線基板１へデータ（信号）を戻す場合も、指数関数的に増加するバンド幅に対し、第２配線基板５に含まれる配線層の積層数が指数関数的に増加することはない。
なお、例えば図９に示すように、演算素子１０７とメモリ素子１０８を並べて上下の配線基板１０５、１０６で挟んだ構造にした場合に、下側の配線基板１０５にデータ（信号）を戻すようにすると、指数関数的に増加するバンド幅に対し、上側の配線基板１０６に設ける配線層１０９の積層数も指数関数的に増加してしまうことになる。
また、この場合、電子装置（電子部品）の製造方法は、上述の実施形態の製造方法に含まれる積層回路３を設ける工程において、例えば図１０（Ａ）に示すように、第１配線基板１上に、貫通ビア２１を含む構造体２２も設け、第２配線基板５を設ける工程において、例えば図１０（Ｂ）に示すように、積層回路３及び構造体２２上に、第２配線基板５を設けるようにすれば良い。なお、図１０（Ａ）、図１０（Ｂ）では、積層回路３の構造を図３に示すような構造とした場合を例示している。
ここで、貫通ビア２１を含む構造体２２は、はんだバンプ（接続端子）２３、２４を介して、第１配線基板１、第２配線基板５のそれぞれに接続すれば良い。つまり、第１配線基板１上にはんだバンプ２３で積層回路３及び貫通ビア２１を含む構造体２２を接続し、積層回路３及び貫通ビア２１を含む構造体２２の双方が第２配線基板５に接続されるようにはんだバンプ２４で接続すれば良い。この場合、第１配線基板１との接続に用いられるはんだバンプ２３と第２配線基板５との接続に用いられるはんだバンプ２４は、同じサイズ（径）であることが好ましい。また、積層回路３の面積は、第２配線基板５の面積よりも小さくする。
また、上述の実施形態及び変形例では、第２配線基板５として、１つの配線基板を設けているが、これに限られるものではなく、例えば図１１に示すように、第２配線基板５として、複数の配線基板５Ａ〜５Ｃを設けても良い。つまり、積層回路３上に、第２配線基板５として複数の配線基板５Ａ〜５Ｃを設けても良い。
この場合、積層回路３は、第１配線基板１としての１つの配線基板と、第２配線基板５としての複数の配線基板５Ａ〜５Ｃとの間に挟まれることになる。
ここで、第１配線基板１は、例えばマザーボードであり、第２配線基板５としての複数の配線基板５Ａ〜５Ｃは、例えばＡＳＩＣなどのチップであり、積層回路３は、例えばインターポーザとして機能する。
そして、第１配線基板１から入力された信号は、積層回路３を通り、演算結果が積層回路３から第２配線基板５としての各配線基板５Ａ〜５Ｃへ出力され、再度、第２配線基板５としての各配線基板５Ａ〜５Ｃから積層回路３へ戻され、演算結果が積層回路３から第１配線基板１へ出力される。
この場合、第２配線基板５としての複数の配線基板５Ａ〜５Ｃは、積層回路３及び第１配線基板１を介して、互いに接続されるようにしても良い。例えば、図１１中、第２配線基板５としての複数の配線基板５Ａ〜５Ｃのうち左側の配線基板５Ａから積層回路３を介して第１配線基板１に戻された信号が、第１配線基板１から積層回路３を介して中央の配線基板５Ｂへ送られ、中央の配線基板５Ｂから積層回路３を介して第１配線基板１に戻された信号が、第１配線基板１から積層回路３を介して右側の配線基板５Ｃへ送られるようにしても良い。
また、この場合、積層回路３は上述の実施形態と同様に構成され、高バンド幅が必要となる処理は積層回路３内で微細な接続部で接続された演算素子とメモリ素子との間でのみ行ない、その処理結果だけを第２配線基板５や第１配線基板１へ伝送することになる。
このため、積層回路３と第２配線基板５としての各配線基板５Ａ〜５Ｃとを接続するために必要な端子数が減少するため、第２配線基板５としての各配線基板５Ａ〜５Ｃに設ける配線層の数の増加を防ぐことができる。また、積層回路３と第１配線基板１とを接続するために必要な端子数が減少するため、第１配線基板１に設ける配線層の数の増加を防ぐことができる。
したがって、第２配線基板５としての各配線基板５Ａ〜５Ｃから第１配線基板１へデータ（信号）を戻す場合、あるいは、第２配線基板５としての複数の配線基板５Ａ〜５Ｃのうちの一の配線基板から第１配線基板１へ戻されてきた信号を、第１配線基板１から積層回路３を介して第２配線基板５としての複数の配線基板５Ａ〜５Ｃのうちの他の配線基板へ送る場合も、指数関数的に増加するバンド幅に対し、第２配線基板５としての各配線基板５Ａ〜５Ｃあるいは第１配線基板１に含まれる配線層の積層数が指数関数的に増加することはない。
この場合、電子装置（電子部品）の製造方法は、上述の実施形態の製造方法に含まれる第２配線基板５を設ける工程において、図１２（Ａ）、図１２（Ｂ）に示すように、第２配線基板５として複数の配線基板５Ａ〜５Ｃを設けるようにすれば良い。つまり、図１２（Ａ）、図１２（Ｂ）に示すように、第２配線基板５としての複数の配線基板５Ａ〜５Ｃのそれぞれにはんだバンプ４Ａ〜４Ｃを設け、はんだバンプ４Ａ〜４Ｃが設けられた複数の配線基板５Ａ〜５Ｃのそれぞれを積層回路３上に接合すれば良い。この場合、複数の第２配線基板５Ａ〜５Ｃは、それぞれ、積層回路３の面積よりも小さくなる。なお、図１２（Ａ）、図１２（Ｂ）では、積層回路３の構造を図３に示すような構造とした場合を例示している。
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の実施形態に関し、更に、付記を開示する。
（付記１）
第１配線基板と、
前記第１配線基板上に第１接続端子を介して設けられ、演算素子とメモリ素子が素子間接続端子を介して積層された構造を有し、前記第１配線基板から信号が入力される積層回路と、
前記積層回路上に第２接続端子を介して設けられ、前記積層回路から処理結果が出力される第２配線基板とを備え、
前記第１接続端子の数及び前記第２接続端子の数が、それぞれ、前記素子間接続端子の数よりも少ないことを特徴とする電子装置。
（付記２）
前記積層回路は、前記演算素子と前記メモリ素子が交互に積層された構造を有し、
前記第１配線基板の側及び前記第２配線基板の側に位置する前記素子間接続端子の数が、積層方向中央部に位置する前記素子間接続端子の数よりも少ないことを特徴とする、付記１に記載の電子装置。
（付記３）
前記積層回路は、前記演算素子と前記メモリ素子が交互に積層された構造を有し、
前記第１配線基板の側に位置する前記素子間接続端子の数が、前記第２配線基板の側に位置する前記素子間接続端子の数よりも少ないことを特徴とする、付記１に記載の電子装置。
（付記４）
前記積層回路は、前記演算素子と前記メモリ素子が交互に積層された構造を有し、
前記第２配線基板の側に位置する前記素子間接続端子の数が、前記第１配線基板の側に位置する前記素子間接続端子の数よりも少ないことを特徴とする、付記１に記載の電子装置。
（付記５）
前記演算素子は、積層方向の一方の側から入力された信号に基づいて演算を行ない、演算結果を前記積層方向の他方の側へ出力するようになっていることを特徴とする、付記１〜４のいずれか１項に記載の電子装置。
（付記６）
前記第１配線基板と前記第２配線基板との間に設けられ、貫通ビアを含む構造体を備えることを特徴とする、付記１〜５のいずれか１項に記載の電子装置。
（付記７）
前記第２配線基板として、複数の配線基板を備えることを特徴とする、付記１〜６のいずれか１項に記載の電子装置。
（付記８）
第１配線基板と、
前記第１配線基板上に第１接続端子を介して設けられ、演算素子とメモリ素子が素子間接続端子を介して積層された構造を有し、前記第１配線基板から信号が入力される積層回路と、
前記積層回路上に第２接続端子を介して設けられ、前記積層回路から処理結果が出力される第２配線基板とを備え、
前記第１接続端子の数及び前記第２接続端子の数が、それぞれ、前記素子間接続端子の数よりも少ないことを特徴とする電子部品。
（付記９）
前記積層回路は、前記演算素子と前記メモリ素子が交互に積層された構造を有し、
前記第１配線基板の側及び前記第２配線基板の側に位置する前記素子間接続端子の数が、積層方向中央部に位置する前記素子間接続端子の数よりも少ないことを特徴とする、付記８に記載の電子部品。
（付記１０）
前記積層回路は、前記演算素子と前記メモリ素子が交互に積層された構造を有し、
前記第１配線基板の側に位置する前記素子間接続端子の数が、前記第２配線基板の側に位置する前記素子間接続端子の数よりも少ないことを特徴とする、付記８に記載の電子部品。
（付記１１）
前記積層回路は、前記演算素子と前記メモリ素子が交互に積層された構造を有し、
前記第２配線基板の側に位置する前記素子間接続端子の数が、前記第１配線基板の側に位置する前記素子間接続端子の数よりも少ないことを特徴とする、付記８に記載の電子部品。
（付記１２）
前記演算素子は、積層方向の一方の側から入力された信号に基づいて演算を行ない、演算結果を前記積層方向の他方の側へ出力するようになっていることを特徴とする、付記８〜１１のいずれか１項に記載の電子装置。
（付記１３）
前記第１配線基板と前記第２配線基板との間に設けられ、貫通ビアを含む構造体を備えることを特徴とする、付記８〜１２のいずれか１項に記載の電子部品。
（付記１４）
前記第２配線基板として、複数の配線基板を備えることを特徴とする、付記８〜１３のいずれか１項に記載の電子部品。
（付記１５）
演算素子とメモリ素子が素子間接続端子を介して積層された積層回路を形成する工程と、
前記積層回路に信号を入力する第１配線基板上に、前記素子間接続端子の数よりも少ない数の第１接続端子を介して、前記積層回路を設ける工程と、
前記積層回路上に、前記素子間接続端子の数よりも少ない数の第２接続端子を介して、前記積層回路から処理結果が出力される第２配線基板を設ける工程とを含むことを特徴とする電子装置の製造方法。
（付記１６）
前記積層回路を形成する工程において、前記第１配線基板の側及び前記第２配線基板の側に位置する前記素子間接続端子の数が、積層方向中央部に位置する前記素子間接続端子の数よりも少なくなるように、前記演算素子と前記メモリ素子を交互に積層することを特徴とする、付記１５に記載の電子装置の製造方法。
（付記１７）
前記積層回路を形成する工程において、前記第１配線基板の側に位置する前記素子間接続端子の数が、前記第２配線基板の側に位置する前記素子間接続端子の数よりも少なくなるように、前記演算素子と前記メモリ素子を交互に積層することを特徴とする、付記１５に記載の電子装置の製造方法。
（付記１８）
前記積層回路を形成する工程において、前記第２配線基板の側に位置する前記素子間接続端子の数が、前記第１配線基板の側に位置する前記素子間接続端子の数よりも少なくなるように、前記演算素子と前記メモリ素子を交互に積層することを特徴とする、付記１５に記載の電子装置の製造方法。
（付記１９）
前記積層回路を設ける工程において、前記第１配線基板上に、貫通ビアを含む構造体も設け、
前記第２配線基板を設ける工程において、前記積層回路及び前記構造体上に、前記第２配線基板を設けることを特徴とする、付記１５〜１８のいずれか１項に記載の電子装置の製造方法。
（付記２０）
前記第２配線基板を設ける工程において、前記第２配線基板として複数の配線基板を設けることを特徴とする、付記１５〜１９のいずれか１項に記載の電子装置の製造方法。
１ 第１配線基板
２ 第１接続端子（はんだバンプ）
３ 積層回路
４ 第２接続端子（はんだバンプ）
４Ａ〜４Ｃ はんだバンプ（第２接続端子）
５ 第２配線基板
５Ａ〜５Ｃ 配線基板（第２配線基板）
６ 演算素子
７ メモリ素子
８ 演算素子
９ 素子間接続端子
１０ 素子間接続端子
１１ 演算素子
１２ メモリ素子
１３ 演算素子
１４ メモリ素子
１５ 演算素子
１６〜１９ 素子間接続端子
２０ フラックス
２１ 貫通ビア
２２ 構造体
２３、２４ はんだバンプ

Claims (9)

  1. 第１配線基板と、
    前記第１配線基板上に第１接続端子を介して設けられ、演算素子とメモリ素子が素子間接続端子を介して積層された構造を有し、前記第１配線基板から信号が入力される積層回路と、
    前記積層回路上に第２接続端子を介して設けられ、前記積層回路から処理結果が出力される第２配線基板とを備え、
    前記第１接続端子の数及び前記第２接続端子の数が、それぞれ、前記素子間接続端子の数よりも少ないことを特徴とする電子装置。
  2. 前記積層回路は、前記演算素子と前記メモリ素子が交互に積層された構造を有し、
    前記第１配線基板の側及び前記第２配線基板の側に位置する前記素子間接続端子の数が、積層方向中央部に位置する前記素子間接続端子の数よりも少ないことを特徴とする、請求項１に記載の電子装置。
  3. 前記積層回路は、前記演算素子と前記メモリ素子が交互に積層された構造を有し、
    前記第１配線基板の側に位置する前記素子間接続端子の数が、前記第２配線基板の側に位置する前記素子間接続端子の数よりも少ないことを特徴とする、請求項１に記載の電子装置。
  4. 前記積層回路は、前記演算素子と前記メモリ素子が交互に積層された構造を有し、
    前記第２配線基板の側に位置する前記素子間接続端子の数が、前記第１配線基板の側に位置する前記素子間接続端子の数よりも少ないことを特徴とする、請求項１に記載の電子装置。
  5. 前記演算素子は、積層方向の一方の側から入力された信号に基づいて演算を行ない、演算結果を前記積層方向の他方の側へ出力するようになっていることを特徴とする、請求項１〜４のいずれか１項に記載の電子装置。
  6. 前記第１配線基板と前記第２配線基板との間に設けられ、貫通ビアを含む構造体を備えることを特徴とする、請求項１〜５のいずれか１項に記載の電子装置。
  7. 前記第２配線基板として、複数の配線基板を備えることを特徴とする、請求項１〜６のいずれか１項に記載の電子装置。
  8. 第１配線基板と、
    前記第１配線基板上に第１接続端子を介して設けられ、演算素子とメモリ素子が素子間接続端子を介して積層された構造を有し、前記第１配線基板から信号が入力される積層回路と、
    前記積層回路上に第２接続端子を介して設けられ、前記積層回路から処理結果が出力される第２配線基板とを備え、
    前記第１接続端子の数及び前記第２接続端子の数が、それぞれ、前記素子間接続端子の数よりも少ないことを特徴とする電子部品。
  9. 演算素子とメモリ素子が素子間接続端子を介して積層された積層回路を形成する工程と、
    前記積層回路に信号を入力する第１配線基板上に、前記素子間接続端子の数よりも少ない数の第１接続端子を介して、前記積層回路を設ける工程と、
    前記積層回路上に、前記素子間接続端子の数よりも少ない数の第２接続端子を介して、前記積層回路から処理結果が出力される第２配線基板を設ける工程とを含むことを特徴とする電子装置の製造方法。
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