JP6874355B2 - 電子回路装置 - Google Patents
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Description
では、1チップ内部の複数のコア(コア回路とも称する)がルータを介して相互に接続され、複数のコアによってリング状、メッシュ状及びトーラス状等のネットワークトポロジーが形成されている。NoCでは、ルータが使用されているため、バス接続(バス型トポロジー)に比べてルータを使用する際にオーバーヘッドが発生するが、複数のコアによって並列計算する場合、トータルの性能が高くなる。
(1)市場のニーズに合わせて大きなシステム又は小さなシステムに変更するには、チップの再設計が必要となる。
(2)大面積チップは、小面積チップに比べて歩留りが低い。
(3)チップの面積が大きくなるほど、NGチップ(不良品チップ)におけるSi(シリコン)基板の面積的な損失が大きい。
第1実施形態について説明する。図1は、第1実施形態に係る半導体チップ1の平面図である。半導体チップ1は、半導体基板11と、コア12及びルータ13を有する回路部14と、複数の配線15と、複数の配線16と、複数の配線17と、複数の配線18とを備える。配線15、16は、ルータ13に接続されている。配線15、16は、第1配線の一例である。配線17、18は、ルータ13に接続されていない。配線17、18は、第2配線の一例である。コア12、ルータ13、回路部14、配線15〜18は、半導体基板11に設けられている。コア12、ルータ13、回路部14、配線15〜18は、半導体基板11上に設けられていてもよいし、半導体基板11の内部に設けられていてもよい。半導体基板11は、例えば、Si基板である。半導体基板11は、例えば、平面視で4つの辺を有する四角形であるが、図1に示す半導体基板11の形状に限定されず、半導体基板11は、他の形状であってもよい。コア12は、例えば、演算処理回路、プロセッサとも呼ばれるCentral Processing Unit(CPU)又はメモリ等である。また、コア1
2は、例えば、CPUとメモリとが一体化された回路であってもよい。ルータ13は、コア12と通信可能であり、コア12との間でデータの受け渡しを行う。
電子回路装置10のネットワークトポロジーは、2次元トーラスである。例えば、図2Aに示すように、電子回路装置10のネットワークトポロジーは、3×3チップの2次元トーラスであってもよい。また、図2Aに示すネットワークトポロジーの例に限らず、図4Aに示すように、電子回路装置10のネットワークトポロジーは、1×3チップの2次元トーラスであってもよいし、図4Bに示すように、電子回路装置10のネットワークトポロジーは、3×1チップの2次元トーラスであってもよい。図4A及び図4Bは、第1実施形態に係る電子回路装置10の平面図である。
第2実施形態について説明する。第1実施形態と同一の構成要素については、第1実施形態と同一の符号を付し、その説明を省略する。第2実施形態に係る電子回路装置10のネットワークトポロジーは、3次元トーラスである。図5は、第2実施形態に係る半導体チップ1の平面図である。半導体チップ1は、半導体基板11と、コア12及びルータ13を有する回路部14と、複数の配線15と、複数の配線16と、複数の配線17と、複数の配線18と、複数の貫通配線41と、複数の貫通配線42とを備える。配線15、16及び貫通配線41は、ルータ13に接続されている。配線17、18及び貫通配線42は、ルータ13に接続されていない。
3に接続されている。複数の半導体チップ1が積層された場合、マイクロバンプ43は、上層の半導体チップ1に接続される。TSV44は、ルータ13に接続されている。複数の複数の半導体チップ1が積層された場合、TSV44は、下層の半導体チップ1に接続される。貫通配線42は、マイクロバンプ45及びTSV46を有する。複数の半導体チップ1が積層された場合、マイクロバンプ45は、上層の半導体チップ1に接続される。複数の半導体チップ1が積層された場合、TSV46は、上層の半導体チップ1に接続される。
には、電子回路装置10の外部の別回路へ接続するためのInput Output(IO)部や制御部等が設けられてもよい。
第3実施形態について説明する。第1実施形態と同一の構成要素については、第1実施形態と同一の符号を付し、その説明を省略する。トーラスをネットワークトポロジーとして採用する場合、しばしばルータ間の配線長を等しくしたいという要請がある。配線長に極端な不均一があると、長い配線の場所で大きなデータ転送遅延が発生して、トータルのパフォーマンスが低下する場合がある。各ルータ13の間の配線長を等しくすることにより、データ転送遅延の発生を抑制することができる。
B、51Cと、データが出力されていない入出力回路51E、51HがOPENになっている。半導体チップ1は、入力されたデータを半導体基板11に設けられている記憶回路(図示せず)に記憶する。半導体チップ1は、入力されたデータをコア12に記憶してもよい。図12に示す例では、半導体チップ1は、Rowデータ“11”及びColumnデータ“01”を記憶回路又はコア12に記憶する。半導体チップ1は、データが入力された方向の反対方向に向かって、入力されたデータを出力する。
択する。
第4実施形態について説明する。第1実施形態と同一の構成要素については、第1実施形態と同一の符号を付し、その説明を省略する。図16Aは、電子回路装置10における複数の半導体チップ1の配置例を示す図である。図16Aに示す配置例では、複数の半導体チップ1の向いている方向に規則性がない。例えば、ルータ13Gとルータ13Hとの間の配線長L1と、ルータ13Iとルータ13Jとの間の配線長L2とが等しい。ルータ13Gとルータ13Hとの間の配線長L1は、第1配線長の一例である。ルータ13Iとルータ13Jとの間の配線長L2は、第2配線長の一例である。また、例えば、ルータ13Aとルータ13Eとの間の配線長L3と、ルータ13Cとルータ13Fとの間の配線長L4とが異なる。ルータ13Aとルータ13Eとの間の配線長L3は、第3配線長の一例である。ルータ13Cとルータ13Fとの間の配線長L4は、第4配線長の一例である。
配線18と半導体チップ1Jの配線15Aとが接続されている。
2、3 インターポーザ
10 電子回路装置
11 半導体基板
12 コア
13 ルータ
14 回路部
15、16、17、18 配線
21、31 基板
22、32 折り返し配線
41、42 貫通配線
43、45 マイクロバンプ
44、46 TSV
Claims (8)
- コア、前記コアに接続されたルータ、前記ルータに接続された第1配線、及び、前記ルータに接続されていない第2配線、を有する複数の半導体チップと、
前記複数の半導体チップを挟むようにして配置された一対の基板と、
を備え、
前記一対の基板は、前記一対の基板に隣接して配置された前記半導体チップの前記第1配線と前記第2配線とを接続する第3配線を有し、
前記第1配線、前記第2配線及び前記第3配線によってネットワークが形成されており、
前記複数の半導体チップは、隣接して配置された第1半導体チップ及び第2半導体チップを含み、
前記第1半導体チップの前記第1配線と前記第2半導体チップの前記第1配線とが接続され、
前記第1半導体チップの前記第2配線と前記第2半導体チップの前記第2配線とが接続されていることを特徴とする電子回路装置。 - 前記複数の半導体チップは、隣接して配置された第3半導体チップ及び第4半導体チップを含み、
前記第3半導体チップの前記第1配線と前記第4半導体チップの前記第2配線とが接続され、
前記第3半導体チップの前記第2配線と前記第4半導体チップの前記第1配線とが接続されていることを特徴とする請求項1に記載の電子回路装置。 - コア、前記コアに接続されたルータ、前記ルータに接続された第1配線、及び、前記ルータに接続されていない第2配線、を有する複数の半導体チップと、
前記複数の半導体チップを挟むようにして配置された一対の基板と、
を備え、
前記一対の基板は、前記一対の基板に隣接して配置された前記半導体チップの前記第1配線と前記第2配線とを接続する第3配線を有し、
前記第1配線、前記第2配線及び前記第3配線によってネットワークが形成されており
、
前記複数の半導体チップは、隣接して配置された第1半導体チップ及び第2半導体チップを含み、
前記第1半導体チップの前記第1配線と前記第2半導体チップの前記第2配線とが接続され、
前記第1半導体チップの前記第2配線と前記第2半導体チップの前記第1配線とが接続されていることを特徴とする電子回路装置。 - 前記複数の半導体チップは、前記第1配線を複数有し、
前記複数の半導体チップは、
データが入力される複数の入力部と、
前記複数の入力部のうちの何れに対してデータが入力されたかを判定する判定部と、
前記ルータから出力されるデータを前記複数の第1配線のうちの何れを用いて送信するかについて、前記判定部による判定結果に基づいて前記複数の第1配線のうちから選択する選択部と、
を有することを特徴とする請求項1から3の何れか一項に記載の電子回路装置。 - 前記複数の半導体チップは、平面視で90°毎に回転させて配置可能であり、
前記ルータ間の配線長は、第1配線長及び第2配線長を含み、
前記第1配線長と前記第2配線長とが等しいことを特徴とする請求項1から4の何れか一項に記載の電子回路装置。 - 前記複数の半導体チップは、平面視で90°毎に回転させて配置可能であり、
前記ルータ間の配線長は、第3配線長及び第4配線長を含み、
前記第3配線長と前記第4配線長とが異なることを特徴とする請求項1から5の何れか一項に記載の電子回路装置。 - 前記複数の半導体チップが2次元アレイ状に配置され、
前記一対の基板が複数配置されていることを特徴とする請求項1から6の何れか一項に記載の電子回路装置。 - 前記複数の半導体チップが3次元アレイ状に配置され、
前記一対の基板が複数配置されていることを特徴とする請求項1から6の何れか一項に記載の電子回路装置。
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JP2016243205A JP6874355B2 (ja) | 2016-12-15 | 2016-12-15 | 電子回路装置 |
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