JP2018097716A - 電子回路装置 - Google Patents

Abstract

【課題】システムの大きさに柔軟に対応可能な電子回路装置を提供する。【解決手段】電子回路装置は、コア、前記コアに接続されたルータ、前記ルータに接続された第１配線、及び、前記ルータに接続されていない第２配線、を有する複数の半導体チップと、前記複数の半導体チップを挟むようにして配置された一対の基板と、を備え、前記一対の基板は、前記一対の基板に隣接して配置された前記半導体チップの前記第１配線と前記第２配線とを接続する第３配線を有し、前記第１配線、前記第２配線及び前記第３配線によってネットワークが形成されている。【選択図】図２Ａ

Description

本発明は、電子回路装置に関する。

近年の高性能プロセッサにおける多コア化に伴い、サーバ用プロセッサ、High Performance Computing（ＨＰＣ）用プロセッサ等においては、Network-on-Chip（ＮｏＣ）やMulti-Processor System on Chip（ＭＰＳｏＣ）と呼ばれる技術が使用されている。ＮｏＣ
では、１チップ内部の複数のコア（コア回路とも称する）がルータを介して相互に接続され、複数のコアによってリング状、メッシュ状及びトーラス状等のネットワークトポロジーが形成されている。ＮｏＣでは、ルータが使用されているため、バス接続（バス型トポロジー）に比べてルータを使用する際にオーバーヘッドが発生するが、複数のコアによって並列計算する場合、トータルの性能が高くなる。

特開２０１４−１８６５０９号公報 特開２００７−２４９７４４号公報 特開平７−１３９５７号公報

システムに搭載されるチップにおいて、１チップ内部に複数のコアを設けた大面積チップの設計を行う場合、以下の問題が生じる。
（１）市場のニーズに合わせて大きなシステム又は小さなシステムに変更するには、チップの再設計が必要となる。
（２）大面積チップは、小面積チップに比べて歩留りが低い。
（３）チップの面積が大きくなるほど、ＮＧチップ（不良品チップ）におけるＳｉ（シリコン）基板の面積的な損失が大きい。

本発明は、システムの大小に柔軟に対応可能な電子回路装置を提供することを目的とする。

１つの態様では、電子回路装置は、コア、前記コアに接続されたルータ、前記ルータに接続された第１配線、及び、前記ルータに接続されていない第２配線、を有する複数の半導体チップと、前記複数の半導体チップを挟むようにして配置された一対の基板と、を備え、前記一対の基板は、前記一対の基板に隣接して配置された前記半導体チップの前記第１配線と前記第２配線とを接続する第３配線を有し、前記第１配線、前記第２配線及び前記第３配線によってネットワークが形成されている。

１つの側面として、システムの大小に柔軟に対応可能な電子回路装置を提供することができる。

図１は、第１実施形態に係る半導体チップの平面図である。 図２Ａは、第１実施形態に係る電子回路装置の平面図である。 図２Ｂは、複数の半導体チップの平面図である。 図３Ａは、インターポーザの平面図である。 図３Ｂは、インターポーザの平面図である。 図４Ａは、第１実施形態に係る電子回路装置の平面図である。 図４Ｂは、第１実施形態に係る電子回路装置の平面図である。 図５は、第２実施形態に係る半導体チップの平面図である。 図６は、第２実施形態に係る半導体チップの断面図である。 図７は、第２実施形態に係る電子回路装置の構成図である。 図８は、第２実施形態に係る電子回路装置の構成図である。 図９は、電子回路装置の最上層及び最下層に配置されるインターポーザの構成図である。 図１０は、第３実施形態に係る半導体チップの構成図である。 図１１は、入出力回路によるデータの入出力の説明図である。 図１２は、入出力回路によるデータの入出力の説明図である。 図１３は、各半導体チップにＩＤ番号を割り当てた場合の説明図である。 図１４は、配線選択の説明図である。 図１５Ａは、電子回路装置における複数の半導体チップの配置例を示す図である。 図１５Ｂは、複数の半導体チップの平面図である。 図１６Ａは、電子回路装置における複数の半導体チップの配置例を示す図である。 図１６Ｂは、複数の半導体チップの平面図である。

以下、図面を参照して、実施形態を詳細に説明する。以下の各実施形態の構成は例示であり、本発明は、各実施形態の構成に限定されない。

〈第１実施形態〉
第１実施形態について説明する。図１は、第１実施形態に係る半導体チップ１の平面図である。半導体チップ１は、半導体基板１１と、コア１２及びルータ１３を有する回路部１４と、複数の配線１５と、複数の配線１６と、複数の配線１７と、複数の配線１８とを備える。配線１５、１６は、ルータ１３に接続されている。配線１５、１６は、第１配線の一例である。配線１７、１８は、ルータ１３に接続されていない。配線１７、１８は、第２配線の一例である。コア１２、ルータ１３、回路部１４、配線１５〜１８は、半導体基板１１に設けられている。コア１２、ルータ１３、回路部１４、配線１５〜１８は、半導体基板１１上に設けられていてもよいし、半導体基板１１の内部に設けられていてもよい。半導体基板１１は、例えば、Ｓｉ基板である。半導体基板１１は、例えば、平面視で４つの辺を有する四角形であるが、図１に示す半導体基板１１の形状に限定されず、半導体基板１１は、他の形状であってもよい。コア１２は、例えば、演算処理回路、プロセッサとも呼ばれるCentral Processing Unit（ＣＰＵ）又はメモリ等である。また、コア１
２は、例えば、ＣＰＵとメモリとが一体化された回路であってもよい。ルータ１３は、コア１２と通信可能であり、コア１２との間でデータの受け渡しを行う。

配線１５〜１８は、半導体基板１１の平面方向に向かって延伸している。図１に示す半導体チップ１の構成例では、配線１５が延伸している方向と配線１６が延伸している方向とが異なり、配線１７が延伸している方向と配線１８が延伸している方向とが異なっている。図１に示す半導体チップ１の構成例では、配線１５が延伸している方向と配線１７が延伸している方向とが同じであり、配線１６が延伸している方向と配線１８が延伸している方向とが同じである。配線１５と配線１８とが交差してもよい。配線１６と配線１７とが交差してもよい。

半導体基板１１の４辺のうちの対向する２辺の一方から他方まで配線１５、１７が延在している。すなわち、半導体基板１１の４辺のうちの対向する２辺の一方に、配線１５の一端及び配線１７の一端が繋がり、半導体基板１１の４辺のうちの対向する２辺の他方に、配線１５の他端及び配線１７の他端が繋がっている。半導体基板１１の４辺のうちの対向する２辺の一方から他方まで配線１６、１８が延在している。すなわち、半導体基板１１の４辺のうちの対向する２辺の一方に、配線１６の一端及び配線１８の一端が繋がり、半導体基板１１の４辺のうちの対向する２辺の他方に、配線１６の他端及び配線１８の他端が繋がっている。配線１５の両端及び配線１７の両端が繋がっている半導体基板１１の２辺と、配線１６の両端及び配線１８の両端が繋がっている半導体基板１１の２辺とが異なっている。

図２Ａは、第１実施形態に係る電子回路装置１０の平面図である。電子回路装置１０は、複数の半導体チップ１と、複数のインターポーザ２とを備える。複数の半導体チップ１は、連続して並んで配置されている。図２Ａに示す電子回路装置１０の構成例では、複数の半導体チップ１が３×３の２次元アレイ状に配置されている。一対のインターポーザ２が、複数の半導体チップ１を挟むようにして配置され、複数の一対のインターポーザ２が、複数の半導体チップ１を囲むようにして配置されている。

図２Ｂは、半導体チップ１Ａ及び１Ｂの平面図である。図２Ｂに示すように、半導体チップ１Ａと半導体チップ１Ｂとが隣接して配置されている。半導体チップ１Ａは、第１半導体チップの一例である。半導体チップ１Ｂは、第２半導体チップの一例である。半導体チップ１Ａ、１Ｂの各ルータ１３に配線１５Ａ、１５Ｂ、１６Ａ及び１６Ｂが接続されている。配線１５Ａ、１５Ｂ、１６Ａ、１６Ｂは、第１配線の一例である。半導体チップ１Ａの配線１６Ｂと半導体チップ１Ｂの配線１６Ａとが接続され、半導体チップ１Ａの配線１８と半導体チップ１Ｂの配線１８とが接続されている。

図３Ａ及び図３Ｂは、インターポーザ２の平面図である。インターポーザ２は、基板２１と、基板２１に設けられた複数の折り返し配線２２とを備える。折り返し配線２２は、第３配線の一例である。基板２１は、例えば、Ｓｉ基板、樹脂基板又はガラス基板であってもよい。基板２１は、例えば、平面視で４つの辺を有する四角形であるが、図３Ａ及び図３Ｂに示す基板２１の形状に限定されず、基板２１は、他の形状であってもよい。折り返し配線２２の両端が、基板２１の４辺のうちの１辺に繋がっている。図３Ａに示すように、複数の折り返し配線２２を１つのグループとして、１つのグループの折り返し配線２２を１つの基板２１に配置してもよい。また、図３Ｂに示すように、複数の折り返し配線２２を複数のグループとして、複数のグループの折り返し配線２２を１つの基板２１に配置してもよい。

図２Ａに示すように、インターポーザ２が、電子回路装置１０の端部に配置された半導体チップ１に隣接している。一部の折り返し配線２２が、配線１５と配線１７とを接続し、他の一部の折り返し配線２２が、配線１６と配線１８とを接続している。インターポーザ２に隣接して配置された半導体チップ１の配線１５と配線１７とを、そのインターポーザ２に設けられた折り返し配線２２が接続している。インターポーザ２に隣接して配置された半導体チップ１の配線１６と配線１８とを、そのインターポーザ２に設けられた折り返し配線２２が接続している。

隣り合って配置されたルータ１３同士が配線１５（又は配線１６）を介して接続され、電子回路装置１０の両端に配置されたルータ１３同士が配線１７（又は配線１８）及び折り返し配線２２を介して接続されている。このように、電子回路装置１０は、配線１５〜１８及び折り返し配線２２によってネットワークが形成されている。第１実施形態に係る
電子回路装置１０のネットワークトポロジーは、２次元トーラスである。例えば、図２Ａに示すように、電子回路装置１０のネットワークトポロジーは、３×３チップの２次元トーラスであってもよい。また、図２Ａに示すネットワークトポロジーの例に限らず、図４Ａに示すように、電子回路装置１０のネットワークトポロジーは、１×３チップの２次元トーラスであってもよいし、図４Ｂに示すように、電子回路装置１０のネットワークトポロジーは、３×１チップの２次元トーラスであってもよい。図４Ａ及び図４Ｂは、第１実施形態に係る電子回路装置１０の平面図である。

〈第２実施形態〉
第２実施形態について説明する。第１実施形態と同一の構成要素については、第１実施形態と同一の符号を付し、その説明を省略する。第２実施形態に係る電子回路装置１０のネットワークトポロジーは、３次元トーラスである。図５は、第２実施形態に係る半導体チップ１の平面図である。半導体チップ１は、半導体基板１１と、コア１２及びルータ１３を有する回路部１４と、複数の配線１５と、複数の配線１６と、複数の配線１７と、複数の配線１８と、複数の貫通配線４１と、複数の貫通配線４２とを備える。配線１５、１６及び貫通配線４１は、ルータ１３に接続されている。配線１７、１８及び貫通配線４２は、ルータ１３に接続されていない。

図６は、第２実施形態に係る半導体チップ１の断面図である。貫通配線４１、４２は、半導体基板１１の厚み方向に向かって延伸している。貫通配線４１は、マイクロバンプ４３及びThrough Silicon Via（ＴＳＶ）４４を有する。マイクロバンプ４３は、ルータ１
３に接続されている。複数の半導体チップ１が積層された場合、マイクロバンプ４３は、上層の半導体チップ１に接続される。ＴＳＶ４４は、ルータ１３に接続されている。複数の複数の半導体チップ１が積層された場合、ＴＳＶ４４は、下層の半導体チップ１に接続される。貫通配線４２は、マイクロバンプ４５及びＴＳＶ４６を有する。複数の半導体チップ１が積層された場合、マイクロバンプ４５は、上層の半導体チップ１に接続される。複数の半導体チップ１が積層された場合、ＴＳＶ４６は、上層の半導体チップ１に接続される。

図７は、第２実施形態に係る電子回路装置１０の構成図であって、電子回路装置１０の１層分に含まれる複数の半導体チップ１及び複数のインターポーザ２が示されている。図８は、第２実施形態に係る電子回路装置１０の構成図であって、複数の半導体チップ１が積層され、複数のインターポーザ２が積層されていることが図示されている。図８に示す電子回路装置１０の構成例では、複数の半導体チップ１が３×３×３の３次元アレイ状に配置されている。インターポーザ２は、第１実施形態と同様である。平面視で同じ位置に設けられている上層の半導体チップ１のＴＳＶ４４と下層の半導体チップ１のマイクロバンプ４３とが接続される。また、平面視で同じ位置に設けられている上層の半導体チップ１のＴＳＶ４６と、下層の半導体チップ１のマイクロバンプ４５とが接続される。

図９は、電子回路装置１０の最上層及び最下層に配置されるインターポーザ３の構成図である。インターポーザ３は、基板３１と、基板３１に設けられた複数の折り返し配線３２とを備える。基板３１は、例えば、Ｓｉ基板、樹脂基板又はガラス基板であってもよい。基板３１は、例えば、平面視で４つの辺を有する四角形であるが、図９に示す基板３１の形状に限定されず、基板３１は、他の形状であってもよい。折り返し配線３２の両端にはパッドが設けられている。電子回路装置１０の最上層に配置されるインターポーザ３については、折り返し配線３２の一端が半導体チップ１のマイクロバンプ４３に接続され、折り返し配線３２の他端が半導体チップ１のマイクロバンプ４５に接続される。電子回路装置１０の最下層に配置されるインターポーザ３については、折り返し配線３２の一端が半導体チップ１のＴＳＶ４４に接続され、折り返し配線３２の他端が半導体チップ１のＴＳＶ４６に接続される。また、電子回路装置１０の最下層に配置されるインターポーザ３
には、電子回路装置１０の外部の別回路へ接続するためのInput Output（ＩＯ）部や制御部等が設けられてもよい。

図８に示す電子回路装置１０の構成例では、半導体チップ１の平面方向に複数の半導体チップ１が配置され、複数の半導体チップ１が積層されている例を示している。図８に示す電子回路装置１０の構成例に限らず、半導体チップ１の平面方向に１つの半導体チップ１が配置され、複数の半導体チップ１が積層されてもよい。この場合、半導体チップ１の平面方向にインターポーザ２が配置されず、電子回路装置１０の最上層及び最下層にインターポーザ３が配置される。また、半導体チップ１には、配線１５〜１７を設けず、貫通配線４１、４２を設ける。

〈第３実施形態〉
第３実施形態について説明する。第１実施形態と同一の構成要素については、第１実施形態と同一の符号を付し、その説明を省略する。トーラスをネットワークトポロジーとして採用する場合、しばしばルータ間の配線長を等しくしたいという要請がある。配線長に極端な不均一があると、長い配線の場所で大きなデータ転送遅延が発生して、トータルのパフォーマンスが低下する場合がある。各ルータ１３の間の配線長を等しくすることにより、データ転送遅延の発生を抑制することができる。

図１０は、第３実施形態に係る半導体チップ１の構成図である。第１実施形態に係る半導体チップ１と比較して、第３実施形態に係る半導体チップ１は、半導体チップ１の４辺に其々２つの入出力回路５１を有する。半導体チップ１の其々の辺に設けられた入出力回路５１は、外部から入力されたデータを、半導体チップ１の対向する辺に設けられた入出力回路５１に渡す。半導体チップ１の対向する辺に設けられた入出力回路５１がデータを受け取り、受け取ったデータを外部に出力する。入出力回路５１は、外部からデータが入力される入力回路と、データを外部に出力する出力回路とに分離されていてもよい。また、入出力回路５１は、入力回路及び出力回路を有していてもよい。入出力回路５１は、入力部の一例である。

図１１は、入出力回路５１によるデータの入出力の説明図である。インターポーザ２に隣接して配置された半導体チップ１の入出力回路５１に、インターポーザ２からデータが入力される。例えば、図１１のＸ１方向からＸ２方向に向かって、インターポーザ２から半導体チップ１の入出力回路５１にデータが入力され、図１１のＹ１方向からＹ２方向に向かって、インターポーザ２から半導体チップ１の入出力回路５１にデータが入力される。インターポーザ２には、半導体チップ１にデータを入力する入力配線（入力端子）が設けられている。インターポーザ２の入力配線は、半導体チップ１の入出力回路５１に接続される。インターポーザ２の入力配線に電源又はグランド（ＧＮＤ）を接続することにより、インターポーザ２から半導体チップ１の入出力回路５１にデータが入力される。

半導体チップ１の４辺に其々２つの入出力回路５１を有するため、半導体チップ１が平面視で９０°毎に回転して配置され、半導体チップ１がいずれの方向を向いていても、入出力回路５１がデータを受け取り、入出力回路５１がデータを出力することができる。半導体チップ１がいずれの方向を向いていても、半導体チップ１は、他の半導体チップ１にデータを送ることができる。

図１２は、入出力回路５１によるデータの入出力の説明図である。図１２のＸ１方向からＸ２方向に向かって、入出力回路５１ＡにＲｏｗデータ“１１”が入力され、入出力回路５１ＦからＲｏｗデータ“１１”が出力される。図１２のＹ１方向からＹ２方向に向かって、入出力回路５１ＤにＣｏｌｕｍｎデータ“０１”が入力され、入出力回路５１ＧからＣｏｌｕｍｎデータ“０１”が出力される。データが入力されていない入出力回路５１
Ｂ、５１Ｃと、データが出力されていない入出力回路５１Ｅ、５１ＨがＯＰＥＮになっている。半導体チップ１は、入力されたデータを半導体基板１１に設けられている記憶回路（図示せず）に記憶する。半導体チップ１は、入力されたデータをコア１２に記憶してもよい。図１２に示す例では、半導体チップ１は、Ｒｏｗデータ“１１”及びＣｏｌｕｍｎデータ“０１”を記憶回路又はコア１２に記憶する。半導体チップ１は、データが入力された方向の反対方向に向かって、入力されたデータを出力する。

半導体チップ１は、記憶回路又はコア１２に記憶されたＲｏｗデータ“１１”及びＣｏｌｕｍｎデータ“０１”を半導体チップ１のＩＤ番号として管理する。複数の半導体チップ１を２次元的に配置する場合、２次元のＩＤ番号を各半導体チップ１に割り当てることで、電子回路装置１０内のどの半導体チップ１にデータを送るのか、特定の計算や処理をどの半導体チップ１で行うのかを指示しやすくなる。図１３は、各半導体チップ１にＩＤ番号を割り当てた場合の説明図である。図１３の括弧内の番号が各半導体チップ１に割り当てられたＩＤ番号である。図１３に示すように、各半導体チップ１に一意のＩＤ番号が割り当てられている。各半導体チップ１がＩＤ番号を有することで、各半導体チップ１が、電子回路装置１０の何行目（ＲｏＷ）及び何列目（Ｃｏｌｕｍｎ）に配置されているかを特定することができる。

例えば、電子回路装置１０の電源投入時にインターポーザ２から半導体チップ１にＲｏｗデータ及びＣｏｌｕｍｎデータが入力される。半導体チップ１は、複数の入出力回路５１のうちの何れに対してＣｏｌｕｍｎデータが入力されたかを判定する。図１２に示す例では、半導体チップ１は、入出力回路５１Ａ〜５１Ｈのうちの何れかに対してＣｏｌｕｍｎデータが入力されたかを判定する。この場合、半導体チップ１は、Ｃｏｌｕｍｎデータが入力される対象である入出力回路５１Ｂ、５１Ｄ、５１Ｆ、５１Ｈの何れかに対してＣｏｌｕｍｎデータが入力されたかを判定する。入出力回路５１Ａ、５１Ｃ、５１Ｅ、５１ＧにはＲｏｗデータが入力されるため、半導体チップ１は、入出力回路５１Ａ、５１Ｃ、５１Ｅ、５１Ｇについては判定の対象から除外する。半導体基板１１に設けられている判定回路（図示せず）が、Ｃｏｌｕｍｎデータの入力の判定を行ってもよいし、コア１２がＣｏｌｕｍｎデータの入力の判定を行ってもよい。判定回路又はコア１２は、判定部の一例である。

複数の半導体チップ１の入出力回路５１に対して同じ方向からＣｏｌｕｍｎデータが入力される。各半導体チップ１は、Ｃｏｌｕｍｎデータが入力された入出力回路５１が配置されている方向を基準の方向（例えば、北方向）として、基準の方向をルータ１３に設定する。これにより、半導体チップ１は、所定の方向（例えば、東西南北の何れかの方向）に配置された配線１５、１６の何れかを用いて、他の半導体チップ１にデータを正常に送信することができる。すなわち、半導体チップ１は、複数の入出力回路５１のうちの何れに対してＣｏｌｕｍｎデータが入力されたかを判定する。半導体チップ１は、ルータ１３に接続された複数の配線１５及び複数の配線１６のうちの何れを用いてデータを送信するかについて、判定結果に基づいて複数の配線１５及び複数の配線１６のうちから選択する。半導体基板１１に設けられている選択回路（図示せず）が、データ送信に用いられる配線１５、１６の選択を行ってもよいし、コア１２がデータ送信に用いられる配線１５、１６の選択を行ってもよい。ルータ１３は、選択された配線１５、１６を用いて、他の半導体チップ１にデータを送信する。選択回路又はコア１２は、選択部の一例である。

図１４は、配線選択の説明図である。例えば、図１４に示すように、半導体チップ１は、複数の入出力回路５１Ａ〜５１Ｈのうちの何れに対してＣｏｌｕｍｎデータが入力されたかを判定する。半導体チップ１は、ルータ１３から出力されるデータを複数の配線１５Ａ、１５Ｂ及び複数の配線１６Ａ、１６Ｂのうちの何れを用いて送信するかについて、判定結果に基づいて複数の配線１５Ａ、１５Ｂ及び複数の配線１６Ａ、１６Ｂのうちから選
択する。

図１５Ａは、電子回路装置１０における複数の半導体チップ１の配置例を示す図である。複数の半導体チップ１は、平面視で９０°毎に回転させて配置することが可能である。図１５Ａに示す配置例では、４つの半導体チップ１を１つのグループとして、４つのグループが配置されている。したがって、複数の半導体チップ１が４×４の２次元アレイ状に配置されている。１つのグループに含まれる４つの半導体チップ１が、平面視で其々異なる方向を向いて配置されている。

図１５Ｂは、半導体チップ１Ｃ〜１Ｆの平面図である。図１５Ｂに示す半導体チップ１Ｃ〜１Ｆは、図１５Ａに示す複数の半導体チップ１のうちの４つである。半導体チップ１Ｃ〜１Ｆが隣接して配置されている。半導体チップ１Ｃは、第１半導体チップの一例である。半導体チップ１Ｄは、第２半導体チップの一例である。半導体チップ１Ｃ〜１Ｆの各ルータ１３に配線１５Ａ、１５Ｂ、１６Ａ及び１６Ｂが接続されている。半導体チップ１Ｃの配線１６Ｂと半導体チップ１Ｄの配線１７とが接続され、半導体チップ１Ｃの配線１８と半導体チップ１Ｄの配線１５Ａとが接続されている。

図１５Ａに示すように、１つのグループに含まれる４つの半導体チップ１が平面視で其々異なる方向を向くように配置することで、配線１５〜１８を介して接続された２つのルータ１３間の配線長Ｌを等しくすることができる。例えば、ルータ１３Ａとルータ１３Ｅとの間の配線長Ｌとルータ１３Ｃとルータ１３Ｆとの間の配線長Ｌとが等しい。ルータ１３Ａとルータ１３Ｅとの間の配線長Ｌは、第１配線長の一例である。ルータ１３Ｃとルータ１３Ｆとの間の配線長Ｌは、第２配線長の一例である。また、インターポーザ２の折り返し配線２２の長さを調整することにより、配線１５〜１８及び折り返し配線２２を介して接続された２つのルータ間の配線長と、配線１５〜１８を介して接続された２つのルータ１３間の配線長Ｌとが等しくなるようにしてもよい。第３実施形態によれば、各ルータ１３の間の配線長を等しくすることにより、データ転送遅延の発生を抑制することができる。

〈第４実施形態〉
第４実施形態について説明する。第１実施形態と同一の構成要素については、第１実施形態と同一の符号を付し、その説明を省略する。図１６Ａは、電子回路装置１０における複数の半導体チップ１の配置例を示す図である。図１６Ａに示す配置例では、複数の半導体チップ１の向いている方向に規則性がない。例えば、ルータ１３Ｇとルータ１３Ｈとの間の配線長Ｌ１と、ルータ１３Ｉとルータ１３Ｊとの間の配線長Ｌ２とが等しい。ルータ１３Ｇとルータ１３Ｈとの間の配線長Ｌ１は、第１配線長の一例である。ルータ１３Ｉとルータ１３Ｊとの間の配線長Ｌ２は、第２配線長の一例である。また、例えば、ルータ１３Ａとルータ１３Ｅとの間の配線長Ｌ３と、ルータ１３Ｃとルータ１３Ｆとの間の配線長Ｌ４とが異なる。ルータ１３Ａとルータ１３Ｅとの間の配線長Ｌ３は、第３配線長の一例である。ルータ１３Ｃとルータ１３Ｆとの間の配線長Ｌ４は、第４配線長の一例である。

図１６Ｂは、半導体チップ１Ｇ〜１Ｊの平面図である。図１６Ｂに示す半導体チップ１Ｇ〜１Ｊは、図１６Ａに示す複数の半導体チップ１のうちの４つである。半導体チップ１Ｇ〜１Ｊが隣接して配置されている。半導体チップ１Ｇは、第１半導体チップの一例である。半導体チップ１Ｈは、第２半導体チップの一例である。半導体チップ１Ｉは、第３半導体チップの一例である。半導体チップ１Ｊは、第４半導体チップの一例である。半導体チップ１Ｇ〜１Ｊの各ルータ１３に配線１５Ａ、１５Ｂ、１６Ａ及び１６Ｂが接続されている。半導体チップ１Ｇの配線１５Ｂと半導体チップ１Ｈの配線１６Ｂとが接続され、半導体チップ１Ｇの配線１７と半導体チップ１Ｈの配線１８とが接続されている。半導体チップ１Ｉの配線１６Ｂと半導体チップ１Ｊの配線１７とが接続され、半導体チップ１Ｉの
配線１８と半導体チップ１Ｊの配線１５Ａとが接続されている。

最長配線設計を越えない範囲で、配線１５〜１８を介して接続された２つのルータ１３間の配線長にバラツキを発生させることで、データ転送時間にバラツキを発生させることができる。２つのルータ１３間の配線長が全て等しい場合、データの転送時間が最小転送時間のＮ倍になる。データの衝突が起こった場合、データの再衝突を避けるため、ランダムな待ち時間の後にデータを再送信する。しかし、データ転送時間にバラツキを発生させることで、データの衝突が発生した直後にデータを再送信しても、データの再衝突が発生する可能性を減らすことができる。第４実施形態によれば、配線１５〜１８を介して接続された２つのルータ１３間の配線長にバラツキを発生させることで、データの再送信の際におけるデータの再衝突の発生を抑制することができる。

各実施形態によれば、システムの大小に応じて電子回路装置１０が備える半導体チップ１の数を変更することにより、システムの大小に柔軟に対応することができる。各実施形態に係る電子回路装置１０では、複数の半導体チップ１を挟むようにして一対のインターポーザ２を配置し、ルータ１３に接続された複数の配線１５、１６のうちの何れか一つと、ルータ１３に接続されていない複数の配線１７、１８のうちの何れか一つとを折り返し配線２２を介して接続する。一対のインターポーザ２の間に配置された複数の半導体チップ１の数を、システムの大小に応じて変更することにより、自由度の高いトーラスネットワークシステムを形成することができる。また、一つの半導体チップ１に対して一つのコア１２及び一つのルータ１３を設けているので、半導体チップ１のサイズを小さく設計することができる。そのため、設計工程の短縮化及びチップ歩留まりの向上を図ることができる共に、ＮＧチップが発生した場合のＳｉ基板の面積的な損失を減少することができる。なお、各実施形態は、可能な限り組み合わせて実施することができる。

１ 半導体チップ
２、３ インターポーザ
１０ 電子回路装置
１１ 半導体基板
１２ コア
１３ ルータ
１４ 回路部
１５、１６、１７、１８ 配線
２１、３１ 基板
２２、３２ 折り返し配線
４１、４２ 貫通配線
４３、４５ マイクロバンプ
４４、４６ ＴＳＶ

Claims (9)

1. コア、前記コアに接続されたルータ、前記ルータに接続された第１配線、及び、前記ルータに接続されていない第２配線、を有する複数の半導体チップと、
   前記複数の半導体チップを挟むようにして配置された一対の基板と、
   を備え、
   前記一対の基板は、前記一対の基板に隣接して配置された前記半導体チップの前記第１配線と前記第２配線とを接続する第３配線を有し、
   前記第１配線、前記第２配線及び前記第３配線によってネットワークが形成されていることを特徴とする電子回路装置。
2. 前記複数の半導体チップは、隣接して配置された第１半導体チップ及び第２半導体チップを含み、
   前記第１半導体チップの前記第１配線と前記第２半導体チップの前記第１配線とが接続され、
   前記第１半導体チップの前記第２配線と前記第２半導体チップの前記第２配線とが接続されていることを特徴とする請求項１に記載の電子回路装置。
3. 前記複数の半導体チップは、隣接して配置された第３半導体チップ及び第４半導体チップを含み、
   前記第３半導体チップの前記第１配線と前記第４半導体チップの前記第２配線とが接続され、
   前記第３半導体チップの前記第２配線と前記第４半導体チップの前記第１配線とが接続されていることを特徴とする請求項２に記載の電子回路装置。
4. 前記複数の半導体チップは、隣接して配置された第１半導体チップ及び第２半導体チップを含み、
   前記第１半導体チップの前記第１配線と前記第２半導体チップの前記第２配線とが接続され、
   前記第１半導体チップの前記第２配線と前記第２半導体チップの前記第１配線とが接続されていることを特徴とする請求項１に記載の電子回路装置。
5. 前記複数の半導体チップは、前記第１配線を複数有し、
   前記複数の半導体チップは、
   データが入力される複数の入力部と、
   前記複数の入力部のうちの何れに対してデータが入力されたかを判定する判定部と、
   前記ルータから出力されるデータを前記複数の第１配線のうちの何れを用いて送信するかについて、前記判定部による判定結果に基づいて前記複数の第１配線のうちから選択する選択部と、
   を有することを特徴とする請求項１から４の何れか一項に記載の電子回路装置。
6. 前記複数の半導体チップは、平面視で９０°毎に回転させて配置可能であり、
   前記ルータ間の配線長は、第１配線長及び第２配線長を含み、
   前記第１配線長と前記第２配線長とが等しいことを特徴とする請求項１から５の何れか一項に記載の電子回路装置。
7. 前記複数の半導体チップは、平面視で９０°毎に回転させて配置可能であり、
   前記ルータ間の配線長は、第３配線長及び第４配線長を含み、
   前記第３配線長と前記第４配線長とが異なることを特徴とする請求項１から６の何れか一項に記載の電子回路装置。
8. 前記複数の半導体チップが２次元アレイ状に配置され、
   前記一対の基板が複数配置されていることを特徴とする請求項１から７の何れか一項に記載の電子回路装置。
9. 前記複数の半導体チップが３次元アレイ状に配置され、
   前記一対の基板が複数配置されていることを特徴とする請求項１から７の何れか一項に記載の電子回路装置。

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