KR20180094113A - 칩렛들을 마운팅하기 위한 사이트들의 패턴을 갖는 인터포저 - Google Patents

칩렛들을 마운팅하기 위한 사이트들의 패턴을 갖는 인터포저 Download PDF

Info

Publication number
KR20180094113A
KR20180094113A KR1020187022645A KR20187022645A KR20180094113A KR 20180094113 A KR20180094113 A KR 20180094113A KR 1020187022645 A KR1020187022645 A KR 1020187022645A KR 20187022645 A KR20187022645 A KR 20187022645A KR 20180094113 A KR20180094113 A KR 20180094113A
Authority
KR
South Korea
Prior art keywords
sites
interposer
connection points
signal
substrate
Prior art date
Application number
KR1020187022645A
Other languages
English (en)
Inventor
누완 에스. 자야세나
데이비드 에이. 로버츠
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Publication of KR20180094113A publication Critical patent/KR20180094113A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81139—Guiding structures on the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8114—Guiding structures outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/8185—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/90—Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/98—Methods for disconnecting semiconductor or solid-state bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06531—Non-galvanic coupling, e.g. capacitive coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06531—Non-galvanic coupling, e.g. capacitive coupling
    • H01L2225/06534—Optical coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structure Of Printed Boards (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

설명된 실시예들은 인터포저 내부에 위치된 신호 라우트들을 갖는 인터포저를 포함한다. 인터포저는 패턴으로 배열된 사이트들의 셋을 포함하고, 각각의 사이트는 연결 지점들의 셋을 포함한다. 각각의 사이트내 각각의 연결 지점은 신호 라우트들 중 대응하는 신호 라우트에 결합된다. 집적 회로 칩렛들은 사이트들 상에 마운트될 수 있고 마운트된 집적 회로 칩렛들에 대한 신호 커넥터들은 대응하는 사이트들에 대한 연결 지점들의 일부 또는 전부에 결합될 수 있어서 칩렛들을 대응하는 신호 라우트들에 결합시킬 수 있다. 칩렛들은 그런 다음 연결 지점들 및 신호 라우트들을 통하여 신호들을 발신 및 수신할 수 있다. 일부 실시예들에서, 각각의 사이트들에 연결 지점들의 셋은 동일하고, 즉, 동일한 물리적 레이아웃을 가진다. 다른 실시예들에서, 각각의 사이트에 대한 연결 지점들의 셋은 두개 이상의 물리적 레이아웃들 중 하나의 레이아웃으로 배열된다.

Description

칩렛들을 마운팅하기 위한 사이트들의 패턴을 갖는 인터포저
설명된 실시예들은 인터포저들에 관한 것이다. 보다 상세하게는, 설명된 실시예들은 집적 회로 칩렛(chiplet)들을 마운팅하기 위한 사이트들의 패턴들을 갖는 인터포저들에 관한 것이다.
두개 이상의 집적 회로 칩들이 서로 상호연동하는 것이 가능한 멀티-칩 통합은 설계자들이 수 년동안 부딪쳐온 디자인 난제이다. 멀티-칩 모듈들, 패키지내 시스템들 (SiP : systemsinapackage), 및 3-차원 칩 스태킹(stacking)을 이용하는 것과 같은 멀티-칩 통합을 위한 몇몇의 기술들이 제안되었다. 비록 현존하는 기술들은 일반적으로는 멀티-칩 통합을 가능하게 하지만, 현존하는 기술들은 파워 소모, 디자인의 복잡도, 전용/통상 엘리먼트들, 및/또는 부적절한 성능에 면에서 결점들을 가진다. 멀티-칩 통합은 따라서 난제가 잔존한다.
도 1은 일부 실시예들에 따른 인터포저를 예시하는 블럭 다이어그램을 제공한다.
도 2는 일부 실시예들에 따른 인터포저의 등축도를 제공한다.
도 3은 일부 실시예들에 따른 사이트(site)를 예시하는 블럭 다이어그램을 제공한다.
도 4는 일부 실시예들에 따른 인터포저내 신호 라우트들을 예시하는 블럭 다이어그램을 제공한다.
도 5는 일부 실시예들에 따른 인터포저상에 마운트된 칩렛들을 예시하는 블럭 다이어그램을 제공한다.
도 6은 일부 실시예들에 따른 인터포저내 회로 소자들을 예시하는 블럭 다이어그램을 제공한다.
도 7은 일부 실시예들에 따른 인터포저를 제조하기 위한 프로세스를 예시하는 플로우 차트를 제공한다.
도 8은 일부 실시예들에 따른 칩렛을 인터포저에 마운팅하기 위한 프로세스를 예시하는 플로우 차트를 제공한다.
도면들 및 설명 전체에서, 같은 도면 번호들은 동일한 도면 엘리먼트들을 나타낸다.
이하의 설명은 관련 기술 분야에 통상의 기술자가 설명된 실시예들을 만들고 사용하는 것을 가능하게 하기 위해 제공되고, 특정 애플리케이션 및 그것의 요건들의 상황하에서 제공된다. 설명된 실시예들에 대한 다양한 수정예들은 당해 기술분야의 통상의 기술자들에 용이하게 명확해질 것이고, 본 출원에서 정의된 일반 원리들은 설명된 실시예들의 범위를 벗어나지 않고서 다른 실시예들 및 애플리케이션들에 적용될 수 있다. 따라서, 설명된 실시예들은 도시된 실시예들에 제한되지 않고, 하지만 본 출원에 개시된 원리들 및 특징들을 따르는 가장 넓은 범위에 부합될 것이다.
개요
설명된 실시예들은 인터포저(interposer) 내부에 위치된 신호 라우트(signalroute)들을 갖는 인터포저를 포함한다. 인터포저의 표면은 패턴에 정렬된 사이트들의 셋(set)을 포함하고, 각각의 셋은 연결 지점(connectionpoint)들의 셋 (즉, 전기적으로 전도성 연결 지점들, 전자기 연결 지점들, 등)을 포함한다. 각각의 사이트내 각각의 연결 지점은 신호 라우트들 중 대응하는 신호 라우트에 결합된다. 집적 회로 칩렛들은 사이트들 상에 마운트될 수 있고 사이트들에 대한 연결 지점들의 일부 또는 전부에 결합됨으로써, 칩렛들을 대응하는 신호 라우트들에 결합시킨다. 칩렛들은 그런 다음 연결 지점들 및 신호 라우트들을 통하여 신호들 (데이터 신호들, 제어 신호들, 파워/접지, 등)을 발신 및 수신할 수 있다.
일부 실시예들에서, 각각의 사이트들에 연결 지점들의 셋은 동일하고, 즉, 동일한 물리적 레이아웃(layout)을 가진다. 이들 실시예들에서, 각각의 사이트에 연결 지점들이 동일하기 때문에, 사이트들 중 하나의 사이트에 결합될 수 있는 칩렛은 임의의 사이트들에 호환하여 결합될 수 있다. 다른 실시예들에서, 각각의 사이트에 대한 연결 지점들의 셋은 두개 이상의 물리적 레이아웃들 중 하나의 레이아웃 (즉, 사이트들의 두개 이상의 서브셋들은 연결 지점들의 상이한 레이아웃들을 가진다)으로 배열된다. 이들 실시예들중 일부에서, 각각의 두개 이상의 물리적 레이아웃들을 갖는 사이트들은 패턴 (예를 들어, 균일한 패턴, 반복 패턴, 등)으로 배열된다. 예를 들어, 사이트들은 체터보드(checkerboard) 패턴내 제 1 레이아웃 (연결 지점들의)와 제 2 레이아웃 사이에서 교번할 수 있고, 특정 영역 (로우(row), 물리적 영역, 등)에 사이트들은 제 1 레이아웃을 가지지만 한편 인접한 영역에 사이트들은 제 2 레이아웃, 등을 가진다.
일부 실시예들에서, 인터포저는 사이트들의 일부 또는 전부에 대한 연결 지점들에 결합된 및/또는 대응하는 신호 라우트들에 결합된 회로 소자들을 포함한다. 예를 들어, 일부 실시예들에서, 인터포저는 : 네트워크 프로세싱 회로들 (스위치들, 라우터들, 등), 중계기 회로들, 프로세싱 회로들, 이산 엘리먼트들 (커패시터들, 저항기들, 등), 및/또는 다른 회로 소자들 중 하나 이상을 포함한다. 이들 실시예들에서, 회로 소자들은 사이트들 상에 마운트된 칩렛들과 상호연동(interoperate)하도록 구성된다 (즉, 칩렛들로 향하거나 또는 칩렛들로부터 수신된 신호들, 데이터, 등에 기초하여 동작을 수행).
인터포저는 마운팅 칩렛들을 마운팅하기 위한 사이트들의 패턴을 갖기 때문에, 각각의 사이트는 연결 지점들의 특정 레이아웃을 갖고, 칩렛 생산자들 (설계자들, 제조자들, 등)은 표준화된 물리적 인터페이스들을 갖는 칩렛들을 생산할 수 있다. 따라서 생산자는 인터포저 및/또는 맞춤화된 칩렛 인터페이스에 디자인 노력을 쏟기보다는 칩렛 설계에 집중할 수 있다. 이는 반-맞춤형 칩렛 - 인터포저 시스템, 칩렛 및 인터포저의 출시시간 단축, 다중 공정 사이트의 통합, 실리콘 IP(silicon-intellectualproperty) 재사용 등을 가능하게 함으로써 개선된 멀티-칩 통합을 가능하게 한다.
칩렛들
전술 한 바와 같이, 설명된 실시예들은 칩렛이 마운팅 될 수 있는 인터포저를 포함한다. 일반적으로, 칩렛들은 본 출원에서 설명된 인터포저 상에 마운트될 수 있는 임의의 유형의 칩, 패키징된 디바이스, 모듈, 등을 포함한다. 일부 실시예들에서, 칩렛들은 집적 회로들 및/또는 다른 회로 소자들과 함께 구성된다. 예를 들어, 일부 실시예들에서, 칩렛들은 컴퓨터 로직 예컨대 중앙 프로세싱 유닛들 (CPU들) 및 그래픽스 프로세싱 유닛들 (GPU들); 애플리케이션 특정 집적 회로들 (ASIC들); 캐시들 및 캐시 제어기들; 코-프로세서들 또는 컴퓨터 가속 블럭들; 프로그램 가능한 로직 예컨대 필드 프로그램 가능한 게이트 어레이들 (FPGA들); 휘발성 또는 비-휘발성 메모리 모듈들; 스크래치패드 모듈들 (예를 들어, 자체 어드레스를 가진 저-레이턴시 일시적 데이터 저장소들); 네트워크 트래픽 프로세싱 회로들 예컨대 제어기들, 셰이퍼(shaper)들, 필터들, 및 라우터들/스위치들; 아날로그 회로 컴포넌트들 예컨대 셀룰러 또는 Wi-Fi 엘리먼트들; 이산 회로 소자들 예컨대 커패시터들, 저항기들, 등; 센서들/센서 어레이들; 미디어 프로세서들; 및/또는 다른 회로 소자들을 포함한다. 일부 실시예들에서, 칩렛들은 능동 또는 수동 기계적 컴포넌트들 예컨대 냉각/절연 인서트들; 가열 인서트들; 물리적 스페이서(spacer)들; 광원들; 외부 신호 (예를 들어, 네트워크, 데이터 버스, 등) 커넥터들 또는 인터페이스들; 인터-칩 소켓들; 및/또는 다른 컴포넌트들을 포함한다.
본 출원에서 인터포저에 마운트되는 칩렛을 설명함에 있어서, 용어 "칩렛(chiplet)"은 베어(bare) 반도체 칩에 한정되지 않고, 칩이 수용된 패키지를 커버하는 것으로 이해되도록 의도된다. 추가하여, 상기에서 설명된 것 처럼, 일부 "칩렛들"은 다른 엘리먼트들을 갖는 반도체 칩을 포함하거나 또는 반도체 칩을 포함하지 않는다. 이런 "칩렛들"에 대하여, 용어는 단순히 편의를 위하여 사용된다. 일반적으로, 본 출원에서 사용되는 칩렛은 인터포저 상에 마운트될 엘리먼트를 의미한다.
인터포저
도 1은 일부 실시예들에 따른 인터포저(100)를 예시하는 블럭 다이어그램을 제공한다. 도 2는 일부 실시예들에 따른 인터포저(100)의 등축도를 제공한다. 일반적으로, 인터포저 (100)는 많은 사이트(site)들 (102)을 제공하는 디바이스이다. 칩렛들이 인터포저 (100)를 통하여, 서로간에 및/또는 인터포저 (100)와 상호연동하는 것을 가능하게 하기 위해 칩렛들은 사이트들 (102) 상에 마운트될 수 있다.
도 1에 도시된 바와 같이, 인터포저 (100)는 기판 (104)을 포함한다. 기판 (104)은 하나 이상의 재료들 예컨대 반도체 재료, 플라스틱 재료, 세라믹 또는 유리 재료, 및/또는 다른 재료로 제조된다. 일부 실시예들에서, 기판 (104)이 제조되는 재료는 신호 라우트들 (예를 들어, 전기 신호들, 전자기 신호들, 등을 위하여)이 기판 (104)상에 또는 기판에 위치되는 것을 가능하게 하기 위해 선택된다. 예를 들어, 일부 실시예들에서, 기판 (104)은 전적으로 또는 부분적으로 전기 절연체의 특성들을 갖는 재료로 제조된다. 추가적으로, 일부 실시예들에서, 회로 소자들은 기판 (104)에 형성/제조 및/또는 다른식으로 기판에 위치된다.
사이트들 (102)은 적어도 부분적으로 대응하는 레이아웃에 연결 지점들의 셋을 가짐으로써 특성화되는 기판 (104)의 영역들이다. 도 3은 일부 실시예들에 따른 사이트(102)를 예시하는 블럭 다이어그램을 제공한다. 도 3에 도시된 바와 같이, 사이트 (102)는 9개의 정사각형 연결 지점들 (300) (명확성을 위하여 단지 가장 왼쪽의 세개의 연결 지점들 (300)이 그렇게 라벨링된다)을 포함한다. 도 3에 사이트 (102)내 연결 지점들 (300)은 전력 및 접지 연결들인 파워 및 접지, 클럭 및 여분/백업 클럭인 클럭 ("CLK") 및 클럭_r ("CLK_R"), 네트워크 통신 제어인 통신 ("COMM"), 및 개별 데이터 연결들인 데이터[1]-데이터[4]를 포함한다. 각각의 연결 지점은 사이트 상에 마운트된 칩렛에 대한 신호 커넥터들을 인터 포저 (100)에 대응하는 신호 라우트들에 결합하기위한 하나 이상의 전기, 전자기 및/또는 다른 메커니즘을 포함한다. 예를 들어, 일부 실시예들에서, 연결 지점들 (300)은 전도성 연결 메커니즘들 (예를 들어, 솔더 범프들, 입력-출력 패드들, 스루-실리콘 비아 (TSV들), 소켓들, 등), 유도성 또는 정전용량성 연결 영역들, 및/또는 다른 메커니즘들을 포함한다.
일부 실시예들에서, 인터포저 (100)상에 각각의 사이트 (102)는 동일한 레이아웃의 연결 지점들을 포함한다. 예를 들어, 일부 실시예들에서, 각각의 사이트는 도 3 에 도시된 연결 지점들 (300)의 레이아웃을 포함한다. 이들 실시예들에서, 인터포저 (100)상의 임의의 하나의 사이트 (102)상에 마운트될 수 있는 칩렛은 임의의 다른 사이트 (102)상에 호환하여 마운트될 수 있다. 다시 말해서, 칩렛이 어느 사이트 (102)에 마운트되는 간에, 칩렛은 사이트 (102)내 연결 지점들에 연결할 수 있다. 이들 실시예들에서, 상이한 유형들의 칩렛들은 공통 연결 지점 레이아웃에 연결하기 위한 인터페이스로 설계 될 수 있어서, 칩렛이 인터 포저 (100) 상에 마운트될 위치 및/또는 인터포저 (100)상의 사이트에 대한 연결 지점을을 맞춤화하는 것에 기초하여 칩렛에 대한 인터페이스를 맞춤화 할 필요가 없다.
일부 실시예들에서, 인터포저 (100)상에 각각의 사이트는 연결 지점들의 두개 이상의 레이아웃들 중 하나의 레이아웃을 포함한다. 예를 들어, 일부 실시예들에서, 연결 지점들의 제 1 레이아웃은 도 3 에 도시된 연결 지점들 (300)을 포함하고, 연결 지점들의 제 2 레이아웃은 상이한 수, 배치, 및/또는 유형의 연결 지점들을 가질 수 있는 상이한 배열의 연결 지점들을 포함한다. 예를 들어, 일부 실시예들에서, 연결 지점들의 제 1 레이아웃은 고-대역폭 또는 고속 데이터 상호연결 (또는 특정 클럭, 잉여 파워 연결 지점들, 등)을 위한 연결 지점들을 포함하고 한편 제 2 레이아웃은 더 낮은 대역폭 또는 더 낮은-속도 상호연결에 대한 연결 지점들을 포함한다. 이들 실시예들에서, 상이한 유형들의 칩렛들은 연결 지점들의 두개 이상의 레이아웃들 중 하나의 레이아웃에 연결되도록 디자인 될 수 있고, 칩렛들의 일부 맞춤화를 가능하게 하지만 (예를 들어, 칩렛이 특정 대역폭을 갖는 버스를 액세스하는 것을 가능하게 하는), 그러나 칩렛 및/또는 인터포저 (100)에 대한 인터페이스를 맞춤화하는 일부 요구들을 없앤다.
인터포저 (100)상에 사이트들 (102)이 연결 지점들의 하나 또는 두개 이상의 상이한 레이아웃들을 포함하는 실시예들에서, 상이한 레이아웃들을 갖는 사이트들 (102)은 다양한 방식들로 인터포저 (100)상에 위치될 수 있다. 예를 들어, 일부 실시예들에서, 인터포저 (100) 상에 사이트들 (102)의 가장 왼쪽의 컬럼의 사이트들 (102)은 상기-설명된 제 1 레이아웃을 갖는 연결 지점들을 포함하고 및 사이트들 (102)의 나머지 컬럼들은 제 2 레이아웃과 제 1 레이아웃 사이에서 교번하여, 컬럼들은 교번하는 레이아웃들을 가진다. 다른 예로서, 일부 실시예들에서, 미리 결정된 위치들에 사이트들(102) (하나 걸러서의 사이트 (102), 인터포저 (100)의 중간에 있는 하나 이상의 사이트 (102), 인터 포저 (100)의 코너들상의 사이트 (102) 등) 에 대한 연결 지점들의 레이아웃은 제 1 레이아웃을 갖는 연결 지점들을 포함하고, 나머지 사이트들 (102)은 제 2 레이아웃을 갖는 연결 지점들을 갖는다. 또 다른 예로서, 일부 실시예들에서, 일부 사이트들 (102)은 단지 다른 사이트들 (102)의 세브셋에 대한 연결 지점들에 결합되는 신호 라우트들에 연결하는 연결 지점들을 포함하고, 이들 연결 지점들은 대응하는 사이트들 (102)과 다른 사이트들 (102)의 서브셋 사이에서 저-레이턴시 또는 고-대역폭 액세스 (즉, 고속 연결)을 제공한다.
일부 실시예들에서, 연결 지점들의 일부 또는 전부는 인터포저 (100) 내에 위치된 (내장된, 라우팅된, 등) 신호 라우트들에 결합된다. 예를 들어, 일부 실시예들에서, 인터포저 (100)상에 또는 인터포저내에 제조된 하나 이상의 전기적으로 전도성 (예를 들어, 금속, 등) 트레이스들, 전자기 (예를 들어, 광학적, 마이크로파, 등) 경로들, 및/또는 다른 신호 라우트들을 인터포저 (100)는 포함한다. 이들 실시예들에서, 컨택, 도파로, 비아, 및/또는 다른 커넥터는 각각의 연결 지점으로부터 대응하는 신호 라우트로 연장되어, 연결 지점과 대응하는 신호들이 전달될 수 있는 신호 라우트 사이에 전기적, 광학적, 기계적, 등 연결부를 형성한다. 예를 들어, 도 3 에 도시된 파워 연결 지점은 컨택 또는 비아를 통하여 인터포저 (100)에 파워 레일(powerrail)에 연결될 수 있고, 데이터[1]-데이터[4] 연결 지점들은 컨택, 비아, 도파로, 등을 통하여 인터포저 (100)내 대응하는 데이터 버스의 링크들에, 등 연결될 수 있다.
도 4는 일부 실시예들에 따른 인터포저내 신호 라우트들을 예시하는 블럭 다이어그램을 제공한다. 도 4 에서, 인터포저 (100)상에 사이트(102)들의 셋은 신호 라우트들 (400-404)을 모호하게 하는 것을 피하기 위해 파선들을 이용하여 연결 지점들 (406)이 도시된다. (도 4 에서, 사이트들 (102) 중 단지 하나만이 라벨링되고 단지 소수의 연결 지점들 (406)이 명확성을 위하여 라벨링된다.) 추가하여, 각각의 신호 라우트들 (400-404) 및 각각의 신호 라우트들 (400-404)이 연결되는 연결 지점들의 셋 (406)이 유사한 패턴을 이용하여 음영 처리된다. 예를 들어, 신호 라우트 (400) 및 대응하는 연결 지점들 (406) (사이트들 (102)의 서브셋내 최상부 왼쪽 연결 지점들 (406)인)은 왼쪽에서 오른쪽으로 기울어지는 넓은 간격의 해시 마크 패턴을 사용하여 음영 처리된다.
도 4 에 도시된 바와 같이, 신호 라우트 (400)는 인터포저 (100)의 최상부 및 왼쪽 에지를 따라서의 사이트내 최상부-왼쪽 연결 지점(406)간에 이어진다. 이 실시예에서, 신호 라우트 (400)는 각각의 대응하는 연결 지점들 (406)에 연결되고, 이는 동일한 신호가 (예를 들어, 파워 신호, 이는 지정된 전압에서 정상상태 신호(steadysignal)이다) 각각의 대응하는 연결 지점들 (406)에 제공되는 것을 가능하게 한다. 추가하여, 신호 라우트 (402)는 인터포저 (100)의 최상부 및 왼쪽 에지를 따라서의 사이트내 최상부-중간 연결 지점(406)간에 이어진다. 이 실시예에서, 신호 라우트 (402)는 각각의 대응하는 연결 지점들 (406)에 연결되고, 이는 동일한 신호가 (예를 들어, 클럭신호) 각각의 연결 지점들 (406)에 제공되고 및/또는 연결 지점들 (406) 중 소정의 것으로부터 신호 라우트 (402)에 결합된 각각의 다른 연결 지점들 (406)으로 발송되는 것을 가능하게 한다. 예를 들어, 일부 실시예들에서, 인터포저의 최상부 오른쪽 사이트 (102) 상에 마운트된 칩렛은 신호 라우트 (402)를 통하여, 신호 라우트 (402)가 연결된 다른 사이트들 (102)의 각각의 대응하는 연결 지점들 (406)에 제공되는 클럭 신호를 생성한다.
비록 신호 라우트들 (400-404)이 인터포저 (100)의 최상부 및 왼쪽 에지들 상에 사이트들 (102)에 연결 지점들 (406)에만 연결되는 것으로 도시되었지만, 일부 실시예들에서, 특정 유형 (파워, 데이터, 등)의 각각의 연결 지점 (406)이 인터포저 (100)내 적어도 일부의 사이트들 (102)에 다른 연결 지점들 (406)과 대응하는 신호 라우트를 통하여 연결된다. 예를 들어, 일부 실시예들에서, 파워 신호를 라우팅할 수 있는 신호 라우트 (400)는 인터포저 (100)내 각각의 사이트 (102)에 적어도 하나의 연결 지점 (406)에 연결될 수 있어서 각각의 사이트 (102) 상에 마운트된 칩렛에 대응하는 신호를 제공할 수 있다. 다른 예로서, 일부 실시예들에서, 각각의 사이트들 (102)에 대한 데이터 연결 지점들 (406)은 대응하는 신호 라우트들 (예를 들어, 네트워크 버스)를 통하여 함께 결합됨으로써, 각각의 사이트들 (102)에 마운트된 칩렛이 인터포저 (100)상의 다른 사이트들 상에 마운트된 각각의 다른 칩렛들에 데이터/정보를 전달하는 것을 가능하게 한다. 일부 실시예들에서, 데이터 연결 지점들 (406)/신호 라우트들은 사이트(102)들의 일부 또는 전부간에 네트워크(예를 들어, 링(ring), 메시(mesh), 트리(tree), 및/또는 다른 네트워크 토폴로지)를 형성한다.
일부 실시예들에서, 사이트들 (102)의 전부는 연결 지점들 (406)의 동일한/매칭 레이아웃을 가진다. 이들 실시예들 중 일부에서, 대응하는 신호 라우트들은 각각의 연결 지점 (406) 사이에서 라우팅되어, 각각의 유형의 연결 지점 (406) (파워, 데이터, 등)에 대하여 신호 라우트들의 그리드, 트리(tree), 등을 형성한다. 일부 실시예들에서, 사이트들 (102)의 서브셋들은 연결 지점들 (406)의 상이한 레이아웃을 가진다. 이들 실시예들에서, 하나 이상의 신호 라우트들은 동일한 유형들의 연결 지점들 (406) 사이에서 라우팅된다.
상기에서 설명된 것 처럼, 일부 실시예들에서, 신호 라우트들은 인터포저 (100)내에서 네트워크를 형성한다. 다시 말해서, 사이트(102)들의 일부 또는 전부내 연결 지점들 (406)은 두개 이상의 사이트들 (102) 사이에서 통신하기 위한 네트워크를 형성하는 인터포저 (100)내 신호 라우트들에 결합된 연결 지점들 (406)을 포함한다. 이들 실시예들에서, 사이트(102)들의 일부 또는 전부는 네트워크 (링, 메시, 트리 또는 다른 것)의 일부이고 ID를 가지며, 및 인터포저 (100)내 회로 소자들 또는 칩렛들내 회로들은 따라서 네트워크 상에서 통신을 라우팅한다.
일부 실시예들에서, 사이트(102)들의 일부 또는 전부는 칩렛들을 사이트에 마운팅하기 위한 하나 이상의 메커니즘들 예컨대 땜납(solder)/접착제 패드들 또는 영역들, 기계적 커넥터들 (소켓들/플러그들, 리시버(receiver)들, 클램프들, 스크류들, 자석들, 등), 정렬 메커니즘들 (가이드들, 돌출부들/만입부들, 등), 및/또는 다른 마운팅 메커니즘들을 포함한다.
비록 인터포저 (100)가 특정 수 및 형상의 사이트들 (102)을 가지고 도면들 1-4 (및 인스턴트(instant) 애플리케이션에 다른 도면들)에 제공되지만, 일부 실시예들에서 상이한 수의 사이트들 (102) 및/또는 형상의 사이트들 (102)이 인터포저 (100) 상에서 이용 가능할 수 있다. 예를 들어, 사이트들 (102)은 둥근, 삼각형, 십자가-형상, 등 일 수 있고 임의의 대응하는 패턴으로 배열될 수 있다. 추가하여, 비록 인터포저 (100)가 직사각형의 형상으로 도시되지만, 일부 실시예들에서, 인터포저 (100)는 다른 형상이다. 또한, 비록 특정 수, 배열, 및 형상의 연결 지점들이 도 3 에 도시되지만, 일부 실시예들에서, 상이한 수, 배열, 유형, 및/또는 형상의 연결 지점들이 사용된다. 예를 들어, 일부 실시예들에서, 사이트들 (102)의 일부에 대한 연결 지점들은 64, 128, 또는 다른 수의 둥근-형상의 메모리 시스템 버스 연결 지점들을 포함한다.
비록 도 1은 동일한 사이즈 및 형상인 사이트들 (102)을 도시하지만, 일부 실시예들에서, 사이트들 (102)은 하나 초과의 사이즈 및/또는 형상이다. 예를 들어, 일부 실시예들에서, 사이트들은 반드시 패턴을 반복하지 않고 임의의 균일한 패턴으로 배열될 수 있다. 예를 들어, 사이트들의 외주(outerperimeter)는 제 1 형상 (예를 들어, 직사각형, 둥근, 다각형, 등)을 가질 수 있지만 사이트들의 안쪽 영역은 제 2 형상 (예를 들어, L-형상, 정사각형, 둥근, 삼각형, 등)을 가진다. 다른 예로서, 일부 실시예들에서, 사이트들 (102)은 메인/전체 패턴에서 반복되는 서브 패턴으로 두개 이상의 형상을 포함하여 예컨대, 정사각형 사이트 (102)의 두개의 변들상에 둘러싸인 L 자형 사이트 (102), 정사각형들의 메인 패턴 내에 정사각형 서브 패턴을 형성한다. 일부 실시예들에서, 사이트(102)들의 두개 이상의 패턴들이 인터포저 (100)상에 제공될 수 있다. 예를 들어, 하나 이상의 사이트들 (102)은 상이한 형상이고 다른 사이트들 (102)과 상이한 패턴을 형성한다. 이들 실시예들에서, 임의 개수의 사이트들은 특정 형상을 가질 수 있고 임의 개수의 다른 사이트들은 하나 이상의 다른/상이한 형상들을 가질 수 있다. 예를 들어, 일부 실시예들에서, 하나 이상의 사이트들은 제 1 형상을 가질 수 있고 임의의 나머지 사이트들은 제 2 형상을 가질 수 있다.
인터포저는 임의의 유형의 전자 디바이스에 있을 수 있고 및/또는 임의의 유형의 전자 디바이스에 사용될 수 있다. 예를 들어, 인터포저는 데스크탑 컴퓨터, 서버 컴퓨터, 스마트 폰, 장난감, 네트워크 장비, 청각/시각 장비 (프로젝터들, 텔레비전들, 스테레오 수신기들, 등), 차량들 (자동차, 트럭들, 배(boat)들, 등), 산업용 제어기, 로봇, 및/또는 다른 전자 디바이스들에 있을 수 있고 및/또는 그런 것들에 사용될 수 있다.
인터포저 상에 마운트된 칩렛들
도 5는 일부 실시예들에 따른 인터포저상에 마운트된 칩렛들을 예시하는 블럭 다이어그램을 제공한다. 도 5에 대하여, 단지 몇개의 이용 가능한 사이트들 (102)이 명확성을 위하여 도시되고; 그러나, 4x4 배열의 사이트들 (102)이 인터포저 (100) 상에 존재한다. 추가하여, 비록 연결 지점들이 도 5 명확성을 위하여 도시되지 않았지만, 연결 지점들의 셋이 상기에서 설명된 것 처럼 인터포저 (100)상의 각각의 사이트 (102)에 이용 가능하다. 이하에 제공되는 예제에 대하여, 각각의 사이트에 연결 지점들 (102)은 도 3 에 도시된 것들과 동일한 것으로 가정된다. 그러나, 일부 실시예들에서, 인터포저 (100)는 상이한 수, 형상, 및/또는 배열의 사이트들 (102) 및/또는 연결 지점들을 포함한다는 것을 상기한다.
도 5에 도시된 바와 같이, 칩렛들 (500-510)은 인터포저 (100) 상의 사이트들 (102) 상에 마운트된다. 칩렛들 (500 및 502)은 칩렛들 (500-502)은 인터포저 (100)상의 단일 사이트에만 마운트되고 -- 다수의 사이트들 (102)에 걸쳐있지 않다는 점에서 "1x1 " 칩렛들이다. 칩렛들 (500-502)은 대응하는 사이트 (102)에 연결 지점들에 결합된 하나 이상의 신호 커넥터들을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 칩렛 (500)은 많은 계산 회로들을 포함하고 대응하는 사이트 (102)내 각각의 연결 지점에 결합되어 -- 칩렛 (500)에 대한 파워 및 접지 신호 커넥터들은 대응하는 연결 지점들에 결합되고, 칩렛 (500)에 대한 데이터 신호 커넥터들은 데이터[1]-데이터[4] 연결 지점들, 등에 결합된다. 그러나, 일부 실시예들에서, 소정의 사이트내 연결 지점들의 일부 또는 전부는 사용되지 않을 수 있다 (즉, 사이트 (102) 상에 마운트된 칩렛상의 신호 커넥터들에 결합되지 않을 수 있다)는 것에 유의한다. 예를 들어, 일부 실시예들에서, 칩렛 (502)은 계산 회로들을 포함하지만, 그러나 내적으로-생성된 클럭을 사용하고, 따라서 클럭 및/또는 클럭_r을 위한 신호 커넥터들을 포함하지 않는다. 다른 예로서, 일부 실시예들에서, 칩렛 (502)은 신호 커넥터들 없는 열 스페이서(thermalspacer)이고, 따라서 칩렛 (502)은 대응하는 사이트 (102)내 임의의 연결 지점들에 연결하지 않는다.
칩렛들 (504-510)은 칩렛들 (504-510) 및/또는 칩렛 패키지들이 인터포저 (100) 상에 다수의 사이트들 (102)에 걸쳐 이어진다는 점에서 멀티-사이트 칩렛들이다. 예를 들어, 도 5 에 도시된 바와 같이, 칩렛 (504)은 여섯개의 사이트들 (102)에 이어지는 2x3 칩렛이고, 또는 이의 패키지는 여섯개 사이트들 (102)에 걸쳐 이어지고, 칩렛 (508)은 불규칙적인 형상으로 세개의 사이트들 (102)에 걸쳐 이어지는 L-형상의 2x1 칩렛이다. 칩렛들은 가열 또는 냉각 목적, 등을 위하여 더 많은 공간을 이용하는 것, 하나의 사이트에 의해 제공되는 것보다 칩렛 회로부 및/또는 패키징을 위해 더 많은 공간을 이용하는 것을 포함하여 다양한 이유들 때문에 사이트들(102)에 걸쳐 이어질 수 있다. 일부 실시예들에서, 칩렛들은 사이트들 (102)에 걸쳐 이어져서 칩렛들이 추가의 사이트들 (102)에 의해 제공되는 추가 연결 지점들을 이용하는 것을 가능하게 한다. 예를 들어, 칩렛 (504)이 단일 파워 연결 지점에 의해 제공되는 것보다 더 많은 파워를 사용하는 계산 회로들 또는 메모리 회로들을 포함한다고 가정하면, 칩렛 (504)은 다수의 사이트들에 걸쳐 이어질 수 있어서 칩렛 (504)이 다수의 사이트들의 각각에 파워 연결 지점들을 사용하는 것을 가능하게 한다. 다른 예로서, 칩렛 (504)이 단일 사이트내 네트워킹 연결 지점들에 의해 제공되는 것보다 더 많은 대역폭을 (예를 들어, 더 넓은 버스, 더 높은 데이터 속도, 등) 사용하는 네트워킹 회로들을 포함한다고 가정하면, 칩렛 (504)은 다수의 사이트들에 걸쳐 이어질 수 있어서 칩렛 (504)이 다수의 사이트들의 각각에 네트워크 연결 지점들을 사용하는 것을 가능하게 한다. 상기에서 설명된 것 처럼, 칩렛 (504)은 다양한 사이트들 (102)내 모든 연결 지점들을 사용할 수 있거나 또는 사용하지 않을 수 있다.
하나의 사이트 (102)가 비어 있다는 것에 유의한다. 일부 실시예들에서, 칩렛은 사이트에 마운트된 인터포저 (100) 및/또는 칩렛들이 동작하기 위해 모든 사이트 또는 특정 사이트의 전부에 마운트될 필요는 없다. 예를 들어, 일부 실시예들에서, 사이트들 (102)의 부분 커버리지(coverage)가 허용된다. 이들 실시예들에서, 예를 들어, 칩렛 (502)은 빈 사이트 (102) 부분을 커버하도록 연장될 수 있고 -- 칩렛 (502)내 신호 커넥터들은 사이트 (102)내 대응하는 연결 지점들에 연결될 수 있다.
설명된 실시예들에서, 칩렛들의 스택들이 인터포저 (100)에 결합된다. 예를 들어, DRAM 메모리 칩들은 서로에 (TSV들, 유도성 또는 정전용량성 통신, 등을 통하여) 적층되고 통신가능하게 결합되고, DRAM 메모리 칩들의 스택이 인터포저 (100)상에 하나 이상의 사이트들상에 마운트될 수 있다. 이들 실시예들에서, 칩렛들의 스택들은 본 출원에서 설명된 것처럼 인터포저 (100)를 사용하도록 구성된다.
상기에서 설명된 것 처럼, 비록 도 5는 동일한 사이즈 및 형상인 사이트들 (102)을 도시하지만, 일부 실시예들에서, 사이트들 (102)은 하나 초과의 사이즈 및/또는 형상이다. 예를 들어, 일부 실시예들에서, 사이트들은 반드시 패턴을 반복하지 않고 임의의 균일한 패턴으로 배열될 수 있다. 다른 예로서, 사이트(102)들의 두개 이상의 패턴들이 인터포저 (100)상에 제공될 수 있다. 이들 실시예들에서, 및 상기에서 설명된 것 처럼, 칩렛들은 인터포저 (100) 상에 대응하는 사이트들 (102)에 마운트될 수 있다.
인터포저내 회로 소자들
일부 실시예들에서, 인터포저 (100)는 사이트(102)들의 일부 또는 전부상에 마운트된 칩렛들과 상호연동하는 능동 또는 수동 회로 소자들을 포함한다. 도 6은 일부 실시예들에 따른 인터포저(100)내 회로 소자들(600)을 예시하는 블럭 다이어그램을 제공한다. 도 6에서, 많은 사이트들 (102)은 회로 소자들 (600)을 모호하게 하는 것을 피하기 위해 파선들을 이용하여 도시되고, 명확성을 위하여, 연결 지점들은 도시되지 않는다.
일부 실시예들에서, 회로 소자들 (600)은 하나 이상의 사이트들의 일부 또는 전부에 대한 연결 지점(102)들에 결합되고 및/또는 대응하는 신호 라우트들에 결합된다. 회로 소자들은 네트워킹 회로들, 중계기 회로들, 프로세싱 회로들, 이산 엘리먼트들 (커패시터들, 저항기들, 등), 및/또는 다른 회로 소자들과 같이 칩렛들과 상호연동할 수 있는 임의의 회로 소자들을 포함할 수 있다. 본 출원에서 사용되는 "상호연동(interoperating)"은 칩렛들로부터 신호들, 데이터, 등을 획득하고 적어도 부분적으로 신호들, 데이터, 등에 기초하여 하나 이상의 동작들을 수행하는 것을 의미한다. 예를 들어, 회로 소자들은 칩렛들로부터 수신된 및/또는 칩렛들로 향하는 신호들, 데이터, 등에 계산 동작들, 신호 중계, 스케일링 또는 라우팅, 로직상의 또는 비트단위의 동작들, 디지털 신호 프로세싱, 프로토콜 변환들, 차동 신호 핸들링, 등을 수행할 수 있다.
상기에서 설명된 것 처럼, 일부 실시예들에서, 인터포저 (100)내 신호 라우트들의 일부는 인터포저(100)내 네트워크를 형성한다. 예를 들어, 신호 라우트들은 마운트된 칩렛들 및/또는 인터포저 간에 통신을 교환하기 위해 사용되는 어떤 대응하는 네트워크 기술들 (어드레스지정, 패킷화, 등)에 대한 버스의 비트들, 라인들, 또는 링크들을 형성할 수 있다. 이들 실시예들 중 일부에서, 회로 소자들 (600)은 네트워크상에서의 통신을 취급하는 네트워크 프로세싱 회로들 (스위치들, 라우터들, 등)의 일부 또는 전부를 포함한다. 예를 들어, 네트워크 프로세싱 회로들은 제 1 사이트 (102) 상에 마운트된 칩렛으로부터 통신을 수신할 수 있고, 제 1 사이트 (102)에 마운트된 칩렛으로부터 통신을 프로세스할 수 있고(파티션, 패킷화, 등), 제 2 사이트 (102)에 마운트된 칩렛으로 프로세스된 통신을 포워딩할 수 있다. 이들 실시예들 중 일부에서, 하나 또는 둘모두 칩렛들은 네트워크 프로세싱 회로들을 포함하지 않을 수 있다 -- 그리고 심지어 네트워크가 통신을 포워딩하기 위해 사용되는 것을 인지하지 못할 수 있다 (즉, 네트워크를 이용하여 통신하도록 구성되지 않을 수 있다). 이들 실시예들 중 다른 실시예에서, 하나 또는 둘 모두 칩렛들은 네트워크 프로세싱 회로들의 일부 또는 전부를 가지며 인터포저 (100)내 네트워크 프로세싱 회로들은 추가 프로세싱을 하여 또는 추가 프로세싱 없이 칩렛들로부터 수신된 통신을 단순히 포워딩할 수 있다.
일부 실시예들에서, 인터포저 (100)의 회로 소자는 인터포저 (100)에 대한 네트워크 라우팅 파라미터, 파워 파라미터 등을 구성하는 것과 같이 인터포저 (100)를 구성하는 칩렛으로부터의 명령들 또는 요청들을 미리 결정된 ID 또는 어드레스에서 수신하는 프로세싱 회로들을 포함한다. 이들 실시예들에서, 칩렛은 인터포저 (100) (즉, 인터포저 (100)와 상호 작용하도록 구성된 프로세싱 회로들을 포함)를 인식하고 그리고 특정 동작을 수행하고, 환경 변수들 (파워, 전압, 클럭 주파수, 버스 속도, 등)을 지정된 레벨들, 등로 설정할 수 있도록 인터포저(100)를 구성하기 위해 인터포저 (100)의 회로소자들과 상호작용할 수 있다.
인터포저 (100)가 회로 소자들 및/또는 네트워크를 위한 신호 라우트들을 포함하는 일부 실시예들에서, 칩렛들은 다양한 방식들로 네트워크를 사용할 수 있다. 예를 들어, 일부 실시예들에서, 칩렛들은 단지 단일 사이트만을 이용하여 정보를 통신한다. 이들 실시예들에서, 인터포저 (100)내 회로 소자들은 칩렛으로부터 칩렛에 대한 대응하는 신호 연결들을 통하여 칩렛으로 다시 패킷들 또는 다른 네트워크 통신을 스위칭/라우팅할 수 있다.
인터포저 제조
설명된 실시예들에서, 인터포저 (100)는 제조 프로세스 동안에 많은 동작들로 생성된다. 인터포저 (100)를 제조하기 위해 사용되는 제조 프로세스의 세부 내용은 기판 (104)이 형성되는 재료(들) (반도체, 플라스틱, 세라믹 또는 유리, 등)에 의존한다. 이하의 제조 예제에서, 제조 프로세스는 기판 (104)이 반도체 재료로 형성된 것으로 설명된다.
도 7은 일부 실시예들에 따른 인터포저(100)를 제조하기 위한 프로세스를 예시하는 플로우 차트를 제공한다. 도 7 에 도시된 동작들은 일부 실시예들에 의해 수행된 동작들의 일반적인 예제로서 제공된다는 것에 유의한다. 다른 실시예들에 의해 수행된 동작들은 상이한 순서로 수행되는 상이한 동작들 및/또는 동작들을 포함한다. 추가적으로, 비록 어떤 메커니즘들/엘리먼트들이 동작들 (예를 들어, 인터포저 (100), 기판 (104), 등)을 설명하는데 사용되지만, 일부 실시예들에서, 다른 메커니즘들이 동작들을 수행하고 및/또는 동작들은 다른 메커니즘들/엘리먼트들상에서 수행된다.
도 7 에 도시된 바와 같이, 제조 프로세스는 기판 (104) (단계 (700))을 형성하는 단계를 포함한다. 일부 실시예들에서, 이 동작은 알려진 기술들을 이용하여 반도체 재료를 형성하는 단계 예컨대 입력 재료(들)을 용융 또는 결합시키는 단계 및 거기에서 반도체 재료의 블럭들을 형성하는 단계, 반도체 재료를 도핑하는 단계, 등을 포함한다. 기판을 형성할 때, 신호 라우트들이 기판에 형성된다. 신호 라우트 (전기적, 전자기, 등)의 유형에 의존하여, 다양한 알려진 기술들이 신호 라우트들을 형성하기 위해 사용될 수 있다. 예를 들어, 전기적/전도성 재료 (예를 들어, 금속) 신호 라우트들에 대하여, 형성하는 단계는 전도성 재료 증착, 에칭 및 라우트들 충전, 등과 같은 동작들을 포함할 수 있다. 다른 예로서, 전자기 (예를 들어, 광) 신호 라우트들에 대하여, 형성하는 단계는 기판에 신호 경로들/도파로들을 생성하는 단계, 등을 포함할 수 있다.
제조 프로세스는 또한 기판에 패턴으로 배열된 복수의 사이트들 (102)을 형성하는 단계를 포함한다 (단계 (702)). 일부 실시예들에서, 이 동작은 예를 들어, 칩렛이 끼워지는 만입부들/리세스를 형성하하는 단계, 기판 내에 또는 기판 상에 하나 이상의 마운팅 또는 가이딩 엘리먼트들 (돌출부/만입부들, 파스너들 등)를 형성하는 단계, 마운트된 칩렛을 사이트 (102)에 부착하기 위해 본딩 접착제가 도포 될 수 있는 각각의 사이트를 위한 영역을 형성하는 등에 의해 개별 사이트들을 형성하는 단계를 포함한다. 일부 실시예들에서, 그러나, 연결 지점들을 제외한 사이트들은, 기판 (104)의 나머지로부터 실질적인 변형을 갖지 않는다 (즉, 기판 (104)의 물리적 영역들일 수 있고, 각각은 연결 지점들의 셋을 포함한다).
일부 실시예들에서, 사이트들은 인터포저 (100)상에 "균일한" 패턴으로 배열되어, 특정 형상의 사이트들 및/또는 연결 지점들 셋의 배치에 최소한 일정한 규칙이 있다. 일부 실시예들에서, 하나 초과의 균일한 패턴 및/또는 하나 초과의 형상의 사이트들이 있다. 예를 들어, 사이트들의 외주(outerperimeter)는 제 1 형상 (예를 들어, 직사각형, 둥근, 다각형, 등)을 가질 수 있지만 사이트들의 안쪽 영역은 제 2 형상 (예를 들어, l -형상, 둥근, 삼각형, 등)을 가진다. 이들 실시예들에서, 임의 개수의 사이트들은 특정 형상을 가질 수 있고 임의 개수의 다른 사이트들은 하나 이상의 다른/상이한 형상들을 가질 수 있다. 예를 들어, 일부 실시예들에서, 하나 이상의 사이트들은 제 1 형상을 가질 수 있고 임의의 나머지 사이트들은 제 2 형상을 가질 수 있다.
사이트들을 형성할 때 및/또는 기판을 형성할 때, 연결 지점들의 셋은 각각의 사이트들에 형성된다. 대응하는 신호 라우트 (전기적, 전자기, 등)의 유형에 의존하여, 다양한 알려진 기술들이 연결 지점들을 형성하기 위해 사용될 수 있다. 예를 들어, 전기적/전도성 재료 신호 라우트들에 대하여, 연결 지점들을 형성하는 단계는 전도성 재료 증착, 에칭 또는 드릴링, 인터포저(100)의 표면상에 전도성 패드들 형성, 등과 같은 동작들을 포함할 수 있다. 다른 예로서, 전자기 신호 라우트들에 대하여, 형성하는 단계는 에칭 또는 다른 식으로, 신호 경로들/도파로들을 생성하는 단계, 인터포저 (100)의 표면상에 전자기 수신 영역들을 형성하는 단계, 등을 포함할 수 있다. 각각의 사이트들에 연결 지점들의 셋은 비아, 도파로, 등을 이용하는 물리적 결합에 의해 기판내 하나 이상의 신호 라우트들, 대응하는 신호 라우트를 갖는 연결 지점들에 결합된다. 예를 들어, 신호 라우트 예컨대 신호 라우트 (402)는 복수의 사이트들 (102)에 대응하는 연결 지점들에 전기적으로, 광학적, 등으로 결합될 수 있다.
본 출원에서 설명된 것처럼, 각각의 사이트들에 연결 지점들의 셋은 하나 이상의 레이아웃들 중 하나의 레이아웃으로 배열된다. 일부 실시예들에서, 각각의 사이트들은 동일한 연결 지점들의 셋을 갖고, 각각의 사이트들에 연결 지점들의 셋을 형성하는 단계는 각각의 사이트에 연결 지점들의 매칭 셋들을 형성하는 단계를 포함한다. 이들 실시예들에서, 각각의 사이트들에 동일한 위치에 각각의 연결 지점은 기판내 신호 라우트의 동일한 유형에 결합된다. 예를 들어, 각각의 사이트내 소정 위치에 파워 연결 지점은 인터포저 (100)내 하나 이상의 파워 레일들 (파워 신호 라우트들) 중 하나에 결합될 수 있다.
다른 실시예들에서, 각각의 사이트에 연결 지점들은 두개 이상의 상이한 레이아웃들 중 하나의 레이아웃으로 배열되어, 연결 지점들의 셋의 매칭 레이아웃들이 사이트들의 두개 이상의 서브셋들에서 반복된다. 예를 들어, 일부 실시예들에서, 인터포저 (100)는 대응하는 사이트들 (102) 사이에서 통신하기 위한 고속 또는 고 대역폭 버스로의 연결 지점들을 포함하는 사이트 (102)의 서브셋들을 가질 수 있고, 나머지 사이트들은 보다 느린 버스 및/또는 버스 연결이 없는 연결 지점들을 갖는다. 다른 예로서, 일부 실시예들에서, 사이트 (102)의 서브셋들은 파워 및/또는 접지에 대한 더 많은 연결 지점들을 가질 수 있어서, 대응하는 파워 요건을 갖는 칩렛들이 이들 사이트들 (102)에 마운트 될 수 있다.
일부 실시예들에서, 기판 (104)을 형성할 때, 하나 이상의 회로 소자들이 기판 (104)에 형성된다. 기판(104)에 사용되는 재료에 의존하여, 다양한 알려진 기술들이 회로 소자들을 형성하기 위해 사용될 수 있다. 예를 들어, 기판 (104)이 반도체 재료로 형성된 때, 동작들 예컨대 재료 증착, 에칭 및 충전, 등이 기판(104)에 집적 회로들 또는 이산 회로 소자들 (저항기들, 커패시터들, 등)을 형성하기 위해 사용될 수 있다. 다른 예로서, 기판이 세라믹, 플라스틱, 등으로 형성된 때 다양한 회로 소자들이 기판 (104)이 형성될 때 기판(104)에 배치될 수 있다.
인터포저에 칩렛들 마운팅
설명된 실시예들에서, 칩렛들이 인터포저 (100)상에 마운트될 수 있다. 일반적으로, 인터포저 (100) 상에 칩렛을 "마운팅(mounting)"함에 있어서, 칩렛이 인터포저 (100)를 사용하여, 인터포저에 대하여 및/또는 인터포저와 하나 이상의 동작을 수행 할 수 있도록 인터포저 (100)에 고정/영구적으로 또는 착탈 가능하게/일시적으로 칩렛들이 고정된다. 예를 들어, 마운트된 칩렛은 인터포저 (100) 상에 마운트된 다른 칩렛과, 인터포저 (100) 그 자체와 (예를 들어, 인터포저 (100)에 회로 소자들) 및/또는 인터 포저 (100)에 결합된 외부 디바이스와 신호들, 데이터 등을 교환하기 위해 인터포저 (100)에 신호 라우트들을 사용할 수 있다. 다른 예로서, 마운트된 열 싱크 칩렛은 인터포저 (100)로부터, 인터포저 (100)상에 마운트된 다른 칩렛들로부터, 및/또는 인터포저 (100)에 외부에 디바이스로부터 열을 흡수할 수 있다.
도 8은 일부 실시예들에 따른 칩렛을 인터포저(100)에 마운팅하기 위한 프로세스를 예시하는 플로우 차트를 제공한다. 도 8 에 도시된 동작들은 일부 실시예들에 의해 수행된 동작들의 일반적인 예제로서 제공된다는 것에 유의한다. 다른 실시예들에 의해 수행된 동작들은 상이한 순서로 수행되는 상이한 동작들 및/또는 동작들을 포함한다. 추가적으로, 비록 어떤 메커니즘들/엘리먼트들이 동작들 (예를 들어, 인터포저 (100), 등)을 설명하는데 사용되지만, 일부 실시예들에서, 다른 메커니즘들이 동작들을 수행하고 및/또는 동작들은 다른 메커니즘들/엘리먼트들상에서 수행된다.
도 8에 도시된 바와 같이, 프로세스는 인터포저의 표면상에 패턴으로 배열된 복수의 사이트들 (102) 중 하나 이상에 칩렛을 마운팅하는 단계를 포함한다 (단계 (800)). 설명된 실시예들에서, 각각의 사이트들 (102)은 기판에 하나 이상의 신호 라우트들에 결합된 연결 지점들의 셋을 포함하고, 각각의 사이트들에 연결 지점들의 셋은 하나 이상의 레이아웃들 중 하나의 레이아웃으로 배열된다. 예를 들어, 각각의 사이트들에 연결 지점들은 동일한 레이아웃으로 배열될 수 있어서, 연결 지점들의 셋의 매칭 레이아웃이 각각의 사이트들에서 반복된다. 대안으로, 각각의 사이트에 연결 지점들은 두개 이상의 상이한 레이아웃들 중 하나의 레이아웃으로 배열되어, 연결 지점들의 셋의 매칭 레이아웃들이 사이트들의 두개 이상의 서브셋들에서 반복된다.
일부 실시예들에서, 칩렛의 유형에 의존하여, 칩렛을 상기 복수의 사이트들 (102) 중 하나 이상에 마운팅할 때, 칩렛에 대한 하나 이상의 신호 커넥터들이 사이트 (102)내 하나 이상의 대응하는 연결 지점들에 결합된다 (단계 (802)). 예를 들어, 칩렛이 인터포저에 결합될 파워 신호 커넥터를 가질 때, 파워 신호 커넥터는 사이트내 파워 연결 지점에 결합될 수 있다. 다른 예로서, 칩렛이 데이터 버스에 대한 하나 이상의 신호 커넥터들을 가질 때, 데이터 버스에 대한 신호 커넥터들이 사이트 (102)내 데이터 연결 지점들에 결합될 수 있다. 본 출원에서 사용되는 "결합된(coupled)" 은 물리적/기계적 연결 지점들이 전자기 연결 지점 (광, 정전용량성 등)에 대한 통신 영역들에 근접하거나 정렬하여 사용되는 연결 지점에 대해 예컨대, 납땜, 본딩 등에 의해 칩렛상의 신호 커넥터가 직접 또는 간접적으로 전기적, 전자 기적 등으로 연결 지점에 연결되는 것을 의미한다.
일부 실시예들에서, 칩렛을 마운팅하는 것은 인터포저 (100)로부터 칩렛의 제거가 의도되지 않고 칩렛 및/또는 인터포저 (100)를 손상시키지 않으면 불가능하거나 힘들 수 있는 방식으로 칩을 예컨대 화학 접착제, 납땜 등으로 본딩함으로써 칩렛을 인터포저 (100)에 고정/영구적으로 부착하는 것을 의미한다. 일부 실시예들에서, 칩렛을 마운팅하는 것은 인터포저 (100)로부터의 칩렛의 제거가 의도되는 예컨대 마모되었을 때 대체될 의도로 메모리 칩렛을 인터포저 (100)에 일시적으로 고정시키는 방식으로 칩을 예컨대 가역적인 화학 접착제, 납땜, 클램핑/파스닝(fastening) 등으로 본딩함으로써 칩렛을 인터포저 (100)에 착탈 가능하게/일시적으로 부착하는 것을 의미한다.
일부 실시예들에서, 칩렛을 인터포저 (100)에 마운팅하는 것은 인터포저 (100)내 회로 소자들이 연결 지점들 및 신호 라우트들을 통하여, 인터포저 (100)에 회로 소자들에 결합되는 것을 의미한다. 이런 식으로, 마운트된 칩렛은 인터포저 (100)내 회로 소자들과 상호연동(interoperate)하도록 구성된다.
일부 실시예들에서, 컴퓨팅 디바이스는 컴퓨터 판독 가능 스토리지 매체에 저장된 코드 및/또는 데이터를 사용하여 본 출원에 설명된 동작 중 일부 또는 전부를 수행한다. 보다 구체적으로, 컴퓨팅 디바이스는 컴퓨터-판독가능한 스토리지 매체로부터 코드 및/또는 데이터를 판독하고 설명된 동작들을 수행할 때 코드를 실행하고 및/또는 데이터를 사용한다. 예를 들어, 인터포저 (100) 상에 마운트된 인터포저 (100) 및/또는 하나 이상의 칩렛들에 회로 소자들은 본 출원에서 설명된 동작들을 수행하기 위해 인터포저 (100) 및/또는 하나 이상의 칩렛들에 저장된 코드 및/또는 데이터를 사용할 수 있다.
컴퓨터-판독가능한 스토리지 매체는 컴퓨팅 디바이스에 의한 사용을 위한 코드 및/또는 데이터를 저장하는 임의의 디바이스 또는 매체 또는 그것의 조합일 수 있다. 예를 들어, 컴퓨터-판독가능한 스토리지 매체는 플래시 메모리, 랜덤 액세스 메모리 (eDRAM, RAM, SRAM, DRAM, DDR, DDR2/DDR3/DDR4SDRAM, 등), 판독 전용 메모리 (ROM), 및/또는 자기 또는 광 스토리지 매체들 (예를 들어, 디스크 드라이브들, 자기 테이프, CD들, DVD들)을 포함하는 휘발성 메모리 또는 비 휘발성 메모리를 포함할 수 있지만, 거기에 제한되지는 않는다. 설명된 실시예들에서, 컴퓨터-판독가능한 스토리지 매체는 법외(non-statutory) 컴퓨터-판독가능한 스토리지 매체들 예컨대 일시적 신호들을 포함하지 않는다.
일부 실시예들에서, 하나 이상의 하드웨어 모듈들은 본 출원에 설명된 동작들을 수행하도록 구성된다. 예를 들어, 하드웨어 모듈들은 하나 이상의 칩렛들 및/또는 인터포저 (100)을 포함할 수 있지만, 이것에 한정되지는 않는다. 이런 하드웨어 모듈들이 활성화된 때, 하드웨어 모듈들은 동작들의 일부 또는 전부를 수행한다. 일부 실시예들에서, 하드웨어 모듈들은 동작들을 수행하기 위해 지시들 (프로그램 코드, 펌웨어, 등)을 실행시킴으로써 구성된 하나 이상의 범용 회로들을 포함한다.
일부 실시예들에서, 본 출원에서 설명된 구조들 및 메커니즘들 (예를 들어, 인터 포저 (100) 및/또는 그 일부)의 일부 또는 전부를 나타내는 데이터 구조는 구조들 및 메커니즘들을 포함하는 하드웨어를 제조하기 위해 직접 또는 간접적으로 사용되고 컴퓨팅 디바이스에 의해 판독되는 데이터베이스 또는 다른 데이터 구조를 포함하는 컴퓨터 판독 가능 저장 매체에 저장된다. 예를 들어, 데이터 구조는 Verilog 또는 VHDL과 같은 하이 레벨 디자인 언어 (HDL : highleveldesignlanguage)의 하드웨어 기능에 대한 동작 레벨 설명 또는 레지스터 전송 레벨 (RTL : register-transferlevel) 설명 일 수 있다. 전술한 구조들 및 메커니즘들을 포함하는 하드웨어의 기능을 나타내는 합성 라이브러리로부터의 게이트/회로 소자들의 리스트를 포함하는 네트리스트(netlist)를 생성하기 위해 설명을 합성할 수 있는 합성 툴에 의해 판독 될 수 있다. 그런 다음 넷리스트가 마스크들에 적용할 기하학적 형상들을 설명하는 데이터 세트를 생성하기 위해 라우팅되고 배치될 수 있다. 그런 다음, 마스크는 상술된 구조들 및 메커니즘들에 대응하는 반도체 회로 또는 회로들을 생성하기 위해 다양한 반도체 제조 단계에서 사용될 수 있다. 대안으로, 컴퓨터 액세스 가능한 저장 매체상의 데이터베이스는 네트리스트 (합성 라이브러리를 갖거나 갖지 않음) 또는 원하는, 데이터 세트, 또는 그래픽 데이터 시스템 (GDS : GraphicDataSystem) II 데이터 일 수 있다.
실시예들의 상기 설명들은 단지 예시 및 설명의 목적들을 위하여 제공되었다. 상기의 개시는 실시예들을 개시된 형태로 제한하거나 또는 망라된 것으로 의도되지 않는다. 따라서, 많은 수정예들 및 변형들이 관련 기술 분야에서의 통상의 기술자에게 명확해질 것이다. 추가적으로, 상기의 개시는 실시예들을 제한하는 것으로 의도되지 않는다. 실시예들의 범위는 첨부된 청구항들에 의해 정의된다.

Claims (20)

  1. 인터포저(interposer)로서,
    기판;
    상기 기판상에 패턴으로 배열된 복수의 사이트(site)들로서, 각각의 사이트는 연결 지점(connectionpoint)들의 셋(set)을 포함하고, 상기 사이트들의 각각에 상기 연결 지점들의 셋은 하나 이상의 레이아웃(layout)들 중 하나의 레이아웃으로 배열되는, 상기 사이트; 및
    상기 기판내 하나 이상의 신호 라우트(route)들로서, 상기 사이트들의 각각에 상기 연결 지점들의 각각은 상기 기판내 상기 하나 이상의 신호 라우트들 중 대응하는 라우트에 결합되는, 상기 신호 라우트를 포함하는, 인터포저.
  2. 청구항 1에 있어서, 상기 사이트들의 각각에 상기 연결 지점들의 셋은 동일한 레이아웃으로 배열되어서, 상기 연결 지점들의 셋의 매칭 레이아웃(matchinglayout)이 상기 사이트들의 각각에서 반복되는, 인터포저.
  3. 청구항 2에 있어서, 상기 사이트들의 각각에 동일한 물리적 위치에 각각의 연결 지점은 동일한 유형의 신호 라우트에 결합되는, 인터포저.
  4. 청구항 1에 있어서, 상기 사이트들의 각각에 상기 연결 지점들의 셋은 두개 이상의 상이한 레이아웃들 중 하나로 배열되어서 상기 연결 지점들의 셋의 매칭 레이아웃이 상기 사이트들의 두개 이상의 서브셋들에 반복되는, 인터포저.
  5. 청구항 1에 있어서, 하나 이상의 상기 사이트들에 결합된 칩렛(chiplet)을 더 포함하되, 상기 칩렛은 상기 인터포저에 마운트될 엘리먼트를 포함하는, 인터포저.
  6. 청구항 5에 있어서, 상기 칩렛은 하나 이상의 신호 커넥터들을 포함하되, 상기 하나 이상의 신호 커넥터들은 상기 사이트들 중 하나 이상의 상기 연결 지점들 중 적어도 일부에 결합되는, 인터포저.
  7. 청구항 1에 있어서, 상기 사이트들의 각각은 동일한 물리적 사이즈 및 형상인, 인터포저.
  8. 청구항 1에 있어서, 상기 사이트들의 각각에 상기 연결 지점들의 셋은 :
    기계적 커넥터들; 및
    전자기 커넥터들 중 하나 이상을 포함하는, 인터포저.
  9. 청구항 1에 있어서, 상기 기판에 상기 하나 이상의 신호 라우트들은 :
    통신 신호 라우트들;
    파워 신호 라우트들; 및
    제어 신호 라우트들 중 하나 이상을 포함하는, 인터포저.
  10. 청구항 1에 있어서,
    상기 기판내 하나 이상의 회로 소자들을 더 포함하되, 상기 하나 이상의 회로 소자들은 상기 기판내 상기 신호 라우트들 중 하나 이상에 결합되고 상기 신호 라우트들 중 하나 이상에 신호들과 상호 작용(interact)하도록 구성되는, 인터포저.
  11. 인터포저 제조를 위한 방법에 있어서,
    기판을 형성하는 단계로서, 상기 기판내 하나 이상의 신호 라우트들을 형성하는 단계를 포함하는, 상기 기판을 형성하는 단계; 및
    상기 기판상에 패턴으로 배열된 복수의 사이트(site)들 형성하는 단계로서, 상기 사이트들의 각각에 연결 지점(connectionpoint)들의 셋(set)을 형성하는 단계를 포함하되, 상기 사이트들의 각각에 상기 연결 지점들의 셋은 하나 이상의 레이아웃(layout)들 중 하나의 레이아웃으로 배열되고, 상기 사이트들의 각각에 상기 연결 지점들의 각각은 상기 기판내 상기 하나 이상의 신호 라우트들 중 대응하는 라우트에 결합되는, 상기 복수의 사이트들을 형성하는 단계를 포함하는, 방법.
  12. 청구항 11에 있어서, 상기 사이트들의 각각에 상기 연결 지점들의 셋을 형성하는 단계는 동일한 레이아웃으로 배열된 연결 지점들을 형성하는 단계를 포함하여, 상기 연결 지점들의 셋의 매칭 레이아웃(matchinglayout)이 상기 사이트들의 각각에서 반복되는, 방법.
  13. 청구항 12에 있어서,
    동일한 유형의 신호 라우트 및 상기 사이트들의 각각에 동일한 물리적 위치에 각각의 연결 지점을 물리적으로 결합시키는 단계를 더 포함하는, 방법.
  14. 청구항 11에 있어서, 상기 사이트들의 각각에 상기 연결 지점들의 셋을 형성하는 단계는 두개 이상의 상이한 레이아웃들 중 하나로 배열된 연결 지점들을 형성하는 단계를 포함하여, 상기 연결 지점들의 셋의 매칭 레이아웃이 상기 사이트들의 두개 이상의 서브셋들에 반복되는, 방법.
  15. 청구항 11에 있어서,
    상기 기판내 하나 이상의 회로 소자들을 형성하는 단계를 더 포함하되, 상기 형성하는 단계는 상기 신호 라우트들 중 하나 이상에 상기 하나 이상의 회로 소자들을 결합시키는 단계를 포함하는, 방법.
  16. 칩렛을 인터포저에 마운팅하기 위한 방법에 있어서, 상기 칩렛은 상기 인터포저에 마운트될 엘리먼트를 포함하되, 상기 방법은 :
    상기 인터포저의 표면상에 패턴으로 배열된 복수의 사이트들 중 하나 이상의 사이트들에 상기 칩렛을 마운팅하는 단계를 포함하되, 상기 사이트들의 각각은 상기 기판내 하나 이상의 신호 라우트들에 결합된 연결 지점들의 셋을 포함하고, 상기 사이트들의 각각에 상기 연결 지점들의 셋은 하나 이상의 레이아웃들 중 하나의 레이아웃으로 배열되는, 방법.
  17. 청구항 16에 있어서, 상기 칩렛은 하나 이상의 신호 커넥터들을 포함하되, 상기 칩렛을 마운팅하는 단계는 상기 하나 이상의 사이트들의 상기 연결 지점들의 적어도 일부에 상기 칩렛에 대한 상기 하나 이상의 신호 커넥터들을 결합시키는 단계를 포함하는, 방법.
  18. 청구항 17에 있어서, 상기 인터포저는 상기 하나 이상의 사이트들의 상기 연결 지점들의 적어도 일부에 결합된 하나 이상의 회로 소자들을 포함하되, 상기 하나 이상의 신호 커넥터들을 결합시키는 단계는 상기 칩렛내 하나 이상의 대응하는 회로들을 상기 하나 이상의 회로 소자들에 결합시키는 단계를 포함하는, 방법.
  19. 청구항 16에 있어서, 상기 사이트들의 각각에 상기 연결 지점은 동일한 레이아웃으로 배열되어서, 상기 연결 지점들의 셋의 매칭 레이아웃이 상기 사이트들의 각각에서 반복되는, 방법.
  20. 청구항 16에 있어서, 상기 사이트들의 각각에 상기 연결 지점들은 두개 이상의 상이한 레이아웃들 중 하나로 배열되어서 상기 연결 지점들의 셋의 매칭 레이아웃이 상기 사이트들의 두개 이상의 서브셋들에 반복되는, 방법.
KR1020187022645A 2016-01-13 2016-09-21 칩렛들을 마운팅하기 위한 사이트들의 패턴을 갖는 인터포저 KR20180094113A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/995,002 US10090236B2 (en) 2016-01-13 2016-01-13 Interposer having a pattern of sites for mounting chiplets
US14/995,002 2016-01-13
PCT/US2016/052769 WO2017123284A1 (en) 2016-01-13 2016-09-21 Interposer having a pattern of sites for mounting chiplets

Publications (1)

Publication Number Publication Date
KR20180094113A true KR20180094113A (ko) 2018-08-22

Family

ID=59275825

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187022645A KR20180094113A (ko) 2016-01-13 2016-09-21 칩렛들을 마운팅하기 위한 사이트들의 패턴을 갖는 인터포저

Country Status (6)

Country Link
US (1) US10090236B2 (ko)
EP (1) EP3403277A4 (ko)
JP (1) JP2019503588A (ko)
KR (1) KR20180094113A (ko)
CN (1) CN108475664A (ko)
WO (1) WO2017123284A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10614231B1 (en) * 2016-09-15 2020-04-07 Riverside Research Institute Integrated out-of-band security for high security embedded systems
US10700046B2 (en) * 2018-08-07 2020-06-30 Bae Systems Information And Electronic Systems Integration Inc. Multi-chip hybrid system-in-package for providing interoperability and other enhanced features to high complexity integrated circuits
US10909652B2 (en) * 2019-03-15 2021-02-02 Intel Corporation Enabling product SKUs based on chiplet configurations
US10803548B2 (en) 2019-03-15 2020-10-13 Intel Corporation Disaggregation of SOC architecture
US11216397B2 (en) 2019-12-23 2022-01-04 Intel Corporation Translation circuitry for an interconnection in an active interposer of a semiconductor package
TW202217377A (zh) 2020-07-06 2022-05-01 新加坡商光子智能私人有限公司 積體電路中介層、系統、裝置、製造積體電路中介層的方法、以及用於從多個節點向目的地傳輸資訊的方法與系統
US12021062B2 (en) 2020-10-20 2024-06-25 Micron Technology, Inc. Edge interface placements to enable chiplet rotation into multi-chiplet cluster
US12051679B2 (en) 2020-12-15 2024-07-30 Google Llc Backside interconnection interface die for integrated circuits package
US20230342327A1 (en) * 2021-01-08 2023-10-26 Menta System on chip architecture, interposer, fpga and method of design
US11835777B2 (en) * 2022-03-18 2023-12-05 Celestial Ai Inc. Optical multi-die interconnect bridge (OMIB)
US20240203736A1 (en) * 2022-12-14 2024-06-20 Advanced Micro Devices, Inc. Reusable templates for semiconductor design and fabrication

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4717988A (en) * 1986-05-05 1988-01-05 Itt Defense Communications Division Of Itt Corporation Universal wafer scale assembly
US4868634A (en) * 1987-03-13 1989-09-19 Citizen Watch Co., Ltd. IC-packaged device
US5220490A (en) * 1990-10-25 1993-06-15 Microelectronics And Computer Technology Corporation Substrate interconnect allowing personalization using spot surface links
US6392296B1 (en) 1998-08-31 2002-05-21 Micron Technology, Inc. Silicon interposer with optical connections
JP2004317717A (ja) 2003-04-15 2004-11-11 Canon Inc 再構成可能な光電融合回路
DE10330811B4 (de) * 2003-07-08 2009-08-13 Qimonda Ag Halbleiterspeichermodul
US7385299B2 (en) 2006-02-25 2008-06-10 Stats Chippac Ltd. Stackable integrated circuit package system with multiple interconnect interface
US8324019B2 (en) * 2008-05-23 2012-12-04 Lsi Corporation Solution for package crosstalk minimization
US9064879B2 (en) * 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8501590B2 (en) 2011-07-05 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for dicing interposer assembly
US8810006B2 (en) * 2012-08-10 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer system and method
KR20140083657A (ko) 2012-12-26 2014-07-04 하나 마이크론(주) 인터포저가 임베디드 되는 전자 모듈 및 그 제조방법
US8723329B1 (en) * 2013-03-15 2014-05-13 Invensas Corporation In-package fly-by signaling
US9294092B2 (en) * 2013-07-26 2016-03-22 Altera Corporation Error resilient packaged components
US9633869B2 (en) * 2013-08-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with interposers and methods for forming the same
US9704735B2 (en) * 2014-08-19 2017-07-11 Intel Corporation Dual side solder resist layers for coreless packages and packages with an embedded interconnect bridge and their methods of fabrication
JP5795415B1 (ja) * 2014-08-29 2015-10-14 新光電気工業株式会社 配線基板及びその製造方法
US9691743B2 (en) * 2015-09-21 2017-06-27 Nxp Usa, Inc. Localized redistribution layer structure for embedded component package and method
US9735079B2 (en) * 2015-10-08 2017-08-15 Dyi-chung Hu Molding compound wrapped package substrate

Also Published As

Publication number Publication date
CN108475664A (zh) 2018-08-31
EP3403277A4 (en) 2019-10-02
JP2019503588A (ja) 2019-02-07
WO2017123284A1 (en) 2017-07-20
US20170200672A1 (en) 2017-07-13
EP3403277A1 (en) 2018-11-21
US10090236B2 (en) 2018-10-02

Similar Documents

Publication Publication Date Title
KR20180094113A (ko) 칩렛들을 마운팅하기 위한 사이트들의 패턴을 갖는 인터포저
US10692837B1 (en) Chip package assembly with modular core dice
US10784121B2 (en) Standalone interface for stacked silicon interconnect (SSI) technology integration
JP5749854B2 (ja) インダクタを有するインターポーザ
CN109564914B (zh) 用于堆叠硅互连(ssi)技术集成的独立接口
JP5164273B2 (ja) マルチダイ集積回路デバイス
US11804479B2 (en) Scheme for enabling die reuse in 3D stacked products
KR20190032580A (ko) 이질의 볼 패턴 패키지
EP2036126A2 (en) Method for achieving very high bandwidth between the levels of a cache hierarchy in 3-dimensional structures, and a 3-dimensional structure resulting therefrom
CN115525592A (zh) 用于集成电路装置的模块化外围片块
US11947164B2 (en) Photonic wafer communication systems and related packages
WO2020219242A1 (en) Multi-chip structure including a memory die stacked on a die having a programmable integrated circuit
WO2018057185A1 (en) Radial solder ball pattern for attaching semiconductor and micromechanical chips
US20120049361A1 (en) Semiconductor integrated circuit
EP2965236B1 (en) Integrated circuit floorplan for compact clock distribution
CN114420681B (zh) 一种晶圆级可重构Chiplet集成结构
CN111710661B (zh) 基于信号延迟平衡技术设计的多裸片fpga
JP2018097716A (ja) 電子回路装置
KR102339899B1 (ko) 반도체 패키지, 모듈 기판 및 이를 포함하는 반도체 패키지 모듈
CN221529947U (zh) 利用芯粒架构的芯片封装结构及电子设备
US9406347B2 (en) Semiconductor wafer and method of fabricating an IC die
US12095494B1 (en) Lateral escape using triangular structure of transceivers
US8791573B1 (en) Skewed partial column input/output floorplan
KR101595216B1 (ko) 로컬화된 고밀도 기판 라우팅