KR101595216B1 - 로컬화된 고밀도 기판 라우팅 - Google Patents

로컬화된 고밀도 기판 라우팅 Download PDF

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Abstract

여기에서 로컬화된 고밀도 기판 라우팅에 대한 시스템 및 방법의 실시예에 대해 일반적으로 설명한다. 하나 이상의 실시예에서, 장치는, 매체, 제 1 및 제 2 회로 요소, 인터커넥트 요소 및 유전층을 포함한다. 매체는 저밀도 라우팅을 그 내부에 포함할 수 있다. 인터커넥트 요소는 매체에 매립될 수 있고, 복수의 전기 도전성 부재들을 그 내부에 포함할 수 있고, 전기 도전성 부재는 제 1 회로 요소 및 제 2 회로 요소에 전기적으로 연결될 수 있다. 인터커넥트 요소는 고밀도 라우팅을 그 내부에 포함할 수 있다. 유전층은 인터커넥트 다이 위에 있을 수 있고, 유전층은 이를 관통하는 제 1 및 제 2 회로 요소를 포함한다.

Description

로컬화된 고밀도 기판 라우팅{LOCALIZED HIGH DENSITY SUBSTRATE ROUTING}
본 발명은 전반적으로 전자 칩 아키텍처에 관한 것이다.
전자 디바이스와 같은 반도체 디바이스는 기판에 부착되어 있는 칩에서의 라우팅의 일부보다 낮은 밀도를 갖는 기판 라우팅을 포함할 수 있다. 이러한 디바이스는, 부착된 칩이 기판의 라우팅보다 더 높은 밀도의 라우팅을 포함하는 영역에서 특히 복잡한 라우팅 스킴을 포함할 수 있다.
도 1은 하나 이상의 실시예에 따른 로컬화된 고밀도 기판 라우팅을 포함하는 장치의 예를 도시한다.
도 2는 하나 이상의 실시예에 따른 고밀도 인터커넥트 요소의 예를 도시한다.
도 3은 하나 이상의 실시예에 따른 로컬화된 고밀도 기판 라우팅을 포함하는 다른 장치의 예를 도시한다.
도 4는 하나 이상의 실시예에 따른 로컬화된 고밀도 기판 라우팅을 갖는 장치를 제조하는 기술의 예를 도시한다.
도 5는 하나 이상의 실시예에 따른 전자 디바이스의 예를 도시한다.
후술하는 설명 및 도면은 본 기술 분야의 당업자가 특정 실시예를 실시할 수 있게 하도록 특정 실시예를 충분하게 설명한다. 다른 실시예는 구조적, 논리적, 전기적, 프로세스, 또는 다른 변화를 통합할 수 있다. 일부 실시예의 부분 및 특징은 다른 실시예의 부분 및 특징에 포함되거나 치환될 수 있다. 청구항에서 개진되는 실시예는 이러한 청구항의 모든 이용가능한 동등물을 포함한다.
로컬화된 고밀도 기판 라우팅에 대한 시스템 및 방법의 실시예를 여기에 전반적으로 설명한다. 하나 이상의 실시예에서, 장치는 매체, 제 1 및 제 2 회로 요소, 하나 이상의 인터커넥트 요소 및 유전층을 포함한다. 매체는 그 내부에 저밀도 라우팅을 포함할 수 있다. 인터커넥트 요소는 매체에 매립될 수 있고 복수의 전기 도전성 부재를 그 내부에 포함할 수 있고, 전기 도전성 부재들 중 전기 도전성 부재는 제 1 회로 요소 및 제 2 회로 요소에 전기적으로 연결될 수 있다. 인터커넥트 요소는 고밀도 라우팅을 그 내부에 포함할 수 있다. 유전층은 인터커넥트 요소 위에 있을 수 있고, 유전층은 이를 관통하는 제 1 및 제 2 회로 요소를 포함할 수 있다.
기판 솔루션이 칩 대 칩(chip to chip) 상호접속을 제공하기 위해 사용될 수 있다. 패키지 기판의 I/O(Input/Output) 밀도는 기판의 최소 트레이스(trace) 및 공간 치수에 의해 결정될 수 있다. 최소 트레이스 및 공간 치수는 기판 제조 프로세스(들)에 사용되는 리소그래피 및 도금 프로세스의 분해능에 의해 제한될 수 있다. 이러한 제한은 분해능을 달성하기 위한 경제적 비용의 함수일 수 있다. 멀티칩 기판 내의 라우팅 밀도는 칩 레벨 라우팅 프로세스의 라우팅 밀도보다 대략 백(100)배 덜 치밀할 수 있다. 더 낮은 라우팅 밀도를 사용하는 것과 관련된 문제는 I/O에 대해 전용인 기판의 보다 넓은 면적과 감소된 시스템 및 전력 성능을 포함할 수 있다.
이전의 멀티칩 패키지 기판과 연관된 문제는 비용 효율적이거나 제조 친화 방식으로 기판 라우팅에 대한 칩 레벨 라우팅 밀도를 이용하지 못하는 것일 수 있다. 이러한 문제에 대한 해결책은 매체(예를 들어, 기판)에 매립된 칩 레벨 라우팅(예를 들어, 고밀도 라우팅)을 포함하는 고밀도 인터커넥트 요소(예를 들어, 인터커넥트 다이 또는 인터커넥트 칩)를 이용하는 것을 포함할 수 있다. 이러한 해결책은 로컬화된 고대역폭(예를 들어, 밀도) 칩 대 칩 인터커넥트가 생성되는 것을 허용하는 로컬화된 고밀도 라우팅 요소 또는 패키지 설계를 수정하고 제조 프로세스에 주요한 변화를 필요로 하지 않고도 고대역폭 칩 대 칩 인터커넥트로부터 이익을 얻을 수 있는 기능을 추가하는 기능을 제공할 수 있다. 또한, 이러한 해결책은, 고밀도 인터커넥트가 유용한 곳에만 고밀도 인터커넥트를 제공할 수 있어, 고밀도 인터커넥트가 유용하지 않거나 요망되지 않는 기판의 영역에서 통상적인 패키지 라우팅(예를 들어, 저밀도 라우팅)에 사용되는 덜 비싼 리소그래피 및 도금 프로세스를 가능하게 한다. 또한, 이러한 해결책은, 인터커넥트 요소가 N-1층(예를 들어, 기판(N층)의 상부(top)층 아래의 층) 또는 그 아래에 매립되는 경우에 고밀도 인터커넥트 요소의 배치에서의 치수 변동을 제공할 수 있다. 하나 초과의 인터커넥트 요소를 포함하는 실시예에서, 하나의 인터커넥트 요소의 정렬은 다른 인터커넥트 요소에 의존할 수 있다. 기판의 상부층 아래에 매립된 고밀도 인터커넥트를 포함하는 실시예는, 후속 칩 부착에 대하여 패키지 코어 라우팅 및 고대역폭 인터커넥트 라우팅을 기판 상의 단일 이미징된 범프 필드로 통합할 수 있다. 또한, 이러한 해결책은 칩이 상이하게 그리고 아마도 더욱 경제적으로 라우팅되는 것을 제공할 수 있다. 고대역폭 인터커넥트 라우팅은, 고대역폭 인터커넥트 커플링이 물리적으로 발생할 위치 또는 그 부근에 있는 칩의 부분으로 격리될 수 있어, 저밀도 라우팅을 위한 칩 공간의 나머지를 남겨둔다. 회로 요소(예를 들어, 전기 도전성 비아)보다 더 크게 사이징되거나 형상화된, 인터커넥터 요소 상의 패드를 포함함으로써, 회로 요소의 배치에서의 변동이 용인될 수 있다.
도 1은 로컬화된 고밀도 기판 라우팅을 포함할 수 있는 장치(100)의 예를 도시한다. 장치(100)는 매체(102A), 하나 이상의 고밀도 인터커넥트 요소(104), 선택적인 유전층(108), 하나 이상의 제 1 회로 요소(110A), 하나 이상의 제 2 회로 요소(110B), 선택적인 접착층(122), 또는 하나 이상의 다이(114A-B)를 포함할 수 있다.
매체(102A)는 그 내부에 저밀도 인터커넥트 라우팅을 포함할 수 있다. 매체(102A)는 반도체 기판(예를 들어, 다른 기판 중에서 실리콘, 갈륨, 인듐, 게르마늄 또는 그 변형 또는 조합)과 같은 기판, FR-4, 폴리테트라플루오르에틸렌(Teflon), 코튼-페이퍼 강화 에폭시(CEM-3), 페놀-글래스(G3), 페이퍼-페놀(FR-1 또는 FR-2), 폴리에스테르-글래스(CEM-5)와 같은 글래스-강화 에폭시와 같은 하나 이상의 절연층, PCB(printed circuit board)에서 사용될 수 있는 것과 같은 글래스 또는 그 임의의 조합과 같은 다른 유전 재료일 수 있다. 매체(102A)는 BBUL(bumpless buildup layer process) 또는 매체(102A)를 생성하는 다른 기술을 사용하여 제조될 수 있다. BBUL 프로세스는 고밀도 인터커넥트 요소(104) 또는 다이(114)와 같은 요소 아래에 형성된 하나 이상의 빌드업층을 포함한다. 레이저 드릴링과 같은 마이크로 비아 형성 프로세스는 빌드업층과, 다이 또는 다이스 본드 패드 사이의 접속을 형성할 수 있다. 빌드업층은 고밀도 집적 패터닝 기술을 사용하여 형성될 수 있다. 다이 또는 다이스(114) 및 고밀도 인터커넥트 요소(104)는 기판에 매립될 수 있거나, BBUL 또는 다른 프로세스를 사용하여 전기적으로 접속될 수 있다.
고밀도 인터커넥트 요소(104)는 그 내부에 배열되고, 배치되고, 형성되거나 다르게 놓여 있는 복수의 전기 도전성 부재(106)를 포함할 수 있다. 전기 도전성 부재(106)는, 고밀도 인터커넥트 요소(104)를 생성하기 위하여 다이 라우팅 기술을 사용하는 것과 같은 통상적인 기판 라우팅 기술로 가능할 수 있는(예를 들어, 고밀도 인터커넥트 요소(104)는 그 내부에 고밀도 기판 라우팅을 포함할 수 있음) 것보다 더 작을 수 있는(예를 들어, 대략 100배까지 더 작음) 전기 도전성 부재들(106) 사이의 갭을 갖고 고밀도 인터커넥트 요소(104) 내에 놓여질 수 있다. 고밀도 인터커넥트 요소(104)는 실리콘 다이와 같은 반도체 다이일 수 있다. 고밀도 인터커넥트 요소(104)는 적어도 하나의 글래스, 세라믹 또는 유기 재료의 층을 포함할 수 있다.
도 3에 도시된 바와 같이, 고밀도 인터커넥트 요소(104)는 표면 아래의 층(예를 들어, N-1층 또는 그 아래)에 있는 매체(102A) 내에 놓여질 수 있거나, 매체(102A)의 상부 표면(예를 들어, N층) 위에 놓여질 수 있다.
도 2에 도시된 바와 같이, 고밀도 인터커넥트 요소(104)는 고밀도 인터커넥트 요소(104)의 상부 표면(226) 상에 또는 그 아래 적어도 일부에서와 같이, 고밀도 인터커넥트 요소(104) 상에 또는 적어도 그 일부에 놓여진 전기 도전성 패드(224)를 포함할 수 있다. 도 2에 도시된 바와 같이, 전기 도전성 패드(224)는 전기 도전성 부재(106)와 회로 요소(110A-B) 사이에 전기적으로 연결될 수 있다. 전기 도전성 패드(224)는 구리, 금, 은, 알루미늄, 아연, 니켈, 황동, 청동, 철 등과 같은 도전성 금속을 포함할 수 있다. 전기 도전성 패드(224)(예를 들어, 고밀도의 전기 도전성 패드(224))는 회로 요소(110)의 대응하는 풋프린트(footprint) 면적보다 큰 면적을 갖는 풋프린트를 포함할 수 있다. 이러한 구성은, 제조에 있어서, 또는 매체(102) 내에 고밀도 인터커넥트 요소(104)를 놓는 것에 있어서 치수의 변동을 허용할 수 있다. 전기 도전성 패드(224)는 그 중에서 원형, 정사각형, 직사각형, 삼각형, 또는 그 조합인 풋프린트를 포함할 수 있다. 50㎛인 풋프린트 치수를 포함하는 전기 도전성 패드(224)와 같이, 대략 2500㎛2의 풋프린트 면적을 갖는 정사각형 또는 대략 1963㎛2의 풋프린트 면적을 갖는 원형인 전기 도전성 패드(224)와 같이, 전기 도전성 패드(224)의 풋프린트 면적은 대략 175㎛2와 10,000㎛2 사이일 수 있다. 일부 실시예에서, 전기 도전성 패드(224)는 대략 1900㎛2와 2550㎛2 사이의 풋프린트 면적을 포함할 수 있다.
유전층(108)은 고밀도 인터커넥트 요소(104) 위에 놓여질 수 있다(유전층(108)의 하부 경계의 예는 매체(102A)의 수평 점선에 의해 나타내어진다). 유전층(108)은 이를 관통하는 회로 요소(110)를 포함할 수 있다. 유전층(108)을 포함하는 것은, 매체(102A) 상에 또는 적어도 부분적으로 그 내부에서 고밀도 인터커넥트 요소(104)의 배치, 매립, 또는 다르게 놓는 것에 있어서의 치수의 변동을 허용하는 것을 도울 수 있다. 유전층(108)은 절연 재료와 같은 산화물 또는 다른 재료를 포함할 수 있다.
고밀도 인터커넥트 요소(104)는 고밀도 회로 요소(110)일 수 있는 제 1 및 제 2 회로 요소(110A-B)와 같은 상호접속 회로를 포함할 수 있다. 회로 요소(110A-B)는, 다이(114A-B)의 고밀도의 전기 도전성 패드(224A-B)를 고밀도 인터커넥트 요소(104)의 고밀도의 전기 도전성 패드(224)에 전기적으로 연결하는 것에 의하는 것과 같이, 전기 도전성 부재(106)에 전기적으로 연결하도록 구성될 수 있다. 회로 요소(110A-B)는 전기 도전성 비아일 수 있다. 대략 30㎛인 풋프린트 치수를 포함하는 회로 요소(110)와 같이, 대략 707㎛2의 풋프린트 면적을 갖는 실질적으로 원형 또는 대략 900㎛2의 풋프린트 면적을 갖는 실질적으로 정사각형인 회로 요소(110)와 같이, 회로 요소(110)는 대략 175㎛2와 3,600㎛2 사이의 풋프린트 면적을 포함할 수 있다. 일부 실시예에서, 회로 요소(110)는 대략 600㎛2와 1,000㎛2 사이의 풋프린트 면적을 포함할 수 있다.
하나 이상의 다이(114A-B)가 매체(102) 위에 놓여질 수 있다. 다이(114A-B)는, 솔더, 테이프, 글루, 또는 다른 전기 도전성 접착제와 같은 전기 도전성 접착제(112)를 통해 회로 요소(110A-B)에 전기적으로 연결될 수 있다. 전기 도전성 접착제(112)는, 제 1 다이(114A) 상의 또는 적어도 부분적으로 그 내부에 있는 고밀도의 전기 도전성 패드(224A)를 제 2 다이(114B) 상의 또는 적어도 부분적으로 그 내부에 있는 전기 도전성 패드(224B)에 전기적으로 연결하는 것에 의하는 것과 같이, 제 1 다이(114A)를 제 2 다이(114B)에 전기적으로 연결할 수 있다. 제 1 또는 제 2 다이(114A-B)는 로직, 메모리, CPU(central processing unit), 그래픽, 라디오, 또는 임의의 다른 유형의 다이 또는 패키지일 수 있다. 고밀도 인터커넥트 요소(104)의 전기 도전성 패드(224)는 회로 요소(110)와 전기 도전성 부재(106)의 단부(238A-B) 사이에 놓여질 수 있다.
제 1 및 제 2 다이(114A-B)는 이에 연결되는 전원, 접지, 또는 다른 전기적 연결을 위해 사용될 수 있는 저밀도 인터커넥트 패드(328)를 포함할 수 있다. 저밀도 인터커넥트 패드(328)는, 저밀도 인터커넥트 요소(118)를 통하는 것과 같이, 전원, 접지 또는 데이터 버스와 같은 버스(120)에 전기적으로 연결될 수 있다. 저밀도 인터커넥트 패드(328)는 도전성 접착제(116)를 통하는 것과 같이 전기 도전성 패드(332)에 전기적으로 연결될 수 있다. 도전성 접착제(116)는, 솔더(예를 들어, 솔더 페이스트), 전기 도금, 또는 플립 칩 인터커넥트(예를 들어, 붕괴 제어형 칩 접속(C4) 인터커넥트)에 대해 구성된 마이크로볼과 같은 마이크로볼일 수 있다.
접착층(122)은, 단락을 방지하는 것을 돕는 것과 같이, 도전성 접착제(116)가 도전체들 사이에서 브릿징하는 것을 방지하도록 동작가능할 수 있다. 접착층(122)은, 솔더 레지스트(예를 들어, 솔더 마스크), 전기 도전성 글루 레지스트, 실리카 적재 모세관 하부 충진재, 또는 도전체들 사이의 브릿징을 방지하도록 동작가능한 다른 유형의 절연체일 수 있다. 접착층(122)은 유전층(108) 위에 놓여질 수 있고 그 후 회로 요소(110) 또는 전기 도전성 패드(332 또는 224)를 적어도 부분적으로 노출시키기 위해 선택적으로 제거되거나; 접착층(122)은 유전층(108) 위에 선택적으로 놓여질 수 있어, 회로 요소(110)와 같은 전기 도전성 요소는 접착층(122)에 의해 완전히 덮여지지 않는다. 접착층(122)은, 다이(114) 아래의 도전체들 사이의 공간을 적어도 부분적으로 충진하기 위해서와 같이, 공기압 또는 모세관 작용을 사용하는 것에 의하는 것과 같이, 다이(114)의 에지에서 또는 그 부근에서 분배될 수 있거나 다이(114) 아래에 지나갈 수 있다.
도 2는 제 1 및 제 2 회로 요소(110) 또는 고밀도 인터커넥트 요소(104)의 배치에서의 치수의 변동의 예를 도시한다. 이에 연결되는 회로 요소(110)의 풋프린트 면적보다 큰 풋프린트 면적을 포함하는 고밀도의 전기 도전성 패드(224)를 포함함으로써, 회로 요소(110), 고밀도의 전기 도전성 패드(224), 회로 요소(110)가 형성될 홀의 배치, 또는 고밀도 인터커넥트 요소(104)의 배치에서의 일부 에러가 용인될 수 있다.
고밀도 인터커넥트 요소(104)는, 메모리, 로직, 그래픽 또는 다른 CPU 다이, 또는 다른 유형의 다이 중 하나 이상에 연결된 CPU 다이와 같은 2개 초과의 다이(114)를 동시에 전기적으로 연결할 수 있다.
도 3은 매체(102B)의 상부층 위의 고밀도 인터커넥트 요소(104)를 포함할 수 있는 장치(300)의 예를 도시한다. 이러한 실시예에서, 고밀도 인터커넥트 요소(104)는 솔더층과 같은 접착층(334)을 통해 제자리에 고정될 수 있다. 접착층(334)은 구리 패드와 같은 선택적인 금속 패드(336)에 고밀도 인터커넥트 요소(104)를 부착할 수 있거나, 매체(102B)에 직접 부착할 수 있다. 금속 패드(336)는, 레이저가 매체(102B)로 관통하는 것을 중지시키기 위하는 것과 같이, 접착층(334)을 통해 제거하는 레이저에 대한 스톱층으로서 기능할 수 있다. 이러한 구성은 고밀도 인터커넥트 요소(104)의 배치 또는 부착에서의 더욱 양호한 제어를 허용할 수 있다.
도 4는 고밀도 인터커넥트 요소(104)를 포함할 수 있는 디바이스를 제조하는 기술(400)의 예를 도시한다. 402에서, 고밀도 인터커넥트 요소(104)는 매체(102)에 매립될 수 있다. 고밀도 인터커넥트 요소(104)는 하나 이상의 전기적으로 도전성의 부재(106)를 포함할 수 있다. 404에서, 유전층(108)은 고밀도 인터커넥트 요소(104) 위에 놓여질 수 있다. 406에서, 회로 요소(110)는, 2개의 회로 요소(110A-B)를 서로 전기적으로 연결하는 것과 같이, 고밀도 인터커넥트 요소(104)에 전기적으로 연결될 수 있다.
본 발명에 대한 디바이스 애플리케이션의 예를 나타내기 위해, 하나 이상의 고밀도 인터커넥트 요소(들)(104)를 사용하는 전자 디바이스의 예가 포함된다. 도 5는 하나 이상의 고밀도 인터커넥트 요소(들)(104)를 통합하는 전자 디바이스(500)의 예를 도시한다. 전자 디바이스(500)는, 본 발명의 실시예가 사용될 수 있는 디바이스의 단지 하나의 예이다. 전자 디바이스(500)의 예들은 퍼스널 컴퓨터, 태블릿 컴퓨터, 슈퍼컴퓨터, 서버, 원격통신 스위치, 라우터, 모바일 전화, 개인용 휴대 단말기(personal data assistant), MP3 또는 다른 디지털 뮤직 플레이어, 라디오 등을 포함하지만, 이에 한정되지는 않는다. 본 예에서, 전자 디바이스(500)는 시스템의 다양한 컴포넌트를 연결하는 시스템 버스(502)를 포함하는 데이터 프로세싱 시스템을 포함한다. 시스템 버스(502)는 전자 디바이스(500)의 다양한 컴포넌트 사이에서 통신 링크를 제공하고, 단일 버스로서, 버스의 조합으로서, 또는 임의의 다른 적절한 방식으로 구현될 수 있다.
전자 어셈블리(510)는 시스템 버스(502)에 연결된다. 전자 어셈블리(510)는 회로 또는 회로의 조합을 포함할 수 있다. 일 실시예에서, 전자 어셈블리(510)는 임의의 유형일 수 있는 프로세서(512)를 포함한다. 여기에서 사용되는 "프로세서"는, 마이크로프로세서, 마이크로컨트롤러, CISC(complex instruction set computing) 마이크로프세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 그래픽 프로세서, DSP(digital signal processor), 멀티 코어 프로세서, 또는 임의의 다른 유형의 프로세서 또는 프로세싱 회로와 같은 임의의 유형의 연산 회로를 의미하지만, 이에 한정되지는 않는다.
전자 어셈블리(510)에 포함될 수 있는 다른 유형의 회로는, 예를 들어, 모바일 전화, 무선 호출기, 개인용 휴대 단말기, 휴대용 컴퓨터, 2-웨이 라디오, 및 유사한 전자 시스템과 같은 무선 디바이스에서의 사용을 위한 (통신 회로(514)와 같은) 하나 이상의 회로와 같은 전용 회로, ASIC(application-specific integrated circuit) 등이다. IC는 임의의 다른 유형의 기능을 수행할 수 있다.
전자 디바이스(500)는 외부 메모리(520)를 포함할 수 있으며, 차례로 외부 메모리는 RAM(random access memory) 형태의 메인 메모리(522), 하나 이상의 하드 드라이브(524), 및/또는 CD(compact disk), DVD(digital video disk) 등과 같은 탈착가능 매체(526)를 다루는 하나 이상의 드라이브와 같은, 특정 애플리케이션에 적절한 하나 이상의 메모리 요소를 포함할 수 있다.
또한, 전자 디바이스(500)는 디스플레이 디바이스(516), 하나 이상의 스피커(518), 및 키보드 및/또는 컨트롤러(530)를 포함할 수 있으며, 이는, 시스템 사용자가 전자 디바이스(500)로 정보를 입력하고 이로부터 정보를 수신할 수 있게 하는 마우스, 트랙볼, 터치 스크린, 음성-인식 디바이스, 또는 임의의 다른 디바이스를 포함할 수 있다.
추가적인 주석 및 예
예 1에서, 장치는 내부에 저밀도 인터커넥트 라우팅을 포함하는 매체를 포함한다.
예 2에서, 예 1의 장치는 제 1 회로 요소 및 제 2 회로 요소를 포함한다.
예 3에서, 예 1 및 예 2 중 적어도 하나의 장치는 인터커넥트 요소를 포함한다.
예 4에서, 예 1 내지 예 3 중 적어도 하나의 인터커넥트 요소는 매체에 매립된다.
예 5에서, 예 1 내지 예 4 중 적어도 하나의 인터커넥트 요소는 고밀도 기판 라우팅을 그 내부에 포함한다.
예 6에서, 예 1 내지 예 5 중 적어도 하나의 인터커넥트 요소는 복수의 전기 도전성 부재를 포함한다.
예 7에서, 예 1 내지 예 6 중 적어도 하나의 복수의 전기 도전성 부재들 중 전기 도전성 부재는 제 1 회로 요소 및 제 2 회로 요소에 전기적으로 연결된다.
예 8에서, 예 1 내지 예 7 중 적어도 하나의 장치는 유전층을 포함하고, 유전층은 인터커넥트 다이 위에 있고, 유전층은 이를 관통하는 제 1 및 제 2 회로 요소를 포함한다.
예 9에서, 예 1 내지 예 8 중 적어도 하나의 매체는 기판이다.
예 10에서, 예 1 내지 예 9 중 적어도 하나의 매체는 반도체(예를 들어, 실리콘) 기판이다.
예 11에서, 예 1 내지 예 10 중 적어도 하나의 인터커넥트 요소는 인터커넥트 다이이다.
예 12에서, 예 1 내지 예 11 중 적어도 하나의 장치는 제 1 다이이다.
예 13에서, 예 1 내지 예 12 중 적어도 하나의 제 1 다이는 제 1 회로 요소에 전기적으로 연결된다.
예 14에서, 예 1 내지 예 13 중 적어도 하나의 제 1 다이는 매체 위에 놓여진다.
예 15에서, 예 1 내지 예 14 중 적어도 하나의 장치는 제 2 다이를 포함한다.
예 16에서, 예 1 내지 예 15 중 적어도 하나의 제 2 다이는 제 2 회로 요소에 전기적으로 연결된다.
예 17에서, 예 1 내지 예 16 중 적어도 하나의 제 2 다이는 매체 위에 놓여진다.
예 18에서, 예 1 내지 예 17 중 적어도 하나의 제 1 다이는 로직 다이이다.
예 19에서, 예 1 내지 예 18 중 적어도 하나의 제 2 다이는 메모리 다이이다.
예 20에서, 예 1 내지 예 19 중 적어도 하나의 제 1 회로 요소는 제 1 전기 도전성 비아이다.
예 21에서, 예 1 내지 예 20 중 적어도 하나의 제 2 회로 요소는 제 2 전기 도전성 비아이다.
예 22에서, 예 1 내지 예 21 중 적어도 하나의 제 1 전기 도전성 비아는 제 1 패드에 전기적으로 연결된다.
예 23에서, 예 1 내지 예 22 중 적어도 하나의 제 1 패드는 인터커넥트 다이의 상부 표면 상에 또는 적어도 부분적으로 그 내부에 있다.
예 24에서, 예 1 내지 예 23 중 적어도 하나의 제 1 패드는 (1) 제 1 전기 도전성 비아와 (2) 전기 도전성 부재의 제 1 단부 사이에 놓여진다.
예 25에서, 예 1 내지 예 24 중 적어도 하나의 제 2 회로 요소는 제 2 패드에 전기적으로 연결된다.
예 26에서, 예 1 내지 예 25 중 적어도 하나의 제 2 패드는 인터커넥트 다이의 상부 표면 상에 또는 적어도 부분적으로 그 내부에 있다.
예 27에서, 예 1 내지 예 26 중 적어도 하나의 제 2 패드는 (1) 제 2 전기 도전성 비아와 (2) 전기 도전성 부재의 제 2 단부 사이에 놓여진다.
예 28에서, 예 1 내지 예 27 중 적어도 하나의 제 1 패드는 50 마이크로미터의 풋프린트 치수를 포함한다.
예 29에서, 예 1 내지 예 28 중 적어도 하나의 제 1 회로 요소는 대략 30 마이크로미터의 풋프린트 치수를 포함한다.
예 30에서, 예 1 내지 예 29 중 적어도 하나의 장치는 접착제를 포함한다.
예 31에서, 예 1 내지 예 30 중 적어도 하나의 접착제는 솔더 레지스트이다.
예 32에서, 예 1 내지 예 31 중 적어도 하나의 접착제는 유전층 위에 있다.
예 33에서, 예 1 내지 예 32 중 적어도 하나의 접착제는 제 1 및 제 2 회로 요소를 완전히 덮지 않고 있다.
예 34에서, 예 1 내지 예 33 중 적어도 하나의 장치는 패키지 내에 놓여질 수 있다.
예 35에서, 예 1 내지 예 34 중 적어도 하나의 제 1 다이는 제 1 전기 도전성 비아와 제 2 전기 도전성 비아를 통해 제 2 다이에 전기적으로 연결된다.
예 36에서, 예 1 내지 예 35 중 적어도 하나의 제 2 패드는 50 마이크로미터의 치수를 갖는 풋프린트를 포함한다.
예 37에서, 예 1 내지 예 36 중 적어도 하나의 제 2 회로 요소는 대략 30 마이크로미터의 치수를 갖는 풋프린트를 포함한다.
예 38에서, 예 1 내지 예 37 중 적어도 하나의 인터커넥트 요소는 실리콘 인터커넥트 다이이다.
예 39에서, 방법은 고밀도 인터커넥트 요소(104)를 매체(102)에 매립하는 단계를 포함한다.
예 40에서, 예 1 내지 예 39 중 적어도 하나의 방법은 제 1 및 제 2 회로 요소(110)를 인터커넥트 요소의 전기 도전성 부재(106)에 전기적으로 연결하는 단계를 포함한다.
예 41에서, 예 1 내지 예 40 중 적어도 하나의 방법은 인터커넥트 요소 위에 유전층(108)을 놓는 단계를 포함한다.
예 42에서, 예 1 내지 예 41 중 적어도 하나의 방법은 매체 위에 제 1 다이(114A)를 놓는 단계를 포함한다.
예 43에서, 예 1 내지 예 42 중 적어도 하나의 방법은 제 1 다이를 제 1 회로 요소에 전기적으로 연결하는 단계를 포함한다.
예 44에서, 예 1 내지 예 43 중 적어도 하나의 방법은 매체 위에 제 2 다이(114B)를 놓는 단계를 포함한다.
예 45에서, 예 1 내지 예 44 중 적어도 하나의 방법은 제 2 다이를 제 2 회로 요소에 전기적으로 연결하는 단계를 포함한다.
예 46에서, 예 1 내지 예 45 중 적어도 하나의 매체 위에 제 1 다이를 놓는 단계는 기판 위에 로직 다이를 놓는 단계를 포함한다.
예 47에서, 예 1 내지 예 46 중 적어도 하나의 기판 위에 제 2 다이를 놓는 단계는 기판 위에 메모리 다이를 놓는 단계를 포함한다.
예 48에서, 예 1 내지 예 47 중 적어도 하나의 제 1 및 제 2 회로 요소를 전기적으로 연결하는 단계는 제 1 및 제 2 전기 도전성 비아를 전기 도전성 부재에 전기적으로 연결하는 단계를 포함한다.
예 49에서, 예 1 내지 예 48 중 적어도 하나의 방법은 인터커넥트 요소의 상부 표면의 상에 또는 적어도 부분적으로 그 내부에 제 1 패드를 놓는 단계를 포함한다.
예 50에서, 예 1 내지 예 49 중 적어도 하나의 제 1 패드를 놓는 단계는 (1) 제 1 전기 도전성 비아와 (2) 전기 도전성 부재의 제 1 단부 사이에 제 1 패드를 놓는 단계를 포함한다.
예 51에서, 예 1 내지 예 50 중 적어도 하나의 제 1 및 제 2 전기 도전성 비아를 전기적으로 연결하는 단계는 제 1 전기 도전성 비아를 제 1 패드에 전기적으로 연결하는 단계를 포함한다.
예 52에서, 예 1 내지 예 51 중 적어도 하나의 방법은 인터커넥트 요소의 상부 표면 상에 또는 적어도 부분적으로 그 내부에 제 2 패드를 놓는 단계를 포함한다.
예 53에서, 제 2 패드를 놓는 단계는 (1) 제 2 전기 도전성 비아와 (2) 전기 도전성 부재의 제 2 단부 사이에 제 2 패드를 놓는 단계를 포함한다.
예 54에서, 예 1 내지 예 53 중 적어도 하나의 제 1 및 제 2 전기 도전성 비아를 전기적으로 연결하는 단계는 제 2 전기 도전성 비아를 제 2 패드에 전기적으로 연결하는 단계를 포함한다.
예 55에서, 예 1 내지 예 54 중 적어도 하나의 제 1 패드를 놓는 단계는 대략 50 마이크로미터의 풋프린트 치수를 포함하는 제 1 패드를 놓는 단계를 포함한다.
예 56에서, 예 1 내지 예 55 중 적어도 하나의 제 1 및 제 2 회로 요소를 전기적으로 연결하는 단계는 대략 30 마이크로미터의 풋프린트 치수를 포함하는 제 1 회로 요소를 전기적으로 연결하는 단계를 포함한다.
예 57에서, 예 1 내지 예 56 중 적어도 하나의 방법은 유전층 위에 접착층(122)을 놓는 단계를 포함한다.
실시예의 상술한 설명은 실시예의 설명의 일부를 형성하는 첨부 도면에 대한 참조를 포함한다. 도면은 예시의 방식으로 본 발명이 실시될 수 있는 구체적인 실시예를 도시한다. 또한, 이러한 실시예는 여기에서 "예"로 칭해지기도 한다. 이러한 예는 도시되거나 설명되는 것들 이외의 요소를 포함할 수 있다. 하지만, 본 발명자들은, 도시되거나 설명되는 이러한 요소만이 제공되는 예들도 고려한다. 또한 본 발명자들은, 특정 예(또는 그 하나 이상의 양태)에 대하여, 또는 여기에서 도시되거나 설명된 다른 예(또는 그 하나 이상의 양태)에 대하여, 도시되거나 설명된 이러한 요소(또는 그 하나 이상의 양태)의 임의의 조합 또는 치환을 사용하는 예들도 고려한다.
본 문서에서, 특허 문서에서 통상적인 "일(a 또는 an)"이라는 용어는, "적어도 하나" 또는 "하나 이상"의 임의의 다른 예 또는 용법과 독립적으로 하나 또는 하나 초과를 포함하도록 사용된다. 본 문서에서, "또는(or)"이라는 용어는, 달리 나타내지 않는다면 "A 또는 B"가 "B가 아니라 A", "A가 아니라 B" 및 "A 및 B"를 포함하도록 비배타적인 것을 칭하도록 사용된다. 본 문서에서, "포함하는(including)" 및 "여기에서(in which)"라는 용어는 각각의 용어 "포괄하는(comprising)" 및 "여기에서는(wherein)"의 쉬운 영어의 동등어로서 사용된다. 또한, 후술하는 청구항에서, "포함하는" 및 "포괄하는"이라는 용어는 개방형이며, 즉 청구항에서 이러한 용어 후에 기재되는 것에 추가되는 시스템, 디바이스, 제품, 조성, 공식 또는 프로세스는 여전히 이러한 청구항의 범위 내에 있는 것으로 고려된다. 또한, 후술하는 청구항에서, "제 1", "제 2" 및 "제 3" 등의 용어는 단지 표시로서 사용되고, 그 객체에 대하여 수치적인 요건을 부과하려는 것이 아니다.
상술한 설명은 예시적인 것이며 한정적인 것이 아니다. 예를 들어, 상술한 예(또는 그 하나 이상의 양태)는 서로 조합하여 사용될 수 있다. 다른 실시예들은 상술한 설명을 검토한 본 기술 분야의 당업자에 의해 사용될 수 있다. 요약서는 37 C.F.R.§1.72(b)를 준수하기 위하여 제공되었으며, 이는 독자가 기술 명세서의 본질을 신속하게 확인할 수 있게 한다. 이것은 청구항의 범위 또는 의미를 해석하거나 한정하는 데 사용되지 않을 것이라는 이해를 가지고 제출되었다. 또한, 실시예의 상술한 설명에서, 본 발명을 간소화하기 위하여 다양한 특징들이 서로 그룹화될 수 있다. 이것은, 청구되지 않은 개시된 특징이 임의의 청구항에서 필수적임을 의도하는 것으로 해석되어서는 안된다. 오히려, 진보적인 청구물은 개시된 특정 실시예의 모든 특징보다 적게 있을 수 있다. 따라서, 이하의 청구항은 실시예의 설명으로 여기에서 통합되며, 각 청구항은 별개의 실시예로서 그 자체에 기초하고, 이러한 실시예는 다양한 조합 또는 치환으로 서로 결합될 수 있는 것으로 고려된다. 본 발명의 범위는, 이러한 청구항에게 주어지는 균등물의 전체 범위와 함께 첨부된 청구항을 참조하여 결정되어야 한다.

Claims (24)

  1. 제 1 밀도 인터커넥트 라우팅(a first density interconnect routing)을 내부에 포함하는 매체와,
    제 1 회로 요소 및 제 2 회로 요소와,
    상기 매체에 매립되고(embedded), 제 2 밀도 라우팅을 내부에 포함하고, 복수의 전기 도전성 부재들을 포함하는 인터커넥트 요소 ― 상기 제 1 밀도는 상기 제 2 밀도보다 저밀도이고, 상기 복수의 전기 도전성 부재들 중 하나의 전기 도전성 부재는 상기 제 1 회로 요소 및 상기 제 2 회로 요소에 전기적으로 연결됨 ― 와,
    상기 인터커넥트 요소 위에 있는 유전층 ― 상기 유전층은 자신을 관통하는 상기 제 1 회로 요소 및 상기 제 2 회로 요소를 포함함 ― 을 포함하는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 회로 요소에 전기적으로 연결되고, 상기 매체 위에 있는 제 1 다이(die)와,
    상기 제 2 회로 요소에 전기적으로 연결되고, 상기 매체 위에 있는 제 2 다이를 포함하는
    반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 다이는 로직 다이이고,
    상기 제 2 다이는 메모리 다이인
    반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 회로 요소는 제 1 전기 도전성 비아(via)이고, 상기 제 2 회로 요소는 제 2 전기 도전성 비아인
    반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 전기 도전성 비아는 제 1 패드에 전기적으로 연결되고, 상기 제 1 패드는 상기 인터커넥트 요소의 상부(top) 표면 상에 또는 적어도 부분적으로 그 내부에 있고, 상기 제 1 패드는 상기 제 1 전기 도전성 비아와 상기 전기 도전성 부재의 제 1 단부 사이에 놓여지는
    반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 2 전기 도전성 비아는 제 2 패드에 전기적으로 연결되고, 상기 제 2 패드는 상기 인터커넥트 요소의 상부 표면 상에 또는 적어도 부분적으로 그 내부에 있고, 상기 제 2 패드는 상기 제 2 전기 도전성 비아와 상기 전기 도전성 부재의 제 2 단부 사이에 놓여지는
    반도체 장치.
  7. 제 1 항에 있어서,
    상기 유전층 위에 있고, 상기 제 1 회로 요소 및 상기 제 2 회로 요소를 완전히 덮지 않는 솔더 레지스트(solder resist)를 포함하는
    반도체 장치.
  8. 제 1 밀도 인터커넥트 라우팅을 내부에 포함하는 기판에, 제 2 밀도 라우팅을 내부에 포함하고 전기 도전성 부재를 포함하는 인터커넥트 다이를 매립하는 단계 - 상기 제 1 밀도는 상기 제 2 밀도보다 저밀도임 - 와,
    제 1 회로 요소 및 제 2 회로 요소를 상기 전기 도전성 부재에 전기적으로 연결하는 단계와,
    유전층을 상기 인터커넥트 다이 위에 놓는 단계를 포함하는
    반도체 장치 제조 방법.
  9. 제 8 항에 있어서,
    상기 기판 위에 제 1 다이를 놓는 단계와,
    상기 제 1 다이를 상기 제 1 회로 요소에 전기적으로 연결하는 단계와,
    상기 기판 위에 제 2 다이를 놓는 단계와,
    상기 제 2 다이를 상기 제 2 회로 요소에 전기적으로 연결하는 단계를 포함하는
    반도체 장치 제조 방법.
  10. 제 9 항에 있어서,
    상기 기판 위에 상기 제 1 다이를 놓는 단계는 상기 기판 위에 로직 다이를 놓는 단계를 포함하고,
    상기 기판 위에 상기 제 2 다이를 놓는 단계는 상기 기판 위에 메모리 다이를 놓는 단계를 포함하는
    반도체 장치 제조 방법.
  11. 제 8 항에 있어서,
    상기 제 1 회로 요소 및 상기 제 2 회로 요소를 전기적으로 연결하는 단계는 제 1 전기 도전성 비아와 제 2 전기 도전성 비아를 상기 전기 도전성 부재에 전기적으로 연결하는 단계를 포함하는
    반도체 장치 제조 방법.
  12. 제 11 항에 있어서,
    상기 인터커넥트 다이의 상부 표면 상에 또는 적어도 부분적으로 그 내부에 제 1 패드를 놓는 단계와, (1) 상기 제 1 전기 도전성 비아와 (2) 상기 전기 도전성 부재의 제 1 단부 사이에 상기 제 1 패드를 놓는 단계를 포함하고,
    상기 제 1 전기 도전성 비아와 상기 제 2 전기 도전성 비아를 전기적으로 연결하는 단계는 상기 제 1 전기 도전성 비아를 상기 제 1 패드에 전기적으로 연결하는 단계를 포함하는
    반도체 장치 제조 방법.
  13. 제 12 항에 있어서,
    상기 인터커넥트 다이의 상부 표면 상에 또는 적어도 부분적으로 그 내부에 제 2 패드를 놓는 단계와, (1) 상기 제 2 전기 도전성 비아와 (2) 상기 전기 도전성 부재의 제 2 단부 사이에 상기 제 2 패드를 놓는 단계를 포함하고,
    상기 제 1 전기 도전성 비아와 상기 제 2 전기 도전성 비아를 전기적으로 연결하는 단계는 상기 제 2 전기 도전성 비아를 상기 제 2 패드에 전기적으로 연결하는 단계를 포함하는
    반도체 장치 제조 방법.
  14. 제 8 항에 있어서,
    상기 유전층 위에 솔더 레지스트를 놓는 단계를 포함하는
    반도체 장치 제조 방법.
  15. 패키지로서,
    제 1 다이 및 제 2 다이와,
    기판과,
    제 1 전기 도전성 비아 및 제 2 전기 도전성 비아와,
    상기 기판에 매립되고, 내부에 매립된 전기 도전성 부재를 포함하는 인터커넥트 다이 ― 상기 인터커넥트 다이는 상기 인터커넥트 다이의 상부 표면 상에 또는 적어도 부분적으로 그 내부에 제 1 전기 도전성 패드 및 제 2 전기 도전성 패드를 포함하고, 상기 전기 도전성 부재는 상기 제 1 전기 도전성 패드를 통해 상기 제 1 전기 도전성 비아에 전기적으로 연결되고, 상기 제 2 전기 도전성 패드를 통해 상기 제 2 전기 도전성 비아에 전기적으로 연결됨 ― 와,
    상기 인터커넥트 다이 위에 있는 유전층 ― 상기 유전층은 자신을 관통하는 상기 제 1 전기 도전성 비아 및 상기 제 2 전기 도전성 비아를 포함함 ― 을 포함하되,
    상기 제 1 다이는 상기 제 1 전기 도전성 비아 및 상기 제 2 전기 도전성 비아를 통해 상기 제 2 다이에 전기적으로 연결되는
    패키지.
  16. 제 15 항에 있어서,
    상기 제 1 다이는 로직 다이이고, 상기 제 2 다이는 메모리 다이인
    패키지.
  17. 제 15 항에 있어서,
    상기 제 1 도전성 패드 및 상기 제 2 도전성 패드 양쪽은 50 마이크로미터의 치수를 갖는 풋프린트(footprint)를 포함하고, 상기 제 1 전기 도전성 비아 및 상기 제 2 전기 도전성 비아 양쪽은 30 마이크로미터의 치수를 갖는 풋프린트를 포함하는
    패키지.
  18. 제 15 항에 있어서,
    상기 유전층 위의 솔더 레지스트를 포함하고,
    상기 솔더 레지스트는 상기 제 1 전기 도전성 비아 및 상기 제 2 전기 도전성 비아를 덮지 않는
    패키지.
  19. 제 1 밀도 인터커넥트 라우팅을 내부에 포함하는 반도체 기판과,
    제 1 회로 요소 및 제 2 회로 요소와,
    상기 반도체 기판에 매립되고, 제 2 밀도 라우팅을 내부에 포함하고, 전기 도전성 부재를 포함하는 실리콘 인터커넥트 다이 ― 상기 전기 도전성 부재는 상기 제 1 회로 요소 및 상기 제 2 회로 요소에 전기적으로 연결되고, 상기 제 1 밀도는 상기 제 2 밀도보다 저밀도임 ― 와,
    상기 실리콘 인터커넥트 다이 위에 있는 유전층 ― 상기 유전층은 자신을 관통하는 상기 제 1 회로 요소 및 상기 제 2 회로 요소를 포함함 ― 을 포함하는
    반도체 장치.
  20. 제 19 항에 있어서,
    상기 제 1 회로 요소에 전기적으로 연결되고, 상기 기판 위에 있는 제 1 다이와,
    상기 제 2 회로 요소에 전기적으로 연결되고, 상기 기판 위에 있는 제 2 다이를 포함하는
    반도체 장치.
  21. 제 20 항에 있어서,
    상기 제 1 다이는 로직 다이이고,
    상기 제 2 다이는 메모리 다이인
    반도체 장치.
  22. 제 19 항에 있어서,
    상기 실리콘 인터커넥트 다이는 상기 실리콘 인터커넥트 다이의 상부 표면 상에 또는 적어도 부분적으로 그 내부에 제 1 전기 도전성 패드를 포함하고, 상기 제 1 전기 도전성 패드는 상기 제 1 회로 요소에 전기적으로 연결되고, 상기 제 1 전기 도전성 패드는 50 마이크로미터의 풋프린트 치수를 포함하는
    반도체 장치.
  23. 제 19 항에 있어서,
    상기 제 1 회로 요소는 30 마이크로미터의 풋프린트 치수를 포함하는
    반도체 장치.
  24. 제 19 항에 있어서,
    상기 유전층 위의 솔더 레지스트를 포함하고,
    상기 솔더 레지스트는 상기 제 1 회로 요소 및 상기 제 2 회로 요소를 덮지 않는
    반도체 장치.
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