KR20150053448A - 반도체 패키지용 기판 및 이를 이용한 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지용 기판 및 이를 이용한 반도체 패키지를 개시한다. 본 발명의 일 실시예에 따른 반도체 패키지는, 제1면 및 상기 제1면에 대향하는 제2면을 가지며 복수의 레이어를 포함하는 코어층, 상기 코어층의 제1면에 형성되는 제1 전극, 상기 제1 전극와 인접하게 형성되며 상기 제1 전극와 단차지게 형성된 제2 전극을 포함하는 기판; 상기 기판의 제1면 상에 배치되는 제1 반도체칩; 상기 제1 반도체칩의 상측에 적층되는 제2 반도체칩; 상기 제1 반도체칩과 제1 전극을 연결하는 제1 연결부재; 상기 제2 반도체칩과 제2 전극을 연결하는 제2 연결부재;를 포함한다.

Description

반도체 패키지용 기판 및 이를 이용한 반도체 패키지{Substrate for semiconductor package and semiconductor package using the same}
본 발명은 반도체 패키지용 기판 및 이를 이용한 반도체 패키지에 관한 것이다.
반도체 패키지를 제조함에 있어서, 금속 와이어(gold wire)를 사용하여 반도체칩의 전극과 인쇄회로기판의 전극 간을 전기적으로 연결하는 기술이 널리 활용되고 있다. 예컨대, 금속 와이어의 일단은 반도체칩에 형성된 본딩패드들 중 선택된 하나에 부착되고, 금속 와이어의 타단은 인쇄회로기판에 형성된 본드핑거들(bond fingers) 중 대응하는 하나에 부착된다.
그런데, 반도체 패키지의 경박단소화에 따라 전극들의 크기 및 간격은 점점 축소되고 있다. 반면, 전극들의 크기 및 간격의 축소는 기판 제조 기술의 한계, 전기저항의 증가 및 상호 간섭에 의한 신호 지연과 같은 여러 가지 한계에 직면하고 있다.
본 실시예는 와이어본딩 작업성을 향상시키고, 패키지의 크기를 최소화할 수 있는 반도체 패키지용 기판 및 이를 이용한 반도체 패키지를 제공한다.
일 실시예에 따른 반도체 패키지용 기판은, 제1면 및 상기 제1면에 대향하는 제2면을 갖는 코어층; 상기 코어층의 제1면, 내부 및 제2면에 형성되며, 내부에 배치되고 상기 코어층으로부터 노출된 제1 전극 및 상기 제1면에 배치되는 제2 전극을 포함하는 배선층; 및 상기 코어층의 제1면 및 제2면 상에 각각 제1 및 제2 전극을 노출시키도록 형성된 패시베이션층;을 포함한다.
또한, 일 실시예에 따른 반도체 패키지는, 제1면 및 상기 제1면에 대향하는 제2면을 갖는 코어층, 상기 코어층의 제1면, 내부 및 제2면에 형성되며 내부에 배치되고 상기 코어층으로부터 노출된 제1 전극 및 상기 제1면에 배치되는 제2 전극을 포함하는 배선층, 상기 코어층의 제1면 및 제2면 상에 각각 제1 및 제2 전극을 노출시키도록 형성된 패시베이션층을 포함하는 기판; 상기 기판의 제1면 상에 배치되는 제1 반도체칩; 상기 제1 반도체칩의 상측에 적층되는 제2 반도체칩; 상기 제1 반도체칩과 제1 전극을 연결하는 제1 연결부재; 상기 제2 반도체칩과 제2 전극을 연결하는 제2 연결부재;를 포함한다.
일 실시예에 따른 전자 시스템은, 버스에 의해 결합된 콘트롤러, 인터페이스, 입출력장치 및 메모리를 포함하고, 상기 메모리는, 제1면 및 상기 제1면에 대향하는 제2면을 갖는 코어층, 상기 코어층의 제1면, 내부 및 제2면에 형성되며 내부에 배치되고 상기 코어층으로부터 노출된 제1 전극 및 상기 제1면에 배치되는 제2 전극을 포함하는 배선층, 상기 코어층의 제1면 및 제2면 상에 각각 제1 및 제2 전극을 노출시키도록 형성된 패시베이션층을 포함하는 기판; 상기 기판의 제1면 상에 배치되는 제1 반도체칩; 상기 제1 반도체칩의 상측에 적층되는 제2 반도체칩; 상기 제1 반도체칩과 제1 전극을 연결하는 제1 연결부재; 상기 제2 반도체칩과 제2 전극을 연결하는 제2 연결부재;를 구비하는 반도체 패키지를 포함한다.
일 실시예에 따른 메모리 카드는, 반도체 패키지를 포함한 메모리; 및 상기 메모리를 제어하는 메모리 콘트롤러;를 포함하며, 상기 반도체 패키지는, 제1면 및 상기 제1면에 대향하는 제2면을 갖는 코어층, 상기 코어층의 제1면, 내부 및 제2면에 형성되며 내부에 배치되고 상기 코어층으로부터 노출된 제1 전극 및 상기 제1면에 배치되는 제2 전극을 포함하는 배선층, 상기 코어층의 제1면 및 제2면 상에 각각 제1 및 제2 전극을 노출시키도록 형성된 패시베이션층을 포함하는 기판; 상기 기판의 제1면 상에 배치되는 제1 반도체칩; 상기 제1 반도체칩의 상측에 적층되는 제2 반도체칩; 상기 제1 반도체칩과 제1 전극을 연결하는 제1 연결부재; 상기 제2 반도체칩과 제2 전극을 연결하는 제2 연결부재;를 포함한다.
본 실시예에 따르면, 기판을 다층 구조로 형성하고 전극 역시 다단으로 형성함으로써 금속 와이어 등의 도전성 연결부재를 통해 반도체칩과의 연결시 반도체 패키지의 크기에 상관없이 와이어본딩 작업성을 향상시킬 수 있으며, 또한 전극 사이의 간격 확보가 필요하지 않으므로 패키지의 크기를 축소할 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 패키지용 기판을 도시한 단면도.
도 2는 본 발명의 일 실시예에 의한 반도체 패키지를 도시한 단면도.
도 3은 본 발명의 일 실시예에 의한 반도체 패키지를 도시한 평면도.
도 4 내지 도 11은 각각 도 2에 따른 반도체 패키지를 제조하기 위한 공정을 도시한 단면도.
도 12는 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한 단면도.
도 13은 본 발명에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도.
도 14는 본 발명에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블록도.
이하에서는, 반도체 패키지용 기판 및 이를 이용한 반도체 패키지의 실시예들을 첨부 도면을 참고하여 설명한다.
도 1을 참조하면, 일 실시예의 반도체 패키지용 기판(100)은 코어층(110), 배선층(120) 및 패시베이션층(130)을 포함한다.
코어층(110)은 절연 재질로 이루어지며, 제1면(110a) 및 제1면(110a)에 대향하는 제2면(110b)을 갖는다. 코어층(110)은 복수의 층으로 형성될 수 있다. 예컨대, 코어층(110)은 제1 코어층(111)과, 제1 코어층(111)의 상측에 배치되는 제2 코어층(112)으로 구분할 수 있다.
배선층(120)은 도전성 재질로 이루어지며, 복수의 층으로 형성될 수 있다. 예컨대, 배선층(120)은 코어층(110)의 제2면(110b)에 형성되는 제1 배선층(121), 코어층(110)의 내부에 형성되는 제2 배선층(122) 및 코어층(110)의 제1면(110a)에 형성되는 제3 배선층(123)을 포함할 수 있다. 즉, 제1 배선층(121)은 제1 코어층(111)의 하면에 형성되고, 제2 배선층(122)은 제1 코어층(111)과 제2 코어층(112) 사이에 형성되며, 제3 배선층(123)은 제2 코어층(112)의 상면에 형성될 수 있다. 본 실시예에서는 배선층이 3개의 층을 갖는 구조로 이루어져 있으나, 이에 한정되는 것은 아니다.
패시베이션층(130)은 배선층(120)을 보호할 수 있도록 코어층(110)의 제1면(110a)과 제2면(110b)에 형성된다. 예컨대, 패시베이션층(130)은 솔더 레지스트와 같은 절연물질로 형성될 수 있다.
한편, 코어층(110)은 각 배선층(120)을 연결할 수 있는 비아패턴(125)을 더 포함할 수 있다. 예컨대, 비아패턴(125)은 제1 배선층(121)과 제2 배선층(122)을 전기적으로 연결하는 제1 비아패턴(125a)과, 제2 배선층(122)과 제3 배선층(123)을 전기적으로 연결하는 제2 비아패턴(125b)을 포함할 수 있다.
또한, 코어층(110)은 제1 전극(126) 및 제2 전극(127)을 포함한다. 제1 전극(126) 및 제2 전극(127)은 도전성 연결부재를 매개로 기판(100) 상에 배치되는 반도체칩의 본딩패드와 전기적으로 연결될 수 있다.
제1 전극(126)과 제2 전극(127)은 기판에서 서로 다른 층에 형성될 수 있다. 예컨대, 제1 전극(126)은 코어층(110)의 내부 즉, 제2 배선층(122)에 형성되고, 제2 전극(127)은 제1 전극(126)의 위상과 차이가 있도록 코어층(110)의 제1면(110a) 즉, 제3 배선층(123)에 형성될 수 있다.
코어층(110)의 제2면(110b) 즉, 제1 코어층(111)의 하면에는 제1 배선층(121)의 일부가 노출되는 외부접속전극(볼랜드;129)이 형성되며, 외부접속전극(121)에는 도시하지 않았으나 솔더볼 등의 외부접속단자가 형성될 수 있다.
도 2를 참조하면, 일 실시예의 반도체 패키지는 기판(100), 복수의 반도체칩(200), 도전성 연결부재(300)를 포함한다.
기판(100)은 코어층(110), 배선층(120) 및 패시베이션층(130)을 포함하며, 도 1에 도시된 반도체 패키지용 기판의 구성과 동일하므로 자세한 설명은 생략한다.
각 반도체칩(200)은 일면 및 일면에 대향하는 타면을 갖는다. 본 실시예에서 반도체칩은 설명의 편의를 위해 제1 반도체칩(210)과 제2 반도체칩(220)으로 구분하고 있으나, 반도체칩의 갯수는 반드시 2개의 경우로 한정되는 것은 아니며, 3개 이상의 반도체 칩이 적층될 수도 있다.
제1 반도체칩(210)의 일면(210a)에는 복수의 제1 본딩패드(211)들이 형성될 수 있다. 제1 반도체칩(210)은 그 타면(210b)이 기판(100)의 상면에 접착되고, 기판(100)과 제1 반도체칩(210) 사이에는 스페이서(400)가 개재된다. 제1 본딩패드(211)들은 제1 반도체칩(210)의 일면에 행 및 열 방향으로 2차원 배열될 수 있다. 예를 들면, 제1 본딩패드(211)들은 제1 반도체칩(210)의 양측 외곽에 2줄로 나란히 배열될 수 있다.
제2 반도체칩(220)의 일면(220a)에는 제1 반도체칩(210)과 마찬가지로 복수의 제2 본딩패드(221)들이 형성될 수 있다. 제2 반도체칩(220)은 그 타면(220b)이 제1 반도체칩(210)의 일면에 접착되고, 제1 반도체칩(210)과 제2 반도체칩(220) 사이에는 스페이서(400)가 개재된다.
도전성 연결부재(300)는 제1 전극(126)과 제1 반도체칩(210)의 제1 본딩패드(211)를 전기적으로 연결하는 제1 도전성 연결부재(310)와, 제2 전극(127)과 제2 반도체칩(220)의 제2 본딩패드(221)를 전기적으로 연결하는 제2 도전성 연결부재(320)를 포함한다. 각 도전성 연결부재는 금 또는 구리 등의 금속 와이어일 수 있다.
도 3을 참조하면, 제1 반도체칩(210)과 인접하게 배열된 제1 전극(126)과 제1 반도체칩(도 2 참조, 210)의 본딩패드(도 2 참조, 211) 간에는 서로 금속 와이어 등의 제1 도전성 연결부재(310)를 이용하여 쉽게 전기적 연결이 가능하며, 또한 기판(도 2 참조, 110)의 바깥쪽에 배열된 제2 전극(127)과 제2 반도체칩(220)의 본딩패드(221) 간에도 제2 도전성 연결부재(320)를 이용하여 쉽게 전기적 연결을 구현할 수 있다. 이때, 제1 도전성 연결부재(310)와 제2 도전성 연결부재(320) 간에는 간섭이 발생하지 않게 된다.
즉, 기판의 서로 다른 위상차를 갖는 배선층에 제1 전극(126) 및 제2 전극(127)이 배열되어 있으므로, 제1 반도체칩의 본딩패드와 제1 전극(126) 간의 전기적 연결뿐만 아니라, 제2 반도체칩(220)의 본딩패드(221)와 기판의 각 바깥쪽에 배열된 제2 전극(127) 간에도 전기적 연결을 구현하는 것이 용이하다. 따라서, 본 실시예의 반도체 패키지는 와이어 본딩을 위한 별도의 여유공간을 형성하지 않아도 되므로 전체 사이즈를 최소화할 수 있다.
이와 같이 구성된 반도체 패키지의 제조방법을 설명하면 다음과 같다.
도 4를 참조하면, 제1 코어층(111)의 일면에 제1 배선층을 형성하기 위한 동박(120a)을 부착한다.
도 5를 참조하면, 동박을 패터닝하여 제1 배선층(121)을 형성한다. 예컨대, 그 형성 방법으로서 도시하지는 않았으나 동박의 상측에 마스크를 위치시킨 후 설정된 제1 배선층(121)이 형성되도록 패터닝하는 방법 등이 있다.
도 6을 참조하면, 드릴링 공정을 통해 제1 코어층(111)을 관통하는 비아홀을 형성하고, 비아홀에 도전성 금속을 충진하여 제1 배선층(121)과 전기적으로 연결되도록 제1 비아패턴(125a)을 형성한다.
그리고 제1 코어층(111)의 일면과 타면이 전환되도록 뒤집은 후, 제1 배선층(121)이 형성된 제1 코어층(111)의 타면에 제2 배선층(122)을 형성하기 위한 동박을 부착하고, 제1 비아패턴(125a)을 통해 제1 배선층(121)과 전기적으로 연결되도록 패터닝한다.
도 7을 참조하면, 상술한 과정을 반복하여 제2 코어층(112) 및 제3 배선층(123)을 형성한다. 즉, 제2 배선층(122)의 상측에 제2 코어층(112)을 배치하고, 드릴링 공정을 통해 제2 코어층(112)을 관통하는 비아홀을 형성한 후, 비아홀에 도전성 금속을 충진하여 제2 비아패턴(125b)을 형성한다. 다음으로, 제2 비아패턴(125b)과 전기적으로 연결되도록 제2 코어층(112)의 상면에 동박을 부착하고, 상술한 방법으로 패터닝하여 제3 배선층(123)을 형성한다. 이러한 과정을 통해서 3층 구조의 기판(100)을 형성할 수 있다. 또한, 동일한 과정을 반복하여 4층 이상의 배선구조를 갖는 기판을 형성할 수도 있다.
도 8을 참조하면, 코어층(110)의 제1면(110a)과 제2면(110b)에 제1 배선층(121)과 제3 배선층(123)을 덮도록 솔더 레지스트와 같은 절연물질을 도포함으로써 패시베이션층(130)을 형성한다.
도 9를 참조하면, 반도체칩이 본딩되는 근접 위치의 패시베이션층(130)과 제3 배선층(123) 및 제2 코어층(112)을 식각함으로써 제2 배선층(122)에 제1 전극(126)을 형성하며, 제1 전극(126)의 일측에는 패시베이션층(130)을 식각하여 제1 배선층(121) 상에 제2 전극(127)을 형성한다. 이에 따라 제1 전극(126)과 제2 전극(127) 간에는 소정 높이의 위상차가 존재하게 된다.
도 10을 참조하면, 패시베이션층(130)의 상면에 접착제를 매개로 제1 반도체칩(210)을 부착하고, 제1 반도체칩(210)의 제1 본딩패드(211)와 제1 전극(126) 간을 금속 와이어 등의 제1 도전성 연결부재(310)를 매개로 전기적으로 연결한다. 이때, 와이어본딩의 작업성을 위해 기판과 제1 반도체칩(210) 사이에는 스페이서(400)가 개재될 수 있다.
도 11을 참조하면, 제1 반도체칩(210)의 상측에 제2 반도체칩(220)을 접착제로 부착하고, 제2 반도체칩(220)의 제2 본딩패드(221)와 제2 전극(127) 간을 제2 도전성 연결부재(320)로 연결한다. 이때, 와이어본딩의 작업성을 위해 제1 반도체칩(210)과 제2 반도체칩(220) 사이에는 스페이서(400)가 개재될 수 있다.
이와 같이 위상차가 있는 제1 전극(126) 및 제2 전극(127)과 반도체칩들의 본딩패드 간을 도전성 연결부재(300)로 상호 연결함으로써 반도체 패키지의 크기가 제한된 상태에서도 전극들 간에 별도로 간격 확보를 할 필요가 없으므로 와이어본딩 작업성을 개선할 수 있고, 더불어 패키지의 크기를 최소화할 수 있다.
도 12를 참조하면, 다른 실시예의 반도체 패키지는 기판(100), 복수의 반도체칩(200), 도전성 연결부재(300)를 포함하며, 이는 일 실시예의 구성과 동일하다. 다만, 다른 실시예는 일 실시예에 비해 코어층, 배선층 및 반도체칩의 적층 개수가 증가된 것을 설명한 것이다.
코어층(110)은 절연 재질로 이루어지며, 제1면(110a) 및 제1면(110a)에 대향하는 제2면(110b)을 갖는다. 코어층(110)은 복수의 층으로 형성될 수 있다. 예컨대, 코어층(110)은 제1 코어층(111)과, 제1 코어층(111)의 상측에 배치되는 제2 코어층(112) 및 제2 코어층(112)의 상측에 배치되는 제3 코어층(113)으로 구분할 수 있다.
배선층(120)은 도전성 재질로 이루어지며, 복수의 층으로 형성될 수 있다. 예컨대, 배선층(120)은 코어층(110)의 제2면(110b)에 형성되는 제1 배선층(121), 코어층(110)의 내부에 형성되는 제2 배선층(122)과 제3 배선층(123) 및 코어층(110)의 제1면(110a)에 형성되는 제4 배선층(124)을 포함할 수 있다. 즉, 제1 배선층(121)은 제1 코어층(111)의 하면에 형성되고, 제2 배선층(122)은 제1 코어층(111)과 제2 코어층(112) 사이에 형성되며, 제3 배선층(123)은 제2 코어층(112)과 제3 코어층(113) 사이에 형성되고, 제4 배선층(124)은 제3 코어층(113)의 상면에 형성될 수 있다.
이에 따라, 코어층(110)은 제1 전극(126), 제2 전극(127) 및 제3 전극(128)을 포함한다. 제1 전극(126), 제2 전극(127) 및 제3 전극(128)은 각각 도전성 연결부재(300)를 매개로 기판(100) 상에 배치되는 반도체칩의 본딩패드와 연결될 수 있다.
제1 전극(126), 제2 전극(127) 및 제3 전극(128)은 각각 위상차가 다르게 형성될 수 있다. 예컨대, 제1 전극(126)과 제2 전극(127)은 코어층(110)의 내부에 형성되고, 제3 전극(128)은 제2 전극(127)의 위상과 차이가 있도록 코어층(110)의 제1면(110a) 즉, 제4 배선층(124)에 형성될 수 있다. 더불어, 코어층(110) 내부에 형성되는 제1 전극(126)과 제2 전극(127) 역시 상호 간에 위상차가 있도록 배치된다. 즉, 제1 전극(126)은 제2 배선층(122)에 형성되고, 제2 전극(127)은 제1 전극(126)의 위상과 차이가 있도록 제3 배선층(123)에 형성될 수 있다.
상술한 반도체 패키지의 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 13을 참조하면, 일 실시예의 반도체 패키지는 전자 시스템(1000)에 적용될 수 있다. 전자 시스템(1000)은 제어기(1100), 입출력 장치(1200) 및 기억장치(1300)를 포함할 수 있다. 제어기(1100), 입출력 장치(1200) 및 기억장치(1300)는 데이터들이 이동하는 통로를 제공하는 버스(1500)를 통하여 결합될 수 있다.
예컨대, 제어기(1100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 제어기(1100) 및 기억장치(1300)는 일 실시예에 따른 반도체 패키지를 적어도 어느 하나를 포함할 수 있다. 입출력 장치(1200)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억장치(1300)는 데이터 및/또는 제어기(1100)에 의해 실행되는 명령어 등을 저장할 수 있다.
기억장치(1300)는 디램과 같은 휘발성 기억 소자 및/또는 플래시 메모리와 같은 비휘발성 기억 소자를 포함할 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(100)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다.
전자 시스템(1000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1400)를 더 포함할 수 있다. 인터페이스(1400)는 유무선 형태일 수 있다. 예컨대, 인터페이스(1400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 전자 시스템(1000)에는 응용 칩셋(Application Chipset), 입출력 장치 등이 더 제공될 수 있다.
전자 시스템(1000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 스마트폰(smart phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다.
전자 시스템(1000)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(1000)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000, LTE(Long Term Evolution), Wibro(Wireless Broadband Internet)과 같은 통신 시스템에서 사용될 수 있다.
도 14를 참조하면, 상술한 반도체 패키지는 메모리 카드(2000)의 형태로 제공될 수 있다. 일례로, 메모리 카드(2000)는 비휘발성 기억 소자와 같은 메모리(2100) 및 메모리 제어기(2200)를 포함할 수 있다. 메모리(2100) 및 메모리 제어기(2200)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다.
메모리(2100)는 일 실시예에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 제어기(2200)는 호스트(2300)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 메모리(2100)를 제어할 수 있다.
100; 기판 110; 코어층
111; 제1 코어층 112; 제2 코어층
113; 제3 코어층 120; 배선층
121; 제1 배선층 122; 제2 배선층
123; 제3 배선층 124; 제4 배선층
125; 비아패턴 125a; 제1 비아패턴
125b; 제2 비아패턴 126; 제1 전극
127; 제2 전극 128; 제3 전극
129; 볼랜드 130; 패시베이션층
200; 반도체칩 210; 제1 반도체칩
220; 제2 반도체칩 230; 제3 반도체칩
300; 연결부재 400; 스페이서

Claims (20)

  1. 제1면 및 상기 제1면에 대향하는 제2면을 갖는 코어층;
    상기 코어층의 제1면, 내부 및 제2면에 형성되며, 내부에 배치되고 상기 코어층으로부터 노출된 제1 전극 및 상기 제1면에 배치되는 제2 전극을 포함하는 배선층; 및
    상기 코어층의 제1면 및 제2면 상에 각각 제1 및 제2 전극을 노출하도록 형성된 패시베이션층;
    을 포함하는 반도체 패키지용 기판.
  2. 제1항에 있어서,
    상기 코어층은, 제1 코어층; 및
    상기 제1 코어층의 상측에 형성되는 제2 코어층;
    을 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  3. 제2항에 있어서,
    상기 배선층은, 상기 제1 코어층의 하면에 형성되는 제1 배선층;
    상기 제1 코어층과 제2 코어층 사이에 형성되는 제2 배선층; 및
    상기 제2 코어층의 상면에 형성되는 제3 배선층;
    을 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  4. 제3항에 있어서,
    상기 제1 배선층과 제2 배선층을 연결하는 제1 비아패턴;
    상기 제2 배선층과 제3 배선층을 연결하는 제2 비아패턴;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  5. 제1항에 있어서,
    상기 코어층은, 제1 코어층;
    상기 제1 코어층의 상측에 형성되는 제2 코어층; 및
    상기 제2 코어층의 상측에 형성되는 제3 코어층;
    을 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  6. 제5항에 있어서,
    상기 배선층은, 상기 제1 코어층의 하면에 형성되는 제1 배선층;
    상기 제1 코어층과 제2 코어층 사이에 형성되는 제2 배선층;
    상기 제2 코어층과 제3 코어층 사이에 형성되는 제3 배선층; 및
    상기 제3 코어층의 상면에 형성되는 제4 배선층;
    을 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  7. 제6항에 있어서,
    상기 제1 배선층과 제2 배선층을 연결하는 제1 비아패턴;
    상기 제2 배선층과 제3 배선층을 연결하는 제2 비아패턴; 및
    상기 제3 배선층과 제4 배선층을 연결하는 제3 비아패턴;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  8. 제7항에 있어서,
    상기 제4 배선층에 형성되는 제3 전극을 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  9. 제1항에 있어서,
    상기 코어층의 제2면에 배치되는 외부접속전극을 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  10. 제1면 및 상기 제1면에 대향하는 제2면을 갖는 코어층, 상기 코어층의 제1면, 내부 및 제2면에 형성되며 내부에 배치되고 상기 코어층으로부터 노출된 제1 전극 및 상기 제1면에 배치되는 제2 전극을 포함하는 배선층, 상기 코어층의 제1면 및 제2면 상에 각각 제1 및 제2 전극을 노출시키도록 형성된 패시베이션층을 포함하는 기판;
    상기 기판의 제1면 상에 배치되는 제1 반도체칩;
    상기 제1 반도체칩의 상측에 적층되는 제2 반도체칩;
    상기 제1 반도체칩과 제1 전극을 연결하는 제1 연결부재;
    상기 제2 반도체칩과 제2 전극을 연결하는 제2 연결부재;
    를 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 코어층은, 제1 코어층; 및
    상기 제1 코어층의 상측에 형성되는 제2 코어층;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 배선층은, 상기 제1 코어층의 하면에 형성되는 제1 배선층;
    상기 제1 코어층과 제2 코어층 사이에 형성되는 제2 배선층; 및
    상기 제2 코어층의 상면에 형성되는 제3 배선층;
    을 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  13. 제12항에 있어서,
    상기 제1 배선층과 제2 배선층을 연결하는 제1 비아패턴;
    상기 제2 배선층과 제3 배선층을 연결하는 제2 비아패턴;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  14. 제10항에 있어서,
    상기 코어층은, 제1 코어층;
    상기 제1 코어층의 상측에 형성되는 제2 코어층; 및
    상기 제2 코어층의 상측에 형성되는 제3 코어층;
    을 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  15. 제14항에 있어서,
    상기 배선층은, 상기 제1 코어층의 하면에 형성되는 제1 배선층;
    상기 제1 코어층과 제2 코어층 사이에 형성되는 제2 배선층;
    상기 제2 코어층과 제3 코어층 사이에 형성되는 제3 배선층; 및
    상기 제3 코어층의 상면에 형성되는 제4 배선층;
    을 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  16. 제15항에 있어서,
    상기 제1 배선층과 제2 배선층을 연결하는 제1 비아패턴;
    상기 제2 배선층과 제3 배선층을 연결하는 제2 비아패턴; 및
    상기 제3 배선층과 제4 배선층을 연결하는 제3 비아패턴;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  17. 제16항에 있어서,
    상기 제4 배선층에 형성되는 제3 전극을 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  18. 제10항에 있어서,
    상기 코어층의 제2면에 배치되는 외부접속전극을 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  19. 제10항에 있어서,
    상기 제1 연결부재 및 제2 연결부재는 도전성 와이어인 것을 특징으로 하는 반도체 패키지.
  20. 제10항에 있어서,
    상기 기판과 제1 반도체칩 사이, 제1 반도체칩과 제2 반도체칩 사이에 개재된 스페이서를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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