TW201705429A - 堆疊封裝以及製造該堆疊封裝的方法 - Google Patents

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金宗鉉
鄭约瑟
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Abstract

一種堆疊封裝可包括基板以及安裝在基板上方的第一半導體晶片。所述堆疊封裝可包括設置在所述基板和所述第一半導體晶片上方並與所述基板和所述第一半導體晶片分開的支持構件。所述堆疊封裝可包括堆疊在所述支持構件上方的複數個第二半導體晶片。

Description

堆疊封裝以及製造該堆疊封裝的方法
各實施方式總體上涉及半導體技術，更具體地，涉及一種堆疊封裝及其製造方法。
相關申請的交叉引用
本申請要求於2015年7月31日向韓國智慧財產權局提交的韓國專利申請第10-2015-0108593號的優先權，其全部內容通過引用合併於此。
近來，電子工業的趨勢是以更低的成本製造具有高可靠性的產品，並且還能製造重量輕、體積小、速度快、多功能且高性能的產品。設計這些產品時考慮的重要技術之一是涉及關於產品的封裝組裝技術。
由於電子產品的等比例縮小和封裝減小，因此對將複數個半導體晶片安裝在有限覆蓋區內的各種方法進行了研究。
在實施方式中，可提供堆疊封裝。堆疊封裝可包括基板以及安裝在基板上方的第一半導體晶片。堆疊封裝可包括設置在基板和第一半導體晶片上方並與基板和第一半導體晶片分開的支持構件。堆疊封裝可包 括堆疊在支持構件上方的複數個第二半導體晶片。
在實施方式中，可提供製造堆疊封裝的方法。製造堆疊封裝的方法可包括將第一半導體晶片分別安裝到複數個單元基板上方，所述複數個單元基板形成在帶狀基板上方。製造堆疊封裝的方法可包括在帶狀基板上方設置壩(dam)。製造堆疊封裝的方法可包括在壩的上方設置支持構件，使得支持構件與帶狀基板和第一半導體晶片分開，並且延伸跨過單元基板。製造堆疊封裝的方法可包括在單元基板上方的支持構件上方堆疊複數個第二半導體晶片。
10‧‧‧基板
10A‧‧‧頂表面
10B‧‧‧底表面
11‧‧‧外部電極
12‧‧‧第一接合指
13‧‧‧第二接合指
20‧‧‧第一半導體晶片
21‧‧‧第一接合襯墊
30‧‧‧支持構件
40A、40B‧‧‧第二半導體晶片
41‧‧‧第二接合襯墊
50‧‧‧第一黏合構件
61‧‧‧黏合構件
61A‧‧‧第一部分
61B‧‧‧第二部分
61C‧‧‧第三部分
62‧‧‧第二黏合構件
71‧‧‧第一半導體連接構件
72‧‧‧第二半導體連接構件
80‧‧‧成型部件
90‧‧‧外部連接端子
100‧‧‧帶狀基板
200‧‧‧壩
710‧‧‧電子系統
711‧‧‧控制器
712‧‧‧I/O單元
713‧‧‧記憶體
714‧‧‧介面
800‧‧‧記憶卡
810‧‧‧記憶體
820‧‧‧記憶體控制器
830‧‧‧主機
圖1是示出根據實施方式的堆疊封裝的示例代表的俯視圖；圖2是沿圖1的線A-A’截取的截面圖；圖3是沿圖1的線B-B’截取的截面圖；圖4是示出圖1所示的基板的頂表面的示例代表的俯視圖；圖5是示出根據實施方式的堆疊封裝的示例代表的截面圖；圖6是示出根據實施方式的堆疊封裝的示例代表的截面圖；圖7是示出根據實施方式的堆疊封裝的示例代表的截面圖；圖8-17是輔助說明製造根據實施方式的堆疊封裝的方法的圖；圖18是示出包括根據實施方式的堆疊封裝的電子系統的示例代表的框圖；圖19是示出包括根據實施方式的堆疊封裝的存儲卡的示例代表的框圖。
以下將參照附圖，通過實施方式的各示例對堆疊封裝及其製造方法進行描述。
參照圖1至圖3，根據實施方式的堆疊封裝SP1可包括基板10、第一半導體晶片20、支持構件30以及複數個第二半導體晶片40A和40B。在一個實施方式中，除堆疊封裝SP1以外，還可設置第一黏合構件50、第二黏合構件61和62、第一半導體連接構件71、第二半導體連接構件72、成型部件80以及外部連接端子90。為了便於理解，在圖1中省略了成型部件80的例示。
基板10可以是印刷電路板。基板10可具有頂表面10A和底表面10B，並可包括底表面10B上的外部電極11。外部連接端子90(例如焊料球、導電凸塊和導電柱)可分別附接到外部電極11。在圖2和圖3所示的實施方式中，例如採用焊料球作為外部連接端子90。堆疊封裝SP1可借助於外部連接端子90安裝到例如主機板的外部裝置(未示出)。
參照圖2至圖4，基板10的頂表面10A可劃分為第一區域FR和位於第一區域FR外的第二區域SR。第一區域FR可沿著圖4中定義的第一方向FD延伸跨過基板10的頂表面10A，並且第二區域SR可設置成當在第二方向SD上觀察時在第一區域FR的一側或兩側上與第一區域FR並排。
基板10可具有第一區域FR中的第一接合指12，並可具有第二區域SR中的第二接合指13。第一接合指12可與第一半導體晶片20電連接，並且第二接合指13可與第二半導體晶片40A和40B電連接。下文將 會描述這種構造。
雖然沒有示出，但基板10可包括形成在不同層中的電路線，以及與形成在不同層中的電路線電連接的導電通孔。形成在基板10的頂表面10A上的第一接合指12和第二接合指13可經由電路線和導電通孔與形成在基板10的底表面10B上的外部電極11電連接。
雖然實施方式示出了基板10由印刷電路板構造的示例，但是應當注意，本公開的技術概念不限於該示例。例如基板10可以是(例如但不限於)引線框架、可能撓性基板和中介層中的任何一個。
再來參照圖2和圖3，第一半導體晶片20可具有位於其主動表面上的第一接合襯墊21。可在第一半導體晶片20中形成由積體電路建構的電路單元(未示出)，在該電路單元中晶片操作所需的單個元件(例如電晶體、電阻器、電容器、熔絲等)相互電連接。第一接合襯墊21是用於與外部進行電連接的電路單元的外部接觸件並且可以與電路單元電連接。
可將第一半導體晶片20安裝到基板10的頂表面10A的第一區域FR。例如，由膠帶或樹脂型黏合劑構成的第一黏合構件50可形成在第一半導體晶片20的與主動表面背對的非主動表面上。第一半導體晶片20可借助於第一黏合構件50附接到基板10的頂表面10A的第一區域FR。第一半導體晶片20的第一接合襯墊21可借助於第一導電連接構件71與基板10的第一接合指12電連接。第一導電連接構件71可包括導線。
雖然圖中沒有示出，但第一半導體晶片20可具有與形成有第一接合襯墊21的主動表面上的第一接合襯墊21電連接的複數個凸塊，並可借助於凸塊而覆晶接合(flip-chip bounded)至基板10的第一接合指12。
支持構件30設置在基板10和第一半導體晶片20上方，從而與基板10和第一半導體晶片20分隔開。
再來參照圖1至圖3，支持構件30可在基板10和第一半導體晶片20上方沿第一方向FD延伸跨過基板10。支持構件30可覆蓋基板10的頂表面10A的第一區域FR和安裝到第一區域FR的第一半導體晶片20，並可暴露基板10的第二區域SR。
支持構件30可具有與基板10的第一區域FR相對應的面積，並可具有大於安裝到基板10的第一區域FR的第一半導體晶片20的面積。
支持構件30的厚度範圍可以是100μm-120μm，並可使用核心基板或金屬合金板作為支持構件30。核心基板可包括浸漬樹脂的玻璃纖維基板，並且金屬合金板可包括含有FeC和MnCr中的至少一種的合金板。
第二半導體晶片40A和40B中的每一個均可具有位於其主動表面上的第二接合襯墊41。可在第二半導體晶片40A和40B中的每一個中形成由積體電路建構的電路單元(未示出)，在該電路單元中晶片操作所需的單個元件(例如電晶體、電阻器、電容器、熔絲等)相互電連接。第二接合襯墊41是用於與外部進行電連接的電路單元的外部接觸件，並可與電路單元電連接。第二接合襯墊41可設置為一行或包括沿第二半導體晶片40A和40B的主動表面的各個側部的至少兩行的多行。
第二半導體晶片40A和40B可以是在相同的晶片上製造然後再被個體化的半導體晶片，或者可以是從相同的生產線上經由相同的製程所製造出的不同晶片而獲得的半導體晶片，並可具有相同的厚度。
第二半導體晶片40A和40B中的每一個均可具有大於第一半導體晶片20的面積，並均可具有等於或小於支持構件30的面積。
第二半導體晶片40A和40B可以是與第一半導體晶片20不同類型的晶片。例如，第二半導體晶片40A和40B可以是諸如DRAM的易失性記憶體晶片或諸如快閃記憶體的非易失性記憶體晶片，並且第一半導體晶片20可以是控制第二半導體晶片40A和40B的邏輯晶片。第二半導體晶片40A和40B可以是與第一半導體晶片20相同類型的晶片。例如，第一半導體晶片20以及第二半導體晶片40A和40B可以是諸如DRAM的易失性記憶體晶片或諸如快閃記憶體的非易失性記憶體晶片。
第二黏合構件61和62可分別形成在第二半導體晶片40A和40B的非主動表面。第二黏合構件61和62可以是膠帶或樹脂型黏合劑，並可具有20μm-40μm的厚度。
第二半導體晶片40A和40B可借助於第二黏合構件61和62堆疊在支持構件30上。附接支持構件30和最低的第二半導體晶片40A的第二黏合構件61可插置在支持構件30的頂表面與最低的第二半導體晶片40A的底表面之間，並且附接第二半導體晶片40A和40B的第二黏合構件62可插置在最低的第二半導體晶片40A的頂表面與上方的第二半導體晶片40B的底表面之間。
在實施方式中，第二半導體晶片40A和40B堆疊為曲折(zigzag)圖案，使得當從第二方向SD觀看時，第二半導體晶片40A和40B的第二接合襯墊41暴露於左側部分和右側部分。雖然在實施方式中圖示和描述了第二半導體晶片40A和40B堆疊為曲折圖案，但是應當注意，第二 半導體晶片40A和40B可垂直堆疊，或可堆疊為階梯形狀使得在階梯部分上暴露第二接合襯墊41。
第二連接構件72可與第二半導體晶片40A和40B的第二接合襯墊41以及基板10的第二接合指13電連接。第二連接構件72可包括導線。
成型部件80可保護安裝到基板10的元件免受外部裝置和外部環境的影響。成型部件80可以以填充基板10、第一半導體晶片20和支持構件30之間的空間的方式形成在基板10的頂表面10A上，並可囊封第一半導體晶片20、支持構件30、第二半導體晶片40A和40B以及第一導電連接構件71和第二導電連接構件72。當從圖1中定義的第一方向FD上觀看時，支持構件30的彼此背對的兩個端部可暴露於外部，並可與成型部件80的側表面實質上齊平。
成型部件80可由具有填料的環氧樹脂、具有填料的環氧丙烯酸酯以及聚合物複合材料(例如具有填料的聚合物)中的一個或至少兩個構成。
雖然在實施方式中圖示和描述了附接支持構件30和最低的第二半導體晶片40A的第二黏合構件61插置在支持構件30的頂表面與最低的第二半導體晶片40A的底表面之間，但是應當注意，本公開的技術概念不限於該示例，並且可修改成下文將參照圖5至圖7所描述的各種變型。
圖5至圖7是分別示出根據各實施方式的堆疊封裝SP2、SP3、SP4的截面圖。在下面參照5-圖7描述的實施方式中，將使用相同的技術術語和相同的附圖標記來表示與上述參照圖1至圖4所述的實施方式 中的部件基本相同的部件，並且本文省略重複的描述。
參照圖5，支持構件30可以是具有複數個開口31的網格形狀，在所述開口31中容納了附接支持構件30和最低的第二半導體晶片40A的第二黏合構件61，並且第二黏合構件61可被部分地容納在支持構件30的開口31中。
在實施方式中，第二黏合構件61可包括插置在支持構件30的頂表面與最低的第二半導體晶片40A的底表面之間的第一部分61A，以及容納在開口31中的第二部分61B。
支持構件30的厚度可以是100μm-120μm，並且第二黏合構件61可以具有小於支持構件30的厚度，例如20μm-40μm的厚度。雖然沒有示出，但開口31的俯視的截面形狀例如可以是但不限於圓形、橢圓形或多邊形。
根據圖5所示的實施方式，由於支持構件30具有複數個開口31，所以第二黏合構件61的第二部分61B被容納在開口31中。因此，隨著第二黏合構件61與支持構件30之間的接觸面積增大，黏合力也會增大。由於第二黏合構件61的第二部分61B被容納在開口31中，所以可提供如下優點：設置在支持構件30的頂表面的第二黏合構件61的體積和厚度減小，因此堆疊封裝SP2的總厚度減小。
參照圖6，支持構件30可以是具有複數個開口31的網格形狀，在該開口31中容納了附接支持構件30和最低的第二半導體晶片40A的第二黏合構件61，並且第二黏合構件61可被完全容納在支持構件30的開口31中。
第二黏合構件61的頂表面可與支持構件30的頂表面基本齊平，並且最低的第二半導體晶片40A的底表面與支持構件30的頂表面可彼此直接接觸。
支持構件30的厚度可以是100μm-120μm，並且第二黏合構件61可以具有小於支持構件30的厚度，例如20μm-40μm的厚度。由於第二黏合構件61的頂表面與支持構件30的頂表面實質上齊平，並且第二黏合構件61具有小於支持構件30的厚度，所以第二黏合構件61的底表面位於開口31中。
根據圖6所示的一個實施方式，由於第二黏合構件61完全容納在支持構件30的開口31中，所以不需要用於設置第二黏合構件61的額外的空間，因此可減小堆疊封裝SP3的厚度。
參照圖7，支持構件30可以是具有複數個開口31的網格形狀，在該開口31中容納了附接支持構件30和最低的第二半導體晶片40A的第二黏合構件61，並且支持構件30的厚度小於第二黏合構件61的厚度。
第二黏合構件61可包括：插置在支持構件30的頂表面與最低的第二半導體晶片40A的底表面之間的第一部分61A、容納在開口31中的第二部分61B以及設置在支持構件30的底表面下方的第三部分61C。
下面將描述製造根據各個實施方式的堆疊封裝的方法的示例。
參照圖8，製備形成有複數個單元基板10的帶狀基板100。
單元基板10可形成在帶狀基板100上以經由切割線SL相互分隔。切割線SL表示相鄰的單元基板10之間的空間。例如，通過形成列 和行並且使切割線SL插置在列之間以及行之間，可將單元基板10設置成矩陣形式。例如作為示例，在實施方式中例示了將75個單元基板10設置成15(第一方向FD)×5(第二方向SD)的矩陣形式。然而應當注意，本公開的技術概念不限於該示例，並且在帶狀基板100上形成的單元基板10的數量以及單元基板10的佈置形式可以按各種方式變化。圖9是沿著圖8的線C-C’截取的截面圖，其示出了單元基板10。
參照圖8至圖9，每個單元基板10可具有頂表面10A和底表面10B。每個單元基板10的頂表面10A可劃分為第一區域FR和位於第一區域FR外的第二區域SR。第一區域FR可沿著在圖8中定義的第一方向FD延伸跨過單元基板10的頂表面10A，並且第二區域SR可設置成在第二方向SD上觀察時在第一區域FR的一側或兩側上與第一區域FR並排。
每個單元基板10可具有頂表面10A的第一區域FR中的第一接合指12，並可具有頂表面10A的第二區域SR上的第二接合指13。每個單元基板10可具有底表面10B上的外部電極11。
雖然圖中沒有示出，但每個單元基板10可包括形成在不同層中的電路線，以及電連接形成在不同層中的電路線的導電通孔。形成在單元基板10的頂表面10A上的第一接合指12和第二接合指13可經由電路線和導電通孔與形成在單元基板10的底表面10B上的外部電極11電連接。
參照圖10，第一半導體晶片20的非主動表面借助於第一黏合構件50附接到單元基板10的頂表面10A的第一區域FR。可採用膠帶或樹脂型黏合劑作為第一黏合構件50。
第一導電連接構件71形成為將第一半導體晶片20的第一接 合襯墊21和單元基板10的第一接合指12電連接。可採用導線作為第一導電連接構件71。
雖然沒有示出，但可在具有第一接合襯墊21的第一半導體晶片20的主動表面上形成與第一接合襯墊21電連接的複數個凸塊，並且第一半導體晶片20可借助於凸塊而覆晶接合到單元基板10的第一接合指12。
參照圖11，在帶狀基板100上設置壩200。
壩200的作用是支持隨後將要設置的支持構件，並可設置於帶狀基板100的在第一方向FD上彼此背對的兩端。可採用在與第一方向FD垂直的第二方向SD上延伸的線型結構或在第二方向SD上設置的複數個結構作為壩200。例如，可採用阻焊膜或複數個虛設晶片(dummy chip)作為壩200。
在採用虛設晶片作為壩200的示例中，壩200可借助於黏合構件(諸如雙面膠帶或樹脂型黏合劑)附接到帶狀基板100。在採用阻焊膜作為壩200的示例中，壩200可以在不使用單獨的黏合構件的情況下直接附接到帶狀基板100。
壩200可具有預定高度，使得在後續處理中將要被設置在壩200上的支持構件可與帶狀基板100、第一半導體晶片20和第一導電連接構件71分開至少預定距離。例如，壩200的高度可以是90μm-120μm。
參照圖12，壩200可設置在帶狀基板100的兩個端部之間的一個或複數個位置處，使得支持構件也可被支持在帶狀基板100的內部部件上方。作為參考，在圖11和圖12中，為了簡化附圖，省略了對第一接合指12、第二接合指13、第一半導體晶片20以及第一導電連接構件71的圖 示。
參照圖13，支持構件30以在第一方向FD上延伸跨過帶狀基板100的方式設置在壩200上。
在採用虛設晶片形成壩200的示例中，支持構件30可借助於黏合構件(例如雙面膠帶或樹脂型黏合劑)附接到壩200。在採用阻焊膜形成壩200的示例中，支持構件30可以在不使用單獨的黏合構件的情況下直接附接到壩200。
支持構件30的厚度範圍可以是100μm-120μm，可採用核心基板或金屬合金板作為支持構件30。核心基板可包括浸漬樹脂的玻璃纖維基板，並且金屬合金板可包括含有FeC和MnCr中的至少一種的合金板。雖然沒有示出，但支持構件30各自可以是具有複數個開口的網格形狀。
支持構件30由壩200支持，並且與單元基板10以及安裝到單元基板10的第一半導體晶片20分開至少預定距離，該構造如圖14所示，該圖14是沿圖13的線E-E’截取的截面圖。
參照圖15，在形成有複數個第二接合襯墊41的主動表面上製備複數個第二半導體晶片40A和40B。
第二半導體晶片40A和40B可以是在相同的晶片上製造然後再被個體化的半導體晶片，或者從在相同的生產線上以相同的製程所製造出的不同晶片獲得，並可具有相同的厚度。
第二半導體晶片40A和40B可分別具有大於第一半導體晶片20的面積，並可具有小於支持構件30的面積。
第二半導體晶片40A和40B可以是與第一半導體晶片20不 同類型的晶片。例如，第二半導體晶片40A和40B可以是諸如DRAM的易失性記憶體晶片或諸如快閃記憶體的非易失性記憶體晶片，並且第一半導體晶片20可以是控制第二半導體晶片40A和40B的邏輯晶片。第二半導體晶片40A和40B可以是與第一半導體晶片20相同類型的晶片。例如，第一半導體晶片20以及第二半導體晶片40A和40B可以是諸如DRAM的易失性記憶體晶片或諸如快閃記憶體的非易失性記憶體晶片。
第二黏合構件61和62可形成在第二半導體晶片40A和40B的非主動表面上。第二黏合構件61和62可包括膠帶或樹脂型黏合劑，並可具有20μm-40μm的厚度。
第二半導體晶片40A和40B可借助於第二黏合構件61和62堆疊在設置於單元基板10上方的支持構件30上。在圖15所示的實施方式中，第二半導體晶片40A和40B堆疊為曲折圖案，使得沿第二方向SD觀看時，第二接合襯墊41暴露於左側部分和右側部分。
在其它實施方式中，第二半導體晶片40A和40B可垂直堆疊，並且第二半導體晶片40A和40B可堆疊為階梯形狀以使第二接合襯墊41暴露在階梯部分上。在實施方式中，最低的第二半導體晶片40A可以以在最低的第二半導體晶片40A的底表面上形成的黏合構件61的下表面與支持構件30的上表面接觸的方式附接在支持構件30上方。雖然沒有示出，但支持構件30可以具有包括複數個開口31的網格形狀，並且最低的第二半導體晶片40A可以以在最低的第二半導體晶片的底表面下方形成的黏合構件61的部分或整體被容納在開口中的方式附接在支持構件30上方。
第二導電連接構件72形成為使第二半導體晶片40A和40B 的第二接合襯墊41與單元基板10的第二接合指13電連接。可採用導線作為第二導電連接構件72。
參照圖16，成型部件80通過成型製程形成在單元基板10的頂表面10A上，使得成型部件80填充支持構件30與單元基板10之間的空間以及支持構件30與第一半導體晶片20之間的空間，並且囊封第一半導體晶片20、支持構件30、第二半導體晶片40A和40B以及第一導電連接構件71和第二導電連接構件72。成型部件80的材料可採用具有填料的環氧樹脂、具有填料的環氧丙烯酸酯以及聚合物複合材料(例如具有填料的聚合物)中的一種或至少兩種。
參照圖17，外部連接端子90形成在外部電極11上，該外部電極11形成在單元基板10的底表面10B上。可採用焊料球、導電凸塊或導電柱作為外部連接端子90。圖17所示的實施方式示出了採用焊料球作為外部連接端子90的示例。
以下，雖然圖中沒有示出，但通過切割帶狀基板100、支持構件30、成型部件80使得單元基板10彼此分開，可形成圖2所示的堆疊封裝SP1。
上述實施方式實現的效果可舉例如下。
作為在小尺寸半導體晶片上方堆疊大尺寸半導體晶片的方式，採用懸掛引線接合結構，在該懸掛引線接合結構中，上半導體晶片的端部懸掛在下半導體晶片之上以提供懸掛部分，並且接合引線連接到懸掛部分。由於懸掛部分基本被自由地保持在空氣中，因此在採用引線接合工藝中的引線毛細管將引線連接到懸掛部分的過程中，可能出現懸掛部分在 由引線毛細管施加到懸掛部分的壓力的作用下而上下彈跳的現象。這種彈跳現象會使引線的連接不夠精確，並可造成諸如懸掛部分開裂的缺陷。在上述實施方式中，由於引入了用於牢固地支持上半導體晶片的支持構件來防止上半導體晶片外懸，因此能夠有效抑制上半導體晶片彈跳現象的發生，從而能夠防止發生引線連接故障、諸如懸掛部分開裂的缺陷等。
採用如下方法作為另一種在小尺寸半導體晶片上方堆疊大尺寸半導體晶片的方式，在該方法中，形成埋藏小尺寸半導體晶片的介電層，並在介電層上堆疊大尺寸半導體晶片。為了埋藏半導體晶片，介電層應具有可流動性。就此而言，如果介電層的可流動性較小，則會產生下半導體晶片不能被正確埋藏的缺陷。此外，如果介電層的可流動性較小，則由於階梯覆蓋特性較差，所以介電層的頂表面會沿埋藏在介電層中的下半導體晶片的輪廓以凸狀向上伸出。也就是說會在介電層中形成弓形。如果上半導體晶片附接到該介電層，則會出現如下現象，即上半導體晶片沿其中形成了弓形的介電層的輪廓扭曲或上半導體晶片未能正確地附接到介電層，而是從介電層被抬高。隨著將要堆疊的上半導體晶片的數量增多，這種扭曲或抬高現象趨於嚴重。因此，由於將要堆疊的上半導體晶片的數量受限，可能難以製造大容量的封裝。此外，在隨後執行引線接合製程的情況下，由於上半導體晶片已經扭曲，容易在接合襯墊上形成陰影，因此難以得出接合襯墊的位置，從而無法執行引線接合製程。此外，由於上半導體晶片已經扭曲，因此接合襯墊的位置可能會發生變化，由於這個事實，在隨後執行引線接合製程的情況下，引線毛細管和接合襯墊不能相互對齊，從而可能產生引線接合故障。在介電層上堆疊上半導體晶片之後，執 行用於硬化介電層的硬化製程，在介電層的可流動性較大的情況下，則會出現上半導體晶片根據在硬化工藝中流動的介電層的流動而移位的現象。如果上半導體晶片已經偏移，則接合襯墊的位置會發生變化，在隨後執行引線接合製程的情況下，引線毛細管和接合襯墊不能相互對齊，因此可能發生引線接合故障。在上述實施方式中，由於引入了將上半導體晶片支持在下半導體晶片上方的支持構件，因此不必形成埋藏下半導體晶片的介電層。因此，可從源頭上防止由於使用具有可流動性的介電層來埋藏半導體晶片而引起的現象，即，上半導體晶片扭曲或抬高的現象或上半導體晶片偏移的現象。因此，可防止引線連接故障，並可增加將要堆疊的上半導體晶片的數量，以對大容量封裝的製造做出貢獻。
上述堆疊封裝可應用於各種半導體裝置和封裝模組。
參照圖18，根據各實施方式的堆疊封裝可應用於電子系統710。電子系統710可包括控制器711、輸入/輸出單元712(即，I/O單元)以及記憶體713。控制器711、輸入/輸出單元712以及記憶體713可經由匯流排715彼此電連接，匯流排715提供資料移動路徑。
例如，控制器711可包括至少一個微處理器、至少一個數位訊號處理器、至少一個微控制器以及能夠實現與這些部件相同功能的邏輯電路中的至少一個邏輯電路。記憶體713可包括根據實施方式的堆疊封裝中的至少一個堆疊封裝。輸入/輸出單元712可包括選自按鍵、鍵盤、顯示裝置、觸控式螢幕等中的至少一種。作為儲存資料的裝置，記憶體713可儲存將要由控制器711等執行的資料或/和命令。
記憶體713可包括諸如DRAM的易失性記憶體裝置或/和諸 如快閃記憶體的非易失記憶體裝置。例如，可將快閃記憶體安裝至諸如移動終端或桌上型電腦的資訊處理系統。可將快閃記憶體建構成固態硬碟(SSD)。在此情況下，電子系統710可在快閃記憶體系統中穩定地儲存大量資料。
電子系統710還可包括介面714，該介面714被設置成能夠向通信網路發送資料以及能夠從通信網路接收資料。介面714可以是有線型或無線型。例如，介面714可包括天線、有線收發器或無線收發器。
電子系統710可被理解為移動系統、個人電腦、工業用電腦或執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理(PDA)、可擕式電腦、平板電腦、行動電話、智慧型電話、無線電話、膝上型電腦、記憶卡、數位音樂系統以及資訊發送/接收系統中的任一種。
在電子系統710是能夠執行無線通訊的裝置的情況下，電子系統710可用於諸如CDMA(碼分多址)、GSM(全球移動通信系統)、NADC(北美數位蜂巢)、E-TDMA(增強時分多址)、WCDMA(寬頻碼分多址)、CDMA2000、LTE(長期演進)以及Wibro(無線寬頻互聯網)的通信系統。
參照圖19，根據實施方式的堆疊封裝可提供為記憶卡800的形式。例如，記憶卡800可包括諸如非易失性記憶體裝置的記憶體810以及記憶體控制器820。記憶體810以及記憶體控制器820可儲存資料或讀取儲存的資料。
記憶體810可包括應用了根據實施方式的堆疊封裝的非易失性記憶體裝置中的至少一種，並且記憶體控制器820可控制記憶體810回應於主機830的讀/寫請求來讀取儲存的資料或儲存資料。
雖然上文描述了各個實施方式，但本領域技術人員應當理解，所描述的實施方式僅作為示例。因此，本文描述的堆疊封裝及其製造方法不應基於描述的實施方式而受到限制。
10‧‧‧基板
10A‧‧‧頂表面
10B‧‧‧底表面
11‧‧‧外部電極
12‧‧‧第一接合指
13‧‧‧第二接合指
20‧‧‧第一半導體晶片
21‧‧‧第一接合襯墊
30‧‧‧支持構件
40A、40B‧‧‧第二半導體晶片
41‧‧‧第二接合襯墊
50‧‧‧第一黏合構件
61‧‧‧黏合構件
62‧‧‧第二黏合構件
71‧‧‧第一半導體連接構件
72‧‧‧第二半導體連接構件
80‧‧‧成型部件

Claims (33)

  1. 一種堆疊封裝，該堆疊封裝包括：基板；第一半導體晶片，所述第一半導體晶片安裝在所述基板上方；支持構件，所述支持構件設置在所述基板和所述第一半導體晶片上方，並與所述基板和所述第一半導體晶片分隔開；以及複數個第二半導體晶片，所述複數個第二半導體晶片堆疊在所述支持構件上方。
  2. 如申請專利範圍第1項所述的堆疊封裝，其中，所述支持構件形成為在一個方向上延伸跨過所述基板。
  3. 如申請專利範圍第1項所述的堆疊封裝，其中，所述支持構件形成為線型，其覆蓋所述基板的頂表面的第一部分並且暴露所述基板的所述頂表面的在所述第一部分外的第二部分。
  4. 如申請專利範圍第3項所述的堆疊封裝，其中，所述基板包括在所述第二部分上方的接合指，所述接合指與所述第二半導體晶片電連接。
  5. 如申請專利範圍第4項所述的堆疊封裝，其進一步包括：導電連接構件，所述導電連接構件將所述第二半導體晶片和所述接合指電連接。
  6. 如申請專利範圍第5項所述的堆疊封裝，其中，所述導電連接構件包括導線。
  7. 如申請專利範圍第1項所述的堆疊封裝，其中，所述支持構件包括核心基板或金屬合金板。
  8. 如申請專利範圍第1項所述的堆疊封裝，其進一步包括：成型部件，所述成型部件填充所述基板、所述第一半導體晶片以及所述支持構件之間的空間，並且囊封所述第一半導體晶片、所述支持構件以及所述第二半導體晶片。
  9. 如申請專利範圍第1項所述的堆疊封裝，其中，所述第二半導體晶片的面積大於所述第一半導體晶片的面積。
  10. 如申請專利範圍第1項所述的堆疊封裝，其中，所述支持構件的面積大於所述第一半導體晶片的面積，並且等於或大於所述第二半導體晶片的面積。
  11. 如申請專利範圍第1項所述的堆疊封裝，其進一步包括：黏合構件，所述黏合構件使所述支持構件和最低的第二半導體晶片附接。
  12. 如申請專利範圍第11項所述的堆疊封裝，其中，所述支持構件具有容納有所述黏合構件的複數個開口的網格形狀。
  13. 如申請專利範圍第12項所述的堆疊封裝，其中，所述黏合構件包括：第一部分，所述第一部分插置在所述最低的第二半導體晶片的底表面與所述支持構件的頂表面之間；以及第二部分，所述第二部分容納在所述開口中。
  14. 如申請專利範圍第12項所述的堆疊封裝，其中，所述黏合構件形成為被完全容納在所述開口中。
  15. 如申請專利範圍第12項所述的堆疊封裝，其中，所述開口被建構成允許所述黏合構件與所述支持構件和最低的第二半導體晶片附接，而不 增加所述堆疊封裝的厚度。
  16. 如申請專利範圍第12項所述的堆疊封裝，其中，所述黏合構件包括：第一部分，所述第一部分插置在所述支持構件的頂表面與所述最低的第二半導體晶片的底表面之間；第二部分，所述第二部分容納在所述開口中；以及第三部分，所述第三部分設置在所述支持構件的底表面下方。
  17. 如申請專利範圍第1項所述的堆疊封裝，其進一步包括：黏合構件，所述黏合構件與所述支持構件和第二半導體晶片兩者均接觸，其中，所述支持構件包括建構成容納所述黏合構件的開口。
  18. 一種製造堆疊封裝的方法，該方法包括以下步驟：將第一半導體晶片分別安裝到複數個單元基板上方，所述複數個單元基板形成在帶狀基板上方；在所述帶狀基板上方設置壩；在所述壩的上方設置支持構件，使得所述支持構件與所述帶狀基板和所述第一半導體晶片分開並且延伸跨過所述單元基板；以及在所述單元基板上方的所述支持構件上方堆疊複數個第二半導體晶片。
  19. 如申請專利範圍第18項所述的方法，其中，所述壩設置在所述帶狀基板的在一個方向上彼此背對的兩個端部上方。
  20. 如申請專利範圍第18項所述的方法，其中，所述壩設置在所述帶狀基板的在一個方向上彼此背對的兩個端部上方，並且設置在所述帶狀基 板的兩個端部之間的一個或更多個位置處。
  21. 如申請專利範圍第18項所述的方法，其中，所述壩各自形成為線型，其延伸於實質上垂直於所述支持構件的縱向方向的一方向上。
  22. 如申請專利範圍第18項所述的方法，其中，所述壩各自由複數個結構所形成，所述複數個結構被設置於實質上垂直於所述支持構件的縱向方向的一方向上。
  23. 如申請專利範圍第18項所述的方法，其中，所述壩由阻焊膜或虛設晶片形成。
  24. 如申請專利範圍第18項所述的方法，其中，所述支持構件由核心基板或金屬合金板形成。
  25. 如申請專利範圍第24項所述的方法，其中，所述核心基板包括浸漬樹脂的玻璃纖維基板。
  26. 如申請專利範圍第24項所述的方法，其中，所述金屬合金板包括含有FeC和MnCr中的至少一種的合金板。
  27. 如申請專利範圍第18項所述的方法，其中，所述支持構件包括開口。
  28. 如申請專利範圍第18項所述的方法，其中，在堆疊所述第二半導體晶片之前，所述方法還包括以下步驟：在所述第二半導體晶片的底表面下方形成黏合構件，其中，以如下所述之方式執行所述第二半導體晶片的堆疊，即，借助於所述黏合構件，使最低的第二半導體晶片與所述支持構件附接，並且使所述第二半導體晶片被附接。
  29. 如申請專利範圍第28項所述的方法，其中，所述支持構件包括被建構 成容納所述黏合構件的一個或更多個開口。
  30. 如申請專利範圍第18項所述的方法，其中，在堆疊所述第二半導體晶片之後，所述方法還包括以下步驟：形成成型部件，所述成型部件填充所述帶狀基板、所述第一半導體晶片以及所述支持構件之間的空間，並囊封所述第一半導體晶片、所述支持構件以及所述第二半導體晶片。
  31. 如申請專利範圍第30項所述的方法，其中，在堆疊所述第二半導體晶片之後以及在形成所述成型部件之前，所述方法還包括以下步驟：形成導電連接構件，所述導電連接構件將所述第二半導體晶片的接合襯墊和所述單元基板電連接。
  32. 如申請專利範圍第31項所述的方法，其中，所述導電連接構件包括導線。
  33. 如申請專利範圍第30項所述的方法，其中，在形成所述成型部件之後，所述方法還包括以下步驟：通過切割所述成型部件、所述支持構件以及所述帶狀基板而使所述堆疊封裝個體化，使得所述堆疊封裝被每個單元基板的單元分開。
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