CN106409775A - 堆叠封装及其制造方法 - Google Patents

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Abstract

堆叠封装及其制造方法。一种堆叠封装可包括基板以及安装在基板上方的第一半导体芯片。堆叠封装可包括设置在基板和第一半导体芯片上方并与基板和第一半导体芯片分开的支承构件。堆叠封装可包括堆叠在支承构件上方的多个第二半导体芯片。

Description

堆叠封装及其制造方法
技术领域
各实施方式总体上涉及半导体技术，更具体地，涉及一种堆叠封装及其制造方法。
背景技术
近来，电子工业的趋势是以更低的成本制造具有高可靠性的产品，并且还能制造重量轻、体积小、速度快、多功能且高性能的产品。设计这些产品时考虑的重要技术之一涉及关于产品的封装组装技术。
由于电子产品的等比例缩小和封装减小，因此对将多个半导体芯片安装在有限封装内的各种方法进行了研究。
发明内容
在实施方式中，可提供堆叠封装。堆叠封装可包括基板以及安装在基板上方的第一半导体芯片。堆叠封装可包括设置在基板和第一半导体芯片上方并与基板和第一半导体芯片分开的支承构件。堆叠封装可包括堆叠在支承构件上方的多个第二半导体芯片。
在实施方式中，可提供制造堆叠封装的方法。制造堆叠封装的方法可包括将第一半导体芯片分别安装到多个单元基板上方，所述多个单元基板形成在带状基板上方。制造堆叠封装的方法可包括在带状基板上方设置坝(dam)。制造堆叠封装的方法可包括在坝的上方设置支承构件，使得支承构件与带状基板和第一半导体芯片分开，并且跨过单元基板延伸。制造堆叠封装的方法可包括在单元基板上方的支承构件上方堆叠多个第二半导体芯片。
附图说明
图1是示出根据实施方式的堆叠封装的示例代表的俯视图；
图2是沿图1的线A-A’截取的截面图；
图3是沿图1的线B-B’截取的截面图；
图4是示出图1所示的基板的顶表面的示例代表的俯视图；
图5是示出根据实施方式的堆叠封装的示例代表的截面图；
图6是示出根据实施方式的堆叠封装的示例代表的截面图；
图7是示出根据实施方式的堆叠封装的示例代表的截面图；
图8-17是辅助说明制造根据实施方式的堆叠封装的方法的图；
图18是示出包括根据实施方式的堆叠封装的电子系统的示例代表的框图；
图19是示出包括根据实施方式的堆叠封装的存储卡的示例代表的框图。
具体实施方式
以下将参照附图，通过实施方式的各示例对堆叠封装及其制造方法进行描述。
参照图1至图3，根据实施方式的堆叠封装SP1可包括基板10、第一半导体芯片20、支承构件30以及多个第二半导体芯片40A和40B。在一个实施方式中，除堆叠封装SP1以外，还可设置第一粘合构件50、第二粘合构件61和62、第一半导体连接构件71、第二半导体连接构件72、成型部件80以及外部连接端子90。为了便于理解，在图1中省略了成型部件80的例示。
基板10可以是印刷电路板。基板10可具有顶表面10A和底表面10B，并可包括底表面10B上的外部电极11。外部连接端子90(例如焊料球、导电凸块和导电柱)可分别附接到外部电极11。在图2和图3所示的实施方式中，例如采用焊料球作为外部连接端子90。堆叠封装SP1可借助于外部连接端子90安装到例如主板的外部装置(未示出)。
参照图2至图4，基板10的顶表面10A可划分为第一区域FR和位于第一区域FR外的第二区域SR。第一区域FR可沿着图4中定义的第一方向FD跨过基板10的顶表面10A延伸，并且第二区域SR可设置成当在第二方向SD上观察时在第一区域FR的一侧或两侧上与第一区域FR并排。
基板10可具有第一区域FR中的第一接合指12，并可具有第二区域SR中的第二接合指13。第一接合指12可与第一半导体芯片20电连接，并且第二接合指13可与第二半导体芯片40A和40B电连接。下文将会描述这种构造。
虽然没有示出，但基板10可包括形成在不同层中的电路线，以及与形成在不同层中的电路线电连接的导电通孔。形成在基板10的顶表面10A上的第一接合指12和第二接合指13可经由电路线和导电通孔与形成在基板10的底表面10B上的外部电极11电连接。
虽然实施方式示出了基板10由印刷电路板构造的示例，但是应当注意，本公开的技术概念不限于该示例。例如基板10可以是(例如但不限于)引线框架、柔性基板和中介层中的任何一个。
再来参照图2和图3，第一半导体芯片20可具有位于其有源表面上的第一接合焊盘21。可在第一半导体芯片20中形成由集成电路构造的电路单元(未示出)，在该电路单元中芯片操作所需的单个元件(例如晶体管、电阻器、电容器、熔丝等)相互电连接。第一接合焊盘21是用于与外部进行电连接的电路单元的外部触点并且可以与电路单元电连接。
可将第一半导体芯片20安装到基板10的顶表面10A的第一区域FR。例如，由胶带或树脂型粘合剂构成的第一粘合构件50可形成在第一半导体芯片20的与有源表面相反的非有源表面上。第一半导体芯片20可借助于第一粘合构件50附接到基板10的顶表面10A的第一区域FR。第一半导体芯片20的第一接合焊盘21可借助于第一导电连接构件71与基板10的第一接合指12电连接。第一导电连接构件71可包括导线。
虽然图中没有示出，但第一半导体芯片20可具有与形成有第一接合焊盘21的有源表面上的第一接合焊盘21电连接的多个凸块，并可借助于凸块而倒装芯片接合至基板10的第一接合指12。
支承构件30设置在基板10和第一半导体芯片20上方，从而与基板10和第一半导体芯片20分开。
再来参照图1至图3，支承构件30可在基板10和第一半导体芯片20上方沿第一方向FD跨过基板10延伸。支承构件30可覆盖基板10的顶表面10A的第一区域FR和安装到第一区域FR的第一半导体芯片20，并可暴露基板10的第二区域SR。
支承构件30可具有与基板10的第一区域FR相对应的面积，并可具有大于安装到基板10的第一区域FR的第一半导体芯片20的面积。
支承构件30的厚度范围可以是100μm-120μm，并可使用核心基板或金属合金板作为支承构件30。核心基板可包括浸有树脂的玻璃纤维基板，并且金属合金板可包括含有FeC和MnCr中的至少一种的合金板。
第二半导体芯片40A和40B中的每一个均可具有位于其有源表面上的第二接合焊盘41。可在第二半导体芯片40A和40B中的每一个中形成由集成电路构造的电路单元(未示出)，在该电路单元中芯片操作所需的单个元件(例如晶体管、电阻器、电容器、熔丝等)相互电连接。第二接合焊盘41是用于与外部进行电连接的电路单元的外部触点，并可与电路单元电连接。第二接合焊盘41可设置为一行或包括沿第二半导体芯片40A和40B的有源表面的各个侧部的至少两行的多行。
第二半导体芯片40A和40B可以是在相同的晶片上制造然后再被个体化的半导体芯片，或者可以是从相同的生产线上经由相同的制造工艺制造的不同晶片而获得的半导体芯片，并可具有相同的厚度。
第二半导体芯片40A和40B中的每一个均可具有大于第一半导体芯片20的面积，并均可具有等于或小于支承构件30的面积。
第二半导体芯片40A和40B可以是与第一半导体芯片20不同类型的芯片。例如，第二半导体芯片40A和40B可以是诸如DRAM的易失性存储器芯片或诸如闪存的非易失性存储器芯片，并且第一半导体芯片20可以是控制第二半导体芯片40A和40B的逻辑芯片。第二半导体芯片40A和40B可以是与第一半导体芯片20相同类型的芯片。例如，第一半导体芯片20以及第二半导体芯片40A和40B可以是诸如DRAM的易失性存储器芯片或诸如闪存的非易失性存储器芯片。
第二粘合构件61和62可分别形成在第二半导体芯片40A和40B的非有源表面。第二粘合构件61和62可以是胶带或树脂型粘合剂，并可具有20μm-40μm的厚度。
第二半导体芯片40A和40B可借助于第二粘合构件61和62堆叠在支承构件30上。附接支承构件30和最低的第二半导体芯片40A的第二粘合构件61可插置在支承构件30的顶表面与最低的第二半导体芯片40A的底表面之间，并且附接第二半导体芯片40A和40B的第二粘合构件62可插置在最低的第二半导体芯片40A的顶表面与上方的第二半导体芯片40B的底表面之间。
在实施方式中，第二半导体芯片40A和40B堆叠为曲折图案，使得当从第二方向SD观看时，第二半导体芯片40A和40B的第二接合焊盘41暴露于左侧部分和右侧部分。虽然在实施方式中图示和描述了第二半导体芯片40A和40B堆叠为曲折图案，但是应当注意，第二半导体芯片40A和40B可竖直堆叠，或可堆叠为台阶形状使得在台阶部分上暴露第二接合焊盘41。
第二连接构件72可与第二半导体芯片40A和40B的第二接合焊盘41以及基板10的第二接合指13电连接。第二连接构件72可包括导线。
成型部件80可保护安装到基板10的元件免受外部装置和外部环境的影响。成型部件80可以以填充基板10、第一半导体芯片20和支承构件30之间的空间的方式形成在基板10的顶表面10A上，并可包住第一半导体芯片20、支承构件30、第二半导体芯片40A和40B以及第一导电连接构件71和第二导电连接构件72。当从图1中定义的第一方向FD上观看时，支承构件30的彼此相反的两个端部可暴露于外部，并可与成型部件80的侧表面基本齐平。
成型部件80可由具有填料的环氧树脂、具有填料的环氧丙烯酸酯以及聚合物复合材料(例如具有填料的聚合物)中的一个或至少两个构成。
虽然在实施方式中图示和描述了附接支承构件30和最低的第二半导体芯片40A的第二粘合构件61插置在支承构件30的顶表面与最低的第二半导体芯片40A的底表面之间，但是应当注意，本公开的技术概念不限于该示例，并且可修改成下文将参照图5至图7所描述的各种变型。
图5至图7是分别示出根据各实施方式的堆叠封装SP2、SP3、SP4的截面图。在下面参照5-图7描述的实施方式中，将使用相同的技术术语和相同的附图标记来表示与上述参照图1至图4所述的实施方式中的部件基本相同的部件，并且本文省略重复的描述。
参照图5，支承构件30可以是具有多个开口31的网格形状，在所述开口31中容纳了附接支承构件30和最低的第二半导体芯片40A的第二粘合构件61，并且第二粘合构件61可被部分地容纳在支承构件30的开口31中。
在实施方式中，第二粘合构件61可包括插置在支承构件30的顶表面与最低的第二半导体芯片40A的底表面之间的第一部分61A，以及容纳在开口31中的第二部分61B。
支承构件30的厚度可以是100μm-120μm，并且第二粘合构件61可以具有小于支承构件30的厚度，例如20μm-40μm的厚度。虽然没有示出，但开口31的俯视的截面形状例如可以是但不限于圆形、椭圆形或多边形。
根据图5所示的实施方式，由于支承构件30具有多个开口31，所以第二粘合构件61的第二部分61B被容纳在开口31中。因此，随着第二粘合构件61与支承构件30之间的接触面积增大，粘合力也会增大。由于第二粘合构件61的第二部分61B被容纳在开口31中，所以可提供如下优点：设置在支承构件30的顶表面的第二粘合构件61的体积和厚度减小，因此堆叠封装SP2的总厚度减小。
参照图6，支承构件30可以是具有多个开口31的网格形状，在该开口31中容纳了附接支承构件30和最低的第二半导体芯片40A的第二粘合构件61，并且第二粘合构件61可被完全容纳在支承构件30的开口31中。
第二粘合构件61的顶表面可与支承构件30的顶表面基本齐平，并且最低的第二半导体芯片40A的底表面与支承构件30的顶表面可彼此直接接触。
支承构件30的厚度可以是100μm-120μm，并且第二粘合构件61可以具有小于支承构件30的厚度，例如20μm-40μm的厚度。由于第二粘合构件61的顶表面与支承构件30的顶表面基本齐平，并且第二粘合构件61具有小于支承构件30的厚度，所以第二粘合构件61的底表面位于开口31中。
根据图6所示的一个实施方式，由于第二粘合构件61完全容纳在支承构件30的开口31中，所以不需要用于设置第二粘合构件61的额外的空间，因此可减小堆叠封装SP3的厚度。
参照图7，支承构件30可以是具有多个开口31的网格形状，在该开口31中容纳了附接支承构件30和最低的第二半导体芯片40A的第二粘合构件61，并且支承构件30的厚度小于第二粘合构件61的厚度。
第二粘合构件61可包括：插置在支承构件30的顶表面与最低的第二半导体芯片40A的底表面之间的第一部分61A、容纳在开口31中的第二部分61B以及设置在支承构件30的底表面下方的第三部分61C。
下面将描述制造根据各个实施方式的堆叠封装的方法的示例。
参照图8，制备形成有多个单元基板10的带状基板100。
单元基板10可形成在带状基板100上以经由锯线SL相互分隔。锯线SL表示相邻的单元基板10之间的空间。例如，通过形成行和列并且使锯线SL插置在行之间以及列之间，可将单元基板10设置成矩阵形式。例如作为示例，在实施方式中例示了将75个单元基板10设置成15(第一方向FD)×5(第二方向SD)的矩阵形式。然而应当注意，本公开的技术概念不限于该示例，并且在带状基板100上形成的单元基板10的数量以及单元基板10的布置形式可以按各种方式变化。图9是沿着图8的线C-C’截取的截面图，其示出了单元基板10。
参照图8至图9，每个单元基板10可具有顶表面10A和底表面10B。每个单元基板10的顶表面10A可划分为第一区域FR和位于第一区域FR外的第二区域SR。第一区域FR可沿着在图8中定义的第一方向FD跨过单元基板10的顶表面10A延伸，并且第二区域SR可设置成在第二方向SD上观察时在第一区域FR的一侧或两侧上与第一区域FR并排。
每个单元基板10可具有顶表面10A的第一区域FR中的第一接合指12，并可具有顶表面10A的第二区域SR上的第二接合指13。每个单元基板10可具有底表面10B上的外部电极11。
虽然图中没有示出，但每个单元基板10可包括形成在不同层中的电路线，以及电连接形成在不同层中的电路线的导电通孔。形成在单元基板10的顶表面10A上的第一接合指12和第二接合指13可经由电路线和导电通孔与形成在单元基板10的底表面10B上的外部电极11电连接。
参照图10，第一半导体芯片20的非有源表面借助于第一粘合构件50附接到单元基板10的顶表面10A的第一区域FR。可采用胶带或树脂型粘合剂作为第一粘合构件50。
第一导电连接构件71形成为将第一半导体芯片20的第一接合焊盘21和单元基板10的第一接合指12电连接。可采用导线作为第一导电连接构件71。
虽然没有示出，但可在具有第一接合焊盘21的第一半导体芯片20的有源表面上形成与第一接合焊盘21电连接的多个凸块，并且第一半导体芯片20可借助于凸块而倒装芯片接合到单元基板10的第一接合指12。
参照图11，在带状基板100上设置坝200。
坝200的作用是支承随后将要设置的支承构件，并可设置于带状基板100的在第一方向FD上彼此相反的两端。可采用在与第一方向FD垂直的第二方向SD上延伸的线型结构或在第二方向SD上设置的多个结构作为坝200。例如，可采用阻焊膜或多个虚拟芯片(dummy chip)作为坝200。
在采用虚拟芯片作为坝200的示例中，坝200可借助于粘合构件(诸如双面胶带或树脂型粘合剂)附接到带状基板100。在采用阻焊膜作为坝200的示例中，坝200可以在不使用单独的粘合构件的情况下直接附接到带状基板100。
坝200可具有预定高度，使得在后续处理中将要被设置在坝200上的支承构件可与带状基板100、第一半导体芯片20和第一导电连接构件71分开至少预定距离。例如，坝200的高度可以是90μm-120μm。
参照图12，坝200可设置在带状基板100的两个端部之间的一个或多个位置处，使得支承构件也可被支承在带状基板100的内部部件上方。作为参考，在图11和图12中，为了简化附图，省略了对第一接合指12、第二接合指13、第一半导体芯片20以及第一导电连接构件71的图示。
参照图13，支承构件30以在第一方向FD上跨过带状基板100延伸的方式设置在坝200上。
在采用虚拟芯片形成坝200的示例中，支承构件30可借助于粘合构件(例如双面胶带或树脂型粘合剂)附接到坝200。在采用阻焊膜形成坝200的示例中，支承构件30可以在不使用单独的粘合构件的情况下直接附接到坝200。
支承构件30的厚度范围可以是100μm-120μm，可采用核心基板或金属合金板作为支承构件30。核心基板可包括浸有树脂的玻璃纤维基板，并且金属合金板可包括含有FeC和MnCr中的至少一种的合金板。虽然没有示出，但支承构件30各自可以是具有多个开口的网格形状。
支承构件30由坝200支承，并且与单元基板10以及安装到单元基板10的第一半导体芯片20分开至少预定距离，该构造如图14所示，该图14是沿图13的线E-E’截取的截面图。
参照图15，在形成有多个第二接合焊盘41的有源表面上制备多个第二半导体芯片40A和40B。
第二半导体芯片40A和40B可以是在相同的晶片上制造然后再被个体化的半导体芯片，或者从在相同的生产线上以相同的制造工艺制造的不同晶片获得，并可具有相同的厚度。
第二半导体芯片40A和40B可分别具有大于第一半导体芯片20的面积，并可具有小于支承构件30的面积。
第二半导体芯片40A和40B可以是与第一半导体芯片20不同类型的芯片。例如，第二半导体芯片40A和40B可以是诸如DRAM的易失性存储器芯片或诸如闪存的非易失性存储器芯片，并且第一半导体芯片20可以是控制第二半导体芯片40A和40B的逻辑芯片。第二半导体芯片40A和40B可以是与第一半导体芯片20相同类型的芯片。例如，第一半导体芯片20以及第二半导体芯片40A和40B可以是诸如DRAM的易失性存储器芯片或诸如闪存的非易失性存储器芯片。
第二粘合构件61和62可形成在第二半导体芯片40A和40B的非有源表面上。第二粘合构件61和62可包括胶带或树脂型粘合剂，并可具有20μm-40μm的厚度。
第二半导体芯片40A和40B可借助于第二粘合构件61和62堆叠在设置于单元基板10上方的支承构件30上。在图15所示的实施方式中，第二半导体芯片40A和40B堆叠为曲折图案，使得沿第二方向SD观看时，第二接合焊盘41暴露于左侧部分和右侧部分。
在其它实施方式中，第二半导体芯片40A和40B可竖直堆叠，并且第二半导体芯片40A和40B可堆叠为台阶形状以使第二接合焊盘41暴露在台阶部分上。在实施方式中，最低的第二半导体芯片40A可以以在最低的第二半导体芯片40A的底表面上形成的粘合构件61的下表面与支承构件30的上表面接触的方式附接在支承构件30上方。虽然没有示出，但支承构件30可以具有包括多个开口31的网格形状，并且最低的第二半导体芯片40A可以以在最低的第二半导体芯片的底表面下方形成的粘合构件61的部分或整体被容纳在开口中的方式附接在支承构件30上方。
第二导电连接构件72形成为使第二半导体芯片40A和40B的第二接合焊盘41与单元基板10的第二接合指13电连接。可采用导线作为第二导电连接构件72。
参照图16，成型部件80通过成型工艺形成在单元基板10的顶表面10A上，使得成型部件80填充支承构件30与单元基板10之间的空间以及支承构件30与第一半导体芯片20之间的空间，并且包住第一半导体芯片20、支承构件30、第二半导体芯片40A和40B以及第一导电连接构件71和第二导电连接构件72。成型部件80的材料可采用具有填料的环氧树脂、具有填料的环氧丙烯酸酯以及聚合物复合材料(例如具有填料的聚合物)中的一种或至少两种。
参照图17，外部连接端子90形成在外部电极11上，该外部电极11形成在单元基板10的底表面10B上。可采用焊料球、导电凸块或导电柱作为外部连接端子90。图17所示的实施方式示出了采用焊料球作为外部连接端子90的示例。
以下，虽然图中没有示出，但通过切割带状基板100、支承构件30、成型部件80使得单元基板10彼此分开，可形成图2所示的堆叠封装SP1。
上述实施方式实现的效果可举例如下。
作为在小尺寸半导体芯片上方堆叠大尺寸半导体芯片的方式，采用悬挂引线接合结构，在该悬挂引线接合结构中，上半导体芯片的端部悬挂在下半导体芯片之上以提供悬挂部分，并且接合引线连接到悬挂部分。由于悬挂部分基本被自由地保持在空气中，因此在采用引线接合工艺中的引线毛细管将引线连接到悬挂部分的过程中，可能出现悬挂部分在由引线毛细管施加到悬挂部分的压力的作用下而上下弹跳的现象。这种弹跳现象会使引线的连接不够精确，并可造成诸如悬挂部分开裂的缺陷。在上述实施方式中，由于引入了用于牢固地支承上半导体芯片的支承构件来防止上半导体芯片外悬，因此能够有效抑制上半导体芯片弹跳现象的发生，从而能够防止发生引线连接故障、诸如悬挂部分开裂的缺陷等。
采用如下方法作为另一种在小尺寸半导体芯片上方堆叠大尺寸半导体芯片的方式，在该方法中，形成掩埋小尺寸半导体芯片的介电层，并在介电层上堆叠大尺寸半导体芯片。为了掩埋下半导体芯片，介电层应具有可流动性。就此而言，如果介电层的可流动性较小，则会产生下半导体芯片不能被正确掩埋的缺陷。此外，如果介电层的可流动性较小，则由于阶梯覆盖特性较差，所以介电层的顶表面会沿掩埋在介电层中的下半导体芯片的轮廓以凸状向上伸出。也就是说会在介电层中形成弓形。如果上半导体芯片附接到该介电层，则会出现如下现象，即上半导体芯片沿其中形成了弓形的介电层的轮廓扭曲或上半导体芯片未能正确地附接到介电层，而是从介电层被抬高。随着将要堆叠的上半导体芯片的数量增多，这种扭曲或抬高现象趋于严重。因此，由于将要堆叠的上半导体芯片的数量受限，可能难以制造大容量的封装。此外，在随后执行引线接合工艺的情况下，由于上半导体芯片已经扭曲，容易在接合焊盘上形成阴影，因此难以得出接合焊盘的位置，从而无法执行引线接合工艺。此外，由于上半导体芯片已经扭曲，因此接合焊盘的位置可能会发生变化，由于这个事实，在随后执行引线接合工艺的情况下，引线毛细管和接合焊盘不能相互对齐，从而可能产生引线接合故障。在介电层上堆叠上半导体芯片之后，执行用于硬化介电层的硬化工艺，在介电层的可流动性较大的情况下，则会出现上半导体芯片根据在硬化工艺中流动的介电层的流动而移位的现象。如果上半导体芯片已经移位，则接合焊盘的位置会发生变化，在随后执行引线接合工艺的情况下，引线毛细管和接合焊盘不能相互对齐，因此可能发生引线接合故障。在上述实施方式中，由于引入了将上半导体芯片支持在下半导体芯片上方的支承构件，因此不必形成掩埋下半导体芯片的介电层。因此，可从源头上防止由于使用具有可流动性的介电层来掩埋下半导体芯片而引起的现象，即，上半导体芯片扭曲或抬高的现象或上半导体芯片移位的现象。因此，可防止引线连接故障，并可增加将要堆叠的上半导体芯片的数量，以对大容量封装的制造做出贡献。
上述堆叠封装可应用于各种半导体装置和封装模块。
参照图18，根据各实施方式的堆叠封装可应用于电子系统710。电子系统710可包括控制器711、输入/输出单元712(即，I/O单元)以及存储器713。控制器711、输入/输出单元712以及存储器713可经由总线715彼此电连接，总线715提供数据移动路径。
例如，控制器711可包括至少一个微处理器、至少一个数字信号处理器、至少一个微控制器以及能够实现与这些部件相同功能的逻辑电路中的至少一个逻辑电路。存储器713可包括根据实施方式的堆叠封装中的至少一个堆叠封装。输入/输出单元712可包括选自按键、键盘、显示装置、触摸屏等中的至少一种。作为存储数据的装置，存储器713可存储将要由控制器711等执行的数据或/和命令。
存储器713可包括诸如DRAM的易失性存储装置或/和诸如闪存的非易失存储装置。例如，可将闪存安装至诸如移动终端或台式计算机的信息处理系统。可将闪存构造成固态硬盘(SSD)。在此情况下，电子系统710可在闪存系统中稳定地存储大量数据。
电子系统710还可包括接口714，该接口714被设置成能够向通信网络发送数据以及能够从通信网络接收数据。接口714可以是有线型或无线型。例如，接口714可包括天线、有线收发器或无线收发器。
电子系统710可被理解为移动系统、个人计算机、工业用计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统以及信息发送/接收系统中的任一种。
在电子系统710是能够执行无线通信的装置的情况下，电子系统710可用于诸如CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)以及Wibro(无线宽带互联网)的通信系统。
参照图19，根据实施方式的堆叠封装可提供为存储卡800的形式。例如，存储卡800可包括诸如非易失性存储装置的存储器810以及存储控制器820。存储器810以及存储控制器820可存储数据或读取存储的数据。
存储器810可包括应用了根据实施方式的堆叠封装的非易失性存储装置中的至少一种，并且存储控制器820可控制存储器810响应于主机830的读/写请求来读取存储的数据或存储数据。
虽然上文描述了各个实施方式，但本领域技术人员应当理解，所描述的实施方式仅作为示例。因此，本文描述的堆叠封装及其制造方法不应基于描述的实施方式而受到限制。
相关申请的交叉引用
本申请要求于2015年7月31日向韩国知识产权局提交的韩国专利申请第10-2015-0108593号的优先权，其全部内容通过引用合并于此。

Claims (33)

1.一种堆叠封装，该堆叠封装包括：
基板；
第一半导体芯片，所述第一半导体芯片安装在所述基板上方；
支承构件，所述支承构件设置在所述基板和所述第一半导体芯片上方，并与所述基板和所述第一半导体芯片分开；以及
多个第二半导体芯片，所述多个第二半导体芯片堆叠在所述支承构件上方。
2.根据权利要求1所述的堆叠封装，其中，所述支承构件形成为在一个方向上跨过所述基板延伸。
3.根据权利要求1所述的堆叠封装，其中，所述支承构件形成为这样的线型，即，覆盖所述基板的顶表面的第一部分并且暴露所述基板的所述顶表面的在所述第一部分外的第二部分。
4.根据权利要求3所述的堆叠封装，其中，所述基板包括在所述第二部分上方的接合指，所述接合指与所述第二半导体芯片电连接。
5.根据权利要求4所述的堆叠封装，其中，所述堆叠封装还包括：
导电连接构件，所述导电连接构件将所述第二半导体芯片和所述接合指电连接。
6.根据权利要求5所述的堆叠封装，其中，所述导电连接构件包括导线。
7.根据权利要求1所述的堆叠封装，其中，所述支承构件包括核心基板或金属合金板。
8.根据权利要求1所述的堆叠封装，其中，所述堆叠封装还包括：
成型部件，所述成型部件填充所述基板、所述第一半导体芯片以及所述支承构件之间的空间，并包住所述第一半导体芯片、所述支承构件以及所述第二半导体芯片。
9.根据权利要求1所述的堆叠封装，其中，所述第二半导体芯片的面积大于所述第一半导体芯片的面积。
10.根据权利要求1所述的堆叠封装，其中，所述支承构件的面积大于所述第一半导体芯片的面积，并且等于或大于所述第二半导体芯片的面积。
11.根据权利要求1所述的堆叠封装，其中，所述堆叠封装还包括：
粘合构件，所述粘合构件使所述支承构件和最低的第二半导体芯片附接。
12.根据权利要求11所述的堆叠封装，其中，所述支承构件具有容纳有所述粘合构件的多个开口的网格形状。
13.根据权利要求12所述的堆叠封装，其中，所述粘合构件包括：
第一部分，所述第一部分插置在所述最低的第二半导体芯片的底表面与所述支承构件的顶表面之间；以及
第二部分，所述第二部分容纳在所述开口中。
14.根据权利要求12所述的堆叠封装，其中，所述粘合构件形成为被完全容纳在所述开口中。
15.根据权利要求12所述的堆叠封装，其中，所述开口被构造成允许所述粘合构件与所述支承构件和最低的第二半导体芯片附接，而不增加所述堆叠封装的厚度。
16.根据权利要求12所述的堆叠封装，其中，所述粘合构件包括：
第一部分，所述第一部分插置在所述支承构件的顶表面与所述最低的第二半导体芯片的底表面之间；
第二部分，所述第二部分容纳在所述开口中；以及
第三部分，所述第三部分设置在所述支承构件的底表面下方。
17.根据权利要求1所述的堆叠封装，其中，所述堆叠封装还包括：
粘合构件，所述粘合构件与所述支承构件和第二半导体芯片两者均接触，
其中，所述支承构件包括构造成容纳所述粘合构件的开口。
18.一种制造堆叠封装的方法，该方法包括以下步骤：
将第一半导体芯片分别安装到多个单元基板上方，所述多个单元基板形成在带状基板上方；
在所述带状基板上方设置坝；
在所述坝的上方设置支承构件，使得所述支承构件与所述带状基板和所述第一半导体芯片分开并且跨过所述单元基板延伸；以及
在所述单元基板上方的所述支承构件上方堆叠多个第二半导体芯片。
19.根据权利要求18所述的方法，其中，所述坝设置在所述带状基板的在一个方向上彼此相反的两个端部上方。
20.根据权利要求18所述的方法，其中，所述坝设置在所述带状基板的在一个方向上彼此相反的两个端部上方，并且设置在所述带状基板的两个端部之间的一个或更多个位置处。
21.根据权利要求18所述的方法，其中，所述坝各自形成为在与所述支承构件的纵向基本垂直的方向上延伸的线型。
22.根据权利要求18所述的方法，其中，所述坝各自由在与所述支承构件的纵向基本垂直的方向上设置的多个结构形成。
23.根据权利要求18所述的方法，其中，所述坝由阻焊膜或虚拟芯片形成。
24.根据权利要求18所述的方法，其中，所述支承构件由核心基板或金属合金板形成。
25.根据权利要求24所述的方法，其中，所述核心基板包括浸有树脂的玻璃纤维基板。
26.根据权利要求24所述的方法，其中，所述金属合金板包括含有FeC和MnCr中的至少一种的合金板。
27.根据权利要求18所述的方法，其中，所述支承构件包括开口。
28.根据权利要求18所述的方法，其中，在堆叠所述第二半导体芯片之前，所述方法还包括以下步骤：
在所述第二半导体芯片的底表面下方形成粘合构件，
其中，以如下方式执行所述第二半导体芯片的堆叠，即，借助于所述粘合构件，最低的第二半导体芯片与所述支承构件附接，并且所述第二半导体芯片被附接。
29.根据权利要求28所述的方法，其中，所述支承构件包括被构造成容纳所述粘合构件的一个或更多个开口。
30.根据权利要求18所述的方法，其中，在堆叠所述第二半导体芯片之后，所述方法还包括以下步骤：
形成成型部件，所述成型部件填充所述带状基板、所述第一半导体芯片以及所述支承构件之间的空间，并包住所述第一半导体芯片、所述支承构件以及所述第二半导体芯片。
31.根据权利要求30所述的方法，其中，在堆叠所述第二半导体芯片之后以及在形成所述成型部件之前，所述方法还包括以下步骤：
形成导电连接构件，所述导电连接构件将所述第二半导体芯片的接合焊盘和所述单元基板电连接。
32.根据权利要求31所述的方法，其中，所述导电连接构件包括导线。
33.根据权利要求30所述的方法，其中，在形成所述成型部件之后，所述方法还包括以下步骤：
通过切割所述成型部件、所述支承构件以及所述带状基板而使所述堆叠封装个体化，使得所述堆叠封装被每个单元基板的单元分开。
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